TWI557777B - 半導體裝置及其形成方法 - Google Patents

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池芳儀
趙晏樟
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台灣積體電路製造股份有限公司
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Description

半導體裝置及其形成方法
本揭露係有關於一種半導體裝置,且特別有關於一種半導體裝置與其形成方法。
在半導體裝置之製作期間,藉由使用化學品及/或機械力對半導體裝置進行化學機械平坦化(chemical mechanical planarization CMP)以使表面平滑。舉例而言,為了使半導體裝置預備以形成一新的材料層,可研磨半導體裝置。在研磨的一個實施例中,半導體裝置可被固定於研磨頭,研磨頭用於固定與旋轉半導體裝置。舉例而言,研磨頭以相對於研磨墊的相反方向旋轉半導體裝置,其中研磨墊也可旋轉,以施加機械力至半導體裝置,用於移除材料及/或平坦化半導體裝置之不規則表面。在一實施例中,在研磨過程期間將化學品,例如研磨漿料(slurry)(例如,膠體),塗在研磨墊上以作為溶劑,藉此幫助降低半導體裝置之表面上的非均勻性。
此外,於半導體裝置之製作期間,進行蝕刻,例如化學蝕刻,以從半導體裝置上移除材料。化學蝕刻是具有選擇性的,因此不同的蝕刻化學品會移除不同的材料。舉例而言,一種蝕刻化學品可移除氧化矽,卻不移除氮化矽。
本揭露之一實施例係提供一種半導體裝置之形成方法,包括:佈植摻質至第一材料之第一部分中,以形成由摻質及第一材料之第一部分所形成的蝕刻停止層,第一材料之第二部分位於蝕刻停止層之上,以及第一材料之第三部分位於蝕刻停止層之下,第一材料包括至少下列之一:氧化物或氮化物。
本揭露之另一實施例係提供一種半導體裝置,包括:鰭式場效電晶體包括第一鰭片;以及淺溝隔離結構包括第一材料,淺溝隔離結構相鄰於第一鰭片,淺溝隔離結構的上表面包括介於約1*102個離子/平方公分(ions/cm2)至約1*102個離子/平方公分(ions/cm2)的硼。
本揭露之又一實施例係提供一種半導體裝置之形成方法,包括:佈植摻質至第一材料之第一部分中,以形成由摻質及第一材料之第一部分所形成的蝕刻停止層,第一材料之第二部分位於蝕刻停止層之上,以及第一材料之第三部分位於蝕刻停止層之下,第一材料包括至少下列之一:氧化物或氮化物;以及進行一第一蝕刻,以移除第一材料之第二部分。
100‧‧‧方法
102、104、106、108‧‧‧步驟
200‧‧‧半導體裝置
202‧‧‧基板
204‧‧‧硬罩幕
206‧‧‧第一材料
206a‧‧‧第一部分
206b‧‧‧第二部分
206c‧‧‧第三部分
207‧‧‧鰭片
207a‧‧‧第一鰭片
207b‧‧‧第二鰭片
207c‧‧‧第三鰭片
207d‧‧‧第四鰭片
208‧‧‧佈植
210‧‧‧蝕刻停止層
211‧‧‧高度
212‧‧‧摻雜部分
213‧‧‧所需高度
215‧‧‧第二厚度
222‧‧‧背側
224‧‧‧上表面
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是,根據本產業的一般作業,圖示並未必按照比例繪製。事實上,可能任意的放大或縮小元件的尺寸,以做清楚的說明。
第1圖為根據一些實施例繪示出一半導體裝置的形成方法的流程圖。
第2圖為根據一些實施例繪示出一半導體裝置。
第3圖為根據一些實施例繪示出一半導體裝置。
第4圖為根據一些實施例繪示出一半導體裝置。
第5圖為根據一些實施例繪示出一半導體裝置。
第6圖為根據一些實施例繪示出一半導體裝置。
第7圖為根據一些實施例繪示出一半導體裝置。
第8圖為根據一些實施例繪示出一半導體裝置。
第9圖為根據一些實施例繪示出一半導體裝置。
第10圖為根據一些實施例繪示出一半導體裝置。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例,以簡化說明。當然,這些特定的範例並非用以限定。例如,若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方,即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例,亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間,而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外,以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的,並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外,其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞,係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特 徵之間的關係。除了在圖式中繪示的方位外,這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位),則在此使用的空間相關詞也可依此相同解釋。
在此提供形成一半導體裝置之一或多個技術與其所形成之結構。
第1圖繪示依據一些實施例之製作半導體裝置200之方法100,且在製程之各個階段中所形成的一或多個結構繪示於第2-10圖中。依據一些實施例,半導體裝置200包括淺溝隔離結構(STI),淺溝隔離結構包括第一材料206,如第6圖所示。在一些實施例中,第一材料206相鄰於第一鰭片207a。在一些實施例中,半導體裝置200包括鰭式場效電晶體(FinFET)。在一些實施例中,淺溝隔離結構是實質上均勻的,其中是實質上均勻的係包括一表面,此表面具有很少甚至沒有缺陷,少許甚至沒有凹陷(cupping)、碟化(dishing)或腐蝕(erosion),且淺溝隔離結構之上表面224具有少許甚至沒有凹面(concavity)。在一些實施例中,凹面包括一表面,此表面具有非180度的外部角度,其中藉由相對於表面的任兩個座標軸,例如淺溝隔離結構之上表面224的任兩個座標軸,以測量此角度。在一些實施例中,淺溝隔離結構之上表面224包括摻質濃度介於約1*102個離子/平方公分(ions/cm2)至約1*107個離子/平方公分(ions/cm2)。在一些實施例中,摻質包括硼。在一些實施例中,相較於包括並非實質上均勻的淺溝隔離結構之裝置,實質上均勻的淺溝隔離結構包括介於相鄰鰭片之間的較佳 電流阻障性。
依據一些實施例,在步驟102中,對第一材料206進行化學機械平坦化,以降低第一材料206之高度211,如第3圖所示,降低至第一材料206之所需高度213,如第4圖所示。回到第2圖,在第3圖之前,硬罩幕204形成於第一鰭片207a、第二鰭片207b、第三鰭片207c及第四鰭片207d之上,第一鰭片207a、第二鰭片207b、第三鰭片207c及第四鰭片207d統稱為鰭片207。在一些實施例中,鰭片207包括基板202,或是藉由例如通孔蝕刻(via etching)從基板所形成。在一些實施例中,基板202包括至少下列之一:矽、鍺、第三族元素或第五族元素。依據本揭露之實施例,基板202包括至少下列之一:磊晶層、絕緣層上覆矽(silico-on insulator,SOI)、晶圓或從晶圓所形成之晶粒。在一些實施例中,基板202包括至少下列之一:第一導電類型或第二導電類型。在一些實施例中,第一導電類型包括至少下列之一:P型或N型。在一些實施例中,如果第一導電類型是N型,則第二導電類型是P型;且如果第一導電類型是P型,則第二導電類型是N型。在一些實施例中,硬罩幕204包括氮化物。在一些實施例中,硬罩幕204具有一厚度介於約1nm至約10nm。在一些實施例中,藉由化學氣相沉積法(CVD)沉積第一材料206於鰭片207之上且介於鰭片207之間,如第4圖所示。在一些實施例中,第一材料206包括至少下列之一:氮化物或氧化物。在一些實施例中,化學機械平坦化製程使第一材料206平坦化。在一些實施例中,降低第一材料206之高度211,如第3圖所示,以使第一材料206之第二部分206b之第二厚度 215為約1μm至約1nm。
依據一些實施例,在步驟104中,進行佈植208,將摻質佈植至第一材料206之第一部分206a中,以形成蝕刻停止層210,如此一來,蝕刻停止層210分隔第一材料206之第二部分206b與第一材料206之第三部分206c,如第4圖所示。在一些實施例中,在佈植能量為約0.1MeV至約20MeV之條件下,摻質之佈植208包括摻質劑量之濃度介於約1*102個離子/平方公分(ions/cm2)至約2*1012個離子/平方公分(ions/cm2)。在一些實施例中,改變佈植能量,以將摻質佈植至第一材料206之第一部分206a中,其中第一材料206之第一部分206a與硬罩幕204之上表面實質上位於相同平面。在一些實施例中,改變佈植能量,且因此改變佈植深度,以在所需深度形成蝕刻停止層210。在一些實施例中,摻質包括硼。在一些實施例中,蝕刻停止層210具有一蝕刻停止層厚度介於約0.1μm至約10μm。在一些實施例中,摻質佈植至硬罩幕204中,以使硬罩幕204的摻雜部分212位於硬罩幕204的未摻雜部分之上。在一些實施例中,在第一材料206之第一部分206a中之摻質之表面狀態密度(surface state density)為約1*1011個離子/平方公分(ions/cm2)至約5*1011個離子/平方公分(ions/cm2)。在一些實施例中,在一腔體中將半導體裝置200加熱至第一溫度介於約800℃至約1200℃,持續第一期間介於約40分鐘至約80分鐘。在一些實施例中,腔體包括氮。在一些實施例中,在將第一材料加熱持續第一期間之後,第一材料206之第一部分206a中之摻質之表面狀態密度為約0.5*1011個離子/平方公分(ions/cm2)至約2*1011個離子/平方 公分(ions/cm2)。
依據一些實施例,在步驟106中,進行第一蝕刻,以移除第一材料206之第二部分206b,如第5圖所示。在一些實施例中,第一蝕刻包括利用至少下列之一的蝕刻:氫氧化鉀(KOH)、乙二胺/苯二酸/水(EDP(ethylenediamine/pyrocatechol/water))或聯胺(hydrazine)。在一些實施例中,第一蝕刻包括利用蝕刻劑的蝕刻,其中此蝕刻劑能呈現第一材料206與蝕刻停止層210之間的蝕刻選擇性。
依據一些實施例,在步驟108中,進行第二蝕刻,以移除蝕刻停止層210,如第5圖所示。在一些實施例中,第二蝕刻包括例用至少下列之一的蝕刻:三氟化氮(nitrogen trifluoride)、溴化氫(hydrogen bromide)、六氟化硫(sulfur hexafluoride)或氧(dioxygen)。在一些實施例中,第二蝕刻包括利用蝕刻劑的蝕刻,其中此蝕刻劑能呈現蝕刻停止層210與第一材料206之間的蝕刻選擇性,使得很少甚至沒有任何第一材料206受到第二蝕刻所蝕刻。在一些實施例中,第二蝕刻移除硬罩幕204,如第6圖所示。在一些實施例中,進行第三蝕刻,以移除硬罩幕204。在一些實施例中,第三蝕刻包括至少下列之一:三氟化氮(nitrogen trifluoride)、溴化氫(hydrogen bromide)、六氟化硫(sulfur hexafluoride)或氧(dioxygen)。在一些實施例中,第一材料206之第三部分206c包括淺溝隔離結構。在一些實施例中,淺溝隔離結構是實質上均勻的,其中是實質上均勻的係包括一上表面,此上表面具有很少甚至沒有缺 陷,少許甚至沒有凹陷(cupping)、碟化(dishing)或腐蝕(erosion),且淺溝隔離結構之上表面224具有少許甚至沒有凹面(concavity)。在一些實施例中,淺溝隔離結構之上表面224包括摻質濃度介於約1*102個離子/平方公分(ions/cm2)至約1*107個離子/平方公分(ions/cm2)。在一些實施例中,相較於包括並非實質上均勻的淺溝隔離結構之裝置,實質上均勻的淺溝隔離結構包括介於相鄰鰭片之間的較佳電流阻障性。
依據一些實施例,藉由實質上相同於第2-6圖之方法而形成第7-10圖。在一些實施例中,第7圖繪示反轉的半導體裝置200,以使半導體裝置200之背側222位於鰭片207之上。在一些實施例中,第7圖包括第二材料205位於第一材料206之下。在一些實施例中,第二材料205包括至少下列之一:氧化物或氮化物。在一些實施例中,第一材料206包括至少下列之一:氧化物、氮化物、矽或鍺。
依據一些實施例,在步驟102中,對第一材料206進行化學機械平坦化,以降低第一材料206之高度211,如第7圖所示,降低至第一材料206之所需高度213,如第8圖所示。在一些實施例中,所進行之化學機械平坦化實質上相同於如第3-4圖中所進行之化學機械平坦化。
依據一些實施例,在步驟104中,進行佈植208,將摻質佈植至第一材料206之第一部分206a中,以形成蝕刻停止層210,如此一來,蝕刻停止層210分隔第一材料206之第二部分206b與第一材料206之第三部分206c,如第8圖所示。在一些實施例中,所進行之佈植208實質上相同於如第4圖中所進行 之佈植208。
依據一些實施例,在步驟106中,進行第一蝕刻,以移除第一材料206之第二部分206b,如第9圖所示。在一些實施例中,所進行之第一蝕刻實質上相同於如第5圖中所進行之第一蝕刻。
依據一些實施例,在步驟108中,對蝕刻停止層210進行第二蝕刻,以移除蝕刻停止層210,如第10圖所示。在一些實施例中,所進行之第二蝕刻實質上相同於如第5圖中所進行之第二蝕刻。在一些實施例中,如果需要的話,進行第三蝕刻,所進行之第三蝕刻實質上相同於如第6圖中所進行之第三蝕刻。
依據一些實施例,一種半導體裝置之形成方法包括:佈植摻質至第一材料之第一部分中,以形成由摻質及第一材料之第一部分所形成的蝕刻停止層,第一材料之第二部分位於蝕刻停止層之上,以及第一材料之第三部分位於蝕刻停止層之下。在一些實施例中,第一材料包括至少下列之一:氧化物或氮化物。
依據一些實施例,一種半導體裝置包括:鰭式場效電晶體包括第一鰭片;以及淺溝隔離結構包括第一材料。在一些實施例中,淺溝隔離結構相鄰於第一鰭片,且淺溝隔離結構的上表面包括硼在一濃度介於約1*102個離子/平方公分(ions/cm2)至約1*102個離子/平方公分(ions/cm2)。
依據一些實施例,一種半導體裝置之形成方法包括:佈植摻質至第一材料之第一部分中,以形成由摻質及第一 材料之第一部分所形成的蝕刻停止層,第一材料之第二部分位於蝕刻停止層之上,以及第一材料之第三部分位於蝕刻停止層之下。在一些實施例中,第一材料包括至少下列之一:氧化物或氮化物。在一些實施例中,此半導體裝置之形成方法亦包括:進行一第一蝕刻,以移除第一材料之第二部分。
前述內文概述了許多實施例的特徵,使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解,且可輕易地以本揭露為基礎來設計或修飾其他製程及結構,並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下,可對本揭露進行各種改變、置換或修改。
此處提供各種實施例的操作。所描述的一些或全部的操作順序不應被視為暗示這些操作一定是按照順序。可理解替代的順序具有此敘述的好處。此外,可了解的是,並非所有的操作在此處提供的每一個實施例中都是必要的。且,可了解的是,在一些實施例中,並非所有的操作都是必要的。
可理解的是,此處所描述的層、特徵、元件等以相對於彼此的特定尺寸顯示,像是結構尺寸或方位,例如,在一些實施中,為了簡化及易於了解的目的,其實際尺寸大致上不同於此處所示。此外,此處所提及的各種用以形成層特徵、元件等的技術,像是蝕刻技術、植入(implanting)技術、摻雜(doping)技術、旋塗(spin-on)技術、濺鍍(sputtering)技術,像 是熱生長或是沉積技術例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或原子層沉積(ALD)。
此外,此處使用“實施例(exemplary)”代表做為一實例(example)、例子(instance)、例證(illustration)等,且不一定為優選的。在本發明中使用“或(or)”是為了代表包容性的“或”而不是排他性的“或”。此外,除非特別說明,否而使得本發明中使用的“一(a)”或“一(an)”以及附加的申請專利範圍被視為代表“一或多個”,或者內文已清楚指示為單數形式。還有,至少一A及B及/或其類似一般代表A或B或A和B兩者。此外,在“包括(includes)”、“具有(having)”、“具有(has)”、“具有(with)”、或其變化被使用的範圍中,這樣的用語被用來代表與用語“包括(comprising)”類似的包容性。還有,除非特別說明,“第一”、“第二”或類似的用語並非用來暗示時間概念、空間概念、順序等。反而,這些用詞僅用以做為特徵、元件、項目等的辨識符號、名稱等。例如,第一元件和第二元件一般對應至元件A和元件B或兩個不同或兩個雷同的(identical)元件或相同的元件。
還有,雖然本發明已以一或多個實施例顯示或描述,其他所屬技術領域中具有通常知識者可基於閱讀或了解本說明書及所附的圖式進行相當的替代或修飾。本發明包括所有這類的修飾及替代且僅受限於以下申請專利範圍。特別考慮到上述元件(例如:元件、資源等)所表現的各種功能,除非特別說明,描述這種元件的用語是用來對應至表現所述元件的特定 功能的任何元件(例如:功能相當),即使在結構上並未相當於所述結構。此外,雖本發明的特定元件已以數個實施例之一揭露,當受預期或對任何給定或特定的發明有利時,這種特徵可與其他實施例的一或多個其他特徵結合。
200‧‧‧半導體裝置
202‧‧‧基板
206c‧‧‧第三部分
207a‧‧‧第一鰭片
207b‧‧‧第二鰭片
207c‧‧‧第三鰭片
207d‧‧‧第四鰭片
224‧‧‧上表面

Claims (10)

  1. 一種半導體裝置之形成方法,包括:形成一介電材料;於該介電材料形成後,佈植一摻質至該介電材料之一第一部分中,以形成由該摻質及該介電材料之該第一部分所形成的一蝕刻停止層,該介電材料之一第二部分位於該蝕刻停止層之上,以及該介電材料之一第三部分位於該蝕刻停止層之下。
  2. 如申請專利範圍第1項所述之半導體裝置之形成方法,其中該佈植一摻質的步驟包括以濃度為約1*1012個離子/平方公分(ions/cm2)至約2*1012個離子/平方公分(ions/cm2)的劑量佈植該摻質,並且以能量為約0.1MeV至約20MeV的劑量佈植該摻質。
  3. 如申請專利範圍第1項所述之半導體裝置之形成方法,其中該佈植一摻質的步驟包括佈植硼。
  4. 如申請專利範圍第1項所述之半導體裝置之形成方法,更包括進行一第一蝕刻,以移除該介電材料之該第二部分,其中該進行一第一蝕刻的步驟包括利用至少下列之一的蝕刻:氫氧化鉀(KOH)、乙二胺/苯二酸/水(EDP(ethylenediamine/pyrocatechol/water))或聯胺(hydrazine)。
  5. 如申請專利範圍第1項所述之半導體裝置之形成方法,更包括進行一第二蝕刻,以移除該蝕刻停止層,其中該進行一第二蝕刻的步驟包括使用至少下列之一的蝕刻:三氟化 氮(nitrogen trifluoride)、溴化氫(hydrogen bromide)、六氟化硫(sulfur hexafluoride)或氧(dioxygen)。
  6. 如申請專利範圍第1項所述之半導體裝置之形成方法,更包括:在進行該佈植之前,進行一化學機械平坦化於該介電材料上。
  7. 一種半導體裝置,包括:一鰭式場效電晶體,包括一第一鰭片;以及一淺溝隔離結構,包括一第一材料,該淺溝隔離結構相鄰於該第一鰭片,該淺溝隔離結構的一上表面包括介於約1*102個離子/平方公分(ions/cm2)至約1*107個離子/平方公分(ions/cm2)的硼。
  8. 如申請專利範圍第7項所述之半導體裝置,其中該第一材料包括至少下列之一:氧化物或氮化物。
  9. 如申請專利範圍第7項所述之半導體裝置,其中該淺溝隔離結構的該上表面是實質上均勻的。
  10. 一種半導體裝置之形成方法,包括:形成一介電材料於一半導體基板之一第一鰭片及一第二鰭片之間,且位於該第一鰭片及第二鰭片之上;佈植一摻質至該介電材料之一第一部分中,以形成由該摻質及該介電材料之該第一部分所形成的一蝕刻停止層,該介電材料之一第二部分位於該蝕刻停止層及該第一鰭片之上,以及該介電材料之一第三部分位於該蝕刻停止層之下且介於該第一鰭片及該第二鰭片之間;進行一第一蝕刻,以移除該介電材料之該第二部分;以及 進行一第二蝕刻,以移除該蝕刻停止層。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112015006939T5 (de) * 2015-09-25 2018-06-14 Intel Corporation Steuerung einer Rückseitenfinnenaussparung mit Möglichkeit mehrerer HSI
US9704994B1 (en) 2016-10-10 2017-07-11 International Business Machines Corporation Different shallow trench isolation fill in fin and non-fin regions of finFET
CN108063091A (zh) * 2016-11-08 2018-05-22 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
TW200802817A (en) * 2006-06-16 2008-01-01 Macronix Int Co Ltd Self-aligned, embedded phase change ram and manufacturing method
US20080121042A1 (en) * 2006-11-27 2008-05-29 Bioscale, Inc. Fluid paths in etchable materials
TW201434155A (zh) * 2013-02-27 2014-09-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414276A (en) * 1993-10-18 1995-05-09 The Regents Of The University Of California Transistors using crystalline silicon devices on glass
US6506620B1 (en) * 2000-11-27 2003-01-14 Microscan Systems Incorporated Process for manufacturing micromechanical and microoptomechanical structures with backside metalization
US7384838B2 (en) * 2005-09-13 2008-06-10 International Business Machines Corporation Semiconductor FinFET structures with encapsulated gate electrodes and methods for forming such semiconductor FinFET structures
KR100713328B1 (ko) * 2005-12-23 2007-05-04 동부일렉트로닉스 주식회사 듀얼다마신 공정을 이용한 반도체소자의 제조 방법
DE102006035668B4 (de) * 2006-07-31 2014-02-20 Globalfoundries Inc. Verfahren zum Herstellen einer Ätzindikator- und Ätzstoppschicht zur Reduzierung von Ätzungleichförmigkeiten
US9240350B2 (en) * 2011-05-16 2016-01-19 Varian Semiconductor Equipment Associates, Inc. Techniques for forming 3D structures

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
TW200802817A (en) * 2006-06-16 2008-01-01 Macronix Int Co Ltd Self-aligned, embedded phase change ram and manufacturing method
US20080121042A1 (en) * 2006-11-27 2008-05-29 Bioscale, Inc. Fluid paths in etchable materials
TW201434155A (zh) * 2013-02-27 2014-09-01 Taiwan Semiconductor Mfg 半導體裝置及其製造方法

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