DE102014019415B4 - Verfahren zum Ausbilden einer Halbleitervorrichtung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000002019 doping agent Substances 0.000 claims abstract description 25
- 239000003989 dielectric material Substances 0.000 claims abstract description 18
- 238000000151 deposition Methods 0.000 claims abstract description 3
- 238000005530 etching Methods 0.000 claims description 17
- 150000002500 ions Chemical class 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 9
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 4
- OAKJQQAXSVQMHS-UHFFFAOYSA-N Hydrazine Chemical compound NN OAKJQQAXSVQMHS-UHFFFAOYSA-N 0.000 claims description 4
- 229910018503 SF6 Inorganic materials 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910001882 dioxygen Inorganic materials 0.000 claims description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 4
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 4
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 4
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 4
- 239000000463 material Substances 0.000 description 49
- 238000005498 polishing Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000003550 marker Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000084 colloidal system Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001659 ion-beam spectroscopy Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
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- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
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- General Chemical & Material Sciences (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract
Verfahren zum Ausbilden einer Halbleitervorrichtung, das Folgendes umfasst:Ausbilden einer Hartmaske (204) über einer Mehrzahl von Finnen (207); Abscheiden eines dielektrischen Materials (206) über der Hartmaske (204) und den Finnen (207);Implantieren eines Dotierungsmittels (208) in einen Abschnitt (212) der Hartmaske (204) und in einen ersten Abschnitt (206a) des dielektrischen Materials (206), um eine Ätzstoppschicht (210) aus dem Dotierungsmittel und dem ersten Abschnitt (206a) des dielektrischen Materials (206), einen zweiten Abschnitt (206b) des dielektrischen Materials über der Ätzstoppschicht (210) und einen dritten Abschnitt (206c) des dielektrischen Materials unter der Ätzstoppschicht (210) auszubilden, wobei der erste Abschnitt (206a) des dielektrischen Materials im Wesentlichen auf der gleichen Ebene wie eine obere Fläche der Hartmaske (204) gebildet wird.
Description
- HINTERGRUND
- Während der Herstellung einer Halbleitervorrichtung wird chemisch-mechanisches Planarisieren (CMP) ausgeführt, um Oberflächen der Halbleitervorrichtung mittels Chemikalien und/oder mechanischen Kräften zu glätten. Die Halbleitervorrichtung kann beispielsweise poliert werden, um die Halbleitervorrichtung für eine neue Materialschicht vorzubereiten. In einem Beispiel des Polierens kann die Halbleitervorrichtung auf einem Polierkopf befestigt werden, der so konfiguriert ist, dass er die Halbleitervorrichtung hält und dreht. Der Polierkopf kann die Halbleitervorrichtung gegen ein Polierkissen drehen, das sich auch drehen kann, um eine mechanische Kraft auf die Halbleitervorrichtung auszuüben, um Material zu entfernen und/oder eine unregelmäßige Topographie der Halbleitervorrichtung einzuebnen, als Beispiel. In einem Beispiel können Chemikalien wie Schlämme (z.B. Kolloid) während des Polierens auf das Polierkissen aufgebracht werden, um als Lösungsmittel zu dienen, das dazu beiträgt, Nicht-Gleichförmigkeiten auf der Oberfläche der Halbleitervorrichtung zu verringern.
- Zusätzlich wird während der Herstellung einer Halbleitervorrichtung geätzt, etwa durch chemisches Ätzen, um Material von der Halbleitervorrichtung zu entfernen. Chemisches Ätzen ist selektiv, so dass unterschiedliche Ätzchemikalien unterschiedliche Materialien entfernen. Eine Ätzchemikalie entfernt beispielsweise Siliziumoxid aber nicht Siliziumnitrid.
DieUS 2012/0295444 A1
In derKR 100713328 B1
DieUS 2008/0026487 A1 - Figurenliste
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
-
1 ist ein Flussdiagramm, das ein Verfahren zum Ausbilden einer Halbleitervorrichtung zeigt, gemäß einigen Ausführungsformen. -
2 ist eine Darstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. -
3 ist eine Darstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. -
4 ist eine Darstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. -
5 ist eine Darstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. -
6 ist eine Darstellung einer Halbleitervorrichtung in Übereinstimmung mit einigen Ausführungsformen. -
7 ist eine Darstellung einer weiteren Halbleitervorrichtung. -
8 ist eine Darstellung einer weiteren Halbleitervorrichtung. -
9 ist eine Darstellung einer weiteren Halbleitervorrichtung. -
10 ist eine Darstellung einer weiteren Halbleitervorrichtung. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Es sind hier eine oder mehr Techniken zum Ausbilden einer Halbleitervorrichtung und sich ergebender Strukturen, die durch sie ausgebildet werden, vorgesehen.
- Ein Verfahren
100 zum Ausbilden einer Halbleitervorrichtung200 gemäß einigen Ausführungsformen ist in1 gezeigt und eine oder mehrere Strukturen, die dadurch in verschiedenen Stadien der Herstellung ausgebildet werden, sind in2-10 gezeigt. Gemäß einigen Ausführungsformen umfasst eine Halbleitervorrichtung200 eine STI, die ein erstes Material206 umfasst, wie in6 gezeigt ist. In einigen Ausführungsformen ist das erste Material206 benachbart zu einem ersten Grat207a . In einigen Ausführungsformen umfasst die Halbleitervorrichtung200 einen FinFET. In einigen Ausführungsformen ist die STI im Wesentlichen gleichförmig, wobei im Wesentlichen gleichförmig eine obere Fläche umfasst, die wenige oder keine Fehler aufweist, wenig oder keine Vertiefungen, Wölbungen oder Erosion und bei der die obere Fläche224 der STI wenig oder keine Konkavität aufweist. In einigen Ausführungsformen bezeichnet Konkavität eine Oberfläche, die einen externen Winkel aufweist, der nicht 180° ist, wobei der Winkel relativ zu zwei beliebigen Koordinaten der Oberfläche gemessen wird, etwa zwei beliebigen Koordinaten auf der oberen Fläche224 der STI. In einigen Ausführungsformen umfasst die obere Fläche224 der STI eine Dotierungsmittelkonzentration zwischen etwa 1×102 Ionen/cm2 und etwa 1×107 Ionen/cm2. In einigen Ausführungsformen umfasst das Dotierungsmittel Bor. In einigen Ausführungsformen umfasst die STI, die im Wesentlichen gleichförmig ist, eine bessere Strombarriere zwischen benachbarten Graten als eine Vorrichtung, die eine STI umfasst, die nicht im Wesentlichen gleichförmig ist. - Bei
102 wird chemisch-mechanisches Planarisieren (CMP) auf das erste Material206 angewendet, um eine Höhe211 des ersten Materials206 , wie in3 gezeigt ist, auf eine angestrebte Höhe213 des ersten Materials206 zu verringern, wie in4 gezeigt ist, gemäß einigen Ausführungsformen. Wendet man sich2 zu, so liegt, vor3 , eine Hartmaske204 über einem ersten Grat207a , einem zweiten Grat207b , einem dritten Grat207c und einem vierten Grat207d , die gemeinsam als Grate207 bezeichnet werden. In einigen Ausführungsformen umfassen die Grate207 ein Substrat202 , oder werden eigentlich aus einem Substrat ausgebildet, etwa durch Ätzen. In einigen Ausführungsformen umfasst das Substrat202 Silizium, Germanium, ein Gruppe-3-Element und/oder ein Gruppe-5-Element. Gemäß einigen Ausführungsformen umfasst das Substrat202 eine epitaktische Schicht, eine Silizium-auf-Isolator-(SOI)-Struktur, einen Wafer und/oder einen Die, der aus einem Wafer ausgebildet ist. In einigen Ausführungsformen umfasst das Substrat202 einen ersten Leitfähigkeitstyp und/oder einen zweiten Leitfähigkeitstyp. In einigen Ausführungsformen ist der erste Leitfähigkeitstyp ein p-Typ und/oder ein n-Typ. In einigen Ausführungsformen ist der zweite Leitfähigkeitstyp der p-Typ, wenn der erste Leitfähigkeitstyp der n-Typ ist, und der zweite Leitfähigkeitstyp ist der n-Typ, wenn der erste Leitfähigkeitstyp der p-Typ ist. In einigen Ausführungsformen umfasst die Hartmaske204 ein Nitrid. In einigen Ausführungsformen weist die Hartmaske204 eine Dicke zwischen etwa 1 nm und etwa 10 nm auf. Ein erstes Material206 wird über und zwischen den Graten207 abgeschieden, etwa durch chemische Gasphasenabscheidung (CVD), wie in4 gezeigt ist. In einigen Ausführungsformen umfasst das erste Material206 ein Nitrid und/oder ein Oxid. In einigen Ausführungsformen planarisiert das CMP das erste Material206 . In einigen Ausführungsformen wird die Höhe211 des ersten Materials206 , wie in3 gezeigt, so verringert, dass eine zweite Dicke215 eines zweiten Abschnitts206b des ersten Materials206 etwa 1 µm bis etwa 1 nm beträgt. - Bei
104 wird eine Implantierung208 eines Dotierungsmittels in einen ersten Abschnitt206a des ersten Materials206 ausgeführt, um eine Ätzstoppschicht210 auszubilden, so dass die Ätzstoppschicht210 den zweiten Abschnitt206b des ersten Materials206 von einem dritten Abschnitt206c des ersten Materials206 trennt, wie in4 gezeigt ist. In einigen Ausführungsformen umfasst die Implantierung208 des Dotierungsmittels die Implantierung einer Dosis des Dotierungsmittels mit einer Konzentration von etwa 1×1012 Ionen/cm2 bis etwa 2×1012 Ionen/cm2 mit einer Implantierungsenergie von etwa 0,1 MeV bis etwa 20 MeV. Die Implantierungsenergie wird geändert, um das Dotierungsmittel in dem ersten Abschnitt206a des ersten Materials206 zu implantieren, wobei der erste Abschnitt206a des ersten Materials206 im Wesentlichen auf der gleichen Ebene wie eine obere Fläche der Hartmaske204 liegt. Die Implantierungsenergie, und somit die Implantierungstiefe, kann geändert werden, um die Ätzstoppschicht210 mit einer angestrebten Tiefe auszubilden. In einigen Ausführungsformen umfasst das Dotierungsmittel Bor. In einigen Ausführungsformen weist die Ätzstoppschicht210 eine Dicke der Ätzstoppschicht zwischen etwa 0,1 µm und etwa 10 µm auf. In einigen Ausführungsformen wird das Dotierungsmittel in die Hartmaske204 so implantiert, dass ein dotierter Abschnitt212 der Hartmaske204 über einem undotierten Abschnitt der Hartmaske204 liegt. In einigen Ausführungsformen beträgt eine Oberflächenzustandsdichte des Dotierungsmittels in dem ersten Abschnitt206a des ersten Materials206 etwa 1×1011 Ionen/cm2 bis etwa 5×1011 Ionen/cm2. In einigen Ausführungsformen wird die Halbleitervorrichtung200 bei einer ersten Temperatur zwischen etwa 800 °C und etwa 1.200 °C in einer Kammer für einen ersten Zeitraum zwischen etwa 40 Min. bis etwa 80 Min. erwärmt. In einigen Ausführungsformen enthält die Kammer Stickstoff. In einigen Ausführungsformen wird die Oberflächenzustandsdichte des Dotierungsmittels in dem ersten Abschnitt206a des ersten Materials206 auf etwa 0,5×1011 Ionen/cm2 bis etwa 2×1011 Ionen/cm2 nach dem Erwärmen auf die erste Temperatur während des ersten Zeitraums verringert. - Bei
106 wird eine erste Ätzung ausgeführt, um den zweiten Abschnitt206b des ersten Materials206 zu entfernen, wie in5 gezeigt ist, gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst die erste Ätzung das Ätzen mit KOH, EDP (Ethylendiamin/Benzcatechin/Wasser) und/oder Hydrazin. In einigen Ausführungsformen umfasst das erste Ätzen das Ätzen mit einem Ätzmittel, das eine Ätzselektivität zwischen dem ersten Material206 und der Ätzstoppschicht210 zeigt. - Bei
108 wird eine zweite Ätzung ausgeführt, um die Ätzstoppschicht210 zu entfernen, wie in5 gezeigt ist, gemäß einigen Ausführungsformen. In einigen Ausführungsformen umfasst das zweite Ätzen das Ätzen mit Stickstoff-Trifluorid, Bromwasserstoff, Schwefel-Hexafluorid oder Disauerstoff. In einigen Ausführungsformen umfasst das zweite Ätzen das Ätzen mit einem Ätzmittel, das eine Ätzselektivität zwischen der Ätzstoppschicht210 und dem ersten Material206 zeigt, so dass wenig oder kein erstes Material206 durch die zweite Ätzung geätzt wird. In einigen Ausführungsformen entfernt das zweite Ätzen die Hartmaske204 , wie in6 gezeigt ist. In einigen Ausführungsformen wird eine dritte Ätzung ausgeführt, um die Hartmaske204 zu entfernen. In einigen Ausführungsformen umfasst die dritte Ätzung Stickstoff-Trifluorid, Bromwasserstoff, Schwefel-Hexafluorid oder Disauerstoff. In einigen Ausführungsformen umfasst der dritte Abschnitt206c des ersten Materials206 die STI. In einigen Ausführungsformen ist die STI im Wesentlichen gleichförmig, wobei im Wesentlichen gleichförmig eine obere Fläche umfasst, die wenige oder keine Fehler aufweist, wenig oder keine Vertiefungen, Wölbungen oder Erosion und bei der die obere Fläche224 der STI wenig oder keine Konkavität aufweist. In einigen Ausführungsformen umfasst die obere Fläche224 der STI eine Dotierungsmittelkonzentration zwischen etwa 1×102 Ionen/cm2 und etwa 1×107 Ionen/cm2. In einigen Ausführungsformen umfasst die STI, die im Wesentlichen gleichförmig ist, eine bessere Strombarriere zwischen benachbarten Graten als eine Vorrichtung, die eine STI umfasst, die nicht im Wesentlichen gleichförmig ist. - Die
7-10 können durch im Wesentlichen das gleiche Verfahren ausgebildet werden wie die2-6 .7 zeigt eine umgedrehte Halbleitervorrichtung200 , so dass eine Rückseite222 der Halbleitervorrichtung200 über den Graten207 liegt.7 kann ein zweites Material205 unter dem ersten Material206 umfassen. Das zweite Material205 kann ein Oxid und/oder ein Nitrid umfassen. Das erste Material206 kann ein Nitrid, ein Oxid, Silizium und/oder Germanium umfassen. - Bei
102 wird CMP auf das erste Material206 angewendet, um eine Höhe211 des ersten Materials206 , wie in7 gezeigt ist, auf eine angestrebte Höhe213 des ersten Materials206 zu verringern, wie in8 gezeigt ist. Das CMP kann in im Wesentlichen der gleichen Weise ausgeführt werden, wie oben mit Bezug auf das CMP beschrieben ist, das in3-4 ausgeführt wird. - Bei
104 wird eine Implantation208 eines Dotierungsmittels in den ersten Abschnitt206a des ersten Materials206 ausgeführt, um eine Ätzstoppschicht210 auszubilden, so dass die Ätzstoppschicht210 den zweiten Abschnitt206b des ersten Materials206 von dem dritten Abschnitt206c des ersten Materials206 trennt, wie in8 gezeigt ist. Die Implantation208 kann in im Wesentlichen der gleichen Weise ausgeführt werden, wie oben mit Bezug auf die Implantation208 beschrieben ist, die in4 ausgeführt wird. - Bei
106 wird eine erste Ätzung ausgeführt, um den zweiten Abschnitt206b des ersten Materials206 zu entfernen, wie in9 gezeigt ist. Die erste Ätzung kann in im Wesentlichen der gleichen Weise ausgeführt werden, wie oben mit Bezug auf die erste Ätzung beschrieben ist, die in5 ausgeführt wird. - Bei
108 wird eine zweite Ätzung ausgeführt, um die Ätzstoppschicht210 zu entfernen, wie in10 gezeigt ist. Die zweite Ätzung kann in im Wesentlichen der gleichen Weise ausgeführt werden, wie oben mit Bezug auf die zweite Ätzung beschrieben ist, die in5 ausgeführt wird. Eine dritte Ätzung kann, wenn erforderlich, in im Wesentlichen der gleichen Weise ausgeführt werden, wie oben mit Bezug auf die dritte Ätzung beschrieben ist, die in6 ausgeführt wird. - Das erfindungsgemäße Verfahren zum Ausbilden einer Halbleitervorrichtung umfasst das Implantieren eines Dotierungsmittels in einen ersten Abschnitt eines ersten Materials, um eine Ätzstoppschicht aus dem Dotierungsmittel und dem ersten Abschnitt des ersten Materials auszubilden, einen zweiten Abschnitt des ersten Materials über der Ätzstoppschicht und einen dritten Abschnitt des ersten Materials unter der Ätzstoppschicht. In einigen Ausführungsformen umfasst das erste Material eine Oxid und/oder eine Nitrid.
- Eine Halbleitervorrichtung kann einen FinFET, der einen ersten Grat und eine STI umfassen, die ein erstes Material umfasst. Die STI kann benachbart zu dem ersten Grat sein und eine obere Fläche der STI kann eine Konzentration von Bor zwischen etwa 1×102 Ionen/cm2 und etwa 1×107 Ionen/cm2 umfassen.
- Das erfindungsgemäße Verfahren zum Ausbilden einer Halbleitervorrichtung umfasst das Implantieren eines Dotierungsmittels in einen ersten Abschnitt eines ersten Materials, um eine Ätzstoppschicht aus dem Dotierungsmittel und dem ersten Abschnitt des ersten Materials auszubilden, einen zweiten Abschnitt des ersten Materials über der Ätzstoppschicht und einen dritten Abschnitt des ersten Materials unter der Ätzstoppschicht. In einigen Ausführungsformen umfasst das erste Material ein Oxid und/oder ein Nitrid. In einigen Ausführungsformen umfasst das Verfahren zum Ausbilden einer Halbleitervorrichtung weiter das Anwenden einer ersten Ätzung, um den zweiten Abschnitt des ersten Materials zu entfernen.
- Verschiedene Vorgänge von Ausführungsformen sind hier bereitgestellt. Die Reihenfolge, in der einige oder alle dieser Vorgänge beschrieben sind, soll nicht so verstanden werden, dass gefolgert werden kann, dass diese Vorgänge notwendigerweise von der Reihenfolge abhängen. Alternative Reihenfolgen werden deutlich, die die Priorität dieser Beschreibung haben. Des Weiteren versteht es sich, dass nicht alle Vorgänge notwendigerweise in jeder Ausführungsform, die hier bereitgestellt wird, hier vorhanden sind. Zudem versteht es sich, dass nicht alle Vorgänge in einigen Ausführungsformen notwendig sind.
- Es versteht sich, dass Schichten, Einrichtungen, Elemente etc., die hier gezeigt sind, mit bestimmten Abmessungen relativ zu einander gezeigt sind, etwa strukturellen Abmessungen oder Orientierungen, beispielsweise zur Einfachheit und Bequemlichkeit des Verständnisses, und dass ihre tatsächlichen Abmessungen in einigen Ausführungsformen wesentlich von denen abweichen können, die hier gezeigt sind. Zusätzlich gibt es eine Vielzahl von Techniken um die Schichten, Einrichtungen, Elemente etc. auszubilden, etwa Ätztechniken, Implantierungstechniken, Dotierungstechniken, Rotationsbeschichtungstechniken, Sputter-Techniken wie Magnetron- oder Ionenstrahl-Sputtern, Wachstumstechniken wie thermisches Wachstum oder Abscheidungstechniken wie chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), CVD im Plasma (PECVD) oder Atomlagenabscheidung (ALD), als Beispiele.
- Des Weiteren wird „beispielhaft“ hier so verwendet, dass es als ein Beispiel, Ausführungsform, Darstellung etc. dient und nicht notwendigerweise vorteilhaft ist. So wie es in dieser Anmeldung verwendet wird, soll „oder“ das inklusive „oder“ anstatt des exklusiven „oder“ bedeuten. Zusätzlich wird „ein“, wie es in dieser Anmeldung und den beigefügten Ansprüchen verwendet wird, im Allgemeinen so verstanden werden, dass es „ein oder mehrere“ bedeutet, außer es ist anderweitig angegeben oder es ist aus dem Kontext klar, dass es sich um die Singularform handelt. Zudem soll mindestens eines von A und B und/oder Ähnliches im Allgemeinen A oder B oder sowohl A als auch B bedeuten. Darüber hinaus sollen, insoweit dass „umfasst“, „weist auf“, „hat“, „mit“ oder Varianten davon verwendet werden, solche Begriffe einschließend verstanden werden, ähnliche wie der Begriff „umfasst“. Zudem sollen, außer es ist anderweitig angegeben, „erster“, „zweiter“ oder Ähnliches nicht einen zeitlichen Aspekt, einen räumlichen Aspekt, eine Reihenfolge etc. andeuten. Stattdessen werden solche Begriffe nur als Bezeichner, Namen etc. für Einrichtungen, Elemente, Merkmale etc. verwendet. Ein erstes Element und ein zweites Element entsprechen im Allgemeinen beispielsweise Element A und Element B oder zwei unterschiedlichen oder zwei identischen Elementen oder dem gleichen Element.
- Zusätzlich kann, während eine bestimmte Einrichtung der Offenbarung nur mit Bezug auf eine von mehreren Implementierungen offenbart worden sein kann, eine solche Einrichtung mit einer oder mehreren anderen Einrichtungen von anderen Implementierungen kombiniert werden, wie es für jede vorgegebene oder bestimmte Anwendung wünschenswert und vorteilhaft ist.
Claims (16)
- Verfahren zum Ausbilden einer Halbleitervorrichtung, das Folgendes umfasst: Ausbilden einer Hartmaske (204) über einer Mehrzahl von Finnen (207); Abscheiden eines dielektrischen Materials (206) über der Hartmaske (204) und den Finnen (207); Implantieren eines Dotierungsmittels (208) in einen Abschnitt (212) der Hartmaske (204) und in einen ersten Abschnitt (206a) des dielektrischen Materials (206), um eine Ätzstoppschicht (210) aus dem Dotierungsmittel und dem ersten Abschnitt (206a) des dielektrischen Materials (206), einen zweiten Abschnitt (206b) des dielektrischen Materials über der Ätzstoppschicht (210) und einen dritten Abschnitt (206c) des dielektrischen Materials unter der Ätzstoppschicht (210) auszubilden, wobei der erste Abschnitt (206a) des dielektrischen Materials im Wesentlichen auf der gleichen Ebene wie eine obere Fläche der Hartmaske (204) gebildet wird.
- Verfahren nach
Anspruch 1 , wobei das Implantieren eines Dotierungsmittels (208) das Implantieren einer Dosis des Dotierungsmittels (208) mit einer Konzentration von etwa 1×1012 Ionen/cm2 bis etwa 2×1012 Ionen/cm2 umfasst. - Verfahren nach
Anspruch 1 oder2 , wobei das Implantieren eines Dotierungsmittels (208) das Implantieren einer Dosis des Dotierungsmittels (208) mit einer Energie von etwa 0,1 MeV bis etwa 20 MeV umfasst. - Verfahren nach einem der vorangehenden Ansprüche, wobei das Implantieren eines Dotierungsmittels (208) das Implantieren von Bor umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, das das Ausführen einer ersten Ätzung umfasst, um den zweiten Abschnitt des dielektrischen Materials (206) zu entfernen.
- Verfahren nach
Anspruch 5 , wobei das Ausführen einer ersten Ätzung das Ätzen mit KOH, EDP und/oder Hydrazin umfasst. - Verfahren nach
Anspruch 5 oder6 , das das Ausführen einer zweiten Ätzung umfasst, um die Ätzstoppschicht (210) zu entfernen. - Verfahren nach
Anspruch 7 , wobei das Ausführen der zweiten Ätzung das Ätzen mit Stickstoff-Trifluorid, Bromwasserstoff, Schwefel-Hexafluorid und/oder Disauerstoff umfasst. - Verfahren nach
Anspruch 7 oder8 , das das Ausführen einer dritten Ätzung umfasst, um die Hartmaske (204) zu entfernen. - Verfahren nach
Anspruch 9 , wobei das Ausführen der dritten Ätzung das Ätzen mit Stickstoff-Trifluorid, Bromwasserstoff, Schwefel-Hexafluorid und/oder Disauerstoff umfasst. - Verfahren nach einem der vorangehenden Ansprüche, das das Ausführen von chemisch-mechanischem Planarisieren vor dem Implantieren umfasst, um eine Höhe des dielektrischen Materials (206) auf eine angestrebte Höhe zu verringern.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Implantieren einen dotierten Abschnitt der Hartmaske (204) bildet, der über einem undotierten Abschnitt der Hartmaske (204) liegt.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das dielektrische Material (206) auch zwischen den Finnen (207) abgeschieden wird.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das dielektrische Material (206) ein Oxid und/oder ein Nitrid umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, wobei der dritte Abschnitt (206c) des dielektrischen Materials zwischen den Finnen (207) liegt.
- Verfahren nach einem der vorangehenden Ansprüche, wobei die Ätzstoppschicht (210) mit einer Dicke von 0,1 bis 10 µm gebildet wird.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/162,796 | 2014-01-24 | ||
US14/162,796 US9564357B2 (en) | 2014-01-24 | 2014-01-24 | Method of forming semiconductor device using etch stop layer |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014019415A1 DE102014019415A1 (de) | 2015-07-30 |
DE102014019415B4 true DE102014019415B4 (de) | 2020-03-26 |
Family
ID=53522760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014019415.9A Active DE102014019415B4 (de) | 2014-01-24 | 2014-12-22 | Verfahren zum Ausbilden einer Halbleitervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (1) | US9564357B2 (de) |
DE (1) | DE102014019415B4 (de) |
TW (1) | TWI557777B (de) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE112015006939T5 (de) * | 2015-09-25 | 2018-06-14 | Intel Corporation | Steuerung einer Rückseitenfinnenaussparung mit Möglichkeit mehrerer HSI |
US9704994B1 (en) | 2016-10-10 | 2017-07-11 | International Business Machines Corporation | Different shallow trench isolation fill in fin and non-fin regions of finFET |
CN108063091A (zh) * | 2016-11-08 | 2018-05-22 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
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TWI347672B (en) | 2006-06-16 | 2011-08-21 | Macronix Int Co Ltd | Self-aligned, embedded phase change ram and manufacturing method |
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US9318367B2 (en) | 2013-02-27 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET structure with different fin heights and method for forming the same |
-
2014
- 2014-01-24 US US14/162,796 patent/US9564357B2/en active Active
- 2014-12-22 DE DE102014019415.9A patent/DE102014019415B4/de active Active
- 2014-12-29 TW TW103146031A patent/TWI557777B/zh active
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Also Published As
Publication number | Publication date |
---|---|
US9564357B2 (en) | 2017-02-07 |
US20150214071A1 (en) | 2015-07-30 |
DE102014019415A1 (de) | 2015-07-30 |
TW201539548A (zh) | 2015-10-16 |
TWI557777B (zh) | 2016-11-11 |
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R012 | Request for examination validly filed | ||
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R020 | Patent grant now final |