DE102018111761A1 - VERFAHREN ZUM PLANARISIEREN VON SiC-OBERFLÄCHEN - Google Patents

VERFAHREN ZUM PLANARISIEREN VON SiC-OBERFLÄCHEN Download PDF

Info

Publication number
DE102018111761A1
DE102018111761A1 DE102018111761.2A DE102018111761A DE102018111761A1 DE 102018111761 A1 DE102018111761 A1 DE 102018111761A1 DE 102018111761 A DE102018111761 A DE 102018111761A DE 102018111761 A1 DE102018111761 A1 DE 102018111761A1
Authority
DE
Germany
Prior art keywords
sic substrate
sacrificial material
roughened surface
sic
amorphous region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018111761.2A
Other languages
English (en)
Inventor
Hans-Joachim Schulze
Helmut Öfner
Roland Rupp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102018111761A1 publication Critical patent/DE102018111761A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/04—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to gases
    • B05D3/0433—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by exposure to gases the gas being a reactive gas
    • B05D3/044—Pretreatment
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/36—Carbides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B31/00—Diffusion or doping processes for single crystals or homogeneous polycrystalline material with defined structure; Apparatus therefor
    • C30B31/20—Doping by irradiation with electromagnetic waves or by particle radiation
    • C30B31/22—Doping by irradiation with electromagnetic waves or by particle radiation by ion-implantation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/04—After-treatment of single crystals or homogeneous polycrystalline material with defined structure using electric or magnetic fields or particle radiation
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/10—Etching in solutions or melts
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/08—Etching
    • C30B33/12—Etching in gas atmosphere or plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/42—Bombardment with radiation
    • H01L21/423—Bombardment with radiation with high-energy radiation
    • H01L21/425—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67075—Apparatus for fluid treatment for etching for wet etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Weting (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

Ein Verfahren zum Planarisieren einer aufgerauten Oberfläche (102) eines SiC-Substrats (100) umfasst: Ausbilden eines Opfermaterials (108) auf der aufgerauten Oberfläche (102) des SiC-Substrats (100), wobei das Opfermaterial (108) eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats (100) hat; Implantieren von Ionen (112) durch das Opfermaterial (108) und in die aufgeraute Oberfläche (102) des SiC-Substrats (100), um ein amorphes Gebiet (114) in dem SiC-Substrat (100) auszubilden; und Entfernen des Opfermaterials (108) und des amorphen Gebiets (114) des SiC-Substrats (100) durch Nassätzen.

Description

  • GEBIET DER ERFINDUNG
  • Die vorliegende Anmeldung bezieht sich auf SiC-Substrate, insbesondere auf ein Planarisieren einer aufgerauten Oberfläche eines SiC-Substrats.
  • HINTERGRUND
  • Nach einer mechanischen Trennung eines SiC-Wafers von einem SiC-Kristall weist die Oberfläche des SiC-Wafers eine hohe Oberflächenrauigkeit auf, die zum Herstellen elektronischer Vorrichtungen nicht geeignet ist. Eine Oberflächenrauigkeit ist auch ein Problem in Reclaim- bzw. Rückgewinnungsprozessen von SiC-Wafern, die mit einem Zerteilen/Spalten des SiC-Wafers statt nur eines Schleifens des Wafers im Rahmen eines Prozesses mit dünnen SiC-Wafern verbunden sind. Nach dem Spaltungsprozess kann man eine Oberflächenrauigkeit im Bereich von wenigen µm (z.B. zwischen 1 und 5 µm einer durchschnittlichen Distanz von Gipfel zu Tal) oder größer (z.B. zwischen 5 und 15 µm einer durchschnittlichen Distanz von Gipfel zu Tal) erwarten. Die aufgeraute Oberfläche wird typischerweise poliert, um die gewünschte Oberflächenqualität zu erhalten. Herkömmliche Ansätze zum Planarisieren der aufgerauten Oberfläche eines SiC-Wafers nach einer mechanischen Trennung von einem SiC-Kristall umfassen ein Ausführen einer Sequenz mechanischer und chemisch-mechanischer Polier-(CMP-) Schritte, bis die endgültige Oberflächenqualität erreicht ist. Aufgrund der sehr hohen Härte von SiC, die mit Diamant vergleichbar ist, ist diese Prozedur jedoch ein schwieriger und kostspieliger Prozess.
  • ZUSAMMENFASSUNG
  • Hierin beschriebene Ausführungsformen sehen kostengünstige und weniger komplexe Prozesse zum Planarisieren der aufgerauten Oberfläche eines SiC-Substrats vor.
  • Gemäß einer Ausführungsform eines Verfahrens zum Planarisieren einer aufgerauten Oberfläche eines SiC-Substrats umfasst das Verfahren: Ausbilden eines Opfermaterials auf der aufgerauten Oberfläche des SiC-Substrats, wobei das Opfermaterial eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats aufweist; Implantieren von Ionen durch das Opfermaterial und in die aufgeraute Oberfläche des SiC-Substrats, um ein amorphes Gebiet im SiC-Substrat auszubilden; und Entfernen des Opfermaterials und des amorphen Gebiets des SiC-Substrats durch Nassätzen.
  • Der Fachmann auf dem Gebiet wird zusätzliche Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und Betrachten der beiliegenden Zeichnungen erkennen.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht notwendigerweise zueinander maßstabsgetreu. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsformen können kombiniert werden, es sei denn, sie schließen einander aus. Ausführungsformen sind in den Zeichnungen dargestellt und werden in der Beschreibung, welche folgt, detailliert ausgeführt.
    • 1A bis 1E veranschaulichen eine Ausführungsform eines Verfahrens zum Planarisieren einer aufgerauten Oberfläche eines SiC-Substrats durch chemisches Nassätzen.
    • 2A bis 2D veranschaulichen eine zweite Iteration des Planarisierungsprozesses.
    • 3A und 3B veranschaulichen eine Ausführungsform eines Trockenätzprozesses, um eine Entfernung eines Gebiets schlechter kristalliner Qualität bei oder nahe der aufgerauten Oberfläche des SiC-Substrats sicherzustellen.
    • 4A und 4B veranschaulichen eine Ausführungsform eines Nassätzprozesses, um eine Entfernung eines Gebiets schlechter kristalliner Qualität bei oder nahe der aufgerauten Oberfläche des SiC-Substrats sicherzustellen.
    • 5A und 5B veranschaulichen eine Ausführungsform eines Nassätzprozesses, um eine Entfernung eines Gebiets schlechter kristalliner Qualität in dem SiC-Substrat nach einer Planarisierung der aufgerauten Oberfläche durch chemisches Nassätzen sicherzustellen.
    • 6A bis 6E veranschaulichen eine Ausführungsform zum teilweisen Planarisieren der aufgerauten Oberfläche des SiC-Substrats, gefolgt von einer vollständigen Planarisierung der aufgerauten Oberfläche, durch chemisches Nassätzen.
    • 7 veranschaulicht eine Ausführungsform eines Implantationsprozesses mit geneigtem Ionenstrahl, der genutzt wird, um ein amorphes Gebiet bei der aufgerauten Oberfläche des SiC-Substrats zu bilden, das durch chemisches Nassätzen anschließend entfernt wird.
    • 8 veranschaulicht noch eine andere Ausführungsform zum zumindest teilweisen Planarisieren der aufgerauten Oberfläche eines SiC-Substrats.
  • DETAILLIERTE BESCHREIBUNG
  • Die hierin beschriebenen Ausführungsformen sehen effektive Prozesse zum Planarisieren der aufgerauten Oberfläche eines SiC-Substrats vor. Die Prozesse sind mit einem Schädigen der aufgerauten Oberfläche eines SiC-Substrats verbunden, so dass die aufgeraute Oberfläche chemisch nassätzbar wird. Das geschädigte Gebiet des SiC-Substrats wird dann durch chemisches Nassätzen entfernt, was verglichen mit einer herkömmlichen mechanischen und CMP-Bearbeitung das SiC-Substrat signifikant weniger beansprucht, weniger kostet und einen gut definierten Ätzstopp vorsieht.
  • Die aufgeraute Oberfläche eines SiC-Substrats wird unter Verwendung eines Ionenimplantationsprozesses geschädigt, wobei Ionen durch ein auf der aufgerauten Oberfläche ausgebildetes Opfermaterial implantiert werden. Das Opfermaterial wird so gewählt, dass es eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats aufweist. Auf diese Weise liegt das Ionenstoppvermögen des Opfermaterials zwischen 35% und 120% des Ionenstoppvermögens des SiC-Substrats. Als Folge variiert die Reichweite (engl. end-of-range) der in das SiC-Substrat implantierten Ionen um höchstens +/- 20%. Falls die Dichte des Opfermaterials so gewählt wird, dass sie verhältnismäßig nahe der Dichte des SiC-Substrats liegt oder mit ihr gar übereinstimmt, z.B. zwischen 90% und 110%, zwischen 95% und 105%, zwischen 98% und 102% usw. der Dichte des SiC-Substrats, wird die Reichweite der implantierten Ionen über das SiC-Substrat im Allgemeinen einheitlich sein. Der geschädigte Teil des SiC-Substrats wird durch chemisches Nassätzen entfernt, um eine im Wesentlichen planare Oberfläche für eine nachfolgende Vorrichtungsfertigung zu liefern. Der Prozess kann ein oder mehrere Male wiederholt werden, um eine ausreichend planare Oberfläche zu liefern.
  • 1A bis 1E veranschaulichen eine Ausführungsform eines Verfahrens zum Planarisieren einer aufgerauten Oberfläche eines SiC-Substrats.
  • 1A zeigt einen Teil eines SiC-Substrats 100 mit einer aufgerauten Oberfläche 102. Das SiC-Substrat 100 weist vorzugsweise einen für eine Fertigung elektronischer Vorrichtungen geeigneten Polymorphismus (Polytyp) wie etwa, nicht aber darauf beschränkt, 2H-SiC, 4H-SiC oder 6H-SiC auf. Das SiC-Substrat 100 kann gebildet werden, indem ein SiC-Wafer zerteilt wird, wobei sich die aufgeraute Oberfläche 102 des SiC-Substrats 100 aus dem Zerteilungsprozess ergibt, indem ein SiC-Wafer abgedünnt wird, wobei sich die aufgeraute Oberfläche 102 des SiC-Substrats 100 aus dem Abdünnungsprozess ergibt, oder indem ein SiC-Einkristallkörper gesägt wird, wobei sich die aufgeraute Oberfläche 102 des SiC-Substrats 100 aus dem Sägeprozess ergibt. Die aufgeraute Oberfläche 102 besteht aus zahlreichen Gipfeln 104 und Tälern 106 und kann eine durchschnittliche Distanz von Gipfel zu Tal zwischen 1 und 5 µm, zwischen 5 und 15 µm oder sogar größer aufweisen. Die maximale Distanz von Gipfel zu Tal für den in 1A veranschaulichten Teil des Substrats 100 ist mit dMAX gekennzeichnet. Die aufgeraute Oberfläche 102 des SiC-Substrats 100 erfordert eine Planarisierung, die zum Herstellen elektronischer Vorrichtungen geeignet sein soll.
  • 1B zeigt das SiC-Substrat 100 nach Ausbilden eines Opfermaterials 108 auf der aufgerauten Oberfläche 102 des SiC-Substrats 100. Das Opfermaterial 108 weist eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats 100 auf. Auf diese Weise liegt das Ionenstoppvermögen des Opfermaterials 108 zwischen 35% und 120% des Ionenstoppvermögens des SiC-Substrats 100. Das Opfermaterial 108 liefert eine nichtkonforme Bedeckung der aufgerauten Oberfläche 102 des SiC-Substrats 100, so dass die Täler 104 zwischen den Gipfeln 106 der aufgerauten Oberfläche 102 durch das Opfermaterial 108 gefüllt sind. Beispielhafte Zusammensetzungen, die eine nichtkonforme Bedeckung der aufgerauten Oberfläche 102 des SiC-Substrats 100 liefern können und eine Dichte zwischen 35% und 120% der Dichte des SiC aufweisen, umfassen, sind aber nicht darauf beschränkt: Polymere, Antireflexionsbeschichtungen, Fotoresiste, Spin-on-Glas und ein aus der chemischen Gasphase eines Plasmas hoher Dichte abgeschiedenes (HDP-CVD) Oxid. Das Opfermaterial 108 kann eine oder mehrere dieser Zusammensetzungen oder andere Zusammensetzungen mit ähnlichen Dichteeigenschaften umfassen.
  • 1C zeigt das SiC-Substrat 100 nach einem optionalen Planarisierungsprozess. Die Topografie des Opfermaterials 108 wird während eines in 1D dargestellten anschließenden Ionenimplantationsprozesses auf das darunterliegende SiC-Substrat 100 übertragen. Schlechthin kann, falls die (obere) Oberfläche 110 des Opfermaterials 108, die vom SiC-Substrat 100 abgewandt ist, eine größere Oberflächenrauigkeit als das endgültige Rauigkeitsziel für das SiC-Substrat 100 aufweist, ein optionaler Planarisierungsprozess durchgeführt werden, um die obere Oberfläche 110 des Opfermaterials 108 mit einer gewünschten Planarität zu formen. Jeder beliebige standardmäßige Planarisierungsprozess wie etwa, nicht aber darauf beschränkt, mechanisches Polieren, CMP, usw. kann genutzt werden. Das Opfermaterial 108 weist eine geringere Härte als SiC auf und kann daher unter Verwendung jedes beliebigen standardmäßigen Planarisierungsprozesses leicht planarisiert werden. Einige Opfermaterialien können in einer verhältnismäßig planaren Art und Weise aufgebracht werden, so dass der optionale Planarisierungsprozess übersprungen werden kann. Beispielsweise können Spin-on-Glas und andere Spin-on-Zusammensetzungen je nach Viskosität des Materials in einer verhältnismäßig planaren Art und Weise aufgebracht werden.
  • 1D zeigt Ionen 112, die durch das Opfermaterial 108 und in die aufgeraute Oberfläche 102 des SiC-Substrats 100 implantiert werden, um ein amorphisiertes Gebiet 114 zu bilden. Die gewünschte Ionenimplantationstiefe in dem SiC-Substrat 100 ist hauptsächlich durch die Topografie der äußersten Oberfläche 110 des Opfermaterials 100 bestimmt, welche weniger rau als die aufgeraute Oberfläche 102 des SiC-Substrats 100 ist. Die Ionenimplantationsenergie, die die Eindringtiefe bestimmt, wird so gewählt, dass das SiC-Substrat 100 in dem Bereich hinab bis zur gestrichelten Linie in 1D amorphisiert wird, welche den Boden des durch den Ionenimplantationsprozess gebildeten amorphen Gebiets angibt. Beispielsweise kann das SiC-Substrat 100 eine durchschnittliche Oberflächenrauigkeit von Gipfel zu Tal von 2 µm mit einer Schwankung zwischen 1,5 und 2,5 µm aufweisen. Die Ionenimplantationsenergie wird dementsprechend gewählt, z.B. um eine amorphe Konzentration von Ionen bei einer Marge für den ungünstigsten Fall / Sicherheitsmarge von 2,5 µm in dem SiC-Substrat sicherzustellen. In einer Ausführungsform hat das Opfermaterial 108 eine Ionenimplantations-Eindringtiefe (Spitze einer Implantationsverteilung) bei einer Ionenenergie von 1 MeV für Phosphorionen, welche 150% höher oder 100% höher oder 50% höher als für SiC oder 20% oder 50% niedriger als für SiC ist. Der maximale Gipfel-zu-Tal-Wert für die aufgeraute Oberfläche des SiC-Substrats 100 kann durch einen Messprozess z.B. unter Verwendung eines beliebigen Standardinstruments verifiziert werden, das die Oberflächenrauigkeit eines SiC-Wafers genau kalibrieren kann, wie etwa eines Taststifts, um die Ionenimplantationsenergie zu verifizieren.
  • Unterhalb der gestrichelten Linie in 1D ist die Konzentration implantierter Ionen derart, dass das SiC-Substrat 100 nicht amorphisiert ist. Die Ionen können in dem SiC-Substrat 100 elektrisch aktiv oder inaktiv sein. Im Fall einer elektrisch aktiven Ionenart wird das durch die obere gestrichelte Linie und die untere durchgezogene Linie in 1D abgegrenzte Gebiet 116 des SiC-Substrats 100 ein elektrisch leitfähiges Gebiet nach einem Ausheilen des SiC-Substrats 100, um die Ionen in diesem Gebiet zu aktivieren. Der Leitfähigkeitstyp (p oder n) dieses Gebiets 116 hängt vom Typ einer Ionenart ab und kann einen Teil einer elektronischen Vorrichtung bilden, die anschließend aus dem SiC-Substrat 100 hergestellt werden soll. Beispiele von Ionenarten, die geeignet sind, um eine amorphisierte Schädigung in SiC hervorzurufen, umfassen, sind aber nicht darauf beschränkt, Aluminium, Argon, Arsen, Stickstoff, Sauerstoff, Phosphor, Bor, Silizium, Kohlenstoff und Germanium.
  • 1E zeigt das SiC-Substrat 100, nachdem das Opfermaterial 108 und das amorphe Gebiet 114 des SiC-Substrats 100 durch Nassätzen entfernt sind, was eine planarisierte obere Oberfläche 118 ergibt. Je nach Typ eines verwendeten Opfermaterials können das Opfermaterial 108 und das amorphe Gebiet 114 des SiC-Substrats 100 durch die gleiche Ätzlösung oder durch verschiedene Ätzlösungen entfernt werden. Die für das Opfermaterial 108 gewählte Ätzchemie hängt von der Zusammensetzung des Opfermaterials 108 ab.
  • In einer Ausführungsform wird das amorphe Gebiet 114 des SiC-Substrats 100 durch Ätzen des SiC-Substrats 100 in einer Lösung von Fluorwasserstoffsäure, Salpetersäure, Tetramethylammoniumhydroxid oder Kaliumhydroxid entfernt. Das amorphe Gebiet 114 des SiC-Substrats 100 kann durch chemisches Nassätzen entfernt werden, während nicht geschädigtes SiC nicht entfernt werden kann, was einen klar definierten Ätzstopp schafft. Der in 1A bis 1E veranschaulichte Prozess sorgt für die Planarisierung eines sehr harten Materials (SiC) unter Verwendung eines Nassätzprozesses, der verglichen mit herkömmlichen Planarisierungstechniken kostengünstiger und einfacher zu implementieren ist. Als ein spezifisches, nicht beschränkendes Beispiel kann das SiC-Substrat 100 eine durchschnittliche Oberflächenrauigkeit von Gipfel zu Tal von etwa 0,5 µm aufweisen, die durch eine Schleuder- bzw. Spin-on-Beschichtung mit einer Gesamtdicke von etwa 0,75 µm abgedeckt wird. Als Nächstes werden amorphisierende Atome mit einer Dosis von mehr als 1E14 cm-2 oder mehr als 3E14 cm-2 oder gar mehr als 5E14 cm-2 bis zu einer Tiefe von etwa 1,5 µm in dem SiC-Substrat 100 bei einer Energie von etwa 1,5 MeV implantiert. Das Spin-on-Material wird dann mit einem standardmäßigen Nassätzprozess entfernt, und das SiC-Substrat 100 wird hinab bis zum Ende des Bereichs des amorphisierten Gebiets 114 (z.B. bei 0,15 µm/h) chemisch nassgeätzt.
  • Da das Ionenstoppvermögen des Opfermaterials 108 zwischen 35% und 120% des Ionenstoppvermögens des SiC-Substrats 100 liegt und da das Opfermaterial 108 planarer als die aufgeraute Oberfläche 102 des SiC-Substrats 100 ist, ist der Boden des amorphen Gebiets 114, das in dem SiC-Substrat 100 durch den in 1D veranschaulichten Ionenimplantationsprozess ausgebildet wird, planarer als die aufgeraute Oberfläche 102 des SiC-Substrats 100. Der Grad einer Planarität am Boden des amorphen Gebiets 114 hängt von der Differenz in den Ionenstoppvermögen des Opfermaterials 108 und des SiC-Substrats 100 ab. Beispielsweise wird bei einer Ionenstopp-Diskrepanz von 20% zwischen dem Opfermaterial 108 und SiC die Oberflächenrauigkeit des SiC-Substrats 100 nach dem ersten Durchgang des in 1A bis 1E veranschaulichten Prozesses auf 1/5 der ursprünglichen Oberflächenrauigkeit reduziert.
  • 2A bis 2D veranschaulichen eine Ausführungsform, in der der Planarisierungsprozess zumindest ein zusätzliches Mal wiederholt wird, z.B. falls der erste Durchgang des Planarisierungsprozesses nicht die gewünschte endgültige Oberflächenrauigkeit ergibt.
  • 2A zeigt das SiC-Substrat 100 nach Abschluss des ersten Durchgangs des Planarisierungsprozesses. Das SiC-Substrat 100 weist eine verbliebene (unerwünschte) Oberflächenrauigkeit auf, nachdem das erste Opfermaterial 108 und das erste amorphe Gebiet 114 des SiC-Substrats 100 durch Nassätzen entfernt wurden.
  • 2B zeigt das SiC-Substrat 100, nachdem ein neues (zusätzliches) Opfermaterial 200 auf der Oberfläche 102 des SiC-Substrats 100 mit der verbliebenen Rauigkeit ausgebildet ist. Das neue Opfermaterial 200 hat eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats 100 und kann wie hierin vorher erläutert planarisiert werden. Für einige Arten von Zusammensetzungen wie etwa Spin-on-Glas und andere Spin-on-Materialien kann der optionale Planarisierungsschritt übersprungen werden.
  • 2C zeigt das SiC-Substrat 100, während gerade Ionen 202 durch das neue Opfermaterial 200 und in die Oberfläche 102 des SiC-Substrats 100 mit der verbliebenen Rauigkeit implantiert werden, um ein neues (zusätzliches) amorphes Gebiet 204 in dem SiC-Substrat 100 auszubilden. Die gestrichelte Linie in 2C gibt den Boden des amorphen Gebiets 204 an.
  • 2D zeigt das SiC-Substrat 100, nachdem das neue Opfermaterial 200 und das neue amorphe Gebiet 204 des SiC-Substrats 100 durch Nassätzen entfernt sind, was eine planarisierte obere Oberfläche 206 ergibt. Das neue Opfermaterial 200 und das neue amorphe Gebiet 204 können unter Verwendung der gleichen oder verschiedenen Ätzlösungen entfernt werden. Die für das neue Opfermaterial 200 gewählte Ätzchemie hängt von der Zusammensetzung des Opfermaterials 200 ab.
  • In einigen Fällen kann zusätzlich zur aufgerauten Oberfläche 102 das SiC-Substrat 100 auch ein Gebiet schlechter kristalliner Qualität bei oder nahe der aufgerauten Oberfläche 102 aufweisen. Beispielsweise können Standardprozesse, welche einen SiC-Wafer aus einem SiC-Kristall ergeben, wie etwa Zerteilen/Spalten, Schleifen und Sägen, Mikrofrakturen und eine andere Schädigung nahe der bearbeiteten Oberfläche des SiC-Wafers hervorrufen.
  • 3A veranschaulicht ein SiC-Substrat 300 mit einer aufgerauten Oberfläche 302 und einem Gebiet 304 schlechter kristalliner Qualität. Das Gebiet 304 schlechter kristalliner Qualität erstreckt sich unterhalb der gestrichelten Linie in 3A, welche den Boden des amorphen Gebiets angibt, das anschließend durch den Planarisierungsprozess erzeugt werden soll, der oben in Verbindung mit 1A bis 1E und 2A bis 2D beschrieben wurde.
  • 3B zeigt das SiC-Substrat 300 nach einem standardmäßigen Trockenätzprozess wie etwa einer Plasmaätzung. Die Topografie der aufgerauten Oberfläche 302 wurde durch den Trockenätzprozess tiefer in das SiC-Substrat 300 übertragen, so dass das Gebiet 304 schlechter kristalliner Qualität oberhalb der gestrichelten Linie liegt. Dies bedeutet, dass das Gebiet 304 schlechter kristalliner Qualität in dem amorphen Gebiet angeordnet sein wird, das anschließend durch den oben in Verbindung mit 1A bis 1E und 2A bis 2D beschriebenen Planarisierungsprozess erzeugt werden soll. Der auf Nassätzen gestützte, oben beschriebene Planarisierungsprozess wird dann durchgeführt, um die aufgeraute Oberfläche 302 des SiC-Substrats 300 zu planarisieren. Da die aufgeraute Oberfläche 302 des SiC-Substrats 300 durch den vorherigen Trockenätzprozess tiefer in das SiC-Substrat 300 übertragen wurde, wie in 3B dargestellt ist, ist das Gebiet 304 schlechter kristalliner Qualität innerhalb des amorphen Gebiets angeordnet, das durch den oben beschriebenen chemischen Nassätzprozess entfernt wird.
  • In noch einer anderen Ausführungsform wird das SiC-Substrat 300 durch einen standardmäßigen Trockenätzprozess planarisiert, nachdem die aufgeraute Oberfläche 302 wie vorher hierin in Verbindung mit 1A bis 1E und 2A bis 2D beschrieben planarisiert ist. Bei diesem Ansatz wurde die aufgeraute Oberfläche 302 planarisiert, aber das Gebiet 304 schlechter kristalliner Qualität ist bei oder nahe der planarisierten Oberfläche 302 noch vorhanden. Ein anschließender Trockenätzprozess überträgt die planarisierte Oberfläche 302 tiefer in das SiC-Substrat 300, während das Gebiet 304 schlechter kristalliner Qualität entfernt wird. Schlechthin kann die aufgeraute Oberfläche 302 des SiC-Substrats 300 trockengeätzt werden, bevor das Opfermaterial auf der aufgerauten Oberfläche gebildet wird oder nachdem das Opfermaterial und das amorphe Gebiet des SiC durch Nassätzen entfernt werden, um ein Gebiet 304 schlechter kristalliner Qualität zu entfernen.
  • 4A und 4B veranschaulichen einen alternativen Ansatz, in dem Ionenimplantations- und chemische Nassätzprozesse genutzt werden, um die aufgeraute Oberfläche 302 des SiC-Substrats 300 vor einem Planarisieren der aufgerauten Oberfläche 302 tiefer in das SiC-Substrat 300 zu übertragen. Wie hierin vorher erläutert wurde, kann amorphes SiC über einen Nassätzprozess entfernt werden. Durch Implantieren einer amorphen Konzentration von Ionen 400 in die aufgeraute Oberfläche 302 des SiC-Substrats 300, wie in 4A gezeigt ist, kann die aufgeraute Oberfläche 302 amorphisiert werden, bevor das Opfermaterial auf der aufgerauten Oberfläche 302 gebildet wird. Die Topografie der aufgerauten Oberfläche 302 wird tiefer in das SiC-Substrat 300 übertragen, indem das amorphisierte Gebiet 402 des SiC chemisch nassgeätzt wird, wie in 4B gezeigt ist, so dass Gebiet 304 schlechter kristalliner Qualität über die gestrichelte Linie verlagert wird. Wie oben erläutert wurde, bedeutet dies, dass das Gebiet 304 schlechter kristalliner Qualität in dem amorphen Gebiet angeordnet sein wird, das durch den anschließenden Planarisierungsprozess erzeugt werden soll, so dass das Gebiet 304 schlechter kristalliner Qualität durch den als Teil des Planarisierungsprozesses ausgeführten chemischen Nassätzprozess entfernt wird.
  • 5A und 5b veranschaulichen noch einen anderen alternativen Ansatz, in dem das Gebiet 304 schlechter kristalliner Qualität entfernt wird, nachdem die aufgeraute Oberfläche 302 des SiC-Substrats 300 planarisiert ist. Gemäß dieser Ausführungsform werden Ionen 500 direkt in die planarisierte Oberfläche 502 des SiC-Substrats 300 implantiert, um ein neues amorphes Gebiet 504 in dem SiC-Substrat 300, wie in 5A gezeigt, auszubilden. 5B zeigt das SiC-Substrat 300, nachdem das neue amorphe Gebiet 504 durch Nassätzen entfernt ist.
  • 6A bis 6E veranschaulichen eine Ausführungsform, in der die aufgeraute Oberfläche 602 eines SiC-Substrats 600 teilweise planarisiert wird, bevor ein Opfermaterial auf der aufgerauten Oberfläche 602 gebildet wird.
  • 6A zeigt einen Teil des SiC-Substrats 600 mit der aufgerauten Oberfläche 602 vor einer teilweisen Planarisierung.
  • 6B zeigt das SiC-Substrat 600, nachdem die aufgeraute Oberfläche 602 teilweise planarisiert ist. Jeder beliebige standardmäßige SiC-Planarisierungsprozess kann genutzt werden, um die aufgeraute Oberfläche 602 teilweise zu planarisieren, wie etwa, nicht aber darauf beschränkt, mechanisches Polieren, CMP, usw. In einer Ausführungsform weist die aufgeraute Oberfläche 602 des SiC-Substrats 600 eine durchschnittliche Distanz von Gipfel zu Tal in einem Bereich zwischen 5 µm und 15 µm auf, bevor sie teilweise planarisiert wird, und eine durchschnittliche Distanz von Gipfel zu Tal in einem Bereich zwischen 1 µm und 5 µm oder zwischen 0,3 µm und 1,5 µm, nachdem sie teilweise planarisiert ist und bevor das Opfermaterial auf der aufgerauten Oberfläche 602 gebildet wird.
  • 6C zeigt das SiC-Substrat 602, nachdem ein Opfermaterial 604 auf der teilweise planarisierten aufgerauten Oberfläche 602 des SiC-Substrats 600 ausgebildet ist. Das Opfermaterial 604 hat eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats 600 und kann in Abhängigkeit von der Planarität der oberen Oberfläche 606 des Opfermaterials 604 wie hierin vorher beschrieben planarisiert werden. Für einige Arten von Zusammensetzungen wie etwa Spin-on-Glas und andere Spin-on-Materialien kann der optionale Planarisierungsschritt übersprungen werden.
  • 6D zeigt das SiC-Substrat 600, während gerade Ionen 608 durch das Opfermaterial 604 und in die teilweise planarisierte aufgeraute Oberfläche 602 des SiC-Substrats 600 implantiert werden, um ein amorphes Gebiet 610 in dem SiC-Substrat 600 auszubilden. Die gestrichelte Linie in 6C gibt den Boden des amorphen Gebiets 610 an.
  • 6E zeigt das SiC-Substrat 600, nachdem das Opfermaterial 604 und das amorphe Gebiet 610 des SiC-Substrats 600 durch Nassätzen entfernt sind, was eine planarisierte obere Oberfläche 612 ergibt. Das Opfermaterial 604 und das amorphe Gebiet 610 können unter Verwendung der gleichen oder verschiedenen Ätzlösungen wie hierin vorher erläutert entfernt werden.
  • Die hierin vorher beschriebenen Ionenimplantationsprozesse können unter einem Winkel bezüglich des SiC-Substrats, das implantiert wird, durchgeführt werden.
  • 7 veranschaulicht eine Ausführungsform, in der ein SiC-Substrat 700 eine aufgeraute Oberfläche 702 aufweist und Ionen durch ein Opfermaterial 704 und in die aufgeraute Oberfläche 702 implantiert werden, um ein amorphes Gebiet 706 zu bilden, indem ein in Richtung des Opfermaterials 704 gerichteter Ionenstrahl 706 erzeugt wird. Das Opfermaterial 704 hat, wie hierin vorher beschrieben wurde, eine Dichte zwischen 35% und 120 der Dichte des SiC-Substrats 700. Der Ionenstrahl 706 ist in 7 schematisch veranschaulicht und kann unter Verwendung jeder beliebigen, standardmäßigen, für SiC-Technologie geeigneten Ionenimplantationsanlage erzeugt werden. Der Ionenstrahl 706 ist unter einem Winkel α zwischen 1 Grad und 10 Grad bezüglich einer Richtung senkrecht zum SiC-Substrat 700 geneigt. Bei dieser Ausführungsform ist der Ionenimplantationswinkel α gegen die kristallografische hexagonale Hauptrichtung des SiC-Substrats 700 geneigt. Ein Gitterführungs- bzw. Channeling-Effekt kann während des Ionenimplantationsprozesses an den Spitzen (Gipfeln) der aufgerauten Oberfläche 702 des SiC-Substrats 700 auftreten, wo inverse Spikes das Channeling bewirken. Durch Neigen des Ionenstrahls 706 zwischen 1 und 10 Grad, z.B. etwa 7 Grad typischerweise bezüglich einer Richtung senkrecht zum SiC-Substrat 700, kann der Channeling-Effekt reduziert werden. Ein Neigen des Ionenstrahls 706 um mehr als 10 Grad kann eine Implantationstiefe begrenzen, ohne den Channeling-Effekt weiter bedeutend zu reduzieren.
  • 8 veranschaulicht eine weitere Ausführungsform, in der nach einem Planarisieren des Opfermaterials 108 einige der Gipfel 104 der aufgerauten SiC-Oberfläche 102 nicht mehr durch das Opfermaterial 108 bedeckt sein können. In diesem Fall bleiben nur die Täler 106 der aufgerauten Oberfläche 102 mit dem Opfermaterial 108 gefüllt, wie durch die gestrichelte Linie in 8 angezeigt ist. Dieser Fall kann z.B. eintreten, wenn CMP genutzt wird, um das Opfermaterial 108 zu planarisieren, und der CMP-Prozess auf der aufgerauten SiC-Oberfläche 102 gestoppt wird. In diesem Fall wird ein Planarisierungseffekt erzielt; aber er ist verglichen mit dem Fall einer kompletten Bedeckung der aufgerauten SiC-Oberfläche 102 durch das Opfermaterial 108 reduziert, wie durch die durchgezogene Linie mit Gipfeln in 8 angezeigt ist.
  • Wahlweise kann ein weiterer Planarisierungsschritt (z.B. mit CMP) eingebaut werden, nachdem das Opfermaterial 108 und das amorphe Gebiet 114 entfernt worden sind. Durch Hinzufügen eines zusätzlichen Planarisierungsschritts kann es möglich sein, die durch die durchgezogene Linie in 8 angegebenen Gipfel zu entfernen. Solch ein zusätzlicher Planarisierungsschritt (z.B. mit CMP) nach der Entfernung des Opfermaterials 108 und des amorphen Gebiets 114 kann auch in anderen Ausführungsformen des hierin beschriebenen Verfahrens eingebaut werden. Alternativ dazu kann das hierin beschriebene Verfahren vollkommen ohne einen zusätzlichen Planarisierungsschritt, insbesondere einen CMP nutzenden Planarisierungsschritt, auskommen.
  • Begriffe wie etwa „erster“, „zweiter“ und dergleichen werden verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sollen auch nicht beschränkend sein. Die Beschreibung hindurch beziehen sich gleiche Begriffe auf gleiche Elemente.
  • Wie hierin verwendet, sind die Begriffe „haben“, „enthalten“, „umfassen“, „aufweisen“ und dergleichen offene Begriffe, die das Vorhandensein festgestellter Elemente oder Merkmale angeben, jedoch zusätzliche Elemente oder Merkmale nicht ausschließen. Die unbestimmten Artikel und die bestimmten Artikel sollen sowohl den Plural als auch den Singular umfassen, falls sich aus dem Zusammenhang nicht klar etwas anderes ergibt.
  • Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsformen miteinander kombiniert werden können, falls nicht konkret etwas anderes angemerkt ist.
  • Obwohl spezifische Ausführungsformen hierin veranschaulicht und beschrieben worden sind, ist es für den Fachmann selbstverständlich, dass eine Vielzahl von alternativen und/oder äquivalenten Gestaltungen für die gezeigten und beschriebenen spezifischen Ausführungsformen herangezogen werden kann, ohne von dem Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Veränderungen der hierin diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Erfindung lediglich durch die Patentansprüche und deren Äquivalente begrenzt ist.

Claims (22)

  1. Verfahren zum Planarisieren einer aufgerauten Oberfläche (102) eines SiC-Substrats (100), wobei das Verfahren umfasst: Ausbilden eines Opfermaterials (108) auf der aufgerauten Oberfläche (102) des SiC-Substrats (100), wobei das Opfermaterial (108) eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats aufweist (100); Implantieren von Ionen (112) durch das Opfermaterial (108) und in die aufgeraute Oberfläche (102) des SiC-Substrats (100), um ein amorphes Gebiet (114) in dem SiC-Substrat (100) auszubilden; und Entfernen des Opfermaterials (108) und des amorphen Gebiets (114) des SiC-Substrats (100) durch Nassätzen.
  2. Verfahren nach Anspruch 1, wobei die Oberfläche des SiC-Substrats (100) eine verbliebene Rauigkeit aufweist, nachdem das Opfermaterial (108) und das amorphe Gebiet (114) des SiC-Substrats (100) durch Nassätzen entfernt sind, wobei das Verfahren ferner umfasst: Ausbilden eines zusätzlichen Opfermaterials (200) auf der Oberfläche (102) des SiC-Substrats (100) mit der verbliebenen Rauigkeit, wobei das zusätzliche Opfermaterial (200) eine Dichte zwischen 35% und 120% der Dichte des SiC-Substrats (100) aufweist; Implantieren von Ionen (202) durch das zusätzliche Opfermaterial (200) und in die Oberfläche (102) des SiC-Substrats (100) mit der verbliebenen Rauigkeit, um ein zusätzliches amorphes Gebiet (204) in dem SiC-Substrat (100) auszubilden; und Entfernen des zusätzlichen Opfermaterials (200) und des zusätzlichen amorphen Gebiets (204) des SiC-Substrats (100) durch Nassätzen.
  3. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Implantieren von Ionen (112) durch das Opfermaterial (108) und in die aufgeraute Oberfläche (102) des SiC-Substrats (100), um das amorphe Gebiet (114) auszubilden, umfasst: Erzeugen eines in Richtung des Opfermaterials (108) gerichteten Ionenstrahls; und Neigen des Ionenstrahls unter einem Winkel zwischen 1 Grad und 10 Grad bezüglich einer Richtung senkrecht zum SiC-Substrat (100).
  4. Verfahren nach einem der vorangehenden Ansprüche, wobei das Opfermaterial (108) ein Polymer, eine Antireflexionsbeschichtung, einen Fotoresist, ein Spin-on-Glas und/oder ein aus der chemischen Gasphase eines Plasmas hoher Dichte abgeschiedenes (HDP-CVD) Oxid umfasst.
  5. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Planarisieren des Opfermaterials (108) vor einem Implantieren der Ionen (112).
  6. Verfahren nach einem der vorangehenden Ansprüche, wobei die Ionen (112) in dem SiC-Substrat (100) elektrisch aktiv sind.
  7. Verfahren nach Anspruch 6, wobei nach einer Entfernung des amorphen Gebiets (114) einige der Ionen (112) in dem SiC-Substrat (100) verbleiben, um ein elektrisch leitfähiges Gebiet bei einer durch Entfernung des amorphen Gebiets (114) gebildeten planarisierten Oberfläche des SiC-Substrats (100) auszubilden.
  8. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Ionen (112) in dem SiC-Substrat elektrisch inaktiv sind.
  9. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Ionen (112) aus der Gruppe ausgewählt werden, die aus Aluminium, Argon, Arsen, Stickstoff, Sauerstoff, Phosphor, Bor, Silizium, Kohlenstoff und Germanium besteht.
  10. Verfahren nach einem der vorangehenden Ansprüche, wobei die aufgeraute Oberfläche (102) des SiC-Substrats (100) eine maximale Distanz von Gipfel zu Tal (dMAX) aufweist und wobei die Ionen (112) bei einem Energiepegel implantiert werden, der so ausgewählt wird, dass sich das amorphe Gebiet (114) tiefer als die maximale Distanz von Gipfel zu Tal (dMAX) in das SiC-Substrat (100) erstreckt.
  11. Verfahren nach einem der vorangehenden Ansprüche, wobei ein Entfernen des amorphen Gebiets (114) des SiC-Substrats (100) durch Nassätzen ein Ätzen des SiC-Substrats (100) in einer Lösung von Fluorwasserstoffsäure, Salpetersäure, Tetramethylammoniumhydroxid oder Kaliumhydroxid umfasst.
  12. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Trockenätzen der aufgerauten Oberfläche (102) des SiC-Substrats (100) vor einem Ausbilden des Opfermaterials (108) auf der aufgerauten Oberfläche (102).
  13. Verfahren nach einem der Ansprüche 1 bis 11, ferner umfassend: Trockenätzen der Oberfläche (102) des SiC-Substrats (100) nach einem Entfernen des Opfermaterials (108) und des amorphen Gebiets (114) des SiC-Substrats (100) durch Nassätzen.
  14. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Implantieren von Ionen (112) direkt in die aufgeraute Oberfläche (102) des SiC-Substrats (100), um ein zusätzliches amorphes Gebiet (204) in dem SiC-Substrat (100) vor einem Ausbilden des Opfermaterials (108) auf der aufgerauten Oberfläche (102) zu bilden; und Entfernen des zusätzlichen amorphen Gebiets (204) durch Nassätzen vor einem Ausbilden des Opfermaterials (108) auf der aufgerauten Oberfläche (102).
  15. Verfahren nach einem der Ansprüche 1 bis 13, ferner umfassend: Implantieren von Ionen (112) direkt in die Oberfläche des SiC-Substrats (100), um ein zusätzliches amorphes Gebiet (204) in dem SiC-Substrat (100) nach Entfernen des Opfermaterials (108) und des amorphen Gebiets (114) des SiC-Substrats (100) durch Nassätzen auszubilden; und Entfernen des zusätzlichen amorphen Gebiets (204) des SiC-Substrats (100) durch Nassätzen.
  16. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: teilweises Planarisieren der aufgerauten Oberfläche (102) des SiC-Substrats (100) vor einem Ausbilden des Opfermaterials (108) auf der aufgerauten Oberfläche (102).
  17. Verfahren nach Anspruch 16, wobei die aufgeraute Oberfläche (102) des SiC-Substrats (100) eine durchschnittliche Distanz von Gipfel zu Tal (dMAX) in einem Bereich zwischen 5 µm und 15 µm aufweist, bevor sie teilweise planarisiert wird, und wobei die aufgeraute Oberfläche (102) des SiC-Substrats (100) eine durchschnittliche Distanz von Gipfel zu Tal (dMAX) in einem Bereich zwischen 1 µm und 5 µm oder zwischen 0,3 µm und 1,5 µm aufweist, nachdem sie teilweise planarisiert ist und bevor das Opfermaterial (108) auf der aufgerauten Oberfläche (102) gebildet wird.
  18. Verfahren nach einem der vorangehenden Ansprüche, wobei das Opfermaterial (108) und das amorphe Gebiet (114) des SiC durch verschiedene Ätzlösungen entfernt werden.
  19. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Zerteilen eines SiC-Wafers, um das SiC-Substrat zu bilden, wobei sich die aufgeraute Oberfläche des SiC-Substrats aus dem Zerteilen ergibt.
  20. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Abdünnen eines SiC-Wafers, um das SiC-Substrat (100) zu bilden, wobei sich die aufgeraute Oberfläche (102) des SiC-Substrats (100) aus dem Abdünnen ergibt.
  21. Verfahren nach einem der vorangehenden Ansprüche, ferner umfassend: Sägen eines SiC-Einkristallkörpers, um das SiC-Substrat (100) zu bilden, wobei sich die aufgeraute Oberfläche (102) des SiC-Substrats (100) aus dem Sägen ergibt.
  22. Verfahren nach einem der vorangehenden Ansprüche, wobei die Ionen (112) Phosphorionen sind und wobei das Opfermaterial (108) eine Ionenimplantations-Eindringtiefe bei einer Ionenenergie von 1 MeV für die Phosphorionen aufweist, die 150% höher oder 100% höher oder 50% höher als für SiC oder 20% oder 50% niedriger als für SiC ist.
DE102018111761.2A 2017-05-31 2018-05-16 VERFAHREN ZUM PLANARISIEREN VON SiC-OBERFLÄCHEN Pending DE102018111761A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/609,438 2017-05-31
US15/609,438 US10319599B2 (en) 2017-05-31 2017-05-31 Methods of planarizing SiC surfaces

Publications (1)

Publication Number Publication Date
DE102018111761A1 true DE102018111761A1 (de) 2018-12-06

Family

ID=64279336

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018111761.2A Pending DE102018111761A1 (de) 2017-05-31 2018-05-16 VERFAHREN ZUM PLANARISIEREN VON SiC-OBERFLÄCHEN

Country Status (4)

Country Link
US (1) US10319599B2 (de)
JP (1) JP6676701B2 (de)
CN (1) CN108987263B (de)
DE (1) DE102018111761A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3116378A1 (fr) * 2020-11-19 2022-05-20 Commissariat à l'Energie Atomique et aux Energies Alternatives Procédé de polissage d'un substrat semiconducteur

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5154023A (en) * 1991-06-11 1992-10-13 Spire Corporation Polishing process for refractory materials
US6858537B2 (en) * 2001-09-11 2005-02-22 Hrl Laboratories, Llc Process for smoothing a rough surface on a substrate by dry etching
DE102005024073A1 (de) * 2005-05-25 2006-11-30 Siltronic Ag Halbleiter-Schichtstruktur und Verfahren zur Herstellung einer Halbleiter-Schichtstruktur
JP2010135552A (ja) * 2008-12-04 2010-06-17 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5406279B2 (ja) * 2009-03-26 2014-02-05 キヤノンアネルバ株式会社 基板処理方法および結晶性炭化ケイ素（ＳｉＣ）基板の製造方法
JP6126833B2 (ja) * 2012-12-18 2017-05-10 昭和電工株式会社 ＳｉＣ基板の製造方法
KR20160094416A (ko) * 2013-12-02 2016-08-09 주식회사 스트라티오코리아 탄화규소용 층 전사 기술
DE102015112648B4 (de) * 2015-07-31 2021-02-04 Infineon Technologies Ag Verfahren zum bilden einer waferstruktur, verfahren zum bilden eines halbleiterbauelements und einer waferstruktur

Also Published As

Publication number Publication date
CN108987263A (zh) 2018-12-11
CN108987263B (zh) 2021-10-12
US20180350612A1 (en) 2018-12-06
US10319599B2 (en) 2019-06-11
JP6676701B2 (ja) 2020-04-08
JP2018203611A (ja) 2018-12-27

Similar Documents

Publication Publication Date Title
DE102011084525B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE2906470A1 (de) Halbleitersubstrat und verfahren zu seiner herstellung
DE112019006396B4 (de) Freistehendes polykristallines diamantsubstrat und verfahren zur herstellung desselben
DE102014112690B4 (de) Verfahren zur Trennung von Halbleiterchips
DE102006007431B4 (de) Durch Halbleitersilizium-Verfahrenstechnik gebildeter Probenträger sowie Verfahren zur Herstellung
DE60211190T2 (de) Verfahren zur herstellung einer halbleiter-schichtstruktur und entsprechende struktur
DE102012214817B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102016112389A1 (de) Verfahren zur Verwendung beim Herstellen eines Halbleiterbauelement-Die
DE102019111985A1 (de) Verfahren zum herstellen von siliziumcarbid-vorrichtungen und wafer-verbund, der mit laser modifizierte zonen in einem handhabungssubstrat enthält
DE102018200237A1 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE112020000710T5 (de) Verfahren zum Messen des spezifischen Widerstands eines Silizium-Einkristalls
WO2016116180A1 (de) Epitaktisch beschichtete halbleiterscheibe und verfahren zur herstellung einer epitakisch beschichteten halbleiterscheibe
DE112013001656T5 (de) Verbessertes Implantationsverfahren zur Bildung von Zerbrechlichkeit von Substraten
DE102018111761A1 (de) VERFAHREN ZUM PLANARISIEREN VON SiC-OBERFLÄCHEN
DE4391302B4 (de) Verfahren zur Herstellung eines Halbleiters mit einer guten Intrinsic-Getterung
DE102013108376B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einer dielektrischen Struktur
DE102014019415B4 (de) Verfahren zum Ausbilden einer Halbleitervorrichtung
DE112017004171T5 (de) Verfahren zum herstellen eines siliziumepitaxialwafers, siliziumepitaxialwafer und verfahren zum herstellen eines festkörperbilderfassungsbauelements
DE102012108473B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE602004008537T2 (de) Verfahren zur Herstellung eines SOI-Substrats
DE112019005796T5 (de) Verfahren zur spiralfasenbearbeitung von siliziumwafern
DE112020000890T5 (de) Halbleiterepitaxiewafer und Verfahren zum Produzieren desselben
DE102015106441B4 (de) Verfahren zum Planarisieren eines Halbleiterwafers
DE102006028916A1 (de) Verfahren zur Herstellung poröser Partikel, nach diesem Verfahren hergestellte poröse Partikel sowie deren Verwendung
DE2620814C3 (de) Verfahren zur Herstellung einer dielektrisch isolierten Unterlage fur integrierte Halbleiterschaltungen

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication