DE102012108473B4 - Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 161
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 35
- 239000001257 hydrogen Substances 0.000 claims abstract description 35
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 33
- 238000010438 heat treatment Methods 0.000 claims abstract description 7
- 230000009471 action Effects 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 24
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 9
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000004090 dissolution Methods 0.000 claims 3
- 239000000126 substance Substances 0.000 claims 2
- 239000000203 mixture Substances 0.000 claims 1
- 238000000926 separation method Methods 0.000 description 11
- 239000011148 porous material Substances 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910010271 silicon carbide Inorganic materials 0.000 description 4
- ZMXDDKWLCZADIW-UHFFFAOYSA-N N,N-Dimethylformamide Chemical compound CN(C)C=O ZMXDDKWLCZADIW-UHFFFAOYSA-N 0.000 description 3
- 125000004429 atom Chemical group 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- ZDHXKXAHOVTTAH-UHFFFAOYSA-N trichlorosilane Chemical compound Cl[SiH](Cl)Cl ZDHXKXAHOVTTAH-UHFFFAOYSA-N 0.000 description 2
- 239000005052 trichlorosilane Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004432 carbon atom Chemical group C* 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 150000002431 hydrogen Chemical class 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000009210 therapy by ultrasound Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02494—Structure
- H01L21/02496—Layer structure
- H01L21/02505—Layer structure consisting of more than two layers
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
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- H01L21/02513—Microstructure
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
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- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
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- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend:
Bilden eines porösen Bereiches (101) an einer Oberfläche eines Halbleiterkörpers (100), wobei der Halbleiterkörper (100) eine poröse Struktur in dem porösen Bereich (101) enthält,
Bilden einer Halbleiterschicht (102) auf dem porösen Bereich (101),
Bilden von Halbleiterzonen (103a, 103b, 103c) in der Halbleiterschicht (102),
Trennen der Halbleiterschicht (102) mit den Halbleiterzonen (103a, 103b, 103c) von dem Halbleiterkörper (100) längs des porösen Bereiches (101) durch Einführen von Wasserstoff in den porösen Bereich (101) und durch eine Wärmebehandlung, und
Bilden eines Trenches (104a, 104b) an der Rückseite des Halbleiterkörpers (100) und/oder in der Halbleiterschicht (102), um die Einwirkung von Wasserstoff auf den porösen Bereich (101) zu erleichtern.
Bilden eines porösen Bereiches (101) an einer Oberfläche eines Halbleiterkörpers (100), wobei der Halbleiterkörper (100) eine poröse Struktur in dem porösen Bereich (101) enthält,
Bilden einer Halbleiterschicht (102) auf dem porösen Bereich (101),
Bilden von Halbleiterzonen (103a, 103b, 103c) in der Halbleiterschicht (102),
Trennen der Halbleiterschicht (102) mit den Halbleiterzonen (103a, 103b, 103c) von dem Halbleiterkörper (100) längs des porösen Bereiches (101) durch Einführen von Wasserstoff in den porösen Bereich (101) und durch eine Wärmebehandlung, und
Bilden eines Trenches (104a, 104b) an der Rückseite des Halbleiterkörpers (100) und/oder in der Halbleiterschicht (102), um die Einwirkung von Wasserstoff auf den porösen Bereich (101) zu erleichtern.
Description
- HINTERGRUND
- Für eine Vielzahl von Anwendungen von elektronischen Halbleitervorrichtungen und integrierten Schaltungen (IC) ist es vorteilhaft, die Gesamtdicke der Halbleitervorrichtung bzw. der integrierten Schaltungen zu begrenzen. Beispielsweise sind ein niedriges Gewicht und kleine Abmessungen relevant für Chipkarten und Smartkarten. In ähnlicher Weise können die elektrischen Eigenschaften von Vorrichtungen, wie beispielsweise vertikalen Leistungshalbleiterbauelementen, durch spezifische Einstellung der Dicke des Halbleiterkörpers verbessert werden. Durch Anpassen der Dicke des Halbleiterkörpers an die Spannungsklasse des jeweiligen Leistungshalbleiterbauelementes kann ein unerwünschter elektrischer Widerstand von übergroßen Halbleiterkörpern verhindert werden.
- Somit ist eine genaue und zuverlässige Einstellung einer Dicke eines Halbleiterkörpers wünschenswert, um Verluste in der Ausbeute des Herstellens zu vermeiden und zuverlässige elektrische Eigenschaften von Halbleitervorrichtungen bzw. integrierten Schaltungen zu gewährleisten.
- In der
US 6 107 213 A ist ein Verfahren zum Herstellen einer Halbleitervorrichtung beschrieben, bei dem auf einen porösen Bereich ein Halbleiterfilm mit einer p+/p-/n+-Struktur aus drei Teilschichten aufgebracht wird. Der Halbleiterfilm wird sodann mit einer gedruckten Schaltungsplatte versehen und mit dieser durch ein transparentes Bindemittel verbunden. Ein den porösen Bereich enthaltendes Substrat11 wird anschließend längs des porösen Bereiches12 abgetrennt, wodurch ein Dünnfilmhalbleiter entsteht, der auf seiner Rückseite mit einer Silberpaste versehen wird, um so schließlich Solarzellen zu bilden - Weiter beschreibt die WO 2011/ 017 693 A1 ein Verfahren, bei dem in ein Substrat durch Ionenbestrahlung Mikroblasen eingebracht werden, so dass eine poröse Schicht entsteht. Nach einer Wärmebehandlung schließt sich eine Ablösung längs dieser porösen Schicht an. Das so abgetrennte Substrat enthält offenbar keine durch verschiedene lithographische Schritte gebildete Halbleiterzonen.
- Aus der
US 7 524 736 B2 ist ein Verfahren bekannt, bei dem Defekte in einem Halbleiterkörper gebildet werden. Auf diese Weise entsteht eine Defektschicht. In dem Halbleiterkörper werden sodann zwischen der Defektschicht und einer Oberfläche elektronische Komponenten erzeugt. Eine Ablösung erfolgt längs der Defektschicht, wobei unter anderem Wasserstoff zur Einwirkung gebracht wird. - Weiterhin ist aus der
US 6 677 183 B2 ein Verfahren zum Herstellen einer Halbleitervorrichtung bekannt, bei dem einzelne Halbleiterelemente durch Einbringen von schmalen Gräben bzw. Kerfs bis zu einer Trennungsschicht abgelöst werden. Für dieses Ablösen wird ein Fluid in die Kerfs injiziert. Auch ist ein Ablösen mittels einer Ultraschallbehandlung möglich. Die Trennungsschicht selbst ist eine poröse Siliziumschicht, die beispielsweise durch Ionenimplantation durch Wasserstoffionen erzeugt werden kann. - Schließlich ist aus der US 2009 / 0 233 079 A1 ein Verfahren bekannt bei dem ein Halbleitersubstrat längs einer porösen Schicht von einer Halbleiterstruktur mit einer epitaktischen Schicht abgetrennt wird und Halbleiterkomponenten in der Halbleiterstruktur mittels üblicher Methoden erzeut werden.
- Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen von Halbleitervorrichtungen anzugeben, welches obigen Forderungen genügt.
- Diese Aufgabe wird durch ein Verfahren mit den Merkmalen des Patentanspruches 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
- ZUSAMMENFASSUNG
- Gemäß einem Ausführungsbeispiel eines Verfahrens zum Herstellen einer Halbleitervorrichtung umfasst das Verfahren einen porösen Bereich an einer Oberfläche eines Halbleiterkörpers. Der Halbleiterkörper umfasst eine poröse Struktur in dem porösen Bereich. Das Verfahren umfasst weiterhin ein Bilden einer Halbleiterschicht auf dem porösen Bereich und ein Bilden von Halbleiterzonen in der Halbleiterschicht. Das Verfahren umfasst außerdem ein Trennen der Halbleiterschicht von dem Halbleiterkörper entlang des porösen Bereiches. Ein Trennen der Halbleiterschicht von dem Halbleiterkörper umfasst ein Einführen von Wasserstoff in den porösen Bereich durch eine thermische Behandlung oder Wärmebehandlung.
- Der Fachmann wird zusätzliche Merkmale und Vorteile nach Lesen der folgenden Detailbeschreibung und nach Betrachten der begleitenden Zeichnungen erkennen.
- Figurenliste
- Die begleitenden Zeichnungen sind beigeschlossen, um ein weiteres Verständnis der vorliegenden Erfindung zu liefern, und sie sind in dieser Offenbarung beinhaltet und bilden einen Teil von dieser. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien der Erfindung. Andere Ausführungsbeispiele der vorliegenden Erfindung und zahlreiche der beabsichtigten Vorteile der vorliegenden Erfindung werden sofort gewürdigt, da sie unter Hinweis auf die folgende Detailbeschreibung besser verstanden sind. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen veranschaulichten Ausführungsbeispiele können kombiniert werden, wenn sie einander nicht ausschließen.
- Ausführungsbeispiele sind in den Zeichnungen dargestellt und werden in der Beschreibung wie folgt in Einzelheiten erläutert.
-
1A bis1E veranschaulichen schematische Darstellungen von Querschnitten eines Haltleiterkörpers, auf den das Herstellungsverfahren gemäß einem Ausführungsbeispiel angewandt ist. -
2A und2B veranschaulichen schematische Darstellungen von Querschnitten von Halbleiterkörpern, welche Herstellungsverfahren gemäß Ausführungsbeispielen unterworfen sind. - DETAILBESCHREIBUNG
- In der folgenden Detailbeschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in welchen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird eine Richtungsterminologie, wie beispielsweise „Oberseite“, „Unterseite“, „Vorderseite“, „Hinterseite“, „vorne“, „hinten“, „darüber“, „oben“, „unten“ usw. im Hinblick auf die Orientierung in der (den) gerade beschriebenen Figur(en) verwendet. Beispielsweise können Merkmale, die als Teil eines Ausführungsbeispiels dargestellt oder beschrieben sind, bei oder in Zusammenhang mit anderen Ausführungsbeispielen verwendet werden, um zu einem weiteren Ausführungsbeispiel zu führen. Es ist beabsichtigt, dass die vorliegende Erfindung derartige Modifikationen und Variationen umfasst. Die Beispiele sind mittels einer spezifischen Sprache beschrieben, die nicht als den Bereich der beigefügten Ansprüche begrenzend aufgefasst werden sollte. Die Zeichnungen sind nicht maßstabsgetreu und dienen lediglich für Veranschaulichungszwecke. Zur Klarheit sind die gleichen Elemente oder Herstellungsprozesse durch die gleichen Hinweise in den verschiedenen Zeichnungen bezeichnet, falls nicht anderes festgestellt ist.
- Die Begriffe „lateral“ und „horizontal“ sollen, wie sie in dieser Offenbarung verwendet sind, eine Orientierung parallel zu einer ersten Oberfläche eines Halbleitersubstrates oder eines Halbleiterkörpers beschreiben. Dies kann beispielsweise die Oberfläche eines Wafers oder einer Scheibe sein. Der Begriff „vertikal“ soll, wie dieser in der vorliegenden Offenbarung verwendet ist, eine Orientierung beschreiben, die senkrecht zu der ersten Oberfläche des Halbleitersubstrates oder Halbleiterkörpers angeordnet ist.
- Im Folgenden werden beispielhafte Ausführungsbeispiele anhand der Figuren erläutert. Die Erfindung ist jedoch nicht auf die Ausführungsbeispiele begrenzt, die im Detail beschrieben sind, sondern kann in geeigneten Weisen modifiziert und variiert werden. Besondere Merkmale und eine Kombination von Merkmalen eines Ausführungsbeispiels kann in geeigneter Weise mit Merkmalen und Kombinationen von Merkmalen eines anderen Ausführungsbeispiels kombiniert werden, sofern dies nicht ausdrücklich ausgeschlossen ist.
- Die
1A bis1D veranschaulichen schematische Darstellungen von Querschnitten einer Halbleitervorrichtung während verschiedener Phasen eines Herstellungsverfahrens. - Der schematische Querschnitt von
1A veranschaulicht einen Halbleiterkörper100 . Gemäß einem Ausführungsbeispiel umfasst der Halbleiterkörper100 Silizium (Si) oder ist aus diesem gemacht. Gemäß einem anderen Ausführungsbeispiel umfasst der Halbleiterkörper100 Siliziumkarbid (SiC) oder ist aus diesem gemacht. Typischerweise sind Si- und SiC-Halbleiterkörper aus einkristallinem Material gemacht, wobei jedoch der Halbleiterkörper auch polykristalline oder amorphe Materialteile umfassen kann. - Unter Bezugnahme auf den schematischen Querschnitt von
1B ist ein poröser Bereich101 an einer ersten Oberfläche des Halbleiterkörpers100 durch Ändern der Kristallstruktur des Halbleiterkörpers100 an der ersten Oberfläche von beispielsweise einer ein- oder mehrkristallinen Struktur in eine poröse Struktur gebildet. Dann umfasst der Halbleiterkörper100 eine poröse Struktur in dem porösen Bereich101 . Die poröse Struktur in dem porösen Bereich101 kann durch anodische Oxidation von Si oder SiC mittels einer oder mehrerer Fluorid (F) enthaltenden Lösung(en) hergestellt werden. Als ein Beispiel kann eine Lösung, die Fluorwasserstoffsäure (HF) und Ethanol oder Essigsäure enthält, verwendet werden. Auch andere Lösungen, die dazu konfiguriert sind, die Kristallstruktur in eine poröse Struktur zu ändern, können benutzt werden (beispielsweise HF/Dimethylformamid, HF/Acenitril, usw.), wobei optional eine externe Lichtquelle verwendet oder vermieden wird. - Nach einem physikalischen Kontakt der Lösung und des Halbleiterkörpers
100 tritt eine Reaktion auf, die den Halbleiterkörper100 veranlasst, seine Struktur in eine poröse Struktur zu ändern. Diese Reaktion sowie der jeweilige Effekt beginnt an der Oberfläche des Halbleiterkörpers100 und breitet sich in den Halbleiterkörper100 aus. Damit wird die Lösung typischerweise von einer Vorderfläche100f des Halbleiterkörpers100 angewandt. Die Porösität des porösen Bereiches kann gesteuert werden, indem geeignete Werte für die Parameter, wie beispielsweise die Stromdichte und die HF-Konzentration in der Lösung, gewählt werden. - Die poröse Struktur des porösen Bereiches
101 umfasst eine Vielzahl von Hohlräumen oder Kavitäten, wie beispielsweise Mesoporen und/oder Nanoporen. Typische Porengrößen für Nanoporen sind unterhalb ungefähr 2 nm, Mesoporen haben 2 nm bis zu ungefähr 100 nm Porengröße, und Makroporen können Größen in dem µm-Bereich haben. Porösitäten bis zu oder mehr als 70 % können erzielt werden. Gemäß einem Ausführungsbeispiel wird die Porösität an der Oberfläche klein genug gehalten, um ein geeignetes Wachstum von weiteren Schichten auf dem porösen Bereich101 zu erlauben. - Jedoch können solche weiteren Schichten auch auf einem porösen Bereich
101 mit Poren einschließlich Abmessungen in dem nmbis zu dem µm-Bereich, z.B. Nanoporen, Mesoporen oder sogar Makroporen wachsen. In diesem Fall kann ein Hochtemperatur-TCS(Trichlorsilan)-Epitaxie-Wachstumsprozess mit Temperaturen in dem Bereich von 1050°C bis zu 1230°C oder in dem Beriech von 1150°C bis zu 1200°C verwendet werden, um eine weitere Schicht auf dem porösen Bereich101 aufzuwachsen. - Nach Bilden des porösen Bereiches
101 wird, wie in dem schematischen Querschnitt von1C veranschaulicht ist, eine Halbleiterschicht102 auf dem porösen Bereich101 gebildet. Die Halbleiterschicht102 entspricht einer weiteren Schicht, die auf dem porösen Bereich101 anzuordnen ist, wie dies oben erläutert wurde, und sie wird auf dem porösen Bereich101 mit der porösen Struktur beispielsweise aufgewachsen oder abgeschieden. In typischer Weise wird die Halbleiterschicht102 durch epitaktisches Wachstum gebildet, um so eine gewünschte Dicke zu haben. Gemäß einem Ausführungsbeispiel wird die Halbleiterschicht102 so gebildet, dass sie eine Dicke in einem Bereich von 5 µm bis 200 µm oder in einem Bereich von 20 µm bis 170 µm oder in einem Bereich von 35 µm bis 150 µm hat. - Dann werden Zonen
103a ,103b ,103c in der Halbleiterschicht102 gebildet, um funktionale Elemente zu haben. Als ein Beispiel umfassen die Zonen103a ,103b ,103c Halbleiterzonen, die durch Ionenimplantation und/oder Diffusion von Fremdstoffen in die Halbleiterschicht102 gebildet sind. Die Halbleiterzonen können beispielsweise durch verschiedene lithographische Schritte gebildet werden. Die Halbleiterzonen können n-Typ-, p-Typ- oder eine Kombination von n-Typ- und p-Typ-Zonen umfassen. Beispiele für die Halbleiterzonen umfassen Source-, Drain-, Body-, Emitter-, Basis- und/oder Kollektor-Zonen. Die Zonen103a ,103b ,103c können auch dielektrische und leitende Materialien auf oder nahe an der Oberfläche der Halbleiterzonen einschließlich eines planaren Gate-Dielektrikums und einer planare Gateelektrode umfassen. Die Zonen103a ,103b ,103c können weiterhin Trench- oder Graben-Strukturen einschließlich dielektrischer und leitender Materialien darin, beispielsweise einen Trench einschließlich eines Gate-Dielektrikums und einer Gateelektrode, umfassen. Die Zonen103a ,103b und103c können elektrische und/oder mikromechanische Elemente umfassen, die in der Halbleiterschicht102 gebildet sind. Demgemäß kann eine Vielzahl von Prozessen angewandt werden, um die Zonen103a ,103b ,103c in dem Halbleiterkörper102 zu bilden, wie beispielsweise Ätzen, Einwirken von Laserlicht, Dotieren, Polieren, Materialablagerung oder -aufwachsung und anderer Behandlungen und insbesondere verschiedene Kombinationen solcher Prozesse. Beispielsweise können die Zonen103 der Halbleiterschicht102 geeignet dotiert werden, um gewünschte Dotierkonzentrationen für jeweilige gewünschte Funktionen einer Halbleitervorrichtung zu erreichen. - Dann wird, wie in dem Querschnitt von
1D veranschaulicht ist, die Halbleiterschicht102 von dem Halbleiterkörper100 längs des porösen Bereiches101 getrennt. Ein Trennen der Halbleiterschicht102 von dem Halbleiterkörper100 umfasst ein Einführen von Wasserstoff in den porösen Bereich101 des Halbleiterkörpers100 durch eine Wärmebehandlung. - Insbesondere kann ein Einführen von Wasserstoff in den porösen Bereich
101 auch zusammen mit einem Einführen von Wasserstoff in den gesamten Halbleiterkörper100 kommen, solange der eingeführte Wasserstoff auf den porösen Bereich101 einwirkt. Daher kann der in den porösen Bereich101 einzuführende Wasserstoff beispielsweise von einer Rückseite100b des Halbleiterkörpers100 angewandt werden. Alternativ oder zusätzlich zu einem Einführen von Wasserstoff von der Rückseite100b wird Wasserstoff von der Vorderfläche100f des Halbleiterkörpers100 eingeführt, was bedeutet, von der oder durch die zu trennende Halbleiterschicht102 . Eine Wärmebehandlung unterstützt das Einführen von Wasserstoff in den porösen Bereich101 durch beispielsweise verstärkte Diffusion. Weiterhin kann eine Wärmebehandlung des Halbleitermaterials unter einer Wasserstoff enthaltenden Atmosphäre, die dann in den Poren vorliegt, zu einer gesteigerten Oberflächenbeweglichkeit der Halbleiteratome und somit zu einer leichteren Neuanordnung oder Um- bzw. Neuverteilung der Halbleiteratome führen. - Wenn der Wasserstoff in den porösen Bereich
101 eingeführt wird, werden die jeweiligen Poren der porösen Struktur in dem porösen Bereich101 umverteilt, d.h. derart neu angeordnet, dass Hohlräume oder Kavitäten längs eines Pegels des Halbleiterkörpers100 angeordnet sind und der Halbleiterkörper100 von der Halbleiterschicht102 längs des porösen Bereiches101 getrennt ist. - Der Wasserstoff kann in den porösen Bereich
101 oder nahe des porösen Bereiches101 beispielsweise mittels Diffusion eingeführt werden. Jedoch ist es auch möglich, Wasserstoff in den porösen Bereich101 zu implantieren. Auch kann eine Kombination des Diffundierens von Wasserstoff in den Halbleiterkörper100 und des Implantierens von Wasserstoff in den Halbleiterkörper100 benutzt werden. - Wenn Wasserstoff in den porösen Bereich
101 mittels Ionenimplantation eingeführt wird, kann eine Implantationsdosis von Wasserstoff beispielsweise niedriger als 1016 cm-2 und beispielsweise in einem Bereich von 5·1014 cm-2 bis 5·1015 cm-2 sein. Darüber hinaus kann die Energie beispielsweis in dem Bereich von 150 keV bis 4 MeV sein. - Weiterhin kann das Bilden des porösen Bereiches
101 des Halbleiterkörpers insbesondere eine teilanodische Auflösung des Halbleiterkörpers100 umfassen. - Wie bereits oben beschrieben wurde, können Mesoporen, d.h. Poren mit einer Durchschnittsgröße zwischen ungefähr 2 nm und ungefähr 100 nm, vorteilhaft sein, da sie zusammen mit kleineren Si- oder SiC-Strukturen um die tatsächlichen Poren auftreten. Dies erlaubt eine einfachere Trennung der Halbleiterschicht
102 von dem Halbleiterkörper100 aufgrund einer höheren Oberflächenbeweglichkeit der Si-Atome und/oder C-Atome und/oder der Bildung von volatilen C-H-Verbindungen sowie höherer Krümmungsradien und eines größeren Gesamtoberflächenbereiches in dem Trennungsvolumen. Diese Effekte und Vorteile können mit Porösitäten einschließlich Porengrößen in dem Bereich von nm oder sub-nm, d.h. Nanoporen, erreicht werden. - Wenn Wasserstoff in den porösen Bereich
101 eingeführt wird, tritt eine Umverteilung von Si oder SiC ein, welche thermisch aktiviert ist. Die Umverteilung wird auch außerdem durch den in den porösen Bereich101 eingeführten Wasserstoff unterstützt und entspricht einer Verringerung der Oberflächenbereichsgröße in dem porösen Bereich101 , was die Erzeugung von tatsächlichen Hohlräumen oder Kavitäten verursacht. Durch weiteres Steigern der Si- oder SiC-Beweglichkeit in dem porösen Bereich101 kann neben der Trennung der Halbleiterschicht von dem Halbleiterkörper100 auch ein Einebenen oder Levelieren des letzteren erreicht werden. - Dies bedeutet, dass in dem Fall, in welchem Teile des porösen Bereichs
101 an der Halbleiterschicht102 nach deren Trennung vom Halbleiterkörper100 haften, diese Teile nicht durch Ätzen oder Polieren entfernt werden müssen, da solche Teile eine vernachlässigbare Dicke haben können und bereits geglättet sind. Da damit die Halbleiterschicht102 nicht weiteren Ätz- oder Polierprozessen nach der Trennung von dem Halbleiterkörper100 unterworfen ist, kann die Halbleiterschicht102 mit einer sehr kleinen Dicke realisiert werden. Jedoch kann ein typisches Rückseitenprozessieren, wie beispielsweise eine Ionenimplantation oder ein Laserglühen, auf den getrennten Halbleiterkörper102 ohne Schwierigkeit angewandt werden. - Der oben beschriebene Trennprozess der Halbleiterschicht
102 , die einem Prozessieren von Vorrichtungen und Verdrahten an der Vorderseite unterworfen sein kann, führt zu einer Halbleitervorrichtung mit einer genau eingestellten Dicke ihres Halbleiterkörpers. Die Variation der Dicke über dem Halbleiterkörper ist klein und kann kleiner sein als 10 %, kleiner als 8 %, kleiner als 4 % oder sogar kleiner als 2 % der Gesamtdicke des Halbleiterkörpers, um jeweils zuverlässige elektrische Eigenschaften der Halbleitervorrichtungen und der darin gebildeten integrierten Schaltungen zu gewährleisten. - In dem schematischen Querschnitt von
1E sind ein Halbleiterkörper100 , ein poröser Bereich101 , eine Halbleiterschicht102 und Zonen103a ,103b ,103c in der Halbleiterschicht102 ähnlich zu den1C und1D veranschaulicht. Darüber hinaus sind Trenches oder Gräben104a und104b gezeigt, die erfindungsgemäß vorgesehen sind, um die Einwirkung von Wasserstoff auf die poröse Struktur zu erleichtern. Die Trenches104a und104b können alternativ oder in beliebigen Kombinationen und Zahlen vorgesehen sein und können Trench-Seitenwände umfassen, die keine oder verschiedene Grade einer Abschrägung haben. - Ein Trench
104a wird in der Halbleiterschicht102 gebildet und kann sich durch die Halbleiterschicht102 zu dem porösen Bereich101 erstrecken oder in der Halbleiterschicht102 enden. Der Trench104a erleichtert die Einwirkung oder Anwendung von Wasserstoff auf den porösen Bereich101 , da der Wasserstoff leichter den porösen Bereich101 erreichen kann. - Alternativ oder zusätzlich zu dem Trench
104a ist ein Trench104b an der Rückseite des Halbleiterkörpers100 vorgesehen. Der Trench104b kann sich auch nach oben bis zu dem porösen Bereich101 erstrecken oder in dem Halbleiterkörper100 enden, bevor der poröse Bereich101 erreicht ist. Wiederum erleichtert der Trench104b die Einwirkung von Wasserstoff auf den porösen Bereich101 , da der Wasserstoff leichter den porösen Bereich101 erreichen kann. Während der Trench104a nach dem Bilden der Halbleiterschicht102 auf dem Halbleiterkörper100 gebildet werden kann, kann der Trench104b vor oder nach dem Bilden der Halbleiterschicht102 auf dem Halbleiterkörper100 gebildet werden. - Gemäß einem anderen Ausführungsbeispiel umfasst das Bilden des porösen Bereiches
101 ein Bilden einer Doppelporösitätsstruktur einschließlich eines ersten porösen Bereiches mit einer ersten Porösität und eines zweiten porösen Bereiches tiefer in dem Halbleiterkörper100 mit einer zweiten Porösität. Die Porösität der porösen Bereiche kann durch Wählen geeigneter Werte für Parameter, wie beispielsweise Stromdichte und/oder HF-Konzentration in der Lösung und/oder Intensität der Lichtbestrahlung, gesteuert werden. - Gemäß einem Ausführungsbeispiel ist die erste Porösität kleiner eingestellt als die zweite Porösität. Dies ist beispielsweise in
2A veranschaulicht, wo ein erster poröser Bereich101a in dem Halbleiterkörper100 gebildet ist, und ein zweiter poröser Bereich101b ist ebenfalls unter dem ersten porösen Bereich101a , d.h. tiefer in dem Halbleiterkörper100 , gebildet. Als ein Beispiel ist eine Porösität des ersten porösen Bereiches101a in einem Bereich zwischen 10 % und 50 % eingestellt, und die Porösität des zweiten porösen Bereiches101b ist in einem Bereich zwischen der Porösität des ersten porösen Bereiches101a und80 % eingestellt. Das Wählen der ersten Porösität auf einen Wert kleiner als die zweite Porosität erlaubt ein Verbessern der Kristallqualität der Halbleiterschicht102 , die auf dem ersten porösen Bereich101a aufgewachsen ist, durch Einstellen der ersten Porösität, und ein Verbessern der Trennung der Halbleiterschicht102 von dem Halbleiterkörper100 durch Einstellen der zweiten Porösität in dem zweiten porösen Bereich101b . -
2B veranschaulicht noch ein anderes Ausführungsbeispiel, das zusätzlich zu dem in2A gezeigten Ausführungsbeispiel einen dritten porösen Bereich101c umfasst, der in Bezug auf die beiden ersten und zweiten porösen Bereiche101a bzw.101b tiefer in dem Halbleiterkörper100 angeordnet ist. Demgemäß ist die Porösität des ersten porösen Bereiches101a kleiner als die Porösität des zweiten und des dritten porösen Bereiches101b bzw.101c . Auch hat der dritte poröse Bereich101c die größte Porösität der drei porösen Bereiche101a ,101b und101c . - Die in den verschiedenen Ausführungsbeispielen beschriebenen Merkmale können beliebig miteinander kombiniert werden, sofern sie sich nicht gegenseitig ausschließen. Begriffe wie „erste“, „zweite“ und dergleichen werden verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben, und sie sollen nicht begrenzend wirken. Gleiche Bezeichnungen betreffen gleiche Elemente in der gesamten Beschreibung.
- Begriffe wie „umfassen“, „enthalten“, „aufweisen“ und ähnliche Begriffe sind offene Begriffe, d.h. neben den „umfassten“ Elementen oder Merkmalen können weitere Elemente oder Merkmale vorliegen. Mit bestimmten und unbestimmten Artikeln gekennzeichnete Elemente können sowohl im Singular als auch im Plural vorliegen, sofern nicht ausdrücklich anderes angegeben ist.
- Obwohl spezifische Ausführungsbeispiele hier veranschaulicht und beschrieben sind, ist es für den Fachmann offensichtlich, dass eine Vielzahl von anderen und/oder äquivalenten Ausführungen für die gezeigten und beschriebenen Ausführungsbeispiele angewandt werden kann, ohne vom Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Anwendungen der hier beschriebenen spezifischen Ausführungsbeispiele abdecken.
Claims (14)
- Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden eines porösen Bereiches (101) an einer Oberfläche eines Halbleiterkörpers (100), wobei der Halbleiterkörper (100) eine poröse Struktur in dem porösen Bereich (101) enthält, Bilden einer Halbleiterschicht (102) auf dem porösen Bereich (101), Bilden von Halbleiterzonen (103a, 103b, 103c) in der Halbleiterschicht (102), Trennen der Halbleiterschicht (102) mit den Halbleiterzonen (103a, 103b, 103c) von dem Halbleiterkörper (100) längs des porösen Bereiches (101) durch Einführen von Wasserstoff in den porösen Bereich (101) und durch eine Wärmebehandlung, und Bilden eines Trenches (104a, 104b) an der Rückseite des Halbleiterkörpers (100) und/oder in der Halbleiterschicht (102), um die Einwirkung von Wasserstoff auf den porösen Bereich (101) zu erleichtern.
- Verfahren nach
Anspruch 1 , bei dem der Wasserstoff in den porösen Bereich (101) durch Ionenimplantation eingebracht wird. - Verfahren nach
Anspruch 2 , bei dem die Implantationsdosis des Wasserstoffes in dem Bereich von 5·1014 cm-2 bis 5·1015 cm-2 liegt. - Verfahren nach
Anspruch 2 oder3 , bei dem die Implantationsenergie der Ionenimplantation im Bereich von 150 keV bis 4 MeV liegt. - Verfahren nach
Anspruch 1 , bei dem der Wasserstoff in den porösen Bereich (101) durch Diffusion von Wasserstoff durch die Halbleiterschicht (102) in den porösen Bereich (101) eingebracht wird. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Bilden der Halbleiterschicht (102) auf dem porösen Bereich (101) ein Bilden der Halbleiterschicht (102) durch epitaktisches Wachstum umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, bei dem das Bilden der Halbleiterschicht auf dem porösen Bereich (101) ein Bilden einer Dicke der Halbleiterschicht (102) in einem Bereich von 5 µm bis 200 µm umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, bei dem der Halbleiterkörper (1) aus Si oder SiC besteht.
- Verfahren nach einem der vorangehenden Ansprüche, bei dem der poröse Bereich (101) des Halbleiterkörpers (100) eine anodische Auflösung des Halbleiterkörpers (100) umfasst.
- Verfahren nach
Anspruch 9 , bei dem die anodische Auflösung des Halbleiterkörpers (100) eine anodische Auflösung von Silizium in einem chemischen Gemisch von Fluorwasserstoffsäure und Ethanol oder Essigsäure umfasst. - Verfahren nach
Anspruch 9 , bei dem das Bilden des porösen Bereiches ein Bilden einer Doppelporösitätsstruktur mit einem ersten porösen Bereich (101a) in dem Halbleiterkörper (100) mit einer ersten Porösität und mit einem zweiten porösen Bereich (101b) tiefer in dem Halbleiterkörper (100) mit einer zweiten Porösität umfasst, wobei die erste Porösität kleiner als die zweite Porösität ist. - Verfahren nach
Anspruch 11 , bei dem die Porösität des ersten porösen Bereiches (101a) in einem Bereich zwischen 10 % und 50 % und die Porösität des zweiten porösen Bereiches (101b) in einem Bereich zwischen der Porösität des ersten porösen Bereiches (101a) und 80 % eingestellt ist. - Verfahren nach einem der vorangehenden Ansprüche, bei dem das Bilden der Halbleiterzonen (103a, 103b, 103c) in der Halbleiterschicht (102) das Bilden wenigstens einer Zone aus n-Typ- und p-Typ-Zonen in der Halbleiterschicht (102) durch Einführen von Fremdstoffen in die Halbleiterschicht (102) umfasst.
- Verfahren nach einem der vorangehenden Ansprüche, wobei das Trennen der Halbleiterschicht (102) eine durch den eingeführten Wasserstoff unterstützte und thermisch aktivierte Umverteilung von Material im porösen Bereich (101) umfasst.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13/229,861 US8883612B2 (en) | 2011-09-12 | 2011-09-12 | Method for manufacturing a semiconductor device |
US13/229,861 | 2011-09-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102012108473A1 DE102012108473A1 (de) | 2013-03-14 |
DE102012108473B4 true DE102012108473B4 (de) | 2019-03-28 |
Family
ID=47740333
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102012108473.4A Active DE102012108473B4 (de) | 2011-09-12 | 2012-09-11 | Verfahren zum Herstellen einer Halbleitervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (3) | US8883612B2 (de) |
CN (1) | CN103000493B (de) |
DE (1) | DE102012108473B4 (de) |
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US6107213A (en) | 1996-02-01 | 2000-08-22 | Sony Corporation | Method for making thin film semiconductor |
US6677183B2 (en) | 2001-01-31 | 2004-01-13 | Canon Kabushiki Kaisha | Method of separation of semiconductor device |
US7524736B2 (en) | 2005-12-14 | 2009-04-28 | Stmicroelectronics S.R.L. | Process for manufacturing wafers usable in the semiconductor industry |
WO2011017693A1 (en) * | 2009-08-07 | 2011-02-10 | Varian Semiconductor Equipment Associates, Inc. | Pressurized treatment of substrates to enhance cleaving process |
Also Published As
Publication number | Publication date |
---|---|
US8883612B2 (en) | 2014-11-11 |
US9449847B2 (en) | 2016-09-20 |
US20150056784A1 (en) | 2015-02-26 |
DE102012108473A1 (de) | 2013-03-14 |
CN103000493B (zh) | 2017-09-05 |
US20160372336A1 (en) | 2016-12-22 |
US20130065379A1 (en) | 2013-03-14 |
CN103000493A (zh) | 2013-03-27 |
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R012 | Request for examination validly filed | ||
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