JP2023554143A - 改良型パワーデバイスの設計と製造 - Google Patents
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- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/0869—Shape
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1058—Channel region of field-effect devices of field-effect transistors with PN junction gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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Abstract
【内容】本明細書では、デバイスについて説明する。デバイスは、SiC基板上にユニットセルを備える。ユニットセルは、ゲート絶縁膜と、ウェル領域内のトレンチと、第2の導電型を有する第1のシンカー領域と、第2の導電型を有する第2のシンカー領域とを備える。第1のシンカー領域は、ウェル領域の深さ以上の深さを有する。第1のシンカー領域および第2のシンカー領域のそれぞれは、第1の伝導型を有する領域と接触して、p-n接合を形成する。
Description
関連出願の相互参照
本出願は、2019年3月13日に出願された「DESIGN and MANUFACTURE OF IMPROVED POWER DEVICES」という名称の米国特許出願第16/431,655号、2021年6月9日に出願された「DESIGN and MANUFACTURE OF SELFALIGNED POWER DEVICES」という名称の米国特許出願第17/2019年8月25日に出願された「Design AND MANUFACTURE OF ROBUST, HIGH-PERFORMANCE DEVICES」という名称の米国特許出願第17/231,301号、2021年4月28日に出願された「Design AND
manuf 2020年1月31日に出願された「IMPROVED PERFORMANCE SIC SCHOTTKY DIODES」、2020年11月16日に出願された「IMPROVED PERFORMANCE SIC SCHOTTKY DIODES」、2019年10月31日に出願された米国特許出願第16/670,963号、2020年1月14日に出願された「SILICON CARBIDE POWER DEVICES」、2020年7月31日に出願された米国特許出願第16/741,800号"Design AND MANUFACTURE OF POWER DEVICES HAVING INCREASED CROSS OVER current"; 2021年4月12日出願の米国特許出願第17/227,897号、"Design AND MANUFACTURE OF POWER DEVICES HAVING INCREASED CROSS OVER current"; U. .S. 2021年4月12日に出願された米国特許出願第17/227,936号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計および製造」、2021年4月12日に出願された米国特許出願第17/227,951号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計および製造」、および2020年8月31日に出願された米国特許出願第17/007,014号、発明の名称「多結晶配向上の反転チャネルデバイス」を含む。本出願は2020年8月31日に出願された「POWER DEVICES」という名称の米国仮出願第63/072,473号の優先権を主張し、上記出願および上記出願の開示は、その全体が参照により本明細書に組み込まれる。
本出願は、2019年3月13日に出願された「DESIGN and MANUFACTURE OF IMPROVED POWER DEVICES」という名称の米国特許出願第16/431,655号、2021年6月9日に出願された「DESIGN and MANUFACTURE OF SELFALIGNED POWER DEVICES」という名称の米国特許出願第17/2019年8月25日に出願された「Design AND MANUFACTURE OF ROBUST, HIGH-PERFORMANCE DEVICES」という名称の米国特許出願第17/231,301号、2021年4月28日に出願された「Design AND
manuf 2020年1月31日に出願された「IMPROVED PERFORMANCE SIC SCHOTTKY DIODES」、2020年11月16日に出願された「IMPROVED PERFORMANCE SIC SCHOTTKY DIODES」、2019年10月31日に出願された米国特許出願第16/670,963号、2020年1月14日に出願された「SILICON CARBIDE POWER DEVICES」、2020年7月31日に出願された米国特許出願第16/741,800号"Design AND MANUFACTURE OF POWER DEVICES HAVING INCREASED CROSS OVER current"; 2021年4月12日出願の米国特許出願第17/227,897号、"Design AND MANUFACTURE OF POWER DEVICES HAVING INCREASED CROSS OVER current"; U. .S. 2021年4月12日に出願された米国特許出願第17/227,936号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計および製造」、2021年4月12日に出願された米国特許出願第17/227,951号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計および製造」、および2020年8月31日に出願された米国特許出願第17/007,014号、発明の名称「多結晶配向上の反転チャネルデバイス」を含む。本出願は2020年8月31日に出願された「POWER DEVICES」という名称の米国仮出願第63/072,473号の優先権を主張し、上記出願および上記出願の開示は、その全体が参照により本明細書に組み込まれる。
本発明は、縦型炭化珪素(SiC)ダブルインプランテーション金属酸化膜半導体電界効果トランジスタ(DMOSFET)を用いたパワー半導体装置に関する。パワー金属酸化膜半導体電界効果トランジスタ(MOSFET)は、かなりのパワーレベルを扱うように設計された特定のタイプのMOSFETである。
さらに、本発明は、JBS(Junction Barrier Schottky)ダイオード、MPS(Merged PiN/Schottky)ダイオード、MOSFET(Metal oxide semiconductor field effect Transistor)およびJFET(Junction field effect Transistor)などの、インターデジットされたN型およびP型領域を有するダイオードおよびトランジスタを含む4H-SiCデバイスに関する。
シリコンベースのパワーデバイスは、長い間、パワーエレクトロニクスおよびパワーシステムの用途を支配してきた。一方、SiCはシリコン（バンドギャップ Eg = 1.1 eV)に比べて広い（Eg = 3.3 eV）のバンドギャップの材料であり、SiCはSiよりも高いブロッキング電圧を有する。SiCはSiに比べて高い絶縁破壊電場(3×106 V/cm～5×106 V/cm)を有し(Siの絶縁破壊電場は0.3×106 V/cm)、Siの1.6(W/ cm-K)に対してより良い熱伝導体(3.7(W/cm-K)である。SiCは、パワーMOSFETの材料として選択されている。ただし、商業市場へのSiCパワーMOSFETの導入が成功したが、いくつかの主要な信頼性の問題は完全には解決されていない。 [出典:SiC Power MOSFET, A. Lelis, D. Habersat, R. Green, and E. Mooro of U.S. Army Research Laboratory、出版:ECS Transactions, 58(4)87-93(2013), DOI: 10.1149］
SiCは例えば、3C-SiC、4H-SiC、6H-SiCなどのポリタイプとして知られる多形結晶構造の一種として存在する。図1Aは、Advanced High-Voltage Power Device Concepts(Springer Press,2011)においてB.J. Baligaによって報告された従来技術のSiC DMOSFET構造であ
る。図IＢは、図1Aの従来技術のSiC DMOSFET構造についてシミュレートされた電場輪郭を示す。5kVシールド4H-SiC反転モードパワーMOSFET構造の表面近傍の電界分布を図IBに示し、接合ゲート電界効果トランジスタ(JFET)領域とゲート領域の電界を調べた。P+遮蔽領域の縁部における電界の鋭いピークがこの従来技術のデバイスにおいて観察され得、これは、ゲート酸化物中に高い電界をもたらし、それによって、このMOSFETデバイスの不十分な性能をもたらす。図1Cにシールド4H-SiC反転モードMOSFETの電界分布を示す。図中のシミュレーション結果は、図1Aの従来技術のSiC DMOSFET構造のゲート酸化物において4 MV/cmの高さの電界を示す。
る。図IＢは、図1Aの従来技術のSiC DMOSFET構造についてシミュレートされた電場輪郭を示す。5kVシールド4H-SiC反転モードパワーMOSFET構造の表面近傍の電界分布を図IBに示し、接合ゲート電界効果トランジスタ(JFET)領域とゲート領域の電界を調べた。P+遮蔽領域の縁部における電界の鋭いピークがこの従来技術のデバイスにおいて観察され得、これは、ゲート酸化物中に高い電界をもたらし、それによって、このMOSFETデバイスの不十分な性能をもたらす。図1Cにシールド4H-SiC反転モードMOSFETの電界分布を示す。図中のシミュレーション結果は、図1Aの従来技術のSiC DMOSFET構造のゲート酸化物において4 MV/cmの高さの電界を示す。
図1Aに示されるような典型的なSiC MOSFETデバイス構造は特に高ドレインバイアス(ブロッキングモード)動作中に、ゲート酸化物層内に高電界をもたらす、p－ウェル領域の角部における高電界集中をもたらす。4H‐SiC(3MV/cm)における破壊のための高い臨界電場は、ゲート酸化物中に非常に高い(>5 MV/cm)電場をもたらす。ファウラー ノードヘイム（Fowler-Nordheim）トンネル電流がゲート酸化物中のこのような高電界で観察され、これはゲート酸化物中に捕捉された電荷をもたらし得、これは不十分なデバイス信頼性につながる。
Siの製造プロセスはドーパントの拡散のような技術を使用するが、これらの従来の製造プロセスはSiC中の拡散係数が1800℃未満の温度では無視できるので、SiCデバイスを製造するためには不可能である。SiCデバイスはソースおよびp－ウェル領域の両方のイオン注入によって製造されるが、SiCではイオン注入および深いイオン注入が困難である。したがって、SiCパワーMOSFETの信頼性の問題に対処する改良されたパワーデバイスに対する長年にわたる必要性が存在する。
さらに、従来のSiCプレーナDMOSFET上で達成可能な限られた(10～25cm2/Vs)MOSチャネル移動度のために、パワーMOSFETの全体的なオン抵抗が著しく劣化しないように、サブミクロンチャネル長を有するMOSチャネルを形成する必要がある。もし、p-ウェル領域およびN+ソース領域が異なるマスクを使用して形成された場合、2つのマスクの位置合わせ不良は、セルの両側に異なるチャネル長をもたらす。しきい値電圧(Vth)の低下を回避し、破壊電圧(Vbr)を低下させるために、N+マスクは、P-wellに関して自己整列した様式である。[ソース: Design and Fabrication of 1.2kV 4H-SiC DMOSFET by R. Huang et al. published in 2016 13th China International Forum on Solid State Lighting: International Forum on Wide Bandgap Semiconductors C]
. MOSFETチャネル領域は、DMOSFET構造におけるpウェルとN+ソース領域との間のオフセットの結果として形成される。ｐ－ウェルおよびN+ソース領域が2つの別個のマスキングステップによって形成される場合、必然的に、これらのレベル間に一定量のリソグラフィの不整列が存在し、その結果、ユニットセルの2つの側面上に異なる(または非対称の)MOSチャネル長が生じる。大容量半導体の製造において典型的に使用される投影リソグラフィ技術を使用する2つのマスキングレベル間のリソグラフィ不整合は+/－0.05μmから+/－0.2μm以上の範囲であり得、これは、著しい非対称性なしに、実際に実現可能なMOSチャネル長の下限を設定する。目標チャネル長が0.5μmの場合、N+ソースとp-ウェルのマスキングステップの間の+/-0.2μmのミスアライメント(アライメント誤差)は、ユニットセルの一方の側で0.3μmのMOSチャネル長、およびユニットセルの他方の側で0.7μmのMOSチャネル長をもたらすことができる。MOSFETのオン抵抗はより高いMOSチャネル長で増加するが、最適なMOSチャネル長よりも短いMOSチャネル長はゲート閾値電圧(Vth)の劣化などの望ましくない効果、およびドレイン誘起障壁低下(DIBL)などの他の短チャネル効果をもたらす可能性がある。
. MOSFETチャネル領域は、DMOSFET構造におけるpウェルとN+ソース領域との間のオフセットの結果として形成される。ｐ－ウェルおよびN+ソース領域が2つの別個のマスキングステップによって形成される場合、必然的に、これらのレベル間に一定量のリソグラフィの不整列が存在し、その結果、ユニットセルの2つの側面上に異なる(または非対称の)MOSチャネル長が生じる。大容量半導体の製造において典型的に使用される投影リソグラフィ技術を使用する2つのマスキングレベル間のリソグラフィ不整合は+/－0.05μmから+/－0.2μm以上の範囲であり得、これは、著しい非対称性なしに、実際に実現可能なMOSチャネル長の下限を設定する。目標チャネル長が0.5μmの場合、N+ソースとp-ウェルのマスキングステップの間の+/-0.2μmのミスアライメント(アライメント誤差)は、ユニットセルの一方の側で0.3μmのMOSチャネル長、およびユニットセルの他方の側で0.7μmのMOSチャネル長をもたらすことができる。MOSFETのオン抵抗はより高いMOSチャネル長で増加するが、最適なMOSチャネル長よりも短いMOSチャネル長はゲート閾値電圧(Vth)の劣化などの望ましくない効果、およびドレイン誘起障壁低下(DIBL)などの他の短チャネル効果をもたらす可能性がある。
P－ウェルとN+ソース領域との間のミスアライメントを除去するための自己整合技術が、文献において提案されている。側壁スペーサ堆積およびエッチングによって規定され
るチャネル長を有する自己整合MOSチャネル形成は、そのような技術の1つである。図9は、R. Huangらが「Design and Fabrication of 1.2 kV 4H-SiC DMOSFET」において報告した、側壁スペーサ堆積およびエッチングによって規定されるチャネル長を有する自己整合注入技術の従来技術のプロセスフローである。
るチャネル長を有する自己整合MOSチャネル形成は、そのような技術の1つである。図9は、R. Huangらが「Design and Fabrication of 1.2 kV 4H-SiC DMOSFET」において報告した、側壁スペーサ堆積およびエッチングによって規定されるチャネル長を有する自己整合注入技術の従来技術のプロセスフローである。
また、「SiCパワーMOSFETはシリコンMOSFETと多くの類似点を共有する場合、多くの困難な相違点が残っている。特に、4H-SiC(EG=3.26 eV)のワイドバンドギャップ性質は不動態化誘電体層における反転層移動度および信頼性に関する課題を提示しながら、低い真性キャリア濃度および高い臨界電場をもたらす、恵みおよび硬化の両方である」 [出典:GEグローバル研究センターのKevin MatochaによるSiC Power MOSFETデザインにおける課題米国Niskayuna, NY USA, Semiconductor Technology Laboratory、2007年12月12～14日、米国MD, College Park, 2007]
図1Aに示す典型的なSiC平面MOSFET構造では、金属酸化物半導体(MOS)チャネルがSiCの水平または0001結晶面上に形成される。SiCの0001結晶面上のチャネル移動度または電界効果移動度は、垂直側壁またはいわゆる11-20または10-10結晶面と比較して低くなる傾向がある。SiCの0001結晶面上のチャネル移動度または電界効果移動度は、350cm2/ V-secを超えることができるシリコンMOSFETと比較して、15～25cm2/ V-secの範囲である。平面SiC DMOSFETを作製する場合、オン抵抗は大きくなる傾向があり、MOSFETは電界効果チャネル移動度によって制限される。したがって、SiC MOSFETにおける低いチャネル移動度および高いオン抵抗に対処する改善されたパワーデバイスに対する長年にわたる必要性が存在する。
さらに、パワーMOSFETの閾値電圧は応用立地点からの重要な設計パラメータである。大部分のシステムアプリケーションでは最小閾値電圧を1ボルト以上に維持して、ノイズから生じる電圧スパイクによるターンオンに対する抵抗性（イミュニティ）を提供しなければならない。同時に、チャネル反転層での電荷を生成するために利用可能な電圧はVGが適用ゲートバイアスであり、VTが閾値電圧である(VG-VT)によって決定される。［ソース:
B.J. Baliga, Silicon Carbide Power Devices, Springer Press(2005), Page 234]
B.J. Baliga, Silicon Carbide Power Devices, Springer Press(2005), Page 234]
図22[出典: B.J. Baliga, Silicon Carbide Power Devices, Springer Press(2005), Page 235]は 0.1ミクロンのゲート酸化膜厚の場合の4H‐SiC平面MOSFETSの閾値電圧を示した。同じゲート酸化膜厚を有するシリコンパワーMOSFETについて得られた結果も、比較のために図に提供される。
より低いRDSを達成するために、高い耐圧定格を有するプレーナゲートSiC MOSFETのオンでは、チャネル長(LCH)を可能な限り短くし、チャネルに関連する伝導損失の大部分を低減することが一般的に行われている。その際のトレードオフは、チャネル長が短くなるにつれて、MOSFETデバイスが高ドレインバイアスでの閾値電圧(VTH)のロールオフおよび高ドレインバイアスでのドレインリーク(IＬ)の増加を含むがこれらに限定されない、デバイス性能不良の原因となるDIBL効果(ドレイン誘導バリア低減効果)などの望ましくない現象を受けやすくなることである。この問題を緩和するための従来のアプローチはチャネル領域におけるドーピング濃度を均一に増加させることであるが、このアプローチは最適なゲート閾値電圧およびオン抵抗よりも高いことに悩まされ、これはチャネル長の減少から達成される利得を相殺することができる。
さらに、特にモータ制御およびスイッチモード電源においては、より高い動作周波数に向かって継続的な傾向があった。電源では受動部品(インダクタおよびキャパシタ)のサイズおよび電力損失の低減のために、高周波数での動作が魅力的であり、これはより効率的でコンパクトなシステム設計をもたらす。より高い周波数動作を達成するためには、改
善されたスイッチング性能を有するパワートランジスタおよび整流器を使用することが不可欠である。SiCの電子パラメータの優位性は、この点で劇的な改善を可能にする。
善されたスイッチング性能を有するパワートランジスタおよび整流器を使用することが不可欠である。SiCの電子パラメータの優位性は、この点で劇的な改善を可能にする。
図27は、並列に接続された交互嵌合ピンおよびショットキーダイオードからなる、MPSダイオードの従来技術の構造である。［T. Kimoto and J. A. Cooper, Fundamentals of Silicon Carbide Technology, IEEE Press (2014), page 296］ . 図27の従来技術に示されるMPSダイオードはP+領域へのオーミックコンタクトおよびn領域へのショットキーコンタクトを形成する上部に金属層を有し、したがって、デバイス全体は、並列に接続された交互嵌合ショットキーおよびピンダイオードからなる。P+アノード領域は、それらの空乏領域がゼロまたは順方向バイアス下で接触しないように十分に離れて配置される。これは、各ショットキーまたは非ショットキーコンタクトとN+基板との間のドリフト領域を通る導電経路を残す。順方向バイアスが印加されると、ショットキー障壁ダイオードの電流密度が同じ順方向電圧でピンダイオードよりも桁違いに高いので、ショットキー領域または非ショットキー領域が最初に導通する。したがって、ショットキー領域または非ショットキー領域はピン領域にわたって電圧降下を効果的にクランプし、ピン領域は伝導しない。その結果、実質的に全ての順方向電流は、金属へのショットキーまたは非ショットキー接触を介して、n ドリフト(drift)領域から注入された電子によるものである。P+領域はドリフト領域に正孔を注入しないので、少数キャリア電荷は蓄積されず、ターンオフ過渡現象は速く、スイッチング損失を最小にする。導電率変調がない場合、ドリフト領域の直列抵抗は、その厚さおよびドーピングによって決定される。この比較的高い抵抗は、高電流での全電圧降下を支配する電圧降下VDRをもたらす。ショットキーダイオードでは純粋なショットキーダイオードが熱暴走に至り、壊滅的な結果を招く可能性があるため、これは高サージ電流事象の下で問題となる。
さらに、"[A] 炭化ケイ素(SiC)デバイスはSiC半導体層の上に配置されたゲート電極を含むことができ、SiC半導体層は第1の導電型を有するドリフト領域と、ドリフト領域に隣接して配置されたウェル領域であって、第2の導電型を有するウェル領域と、ウェル領域に隣接して配置された第1の導電型を有するソース領域とを含み、ソース領域はソースコンタクト領域とピンチ領域とを含み、ピンチ領域は、ゲート電極の下方に部分的にのみ配置され、ピンチ領域におけるシートドーピング密度は2. 5×1014cm-2未満であり、ピンチ領域はソース領域の抵抗を増加させるために、SiCデバイスの公称電流密度よりも大きい電流密度で空乏化するように構成される [出典:炭化ケイ素デバイスおよびその製造方法。［Peter Almem Losee、Ljubisa Dragoljub Stevanovic、Gregory Thomas Dunne、Alexander Viktorovich Bolotnikov、2018年2月20日にUS9899512B2として出版]
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US20190013312A1はN型の第1および第2のソース領域4、6を収容し、上面2Aからボディ領域3、5の内部に延在する、それぞれ番号3、5のボディ領域を開示しており、「第1の金属化層が第1の表面上に延在し、注入された構造およびJFET領域と直接接触して、JBSダイオードを形成する。」[ソース:集積ダイオードを有する炭化ケイ素のMOSFETデバイスおよびその製造プロセス、2019年1月10日にUSPTOで公開されたMario Giuseppe Saggio, Simone RASCUNA］。,
「n-MOSFETデバイス(11)は基板(1)とゲート構造(7、8)との間にn型チャネル(2)を有し、チャネル(2)は、チャネル(2)が印加されたゲート電圧を伴わずに完全に空乏化されるような厚さのn-ドープゲルマニウムの層によって形成され、それによってデバイス(11)は蓄積モードで動作する。」[ソース: Germanium n-mosfetデバイスおよび製造方法、Daniele Caimi, Athanasios Dimoulas, Jean Fompeyrine, Chiara Marchiori, Christophe P. Rossel, Marilyne Sousa, Axelle M. Tapponnier, David J. Webb, published as WO2011013042A］
US9318597B2は、垂直電界効果トランジスタ(FET)およびバイパスダイオードを含む半導体デバイスを開示している。さらに、垂直FETデバイスは基板と、基板上に形成されたドリフト層と、ゲートコンタクトと、基板と反対側のドリフト層の第1の表面上に配置された複数のソースコンタクトと、ドリフト層と反対側の基板の表面上に配置されたドレインコンタクトと、複数の接合インプラントとを含み、複数の接合インプラントの各々は基板と反対側のドリフト層の表面上で横方向に分離され、基板に向かって下方に延びる複数の接合インプラントであり、1つまたは複数のバイパスダイオードの各々はドリフト層の第1の表面上にショットキー金属コンタクトを配置することによって形成され、各ショットキー金属コンタクトは複数の接合インプラントのうちの2つの間を走るようにすることを記載している[ソース:2016年4月19日にUSPTOでUS9318597B2として公開された。Vipindas Paia, Edward Robert Van Brunt, Lin Cheng, John Williams Palmourのパワートランジスタデバイスにショットキーコンタクトを統合するためのレイアウト構成],
US9876104B2は集積ショットキーダイオードを有するMOSFETセルを含むマルチセルMOSFETデバイスを開示し、ここで、MOSFETはn型ドリフト層内に形成されるp型ウェル領域内に形成されるn型ソース領域を含み、MOSFETの周辺上にp型ボディコンタクト領域が形成され、デバイスのソースメタライゼーションは、デバイスのp型ボディコンタクト領域に隣接するn型半導体領域とショットキーコンタクトを形成する。[ソース:2018年1月23日にUS9876104B2として公開された、Kevin Matocha、Kiran Chatty、Sujit Ban,]
US8436367B1は、「ミュートされた」チャネル伝導、チャネル移動度の負の温度係数、その場での(インサイチュ)の「安定化された」ソース抵抗、および増加された安全動作領域のためのセルの最適化された熱管理を有する電界効果型(MOSFET、IGBTなど)のSiCパワー半導体デバイスを開示する。ドレイン電流に関連するゼロ温度クロスオーバーポイント(ZTCP)の位置の制御は、「アクティブ」チャネルと「非アクティブ」チャネルとの間の区画によって、および関心のある温度範囲についてチャネル内のキャリアの移動度を調整することによって達成される。 [2013年5月7日、USPTOにてUS8436367B1として発行された、安全動作領域を増加させたSiC電力垂直DMOS、Dumitru Sdrulla、Marc Vandenberg],
当業者の知識を考慮すると、性能および信頼性の問題を克服するために、増大した第3象限交差電流を有するパワーデバイスが長年にわたって必要とされている。
さらに、図67Aは、垂直平面DMOSFETおよび垂直トレンチUMOSFETの形態のパワーMOSFETの2つの実装形態を示す。DMOSFETという用語は同じ名称のシリコンデバイスに由来し、ここで、n+ソース領域およびpベース領域は、同じマスク開口部(したがって、「二重拡散」MOSFET)を通るn型不純物およびp型不純物の拡散によって形成される。SiCでは、二重注入によって同じ構造が形成される。UMOSFETという用語はU字形の幾何学的形状に由来するが、トレンチMOSFETという用語も使用される。歴史的には最初のSiCパワーMOSFETはUMOSFETであったが、イオン注入DMOSFETによってすぐに接合された。[ソース: T. Kimoto, J. A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press (2014), pages 320-324.]
UMOSFETはそのトレンチ形状のために、DMOSFETなどのプレーナデバイスと比較して、機会および課題の両方を提示する。MOSチャネルは表面に対して垂直に配向されているので、UMOSFETは、DMOSFETよりも小さい表面積で製造することができる。チャネル長がエピグロースによって決定されるので、短いサブミクロンチャネルを形成することも容易である。しかしながら、MOSチャネルは結晶のエッチングされた非極性面上に形成され、ゲート酸化物の特性は(1000)面上の特性とは異なる。0001結晶面上のチャネル移動度または電界効果移動度は、垂直側壁またはいわゆる11-20または10-10結晶面と比較して低い傾向がある。チャネル移動度は1000面上で15～25cm2/Vsの範囲であり得るが、SiCの11～20または101
0結晶面上では60～80cm2/Vsの高さであり得る[SOURCE: T. Kimoto, J.A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press(2014), pages 320～324]
0結晶面上では60～80cm2/Vsの高さであり得る[SOURCE: T. Kimoto, J.A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press(2014), pages 320～324]
図67Bおよび67Cはそれぞれ垂直DMOSFETおよびUMOSFETにおける主要な抵抗を示し、デバイスの幾何学的形状が、DMOSFETに存在するJFET抵抗を効果的に排除することが明らかである。図67(D)はブロッキング状態のUMOSFETにおける電界を示し、トレンチコーナは、有意な電界集中の重要な位置である。酸化物電界は(ガウスの静電気の法則により)半導体のピーク電界より約2.5倍高いので、これはUMOSFETデバイス設計に固有の深刻な問題である。〔ソース: T. Kimoto, J.A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press (2014), pages 320-324〕
したがって、プレーナDMOSFETおよびトレンチUMOSFETの望ましい特徴を、所与の用途のための各デバイス構造の特定の利点を活用するように有利かつ柔軟に設計することができる単一のデバイスに組み合わせることが、長年にわたって切実に必要とされている。さらに、接合障壁ショットキー(JBS)または合体PiNショットキー(MPS)整流素子をハイブリッドDMOSFET/ UMOSFETデバイスジオメトリに組み込むことが長い間必要とされている。
本発明の1つ以上の態様を本明細書に開示する。
一態様では、デバイスが本明細書に記載される。デバイスは、SiC基板上にユニットセルを備える。ユニットセルは、ゲート絶縁膜と、ウェル領域内のトレンチと、第2の導電型を有する第1のシンカー領域と、第2の導電型を有する第2のシンカー領域とを備える。第1のシンカー領域は、ウェル領域の深さと等しいか又はそれ以上の深さを有する。第1のシンカー領域および第2のシンカー領域のそれぞれは、第1の伝導型を有する領域と接触して、p-n接合を形成する。
一実施形態では、デバイスが半導体金属絶縁体半導体トランジスタのコンポーネントを備える。
別の実施形態ではウェル領域が絶縁体半導体界面の隣にあり、第1の伝導型のソース領域はウェル領域内に形成される。
さらに別の実施形態では、トレンチの深さはソース領域の厚さより大きいか又は等しい。
さらに別の実施形態では、第1のシンカー領域がトレンチの下に位置する。
さらに別の実施形態では、第2のシンカー領域の深さは第1のシンカー領域の深さよりも小さい。
さらに別の実施形態では、第2のシンカー領域の深さはウェル領域の深さよりも大きい。
さらに別の実施形態では、デバイスがゲート絶縁膜において、4ミリオーム／cm2未満のオン抵抗、1. 5ボルトより大きいゲート閾値電圧、500ボルトより大きい降伏電圧、および3. 5メガボルト/cm未満の電界を有する。
別の態様では、SiC基板上にユニットセルを含むデバイスが記載される。ユニットセルは、ゲート絶縁膜と、ウェル領域内のトレンチと、第2の導電型の第1のシンカー領域と、第2の導電型の第2のシンカー領域と、ソース領域とを備える。ソース領域は、第2のシンカ
ー領域と直接接触している。
ー領域と直接接触している。
一実施形態では、デバイスが半導体金属絶縁体トランジスタのコンポーネントを備える。
別の実施形態では、ユニットセルがドリフトゾーンを備える第1の伝導型の半導体ボディと、絶縁体半導体界面の隣の第2の伝導型のウェル領域と、ウェル領域内に形成された第1の伝導型のソース領域とをさらに備える。
さらに別の実施形態では、トレンチの深さはソース領域の厚さと等しいか又はそれ以上である。
さらに別の実施形態では、トレンチの深さはソース領域の深さよりも大きい。
さらに別の実施形態では、デバイスがジュール単位のアバランシェエネルギーをセンチメートル二乗単位の総ダイ面積で割ることによって計算される、10ジュール/cm2を超えるアバランシェエネルギーを有する。
さらに別の実施形態では、アバランシェ欠陥がユニットセル内に位置する。
別の態様では、SiC基板上にユニットセルを含むデバイスが開示される。ユニットセルは、ゲート絶縁膜と、ウェル領域内のトレンチと、第2の導電型の第1のシンカー領域と、第2の導電型の第2のシンカー領域と、ソース領域とを備える。第1のシンカー領域は、第2のシンカー領域の深さよりも大きい深さを有する。第2のシンカーは、第1のシンカーの幅よりも大きい幅を有する
別の実施形態では、第1のシンカー領域がトレンチの下方に位置する。
さらに別の実施形態では、第2のシンカー領域の深さは第1のシンカー領域の深さよりも小さい。
さらに別の実施形態では、第2のシンカー領域の深さはウェル領域の深さよりも大きい。
さらに別の態様では、炭化ケイ素(SiC)基板上にユニットセルを含むデバイスが開示される。ユニットセルは、第1導電型の第1ソース領域と、第1導電型の第2ソース領域と、第2導電型のウェル領域と、シリサイド層とを備える。デバイスは、SiC基板の裏面上のドレイン端子と、SiC基板の上面上のソース端子とを備える垂直炭化ケイ素(SiC)ダブルインプランテション(二重注入)金属酸化物半導体電界効果トランジスタ(DMOSFET)を備える。第1導電型の第2ソース領域は、第1導電型の第1ソース領域の厚さよりも薄い厚さを有する。第1導電型の第2ソース領域は、第2導電型のウェル領域とシリサイド層との間に散在している。第1の導電型の第2のソース領域は、リセスSiCトレンチ領域と第2の導電型ウェル領域との間に位置するソース領域のシートを含む。
一実施形態では、ソース領域のシートがソース領域の薄いシートを含む。
別の実施形態では、第1の導電型の第2のソース領域が(a)目標(ターゲット)厚さ、および(b)目標(ターゲット)ドーピング濃度のうちの少なくとも1つを含む。
さらに別の実施形態では第1の導電型の第2のソース領域の目標厚さは1nm～1μmの範囲
であり、目標ドーピング濃度は1015cm-3～1021cm-3の範囲である。
であり、目標ドーピング濃度は1015cm-3～1021cm-3の範囲である。
さらに別の実施形態では、第1の導電型の第2のソース領域がシリサイド層と第2の導電型のウェル領域との間に位置するソース領域のシートを含む。
さらに別の実施形態では、デバイスが負の3ボルトのドレイン電圧で、負の500ミリアンペア未満のドレイン電流を運ぶことができる。
さらに別の態様では、炭化ケイ素(SiC)基板上にユニットセルを含むデバイスが提供される。ユニットセルは、第1導電型ソース領域と、第2導電型ウェル領域と、第2導電型シールド領域とを備える。第2導電型シールド領域は、第2導電型ウェル領域内に閉じ込められる。
一実施形態では、第2導電型シールド領域が金属酸化物半導体電界効果トランジスタ(MOSFET)チャネル内に配置される。
別の実施形態では、第2の導電型シールド領域が第2の導電型ウェル領域の縁部に対してより近くに位置する。
さらに別の実施形態では、第2導電型ウェル領域内のドーピング濃度が横方向に不均一である。
さらに別の実施形態では、第2の導電型シールド領域内のドーピング濃度が第2の導電型ウェル領域内のドーピング濃度よりも高い。
さらに別の実施形態では、第2の導電型シールド領域が第2の導電型ウェル領域の垂直範囲を越えて延在する。
さらに別の実施形態では、デバイスが第2の導電型ウェル領域内にトレンチ領域をさらに備える。トレンチ領域は、第1導電型ソース領域の厚さ以上の深さを有する。
さらに別の実施形態では、デバイスが第2の導電型ウェル領域および第1の導電型ソース領域と接触するゲート酸化物層を備える。デバイスは、)ダブルインプランテション金属酸化物半導体電界効果トランジスタ(DMOSFET)を備える。
さらに別の実施形態では、デバイスが金属酸化物半導体電界効果トランジスタ(MOSFET)チャネル内に複数の第2の導電型シールド領域を備える。
さらに別の実施形態では、複数の第2の導電型シールド領域が第2の導電型ウェル領域の縁部に対してより近くに位置する。
さらに別の実施形態では、複数の第2の導電型シールド領域が第2の導電型ウェル領域の垂直方向の広がりを越えて延在する。
さらに別の実施形態では、第2の導電型シールド領域が第2の導電型ウェル領域内に埋め込まれる。
さらに別の態様では、炭化ケイ素(SiC)基板上にユニットセルを備えるデバイスが開示される。デバイスは、第1の導電型ソース領域と、第2の導電型ウェル領域と、第2の導電型シールド領域とを備える。第2導電型シールド領域は、第2導電型ウェル領域内に閉じ込められて組み込まれる。第2導電型シールド領域は、ドレイン端子に印加される高電位からM
OSFET(metal oxide semiconductor field-effect transistor)チャネルをシールドする。
OSFET(metal oxide semiconductor field-effect transistor)チャネルをシールドする。
一実施形態ではデバイスが第2の導電型ウェル領域内にトレンチ領域をさらに備え、トレンチ領域は第1の導電型ソース領域の厚さと等しいか又はそれ以上の深さを備える。
別の実施形態では、デバイスが2. 5ボルトを超えるゲート閾値電圧と、0ボルトのゲートソース間電圧で3300ボルトを超えるブレークダウン電圧と、15ミリオーム/cm2未満のオン抵抗と、1500ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間とを備える。
さらに別の実施形態では、デバイスが2ボルトを超えるゲート閾値電圧と、0ボルトのゲートソース間電圧バイアスで1200ボルトを超えるブレークダウン電圧と、4. 5ミリオーム/cm2未満のオン抵抗と、800ボルトのドレイン電圧で2. 5マイクロ秒を超える短絡耐久時間とを備える。
さらに別の実施形態では、デバイスが2.5ボルト以上のゲート閾値電圧、0ボルトのゲートソース間電圧で6500ボルトを超える絶縁破壊電圧、50ミリオーム/cm2未満のオン抵抗、及び3600ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える。
さらに別の実施形態では、デバイスが2.5ボルト以上のゲート閾値電圧、0ボルトのゲートソース間電圧で10000ボルトを超える降伏電圧、100ミリオーム/cm2未満のオン抵抗、及び5000ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える。。
さらに別の実施形態では、デバイスが2.5ボルト以上のゲート閾値電圧、0ボルトのゲートソース間電圧で13000ボルトを超える降伏電圧、400ミリオーム/cm2未満のオン抵抗、及び10000ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える。
さらに別の実施形態では、第2の導電型シールド領域がオフ状態およびブロッキング動作の一方の間にドレイン端子に印加される高電位から金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルをシールドする。
さらに別の態様では、以下の方法が本明細書に記載される。本方法は、炭化ケイ素(SiC)金属酸化物半導体電界効果トランジスタ(MOSFET)を形成し、第2の導電型ウェル領域を形成し、第2の導電型ウェル領域内に第1の導電型ソース領域を形成し、第2の導電型シールド領域を形成することを含む。第2導電型シールド領域は、第1導電型ソース領域の外側に位置する。
一実施形態では、第2導電型シールド領域が第2導電型ウェル領域内に配置される。
別の実施形態では、第2の導電型シールド領域が第2の導電型ウェル領域を越えて延在する。
さらに別の実施形態では、SiC MOSFETが1014～1018cm－3の範囲のドーピングと、1マイクロメートル(μm)～300マイクロメートル(μm)の範囲の厚さとを含むSiCエピウェハ上に製造される。
さらに別の実施形態では、第2の導電型ウェル領域を形成することは二酸化ケイ素層、窒化ケイ素層、ポリシリコン層、酸窒化ケイ素層の、50ナノメートル～5マイクロメートルの範囲の総厚を有する金属層のうちの少なくとも1つを含むハードマスクを堆積(デポジット)させることと、ハードマスクをパターニングすることと、ハードマスクをエッチングすることと、第2の導電型イオンを使用してイオン注入およびエピタキシャル成長のうち
の1つを実行することとを含む。イオン注入を実行するステップは、10keV～1000keVの範囲のエネルギーで、かつ1012cm-2～1015cm-2の範囲の注入ドーズ量で、第2の導電型イオンを注入することを含む。第2の導電型イオンは、アルミニウムおよびホウ素のうちの1つを含む。
の1つを実行することとを含む。イオン注入を実行するステップは、10keV～1000keVの範囲のエネルギーで、かつ1012cm-2～1015cm-2の範囲の注入ドーズ量で、第2の導電型イオンを注入することを含む。第2の導電型イオンは、アルミニウムおよびホウ素のうちの1つを含む。
一実施形態では、第2の導電型シールド領域を形成することは第2の導電型ウェル領域の縁部に対してより近い第2の導電型シールド領域を形成することを含む。
別の実施形態では、第2導電型シールド領域を形成することは第2導電型ウェル領域内に閉じ込められた第2導電型シールド領域を形成することを含む。
さらに別の実施形態では、この方法が金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルを形成することをさらに含む。
さらに別の実施形態では、第2の導電型シールド領域を形成することは金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルと接触する第2の導電型シールド領域を形成することを含む。
さらに別の実施形態では、第2の導電型シールド領域を形成することは金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルと接触する複数(multiple)の第2の導電型シールド領域を形成することを含む。
さらに別の実施形態では、第1の導電型ソース領域を形成することは窒素イオンおよびリンイオンのうちの1つを使用して第1の導電型ソース領域を形成することを含む。
さらに別の実施形態では、この方法がゲート酸化物層を形成することと、ポリシリコンゲート層を形成することと、層間絶縁膜(ILD)層を形成することと、シリサイド領域を形成することと、相互接続(インターコネクト)金属層を形成することとをさらに含む。
さらに別の実施形態では、ゲート酸化物層を形成することは二酸化ケイ素層、窒化ケイ素層、および酸窒化ケイ素層のうちの1つの誘電体層の熱酸化および化学蒸着(CVD)のうちの1つまたは積み重ねられた組み合わせのいずれかを行うことを含む。ゲート酸化物層は、10ナノメートル～100ナノメートルの範囲の厚さで形成される。
さらに別の実施形態では、ポリシリコンゲート層を形成することはプラズマ化学気相成長法(PECVD)および低圧化学気相成長法(LPCVD)のうちの1つを使用して、その場(インサイチュ)ドーピングおよび後続のドライブインドーピングのうちの1つを介してポリシリコン層を堆積することを含む。
さらに別の実施形態では、層間誘電体(ILD)層を形成することは二酸化ケイ素層、窒化ケイ素層、および酸窒化ケイ素層のうちの少なくとも1つ、ならびに二酸化ケイ素層、窒化ケイ素層、および酸窒化ケイ素層の積層組合せのうちの1つを堆積することを含む。ILD層は、50ナノメートルと等しいか又はそれ以上の厚さを有する。
さらに別の実施形態では、シリサイド領域を形成することは露出したSiC表面上にニッケルシリサイド領域を形成することを含む。
さらに別の実施形態では、第2の導電型シールド領域を形成することは第2の導電型ウェル領域の垂直方向の広がりを超えて延在する第2の導電型シールド領域を形成することを含む。
さらに別の態様では、以下の方法が本明細書に記載される。本方法は、炭化ケイ素(SiC)金属酸化物半導体電界効果トランジスタ(MOSFET)を形成することと、第2の導電型ウェル領域を形成することと、第2の導電型ウェル領域内に第1の導電型ソース領域を形成することと、第2の導電型シールド領域を形成することとを含む。第2導電型シールド領域は、第1導電型ソース領域の外側に位置する。MOSFET(metal oxide semiconductor field-effect
transistor)チャネル内の第2導電型ウェル領域におけるドーピング濃度は不均一である。第2導電型シールド領域の少なくとも一部は、第2導電型ウェル領域内に位置する。
transistor)チャネル内の第2導電型ウェル領域におけるドーピング濃度は不均一である。第2導電型シールド領域の少なくとも一部は、第2導電型ウェル領域内に位置する。
一実施形態では、異なる位置における第2導電型シールド領域のドーピング濃度プロファイルは異なる。
別の実施形態では、異なる位置における第2の導電型シールド領域のドーピング濃度プロファイルが異ならない。
さらに別の態様では、半導体コンポーネントが本明細書に記載される。半導体コンポーネントは、電圧ブロッキング層(電圧阻止層)を含む第1の導電型の半導体ボディと、接触面上の第2の導電型のアイランドと、電圧ブロッキング層上の金属層とを備える。金属層および電圧ブロッキング層は、ショットキーコンタクトと、第2の導電型のアイランド間に散在するショットキーコンタクトと接触していない第1の導電型の層を含む。
一実施形態では、第1の導電型層の垂直方向の広がりは第2の導電型のアイランドの底部よりも小さい。
別の実施形態では、第1の導電型層の垂直方向の広がりは第2の導電型のアイランドの底部よりも大きい。
さらに別の実施形態では、第1の導電型層内のドーピング濃度がショットキーコンタクトに垂直な方向に不均一である。
さらに別の実施形態では、第1の導電型層の垂直方向の広がりは第2の導電型のアイランドの底部よりも高いかまたは低い。
さらに別の実施形態では、第1の導電型層が接触面に沿った任意の方向に変化しないドーピング濃度を有する。
さらに別の実施形態では、第1の導電型層がドリフト領域の第2のドーピング濃度よりも高い第1のドーピング濃度を有する。
さらに別の実施形態では、第1の導電型層がドリフト領域の第2のドーピング濃度よりも低い第1のドーピング濃度を有する。
さらに別の実施形態では、ショットキーコンタクトがAl、Ag、Au、Mo、Ni、Ti、W、TixWy、TixNy、またはそれらの組み合わせを含む金属から構成される。
さらに別の態様では、N+領域内に散在するP+アイランドと、ショットキー層と接触するN領域とを含むダイオードである。
一実施形態では、N+領域の垂直方向の広がりはP+アイランドの底部よりも小さい。
別の実施形態では、N+領域の垂直方向の広がりはP+アイランドの底部よりも大きい。
さらに別の実施形態では、N+領域内のドーピング濃度がショットキー層に垂直な方向に不均一である。
さらに別の実施形態では、N+領域の垂直方向の広がりはP+アイランドの底部よりも高いかまたは低い。
さらに別の態様では、P+領域内に散在するN+アイランドと、ショットキー層を有するプレジオンコンタクトとを含むダイオードである。
一実施形態では、P+領域の垂直方向の広がりはN+アイランドの底部よりも小さい。
別の実施形態では、P+領域の垂直方向の広がりはN+アイランドの底部よりも大きい。
さらに別の実施形態では、P+領域内のドーピング濃度がショットキー層に垂直な方向に不均一である。
さらに別の実施形態では、P+領域の垂直方向の広がりはN+アイランドの底部よりも高いかまたは低い。
一態様では、本明細書では金属絶縁体半導体電界効果トランジスタが開示される。金属絶縁体半導体電界効果トランジスタは、SiC基板上にユニットセルを備える。ユニットセルは、第2の伝導型を有するウェル領域内のトレンチと、第1の伝導型のソース領域と、第2の伝導型を有する第1のシンカー領域と、第2の伝導型を有する第2のシンカー領域とを備える。第1のシンカー領域は、ウェル領域の深さと等しいか又はそれ以上の深さを有する。第1のシンカー領域および第2のシンカー領域のそれぞれは、第1の伝導型を有する領域と接触して、p-n接合を形成する。
一実施形態では、第1のシンカー領域が第2のシンカー領域の深さよりも大きい深さを有する。第2のシンカーは、第1のシンカーの幅よりも大きい幅を有する。
別の態様では、金属絶縁体半導体電界効果トランジスタが本明細書に開示される。金属絶縁体半導体電界効果トランジスタは、炭化ケイ素(SiC)基板上にユニットセルを含む。ユニットセルは、第1導電型ソース領域と、第2導電型ウェル領域と、第2導電型シールド領域とを備える。第2導電型シールド領域は、第1導電型ソース領域の外側に位置する。
一実施形態では、第2の導電型シールド領域が第2の導電型ウェル領域の垂直方向の広がりを越えて延在する。
別の実施形態では、デバイスが第2の導電型ウェル領域内にトレンチ領域をさらに備える。トレンチ領域は、第1導電型ソース領域の厚さと等しいか又はそれ以上の深さを有する。
さらに別の実施形態では、デバイスがトレンチ領域の直下に位置する第1の導電型のシンカー領域をさらに備える。
さらに別の態様では、半導体コンポーネントが本明細書に開示される。半導体コンポーネントは、電圧ブロッキング層(電圧阻止層)を含む第1の導電型の半導体ボディと、接触面上の第2の導電型のアイランドと、、電圧ブロッキング層上の金属層とを備える。金属
層および電圧ブロッキング層は、ショットキーコンタクトと、第2の導電型のアイランド間に散在するショットキーコンタクトと接触していない第1の導電型の層とを含む。
層および電圧ブロッキング層は、ショットキーコンタクトと、第2の導電型のアイランド間に散在するショットキーコンタクトと接触していない第1の導電型の層とを含む。
一実施形態では、第1の導電型層の垂直方向の広がりは第2の導電型のアイランドの底部よりも小さい。
別の実施形態では、第1の導電型層内のドーピング濃度がショットキーコンタクトに垂直な方向に不均一である。
さらに別の態様では、炭化ケイ素ダイオードが本明細書に開示される。炭化ケイ素ダイオードは、第1の伝導型の第2の領域内に散在する第1の伝導型アイランドと、金属層と接触する第1の伝導型の第1の領域とを備える。
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図1Aは B.J. Baliga in Advanced High-Voltage Power Device Concepts, Springer Press,2011によって報告された従来技術のSiC DMOSを示す。
図IBは 図1Aの従来技術のSiC DMOSFET構造についてシミュレートされた電場輪郭を示す。
図ICは 図1Aの従来技術のSiC DMOSFET構造の電界分布を示す。
図2Aは N+ソースコンタクトを有するpウェル領域を接地するためのp+プラグ領域を有するSiC DMOSFETの実施形態を示す。
図2Bは 図2AのSiC DMOSFET構造の破壊シミュレーションを示す。
図3は 図2AのP+プラグ領域が深いP型Sinker＃1領域に置き換えられたSiC DMOSFETの実施形態を示す。
図4A～図4Rは 図3のSiC DMOSFET構造体の製造工程を示す断面図である。
図5Aは 深いP型Sinker＃l領域に加えて、N+ソース領域の下にP型Sinker＃2領域が形成されたSiC DMOSFETの実施形態を示す。
図5Bは 図3および図5Aに示される実施形態に従って設計されたSiC DMOSFET構造の破壊シミュレーションを示す。
図6A～図6Jは 図5A のSiC DMOSFET構造体の製造工程を示す断面図である。
図7Aは P型Sinker＃1領域を注入する前にトレンチがN+ソース領域にエッチングされるSiC
DMOSFETの実施形態を示す。
DMOSFETの実施形態を示す。
図7Bは図7AのSiC MOSFET構造の破壊シミュレーションを示す。
図8A～図8BBは 図7AにおけるSiC DMOSFET構造体の製造工程を示す断面図である。
図9は 自己整合MOSチャネル形成のための従来技術のSiC DMOSFETプロセスフローを示す。
図10は 周辺に形成された寄生N+ソース領域を除去するためのSiC DMOSFET構造の実施形態を示す。
図11A ～図11GGは 図10のSiC DMOSFET構造体の製造工程を示す断面図である。
図12は デバイス周辺部におけるN+ソース領域の注入をマスクするために利用される専用プロセスステップを有するSiC DMOSFETの実施形態を示す。
図13(A)～図13(G)は 図12のSiC DMOSFET構造体の製造工程を示す断面図である。
図14は デバイス周辺部におけるN+ソース領域の注入をマスクするための専用プロセスステップを有するSiC DMOSFETの実施形態、ならびにpウェル領域へのオーミック接触を可能にするための活性領域におけるN+ソース領域を示す
図15A～図15FFは 図14のSiC DMOSFET構造体の製造工程を示す断面図である。
図16は ポリシリコン・ゲート・メタライゼーション層が周辺領域においてセグメント化されるSiC DMOSFETの実施形態を示す。
図17A～図17FFは、図16のSiC DMOSFET構造体の製造工程を示す断面図である。
図18は、(1000)上のMOSチャネルの一部と、(11-20)または(11-00)結晶面上の第2の部分とを有するSiC DMOSFETの実施形態を示す。
図19A～図19Uは、図18のSiC DMOSFET構造体の製造工程を示す断面図である。
図20は、(1000)上のMOSチャネルの一部と、(11-20)または(11-00)結晶面上の第2の部分と、より深いpウェルトレンチと、N+ソース領域の下の第2のpウェル領域の形成とを有するSiC DMOSFETの実施形態を示す
図21A～図21Vは、図20のSiC DMOSFET構造体の製造工程を示す断面図である。
図22は従来技術であり、4H-SiCプレーナーMOSFETについての閾値電圧対pベースドーピング濃度のプロットを示す。
図23A～図23Dは、pウェル領域内の電界遮蔽のためのSiC DMOSFET構造の実施形態を示す。
図24A～図24Uは、図23 AのSiC DMOSFET構造体を製造するためのプロセスステップを示す断面図である。
図25A～図25Dは、pウェル構造内に埋め込まれて形成された電界遮蔽のためのSiC DMOSFET構造の実施形態を示す。
図26A～図26Uは、図25AのSiC DMOSFET構造体を製造するためのプロセスステップを示す断面図である。
図27は、従来技術のSiC MPSダイオードの断面概略図である。
図28Aは、埋め込みN+領域を有するMPSダイオード構造の実施形態である。
図28Bは、図28Aに記載された実施形態のI-V特性である。
図28Cは、図28Aのデバイスの断面の比較である。
図29A～図29Lは、図28Aに示すSiC MPSダイオードの製造工程を示す断面図である。
図30は、N+領域の底部がP+領域の底部よりも高いMPSダイオード構造の実施形態である。
図31A～図31Lは、図30に示すSiC MPSダイオードの製造工程を示す断面図である。
図32Aから図32Fは、複数のNサブ領域、Pサブ領域、またはその両方を有するMPSダイオード構造の実施形態である
図33AA～図33ALは、図32Aに示すSiC MPSダイオードの製造工程を示す断面図である。
図33BA～図33BLは、図32Bに示すSiC MPSダイオードの製造工程を示す断面図である。
図33EA～図33ELは、図32Eに示すSiC MPSダイオードの製造工程を示す断面図である。
図33FA～図33FLは、図32Fに示すSiC MPSダイオードの製造工程を示す断面図である。
図34は、N+層の深さと比較して、それらの深さに応じて2つの異なるタイプのP+ウェルを有するMPSダイオード構造の実施形態である。
図35A～図35Pは、図34に示すSiC MPSダイオードの製造工程を示す断面図である。
図36Aは、様々なWl/Dl比を有する本発明のデバイスのブロッキング性能である。
図36Bは、様々な比率のWl/Dlを有する本発明のデバイスのブロッキングI-V曲線である。
図36Cは、様々な比のWl/Dlを有する本発明のデバイスの順方向I-V曲線である。
図36Dは、様々なWl/Dl比を有する本発明のデバイスの差動比オン抵抗の性能である。
図37Aは、一実施形態によるDMOSFETのデバイス構造を示す。
図37Bは、一実施形態による接合電界効果トランジスタ(JFET)のデバイス構造を示す。
図38は、一実施形態による、イオン注入を使用して形成されたn型層の例を示す。
図39A～図39Cは、様々な実施形態による、JFETにおけるP+ゲート層に対するN層垂直方向の広がりを示す。
図40A～図40Cは、様々な実施形態による、DMOSFETにおけるpウェル層に対するN層垂直範
囲を示す。
囲を示す。
図41A～41Eは、図37Bに示されるデバイスのためのプロセスステップを示す垂直JFETの断面概略図である。
図42A～図42Dは、図37Aに示されるデバイスのためのプロセスステップを示すパワーMOSFET構造の断面概略図である。
図43Aおよび図43Bは、本発明の教示を使用して製造された1200 V SiC DMOSFETの出力および降伏I-V特性を示す。
図44Aおよび図44Bは、本発明の教示を使用して製造された1200 V SiC MOSFETの伝達(ID
V/s VGS)特性を示す。
V/s VGS)特性を示す。
図45は、本発明の教示を使用して製造された1200 V SiC MOSFETについて測定された単一パルスアバランシェエネルギーである。
図46は、これらの発明の教示を用いて製造され、単一パルスアバランシェエネルギー試験のために試験されたSiC DMOSFETを示す写真である。
図47Aおよび図47Bは、これらの発明の教示を用いて作製された2つの3.3 kV SiC MOSFETの出力特性である。
図47Cは、これらの発明の教示を用いて製造された2つの3.3 kV SiC MOSFETの伝達特性である。
図47Dは、本発明の教示を用いて製造された2つの3.3 kV SiC MOSFETについて測定された短絡試験である。
図48Aは、第1の導電型の第1のソース領域内に第1の導電型の第2のソース領域を備える、二重注入金属酸化膜半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。
図48Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。
図48Cは集積ショットキーダイオードの1つ以上のユニットセルを含む、トレンチゲートMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各MOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。
図49A～図49Tは、図48Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図50Aは非活性化されたp-n接合を有するSiC DMOSFET(すなわち、第1の導電型の第2のソース領域)に対する、従来のp-n接合を有するSiC DMOSFETの電圧電流特性の一実施形態を示す。
図50Bは、ダイに関するDMOSFETの側面の実施形態を示す斜視図である。
図50Cおよび50Dは、それぞれ、Hブリッジ回路内のMOSFETおよび真性逆並列ダイオード領域を通る電流流路を示す。
図51Aは、第1の導電型の第1のソース領域内に第1の導電型の第2のソース領域を備える、二重注入金属酸化膜半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。
図51Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。
図52A～図52Tは、図51 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図53Aは、第2の導電型ウェルコンタクト領域と直接接触する第1の金属領域を含む、二重注入金属酸化物半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。
図53Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、それぞれの第2の導電型ウェルコンタクト領域と直接接触する第1の金属領域を含む。
図53Cは、DMOSFETに並列に接続された真性p-n接合ダイオード領域対ショットキーダイオード領域を通る第3の象限電流伝導の実施形態を示す。
図53Dは、1つ以上のショットキーダイオード領域をDMOSFETの1つ以上のボディダイオード領域と直列に接続した後の、DMOSFETを通る第3の象限電流伝導の実施形態を示す。
図54A～図54Xは、図53 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図55A、55B、および55Cは、それぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備える二重注入金属酸化膜半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を示す。
図55D、55E、および55Fはダイオード集積DMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、各DMOSFETユニットセルは、3つの異なる位置でそれぞれ蛇行する第2の導電型ウェルコンタクト領域を備える。
図56A～図56Tは、図55 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図57A～図57Tは、図55Bに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図58A～58Tは、図55Cに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図59A、59B、および59Cはそれぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備える、二重注入金属酸化物半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示し、第2の導電型ウェル領域が、第2の導電型ウェル
コンタクト領域を通してのみソース金属と接触することを可能にする。
コンタクト領域を通してのみソース金属と接触することを可能にする。
図59D、59E、および59Fはダイオード集積DMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、各DMOSFETユニットセルは、それぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備え、第2の導電型ウェル領域が第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。
図59Gは集積ショットキーダイオードの1つまたは複数のユニットセルを備える、ダイオード集積トレンチゲートMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を図示し、各MOSFETユニットセルは、第1の位置において第2の導電型ウェルコンタクト領域を備え、第2の導電型ウェル領域が第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。
図60A～図60Tは、図59 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図61A～図61Tは、図59Bに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図62A～62Tは、図59Cに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。
図63はパワーMOSFETの1つ以上のユニットセルの断面構造の実施形態を示し、1つ以上のユニットセルの第1のユニットセルは半導体基板の水平面上の第1の金属酸化物半導体(MOS)界面とトレンチ側壁とを備え、1つ以上のユニットセルの第2のユニットセルはトレンチ側壁上のみに形成された第2の金属酸化物半導体(MOS)界面を備える。
図64A～図64ABは、図63に示すMOSFET構造体の製造工程の一実施形態を示す断面図である。
図65はパワーMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、1つまたは複数のユニットセルの第1のユニットセルは半導体基板の水平面上の第1の金属酸化物半導体(MOS)界面とトレンチ側壁とを備え、1つまたは複数のユニットセルの第2のユニットセルはMOSFETの第1の導電型ドリフト層に隣接して形成された金属領域を備える。
図66A～図66AAは、図65に示したMOSFET構造体の製造工程の一実施形態を示す断面図である。
図67Aは、垂直平面DMOSFETおよび垂直トレンチUMOSFETの形態のパワーMOSFETの2つの実装形態を示す。
図67Bおよび67Cはそれぞれ垂直DMOSFETおよびUMOSFETにおける主要な抵抗を示し、デバイスのジオメトリがDMOSFETに存在するJFET抵抗を効果的に排除することが明らかである。
図67Dはブロッキング状態のUMOSFETにおける電界を示し、トレンチコーナは、著しい電界集中の重要な位置である。
本実施形態の他の特徴は、添付の図面および以下の詳細な説明から明らかになるのであろう。
定義と一般的なテクニック
本明細書で別途定義されない限り、本発明に関連して使用される科学用語および技術用語は、当業者によって一般に理解される意味を有するものとする。さらに、文脈によって別段の要求がない限り、単数形の用語は複数形を含むものとし、複数形の用語は単数形を含むものとする。一般に、本明細書に記載される半導体処理に関連して使用される命名法、およびその技術は当技術分野で周知であり、一般に使用されているものである。
本明細書で別途定義されない限り、本発明に関連して使用される科学用語および技術用語は、当業者によって一般に理解される意味を有するものとする。さらに、文脈によって別段の要求がない限り、単数形の用語は複数形を含むものとし、複数形の用語は単数形を含むものとする。一般に、本明細書に記載される半導体処理に関連して使用される命名法、およびその技術は当技術分野で周知であり、一般に使用されているものである。
本発明の方法および技術は一般に、当技術分野で周知の従来の方法に従って、および別段の指示がない限り本明細書全体にわたって引用および考察される様々な一般的およびより具体的な参考文献に記載されるように、実施される。本明細書に記載される半導体デバイス技術、半導体処理、および他の関連分野に関連して使用される命名法、ならびに半導体デバイス技術、半導体処理、および他の関連分野の手順および技術は当技術分野で周知であり、一般に使用されているものである。
説明を簡単かつ明確にするために、図面は一般的な構成方法を示し、周知の特徴および技術の説明および詳細は、本開示を不必要に不明瞭にすることを避けるために省略され得る。加えて、図面の要素は、必ずしも一定の縮尺で描かれていない。例えば、図中のいくつかの要素の寸法は本開示の実施形態の理解を助けるために、他の要素に対して誇張されている場合がある。異なる図面における同じ参照番号は同じ要素を示す。
本明細書および特許請求の範囲における「第1の」、「第2の」、「第3の」、「第4の」などの用語はもしあれば、類似の要素を区別するために使用され、必ずしも特定の連続的または時系列的順序を説明するために使用されるわけではない。そのように使用される用語は、本明細書に記載される実施形態が例えば、本明細書に図示されるかまたは他の方法で記載されるもの以外の順序で動作することができるような適切な状況下で交換可能であることを理解されたい。さらに、「含む(include)」および「有する(have)」という用語、ならびにそれらの任意の変形は非排他的な包含をカバーすることを意図し、したがって、要素のリストを備えるプロセス、方法、システム、物品、デバイス、または装置は必ずしもそれらの要素に限定されないが、明示的に列挙されないか、またはそのようなプロセス、方法、システム、物品、デバイス、または装置に固有の他の要素を含み得る。
本明細書および特許請求の範囲における「左」、「右」、「前」、「後」、「上」、「下」、「上」、「下」などの用語は、記述目的のために使用され、必ずしも恒久的な相対位置を説明するために使用されるわけではない。そのように使用される用語は本明細書に記載される装置、方法、および/または製造品の実施形態が例えば、本明細書に図示されるかまたは他の方法で説明されるもの以外の他の向きで動作することができるように、適切な状況下で交換可能であることを理解されたい。
本明細書で使用される要素、行為、または命令はそのように明示的に記載されない限り、重要または必須であると解釈されるべきではない。また、本明細書で使用されるとき、冠詞「a」および「an」は項目を含むことが意図され、「1つまたは複数」と互換的に使用され得る。 さらに、本明細書で使用されるとき、用語「セット」は項目(例えば、関連項目、非関連項目、関連項目の組合せ、および非関連項目など)を含むことが意図され、「1つまたは複数」と互換的に使用され得る。 1つの項目のみが意図される場合、用語「1つ」または同様の言語が使用される。また、本明細書で使用するとき、用語「有する(has)」、「有する(have)」、「有する(having)」などは、オープンエンドの用語であることが意図される。さらに、「～に基づく」という語句は特に明記しない限り、「～に少なくとも部分的に基づく」ことを意味するものとする。
以下の用語および語句は別段の指示がない限り、以下の意味を有すると理解されるものとする。
本明細書で使用するとき、用語「ユニットセル」は、半導体内で繰り返される半導体内のパターンの一部を指す。
本明細書で使用するとき、用語「SiC」は化合物半導体であり、化学式SiCを有するケイ素と炭素との混合物である炭化ケイ素を指す。ケイ素は炭素と共有結合している。ここで、4H-SiCでは、Ramsdell分類スキームに4Hが書かれており、数字は層を示し、文字はBravais格子を示す。これは、4HSiC構造において、SiCの4つの六方晶層が存在することを意味する。SiCは例えば、3C-SiC、4H-SiC、6H-SiCなどのポリタイプとして知られる多形結晶構造の一種に存在する。現在、4H-SiCは、パワーデバイス製造に使用されている。[出典:ナノスケールの4HSiC MOSFETの完全な分析可能性ベースのソリューション、M K Yadav, K P
radhan and P K Sahu Published 24 May 2016 ・(c) 2016 Vietnam Academy of Science
& Technology]
radhan and P K Sahu Published 24 May 2016 ・(c) 2016 Vietnam Academy of Science
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本明細書で使用するとき、用語「基板」は、集積回路の構成要素が製造又は取り付けられる支持材料を指す。
本明細書で使用するとき、用語「JFET」は、電子制御スイッチ、増幅器、又は電圧制御抵抗器として使用することができる3端子半導体デバイスである接合ゲート電界効果トランジスタを指す。FET (field-effect transistor)はユニポーラトランジスタであり、電流キャリアがソース端子に注入され、導電率が制御電極から半導体に印加される電界に大きく依存する半導体材料のチャネルを通ってドレイン端子に通過する。FETには、接合型FETと絶縁ゲート型FETの2つの主なタイプがある。接合FETでは、ゲートがpn接合によってチャネルから絶縁される。絶縁ゲート型FETではゲートは絶縁層によってチャネルから絶縁され、その結果、ゲートおよびチャネルはキャパシタ誘電体として絶縁層を有するキャパシタを形成する。
本明細書で使用するとき、用語「MOSFET」は、ソース(S)、ゲート(G)、ドレイン(D)及びボディ(B)端子を有する4端子デバイスである金属酸化物半導体電界効果トランジスタを指す。MOSFETのボディは、しばしばソース端子に接続され、それを電界効果トランジスタのような3端子デバイスにする。
本明細書で使用するとき、用語「DMOSFET」は、ダブルインプランテション(二重注入)金属酸化物半導体電界効果トランジスタを指す。SiC MOSFETの一般的な物理的構造は、4H-SiC(SiC-DMOSFET)におけるプレーナ
二重注入MOSFETである。
二重注入MOSFETである。
本明細書で使用するとき、用語「ドーパント」は拡散、コーティング、又は基板への注入、例えば、その特性の変化によって、外部源から材料に添加される不純物を指す。半導体技術では、半導体に不純物を添加して、その電気的特性を変化させるか、または材料に添加して、所望の電気的特性を有する半導体を製造することができる。N型(負)ドーパント(例えば、IV族半導体のリンなど)は、典型的には周期表のV族に由来する。半導体に添加されると、n型ドーパントは、伝導電子を含む材料を生成する。P型(正)ドーパント(例えば、IV族半導体用のホウ素など)は典型的にはIII族に由来し、伝導正孔(すなわち、電子シェル内の空孔)をもたらす。
本明細書で使用するとき、用語「ドレイン」は、ソース電極からトランジスタチャネルを通過する電荷キャリアを受け取る電界効果トランジスタの電極を指す。
本明細書で使用するとき、用語「ソース」は、電荷キャリアのソースが電界効果トランジスタ内で接続される活性領域/エクトロッドを指す
本明細書で使用するとき、用語「ゲート」は半導体領域の導電特性が一時的に変化し、しばしばオンオフ型スイッチング作用をもたらすように、それに直接関連する半導体領域に効果を及ぼす制御電極又は制御領域を指す。電界効果トランジスタの制御電極または制御領域は、ソース電極とドレイン電極との間、およびそれらの領域に位置する。
本明細書で使用される「不純物」という用語はp型またはn型半導体材料のいずれかを生成するために、またはそわなければその電気的特性が不純物ドーパント原子に依存する材料をもたらすために半導体に添加される、シリコン中のホウ素またはヒ素などの半導体結晶中に存在する異物を指す。
本明細書で使用するとき、用語「PN接合」は、p型半導体とn型半導体との間の遷移の界面及び領域を指す。
本明細書で使用するとき、用語「ポリシリコン」は、多結晶形態のシリコンを指す。
本明細書で使用するとき、用語「P型」は、正孔密度が伝導電子密度を超える外因性半導体を指す。
本明細書で使用するとき、用語「バンドギャップ」は、核に結合した電子のエネルギー準位(価電子)と、電子が自由に移動することを可能にするエネルギー準位(伝導電子)との間の差を指す。バンドギャップは、関与する特定の半導体に依存する。
本明細書で使用するとき、用語「降伏」は逆バイアスされた半導体デバイス(例えば、p型半導体材料とn型半導体材料との間の逆バイアスされた接合)における高い動的電気抵抗から非常に低い動的抵抗への突然の変化を指し、逆の印加電圧のわずかな増加に対して逆電流が急激に増加し、デバイスは、それが負の電気抵抗を有するかのように挙動する。
本明細書で使用するとき、用語「チャネル」は、電界効果トランジスタのソースとドレインとの間に電流を伝導するための経路を指す。
本明細書で使用するとき、用語「チップ」は、1つ又は複数の能動又は受動固体電子デバイスが形成される半導体材料の単結晶基板を指す。チップは、集積回路を含んでもよい。チップは、パッケージ化され、外部コネクタが提供されるまで、通常、使用の準備ができていない。
本明細書で使用するとき、用語「接触」は導電体又は電気部品との間で電流を運ぶために、別の導電体又は電気部品に接触する導電体の点又は部分を指す。
本明細書で使用するとき、用語「ダイ」は、半導体スライスから分離された、1つ又は複数の能動電子部品が形成される、半導体材料の微小片を指す。チップとも呼ばれます。
N+基質。
N+基質。
用語「シンカー」は、本明細書で使用される場合、DMOSFET構造内の重要な位置における深い注入領域を指す。
本明細書で使用するとき、用語「プラグ」は、ウェル及びソースコンタクトを接地する
ために使用される構造を指す。
ために使用される構造を指す。
本明細書で使用するとき、用語「ドリフト層」は、パワーMOSFETにおける高電圧を支持するための低濃度ドープ領域を指す。
本明細書で使用される「ウェル」という用語は、金属酸化物半導体(MOS)トランジスタ内の特定の領域を指す。MOSトランジスタは、常に「ウェル」領域に形成される。PMOS (ポジティブチャネルMOS)トランジスタは、「Nウェル」領域と呼ばれるNドープ領域内に作製される。同様に、NMOSトランジスタ(負チャネルMOS)は、「pウェル」と呼ばれる「P型」領域に形成される。これは、トランジスタ領域とウェル領域との間の逆バイアスのために、下側を通る2つのトランジスタ間のリークが低いことを保証する。
本明細書で使用するとき、用語「ソース相互接続(inter connects)メタライゼーション」は、微細線金属パターンを使用して何千ものMOSFETを相互接続する相互接続メタライゼーションを指す。
本明細書で使用される「自己整合」という用語は、半導体デバイスの製造における処理ステップを指す。集積回路製造の異なるリソグラフィ段階で製造された構造間の正確な位置合わせを達成することがしばしば必要である。リソグラフィアライメント許容範囲に関する厳しい要件は構造が「自己整合」している場合に緩和することができ、これは、一方がリソグラフィで定義された広範囲の位置について、他方に対して特定の位置に強制されることを意味する。
本明細書で使用するとき、用語「デバイス」は物理的に独立した本体内の個々の電気要素の物理的な実現を指し、これは、その記載された機能を破壊することなくさらに分割することができない。
本明細書で使用するとき、用語「表面」は、物体の外側又は外側境界を指す。
本明細書で使用するとき、用語「トレンチ」は基板の表面に溝又は他のくぼみを使用することによる、モノリシック集積回路内の電子構成要素の電気的絶縁を指し、この溝又は他のくぼみは、電気的絶縁(すなわち、誘電体)材料で充填されても充填されなくてもよい。
本明細書で使用するとき、用語「誘電体」は電気の非導電体を指し、さもなければ絶縁体として知られている。
本明細書で使用するとき、用語「移動度」は、印加された電界にさらされたときにキャリアが半導体を通って移動する設備を指す。電子および正孔は、典型的には同じ半導体において異なる移動度を有する。
本明細書で使用するとき、用語「RIE」は、微細加工に使用されるエッチング技術である反応性イオンエッチングを指す。RIEは、ウェットエッチングとは異なる特性を有するドライエッチングの一種である。RLEは、化学反応性プラズマを使用して、ウェハ上に堆積された材料を除去する。プラズマは、電磁場によって低圧(真空)下で生成される。プラズマからの高エネルギーイオンはウエハ表面を攻撃し、それと反応する。
本明細書で使用するとき、用語「ILD」は、高度な集積回路内のいくつかのレベル(多層メタライゼーション)に配置された密に離間した相互接続線を電気的に分離するために使用される、層間誘電体、誘電体材料を指す。
本明細書で使用するとき、用語「CVD」は化学蒸着を指し、典型的には真空下で、高品質で高性能の固体材料を生成するために使用される方法である。このプロセスは、薄膜を製造するために半導体産業でしばしば使用される。典型的なCVDでは、ウェハ(基板)が基板表面上で反応および/または分解して所望の堆積物を生成する1つ以上の揮発性前駆体に曝露される。しばしば、揮発性副生成物も生成され、これは、反応チャンバを通るガス流によって除去される。
本明細書で使用するとき、用語「PECVD」は、基板上にガス状態(蒸気)から固体状態まで薄膜を堆積させるために使用されるプラズマ強化化学蒸着プロセスを指す。化学反応は、反応ガスのプラズマの生成後に生じるプロセスに関与する。
本明細書で使用するとき、用語「LPCVD」は、熱を使用して固体基板上の前駆体ガスの反応を開始する低圧化学蒸着技術を指す。表面でのこの反応は、固相材料を形成するものである。
本明細書で使用するとき、用語「DIBL」はドレイン誘起障壁低下を指し、より高いドレイン電圧でのトランジスタの閾値電圧の低減を最初に指すMOSFETにおけるショートチャネル効果である。長いチャネルを有する古典的なプレーナ電界効果トランジスタではチャネル形成におけるボトルネックがドレイン接点から十分遠くに生じ、それは基板とゲートとの組合せによってドレイン電位から静電的に遮蔽され、したがって、古典的には閾値電圧はドレイン電圧とは無関係であった。短チャネルデバイスでは、これもはや当てはまらない:ドレイン電位がチャネルをゲートすることができ、したがって、高いドレイン電圧はボトルネックを開き、トランジスタを時期尚早にオンにすることができる。
本明細書で使用される「ICP」という用語は、デバイス製造のための特殊半導体市場でしばしば使用される誘導結合プラズマエッチング技術を指す。この技術は、化学反応とイオン誘起エッチングの両方を組み合わせることができる。イオン流束の独立制御は、高いプロセス柔軟性を可能にする。ICPエッチングは、誘導結合プラズマ源の使用に基づく。ICP源はRFアンテナとプラズマとの間の誘導結合により、高密度プラズマを生成する。プラズマ生成領域に位置するアンテナは交流RF磁場を生成し、低圧でガス分子および原子のイオン化に関与する電子にエネルギーを与えるRF電場を誘導する。リアクタ壁の近くに電場が存在しないため、実質的に、壁のイオン衝撃または浸食は存在しない。
本明細書で使用するとき、用語「p-シールド」はMOSFETチャネル領域の近く又は内部に戦略的に配置された注意深く設計されたp型ドープ領域を指し、オフ状態又はブロッキング動作中にドレイン端子に印加される高電位からMOSFETチャネルをシールドすることを目的とする。
「第1導電型領域」および「第2導電型領域」という用語は、本明細書で使用される場合、N型デバイスのためのn型およびp型領域をそれぞれ説明するために使用される。P型デバイスの場合、「第1の導電型領域」および「第2の導電型領域」は、それぞれ、p型およびn型領域を説明するために使用される。
本明細書で使用される「I-V特性曲線」という用語は電気デバイスまたはコンポーネント(構成要素)の電流電圧特性曲線または単にI-V曲線を指し、電気回路内でのその動作を定義するために使用される1組のグラフィカル曲線を指す。
本明細書で使用するとき、用語「MV/cm」は1センチメートル当たりのメガボルトを指し、電界の単位を指す。
本明細書で使用するとき、用語「アバランシェ欠陥」は、絶縁材料及び半導体材料の両方に生じ得る現象を指す。それは、他の点では良好な絶縁体である材料内で非常に大きな電流を可能にすることができる電流増倍の形態である。これは電子なだれの一種である。このアバランシェ過程は、遷移領域のキャリアが電界によって加速されて、結合した電子との衝突を介して可動または自由電子正孔対を生成するのに十分なエネルギーになるときに起こる。降伏が生じる電圧は、降伏電圧と呼ばれる。アバランシェ破壊は、半導体デバイスに構造的損傷を引き起こす可能性がある。
本明細書で使用するとき、用語「アバランシェエネルギー」はアバランシェモードに設定されたとき、又はその降伏電圧を超えたときにMOSFETが耐えることができるエネルギーの量として定義される。
本明細書で使用するとき、用語「上側」は、DMOSFETの外側/上側を指す。垂直SiC DMOSFETの上面は、ソース端子を備えることができる。
本明細書で使用するとき、用語「底面」は、DMOSFETの下面/底面を指す。垂直SiC DMOSFETの底面は、ドレイン端子を備えることができる。
本明細書で使用するとき、用語「前面」は、DMOSFETの前面に見える面を指す。
本明細書で使用するとき、用語「裏面」は、DMOSFETの裏面を指す。垂直SiC DMOSFETの裏面は、ドレイン端子を備えてもよい。
本明細書で使用される「プラス」という用語は、ドーピング濃度が過剰で金属酸化物半導体(MOS)トランジスタ内の特定の領域を指す。
本明細書で使用するとき、用語「活性領域」は、電流伝導が起こるDMOSFETの領域を指す。
本明細書で使用するとき、用語「空乏領域」は、荷電キャリアの流れが所与の時間にわたって減少する領域を指す。
本明細書で使用するとき、用語「熱バジェット」は、所与の高温動作中にウェハに伝達される熱エネルギーの総量を指す。
本明細書で使用するとき、用語「仕事関数」は、所与の金属の表面から電子を無限に除去するのに必要なエネルギーの最小量を指す。
本明細書で定義されるように、2つ以上の要素は、それらが同じ材料片から構成される場合、「一体」である。本明細書で定義されるように、2つ以上の要素は、それぞれが異なる材料片から構成される場合、「非一体」である。
本明細書で使用するとき、用語「トレンチ側壁」は、トレンチ領域の側面を形成する壁を指す。
本明細書で使用するとき、用語「底部」は、トレンチ領域の底部を指す。
本明細書で使用するとき、用語「結晶面」は、高い原子濃度が存在する半導体基板の結晶内部の仮想面を指す。
本明細書で使用するとき、用語「MOSインターフェース」は、2つの領域を電気的に相互接続する領域/経路を指す。
本明細書で使用するとき、用語「水平面」は、半導体基板の上面上のエッチングされていない表面を指す。
本明細書で使用される「RF」という用語は、無線周波数を指す。無線周波数は、交流電流もしくは電圧、または磁気、電気、もしくは電磁場もしくは機械システムの発振速度である。
実施形態はSiC DMOSFETパワーデバイスに関し、pウェル領域は特に、高ドレインバイアスまたはブロッキングモード動作中に、SiCに存在する高電界から敏感なゲート酸化物を効果的に遮蔽する。
一実施形態は、p+プラグを使用して、pウェル領域をN+ソースコンタクトで接地することに関する。
一実施形態はオン抵抗が高くないことを確実にしながら、ゲート酸化物内の電界を抑制するのに十分に狭いpウェル領域間の横方向間隔を作ることに関する。
一実施形態は、DMOSFETのP+プラグ領域をディープP型Sinker＃1領域に置き換えることに関する。
実施形態は、深さがpウェル領域の深さと等しいか又はそれ以上であり得る、MOSFETユニットセルの中心における第1のP型シンカー領域などのMOSFETデバイス構造内の特定の位置における1つまたは複数の深く注入されたシンカー領域の形成に関する。
実施形態はN+ソース領域の下に第2のP型シンカー領域を形成することに関し、その深さはpウェル領域と等しいか又はそれ以上であり得るが、第1のP型シンカー領域の深さと等しいか又はそれ以下であり得る。
実施形態は、ボロンがより深い注入プロファイルをもたらすことができるアルミニウムよりも大きい注入範囲を有するので、深いシンカー領域を形成するために有利に使用され得るボロン注入に関する
実施形態は第1のP型シンカー領域の形成の前に、N+ソース領域内にエッチングされ得る所望の形状を有する第1のトレンチの形成に関し、第1のP型シンカー領域は、第1のP型シンカー領域の深さを増加させる働きをし得る。第1のトレンチの深さは、0.01μmから2μmまでの範囲であり得る。得られる第1のシンカー領域の深さは、pウェル領域の深さよりも0%～100%大きくてもよい。第1のP型シンカー領域の深さは、エピタキシャル層全体と同じ大きさであり得る。
N+ソース領域に第1のトレンチを形成することに関する実施形態は、第1のP型シンカー領域を形成するための高価な超高エネルギー注入ステップの必要性を低減または排除することができる。
第1のトレンチに関する実施形態は第1のP型シンカー領域からN+ソース注入を除去するために有利に使用することができ、これは、N+ソース注入による第1のP型シンカー領域の補償を防止するために望ましいことがある。これは、N+ソース領域がpウェル領域に対し
て自己整合される場合に特に有用である。
て自己整合される場合に特に有用である。
実施形態はボックス形状の注入プロファイルの代わりに第1および第2のP型シンカー領域を形成するために使用され得る、徐々に減少する注入濃度に関し、これは、高ドレインバイアス下で電界を適切に成形するのに有利であり得る。P型シンカー領域におけるドーピングはSiC表面に近い最大値から、P型シンカー領域の他端におけるドリフト層のドーピング濃度に等しいか、またはそれよりわずかに高い値まで、線形に変化させることができる。
第1および第2のシンカー領域の設計の実施形態はpウェル領域の設計を単純化することができ、pウェル領域は金属酸化物半導体(MOS)チャネル形成をサポートするように設計することができ、ゲート酸化物における逆リーク電流および電界などの他の性能メトリックを損なうことなく、低オン抵抗を達成するように有利に設計することができる。
パワーエレクトロニクスにおけるSiCデバイスは、高速スイッチング時間、高いブロッキング電圧能力、および高温で動作する能力を特徴とする。これらの特性は最近の製造プロセスの進歩とともに、SiCが従来のシリコンベース(Si)デバイスの後継としてパワーエレクトロニクスに革命をもたらす可能性を有することを示唆している。SiCは広いバンドギャップ材料(3.3 eV)であり、Si(Siのバンドギャップは1.1 eVであり、Siの絶縁破壊電界は0.3×106 V/cm)と比較して高い絶縁破壊電界(3×106 V/cm～5×106V/cm)を有する。SiCはSiCの1.6(W/cm-K)に対してSiCの3.7(W/cm-K)のより優れた熱伝導体であり、SiCデバイスが極めて高い電力レベルで動作することを可能にし、それでもなお、発生する大量の過剰熱を放散する。SiCのこれらの材料特性は、パワーデバイス上でSiの代わりにSiCを使用することの複数の利点を提供する。同一の構造および寸法を有するSiCおよびSi半導体ダイの比較において、SiCダイは、Siダイよりも低い比ON抵抗および高い耐圧を示す。
本明細書に開示される実施形態はSiC DMOSFETの設計および製造のための新規な技術を提供し、デバイス構造上の電界を整形し、特異点における電界の集中を低減する。本明細書の実施形態はゲート酸化物領域内の電界を3. 5 MV/cm未満に低減し、デバイスの信頼性を向上させる。
Siにおける製造プロセスはドーパントの拡散のような技術を使用するが、これらの従来の製造プロセスはSiCにおける拡散係数が1800℃未満の温度では無視できるため、SiCデバイスを製造するためには不可能である。SiCデバイスはソースおよびpウェル領域の両方のイオン注入によって製造されるが、SiCではイオン注入および特に深いイオン注入が困難である。本明細書の実施形態では、ソースおよびpウェル領域のイオン注入が新規な技術を用いて深く行われる。
シリコンデバイスと比較して、本明細書の実施形態のSiCデバイスの高い信頼性、高い動作温度、高い効率、高い電圧能力は、電気自動車および再生可能エネルギー産業においてそれらを非常に望ましいものにする。電気自動車のトラクションインバータは高い熱(>150℃)にさらされ、負荷サイクルおよび再生可能エネルギー変換器は極端な環境条件にさらされる。SiCデバイスについて本明細書に記載される実施形態は例えば>98%までの電力変換効率を最大化する一方で、高い信頼性を提供し、したがって、電気車両のオペレータにとって高価で維持および停止時間を最小化することが電気車両にとって理想的な候補となる。
開示される実施形態は、SiC電力DMOSFETデバイスが特に高ドレインバイアス(ブロッキングモード動作)中に、4H-SiCに存在する高電界から感応性ゲート酸化物を効果的に遮蔽することができる方法を変更する。
本明細書の実施形態では、SiC電力DMOSFETデバイスが低いオン抵抗を達成することと、ゲート酸化物に近い構造内の低い電界を暗示するロバストなブロッキング性能を達成することとの間のトレードオフを克服する。
本明細書の実施形態は、垂直MOSFETを備えるSiC電力DMOSFETのユニットセルを含む。SiCパワーDMOSFETデバイスの特定の領域は、注入、N+ソース領域、Nドリフト層、およびN+基板によって形成されるpウェル領域である。本明細書の実施形態では、オン状態の間、電流はドレインから、pウェル層の上部に形成された反転層を通って垂直に流れ、ゲート電圧がN+ソース領域を通ってこのデバイスに印加され、ソースメタライゼーションを通って出るときに、このデバイスに印加される。オフ状態またはブロッキング状態では、本明細書の実施形態では電圧がpウェルおよびNドリフト層接合を横切って支持される。pウェルとNドリフト層との間にはPN接合が形成されている。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。
本明細書の実施形態では、パワーMOSFETがMOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、接合ゲート電界効果トランジスタ(JFET)領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、ゲート酸化物の厚さ、およびソース相互接続メタライゼーションをポリシリコンゲートから絶縁するために使用される層間誘電体(ILD)層を含む、いくつかの物理的寸法を有する。
本明細書の実施形態では、SiよりもSiCを使用する利点が同様のチップサイズについて、SiCがはるかに高い電力密度をサポートすることができるということである。SiCでサポートできる電圧の量はSiの10倍以上であり、SiCチップがMOSFETを通って運ぶことができる電流は、Siの10～50倍である。性能上の利点は、電圧と電流との間のトレードオフに関する。電圧阻止及び電流伝導能力は、SiCの場合、Siと比較して約200倍良好である。
本明細書の実施形態では、SiC DMOSFETユニットセルの中心にあるP+プラグがPS＃1領域によって置き換えられる。実施形態では、PS＃1領域がpウェル領域の下方に延在する。ブロッキング条件の間、破壊が起こり得る電界または主領域は、基本的にPS＃1領域とNdrift層との間にあるSiC DMOSFETのユニットセルの中心にある。SiC構造は、pウェルとNdrift層との間で、特にpウェル領域の曲率で破壊する傾向がある。本明細書の実施形態では、構造がPS＃1領域とNdrift層との間で破壊される。ここで、絶縁破壊の位置は、ユニットセルの中心に向かって移動され、ゲート酸化物領域により近いより低い電界をもたらす。PS＃1領域に起因して、本実施形態ではゲート酸化物領域に近い低減された電界が存在し、これは、よりロバストなデバイスを作るはずである。
本明細書の実施形態は、構造における差異、製造方法における差異、デバイスの機能における差異、およびデバイスが従来技術のSiCデバイスよりも製造する結果における差異を有する。本明細書の実施形態のシミュレーションデータは、構造の性能および結果の違いを示す。PS＃1領域に加えて、本明細書の実施形態のデバイスはまた、N+ソース領域の下方に配置されるPS＃2領域を有する。これは、動作のブロッキングモードの間に、電圧がユニットセルのより大きな領域を横切って落とされ、その結果、さらによりロバストな動作もたらされるように、実施形態における電界プロファイルを改善する。本明細書の実施形態では、PS＃2領域がpウェル領域よりも深くすることができ、PS＃1領域よりも浅くすることができる。SiC DMOSFET構造における全てのp型領域の本明細書の実施形態では、それらのうちの最も深いものはPS＃1領域であり、中間のものはPS＃2領域であり、より浅いものはpウェル領域である。本明細書の実施形態は、これらのPS＃1およびPS＃2構造からのより適切な電界成形を示す。
本明細書の実施形態では、PS＃2領域を含む別の利点がPS＃2が二次pウェル領域として機能することである。pウェル領域の設計は、いくつかの異なる制約を満たす必要がある。pウェル領域の電気的ドーズ量は所望のブレークダウン電圧が実現されるように十分に大きくすることができ、同時に、MOSチャネルが形成されるゲート酸化物領域付近のpウェル領域のドーピングは、合理的に低い閾値電圧が実現されるように十分に低くすることができる。
この実施形態では、pウェル領域が相反する要件を満たすことができる。PS＃2をN+ソース領域の下に配置することによって、それはpウェル領域の設計を緩和し、その目的は現在、単にチャネル定義およびチャネル形成のためである。本明細書の実施形態では、pウェルが降伏電圧をサポートすることを目的として設計される必要はない。本明細書の実施形態はMOSチャネル形成のためにのみ適切にpウェル領域を設計するために、設計者により多くの柔軟性を与える。
本明細書の実施形態では、PS＃1がSiC DMOSFETのユニットセルの中央にあるN+ソース領域にトレンチがエッチングされた後に形成される。このトレンチの利点は、電界位置をゲート酸化物界面からSiC DMOSFETのユニットセルの中央までより遠くに移動させることである。本実施形態では、N+ソース領域にリセストレンチをエッチングすることにより、より深いPS＃1領域が効果的に生成される。電界はゲート酸化物領域からさらに遠くに移動し、これは、よりロバストなブロッキング能力をもたらす。本明細書の実施形態では、トレンチを形成する理由の1つはSiCへのイオン注入、特に深いイオン注入が困難であるためである。深いPS＃1シンカー領域は、ソーストレンチのために作ることができる。本明細書の実施形態では、トレンチをエッチングし、次いでイオン注入を行うことにより、より深いPS＃1領域を作製することが可能になり、これは有効であり、機能性を達成する。
本明細書の実施形態では、トレンチがソーストレンチに起因してより深いPS＃1を形成するのに役立つので、酸化物を還元することによって、より薄い酸化物領域を形成することができる。SiC DMOSFETは誘電場において破壊されるのを防止するために、より厚い酸化物を必要とする。本明細書の実施形態では、P型シンカー領域を導入することによって、より薄い酸化物を使用することができる。
本明細書の実施形態では、SiC DMOSFETデバイスが一連のマスキングステップと、それに続くイオン注入またはエッチングおよび堆積ステップのいずれかを使用して作製される。本明細書の実施形態では、ウエハの特定の部分またはデバイスの特定の部分をマスクし、特定のステップを実施し、次いでそのマスクを除去し、他のステップを行うために使用されるフォトリソグラフィを使用して、一連の構造が作製される、ユニットセルが作製される。ステップ数を最小限に抑えることは、費用対効果を実現するために非常に重要である。すなわち、何らかの方法でステップ数を減らすことができれば、コスト構造は低くなる。また、SiCの製造における特定のステップは高価であり、本明細書の実施形態は、これらの高価なステップの数を最小限に抑える。例えば、イオン注入はSiCにおける比較的高価なステップである。 p-ウェル、P-プラグ、およびN+ソース領域はイオン注入を使用して作製される。イオン注入は高価なステップであり、特に、より深いイオン注入は、さらに高価である。したがって、深いイオン注入を最小限に抑えることが重要である。さらに、P型注入は室温で行うことができるN型注入とは対照的に、P型注入をより高い温度(400～1000℃)で行う必要があるため、N型注入を行うよりも5～10倍高価である。したがって、P型インプラントの最小化も重要である。
本明細書の実施形態ではウェハが最初に一連のイオン注入ステップを経て、これは典型的にはプロセスのフロントエンドと呼ばれ、次いで、高温アニーリングがあり、これは注
入損傷をアニールして注入を電気的に活性化するために使用される。プロセスの後端は、典型的にはゲート酸化物、ILD、および他の金属化ステップを形成することからなる。
入損傷をアニールして注入を電気的に活性化するために使用される。プロセスの後端は、典型的にはゲート酸化物、ILD、および他の金属化ステップを形成することからなる。
SiC DMOSFET構造を作製するための本明細書の実施形態では、フォトリソグラフィを使用してウェハの特定の部分をマスクしてpウェル領域を作成し、その後、N+ソース領域を実現するために次のマスキングステップを使用することができ、その後、p+プラグ領域を実現するために別のマスキングステップを使用することができる。ウエハは、注入された領域を活性化するためにアニールされる必要がある。この後、ゲート酸化物またはゲート誘電体は、熱酸化物によって、または堆積された酸化物を使用して成長させることができる。ゲートメタライゼーションは、ポリシリコンまたは他の耐熱金属を使用して形成することができる。次いで、ゲートメタライゼーションは、N+ソース領域にアクセスするために選択的にパターニングされエッチングされ、その後、ILDが堆積され、次いで、N+ソース領域のためのこれらのオーミックコンタクトを生成するためのウィンドウを実現するためにパターニングされる。オーミックコンタクトは、ドレイン領域のための、ドレインであるウェハの裏面上で実現することができる。プロセスの最後に、ソース相互接続メタライゼーションを使用して、様々なユニットセルを接続する。
SiC MOSFETは、典型的にはいくつかのマスキングステップで製造される。これらのマスキングステップのいくつかは注入領域を形成するためのものであり得るが、他のマスキングステップはゲート酸化物、ILDなどの構造を形成するためのものである。本明細書の実施形態は、全て、実施形態におけるPS＃1、PS＃2、ソーストレンチ形成、または他の構造のような任意の追加の特徴に対するマスキングステップを増加させることなく、11のマスキングステップで行われる。
SiCでは、拡散がうまく働かないため、イオン注入はドーパントを導入する方法である。そのため、PS＃1領域をpウェル領域よりも深くするためには、より高い注入エネルギーが必要となる。本明細書の実施形態では典型的にはアルミニウムまたはホウ素のいずれかが、SiC中のP型領域を実現するために使用される。したがって、PS＃1領域および深いPS＃1領域を実現するために、本明細書の実施形態ではアルミニウム注入の代わりにホウ素注入が使用されるが、これは所与のエネルギーについて、ホウ素注入がアルミニウム注入と比較してより深い領域をもたらし得るからである。深いPS＃1領域を実現する別の方法ははるかに高いエネルギーを使用し、依然としてP型ドープとしてアルミニウムを使用することである。
本明細書の一実施形態では、pウェル領域が形成され、その後、N+ソース領域が形成される。N+ソース領域を形成しながら、イオン注入を行い、PS＃2領域を実現する。N+ソース領域およびPS＃2領域を形成するために、同じマスキングステップが使用される。本明細書の実施形態では、これはN+ソース領域の正確に下にPS＃2領域を実現することを可能にする。
本明細書の実施形態では、N+ソース注入が2つの領域が異なるマスキングステップで実現される場合に起こり得る不整合を低減または排除するために、pウェル注入に対して自己整合される。
本明細書の実施形態ではサブ0. 5ミクロンチャネル長またはサブ1ミクロンチャネル長を実現するために、第1のpウェル領域は従来の注入マスキングステップを使用して形成される。十分な厚さの誘電体層が堆積され、次いで、フォトリソグラフィを使用して、この層を選択的にパターン形成し、次いで、イオン注入を実行して、pウェル領域を実現する。いったんこれが行われると、第2の誘電体層が、このパターン化された第1の誘電体層の上に堆積され、次いで、ブランケットエッチングにかけられる。これは、N+ソース注入を
受ける領域を規定する誘電体スペーサ領域をもたらす。したがって、第2の誘電体層の適切な厚さを選択することによって、MOSチャネル長を画定することができる。
受ける領域を規定する誘電体スペーサ領域をもたらす。したがって、第2の誘電体層の適切な厚さを選択することによって、MOSチャネル長を画定することができる。
本明細書の実施形態では、0. 5ミクロン幅のチャネルを実現するために、最初に、従来のフォトリソグラフィ技術を使用してpウェル領域を作成し、例えば、二酸化ケイ素層を堆積し、パターン形成し、次いで、0. 5ミクロンに等しい厚さの第2の二酸化ケイ素層を堆積し得る。この層を下方にエッチングすると、0.5ミクロンのスペーサが実現される。N+ソース注入を行う場合、MOSチャネル長は事実上0.5ミクロンである。
この実施形態ではチャネル長がリソグラフィ技術の制限によってではなく、誘電体層、例えば二酸化ケイ素を堆積させる能力によって形成され、この場合、誘電体層ははるかに良好な制御を有する。リソグラフィが可能にする解像度よりもはるかに優れた解像度で誘電体層または二酸化ケイ素層を堆積することができる。
サブトラクティブ法と呼ばれる1つの方法では、このプロセスが最初にN+ソースを製作し、次いで誘電体層を堆積し、次いで、ポリシリコンバリエーションを通してP+層を形成する。本明細書の実施形態は最初にpウェルを行い、次いで、チャネル長を画定する制御された厚さの誘電体を堆積し、次いで、N+ソースを配置する、付加方法を行う。したがって、N+およびp-ウェルの順序は、従来技術のSiC DMOSFETがどのように形成されるかと比較すると、本明細書の実施形態では逆である。
本明細書の実施形態は、ゲート領域にN+ソース領域を注入することを回避する。SiC MOSFET構造では寄生NPNトランジスタが存在し、これは通常の動作中ではなく、非常に高速でこのデバイスをオフからオンまたはオンからオフに切り替えるときにトリガされ得る。
本明細書の実施形態では、N+ソース領域へのトレンチがPS＃1領域の注入の前に形成され、より深いPS＃1領域をもたらす。しかし、これを行う別の利点は、N+ソース領域が注入されることを望まないデバイスの部分からN+ソース領域を除去することもできることである。したがって、これは、N+ソース領域にエッチングされたトレンチを有することの第2の利点である。SiCドライエッチングを実施し、次いでPS＃1領域を注入するために、同じマスキングステップが使用される。これは、ただ1つのマスキングステップによって達成される。一実施形態では、PS＃2領域が同じマスキングステップでN+ソース領域とともに形成される。SiCトレンチおよびPS＃1領域は、同じマスキングステップを用いて再度形成される。この実施形態では、4つの特徴が2つのマスキングステップを使用して作られる。
本明細書の実施形態では、深いイオン注入を用いる必要がないので、PS＃1シンカーのコストが低減される。高線量の深いイオン注入は高価である。また、周辺部では、深いP+を有することも、形成可能な破壊領域を防ぐために有益である。本明細書の実施形態では、PS＃1およびトレンチを生成するために単一のステップを使用するため、周辺部での破壊領域を回避する。自己整合的にMOSチャネルを形成する場合、N+ソース領域は、デバイスの周辺まで延在するpウェル領域を有するあらゆる場所に形成される。本明細書の実施形態では、トレンチおよびPS＃1の形成による周辺部での破壊を回避する。
図2Aに示す実施形態は、SiC DMOSFETの断面構造のユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域203である。N+ソース領域204、Nドリフト層202、およびN+基板201が存在する。ゲート電圧がポリシリコンゲート206に印加されるオン状態では、電流がドレイン201から、pウェル層203の上部に形成された反転層を通り、N+ソース領域204を通り、ソースメタライゼーション208を通って出るように垂直に流れる。
オフ状態またはブロッキング状態において、電圧は、pウェル203、Nドリフト層202接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物205の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション208をポリシリコンゲート206から絶縁するために使用されるILD層207である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層209がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。典型的には、p+プラグ注入の深さは図2Aに示されるように、pウェル領域よりも浅く作られる。DMOSFETデバイス構造は特に高ドレインバイアス(ブロッキングモード)動作中に、ゲート酸化物層205内に高電界をもたらす、pウェル領域203の角部における高電界集中をもたらすことができる。4H‐SiC(～3MV/cm)における破壊のための高い臨界電場は、ゲート酸化物中に非常に高い(>5 MV/cm)電場をもたらす。FowlerNordheimトンネル電流がゲート酸化物中のそのような高電界で観察され、これはゲート酸化物中に捕捉された電荷をもたらし得、これはデバイスの信頼性を低下させる。本明細書の実施形態では、pウェル領域(JFET領域)間の横方向間隔がMOSFETのオン抵抗が十分に低いことを確実にしながら、ゲート酸化物内の電界を抑制するのに十分に狭くされる。
オフ状態またはブロッキング状態において、電圧は、pウェル203、Nドリフト層202接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物205の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション208をポリシリコンゲート206から絶縁するために使用されるILD層207である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層209がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。典型的には、p+プラグ注入の深さは図2Aに示されるように、pウェル領域よりも浅く作られる。DMOSFETデバイス構造は特に高ドレインバイアス(ブロッキングモード)動作中に、ゲート酸化物層205内に高電界をもたらす、pウェル領域203の角部における高電界集中をもたらすことができる。4H‐SiC(～3MV/cm)における破壊のための高い臨界電場は、ゲート酸化物中に非常に高い(>5 MV/cm)電場をもたらす。FowlerNordheimトンネル電流がゲート酸化物中のそのような高電界で観察され、これはゲート酸化物中に捕捉された電荷をもたらし得、これはデバイスの信頼性を低下させる。本明細書の実施形態では、pウェル領域(JFET領域)間の横方向間隔がMOSFETのオン抵抗が十分に低いことを確実にしながら、ゲート酸化物内の電界を抑制するのに十分に狭くされる。
図2Bは、図2Aに示されるSiC MOSFETの破壊シミュレーションである。シミュレーションはpウェル領域の角に位置するピーク電界を示し、これはゲート酸化物層中に特定の高電界をもたらす。電界は、それが最大曲率の領域であるため、pウェル領域の角部に強く集中する(本実施形態は制限を有する)。
図3に示す実施形態は、SiC DMOSFETの断面ユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域303である。N+ソース領域304、Nドリフト層302、およびN+基板301が存在する。ゲート電圧がポリシリコンゲート306に印加されるオン状態では、電流がドレイン301から、pウェル層303の上部に形成された反転層を通り、N+ソース領域304を通り、ソースメタライゼーション308を通って出るように垂直に流れる。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物305の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション308をポリシリコンゲート306から絶縁するために使用されるILD層307である。ここで、図2AからのSiC DMOSFETのP+プラグ領域209は、深いP型シンカー＃1(PS＃1)領域309に置き換えられる。PS＃1領域の深さは、pウェル領域の深さよりも大きい。オフ状態またはブロッキング状態の間、図2Aに示される構造は、特にpウェル領域の曲率において、pウェル203とNドリフト層202との間で破壊される。しかし、PS＃1領域309が図3に導入されている状態では、破壊が起こるのであろう電界または主領域がここでは基本的にPS＃1領域309とNドリフト層302との間にある図面の真ん中にある。より深いPS＃1領域の存在は、pウェル領域303の角からPS＃1領域309にピーク電界位置を移動させる。高ドレインバイアス動作中の4H-SiCにおけるピーク電界の位置は、ゲート酸化物305からより遠くに移動されている。ゲート酸化物305内の電界は、図2Aのデバイスの電界よりも低い。
図4A～図4Rは、図3に示す構造体を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板401上にあり、図4Aに示されるエピ層402のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。ブランケットハードマスク403(二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッ
ケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲)が図4Bに堆積され、次いで、図4Cに示されるように、フォトリソグラフィを使用してパターニングされ、その後、ドライエッチング(例えば、反応性イオンエッチングを使用する)が続く。図4Dにおいて、P型注入404(10keV～800keVの範囲のエネルギーで、1012cm-2～1015cm-2の範囲の注入ドーズで、ホウ素またはアルミニウムを含む)が、図4Eにおいてpウェル405。マスク403が除去され、別のハードマスク層406が堆積され(CVD堆積された二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層を含み、厚さは50nm～5μmの範囲)、図4Fでパターン化されてN+ソース領域を画定する。ソース(SRC)注入のために、ユニットセルの中心がマスクされることに注目されたい。図4Gに示すように、SRC(n+ソース領域)407は、n型(n+)不純物408(窒素またはリンを含む)を、10keV～500keVの範囲のエネルギーで、1013cm-2～1016cm-2の範囲の注入量で注入することによって形成される。ハードマスク406を除去した後、別のハードマスク層409が堆積され、図4Hにパターン化される。PS＃1領域411は、図4Hのp型不純物410の注入により形成される。深いPS＃1領域は、4H-SiCにおいて一般に使用されるp型ドーパントであるアルミニウムまたはホウ素のイオン注入を使用して形成することができる。ホウ素はアルミニウムと比較して著しく高い注入範囲を有するので、この深いP型シンカー領域を形成するために有利に使用することができ、ホウ素を使用する深い注入は、より低いイオン注入エネルギーで形成することができる。一例では、PS＃1領域がpウェル領域と比較して20～50%高い深さを有するホウ素注入で形成することができる。ホウ素注入は、1012cm-2～1015cm-2の範囲の注入量で、10keV～800keVの範囲のエネルギーを含んでもよい。本発明の関連する実施形態では、PS＃1領域のドーピングプロファイルがSiC表面にピーク値を有するドーピング濃度を徐々に減少させて形成することができる。PS＃1領域のためのこの傾斜ドーピングプロファイルは3次元ランドスケープにおける鋭い角の形成を防止することができ、高ドレインバイアス動作中のピーク電界をより大きな面積にわたって広げるのに有益であり、その結果、より高い降伏電圧もたらされる。一例ではPS＃1領域がSiC表面に近い1019cm-3～I020cm-3の範囲のピークドーピングで形成することができ、これは炭化ケイ素中への深さの関数として、バックグラウンドN-ドリフト層ドーピング(1014～1016cm-3の範囲)まで直線的に減少する。PS＃1領域の線形傾斜ドーピングプロファイルは、ドレイン電位の十分な部分がPS＃1領域内に支持され、Nドリフト領域だけではない。この結果、擬似電荷平衡構造が生じ、これは、より大きなSiC領域にわたって絶縁破壊を促進し、その結果、絶縁破壊時の臨界電界が低くなり、その結果、ゲート絶縁体内の電界が低くなる。これに続いて、図41において、ハードマスク409を除去する(当業者によって一般に実施されているドライエッチング技術またはウェットエッチング技術のいずれかを使用して)。次に、図4Jにおいて、ゲート酸化物である酸化物層412を熱成長させるか、または化学蒸着(CVD)を用いて堆積させる。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ増強CVD(PECVD)または低圧CVD(LPCVD)をゲート酸化物堆積に使用することができる。次に、図4Kにおいて、ポリシリコンゲート層が上部413上に堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。In-situドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。図4Lに示されるように、ハードマスク414が上部に堆積され、パターニングされる。ポリシリコンゲート層413は、図4Mのパターニングされたマスク層414を用いてエッチングされる。次に、マスク層414を図4Nの上部から除去する。層間絶縁膜(ILD)層415(50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含む)がウェハ上に堆積され、ハードマスク416が堆積され、上にパターニングされてILD開口部を画定し、ILD層は図40に示されるように、ハードマスク416を使用してパターニングされる。さらに、ゲート酸化物は、図4Pの同じマスク416を使用してエッチングされる。次に、マスク416を除去し、図4Qにおいて、露出したSiC表
面上にニッケルシリサイド領域417を形成する。相互接続金属層418(AlまたはAgまたはAuのいずれか)は、図4Rのチップの上部および下部に堆積され、パターン化される。
ケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲)が図4Bに堆積され、次いで、図4Cに示されるように、フォトリソグラフィを使用してパターニングされ、その後、ドライエッチング(例えば、反応性イオンエッチングを使用する)が続く。図4Dにおいて、P型注入404(10keV～800keVの範囲のエネルギーで、1012cm-2～1015cm-2の範囲の注入ドーズで、ホウ素またはアルミニウムを含む)が、図4Eにおいてpウェル405。マスク403が除去され、別のハードマスク層406が堆積され(CVD堆積された二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層を含み、厚さは50nm～5μmの範囲)、図4Fでパターン化されてN+ソース領域を画定する。ソース(SRC)注入のために、ユニットセルの中心がマスクされることに注目されたい。図4Gに示すように、SRC(n+ソース領域)407は、n型(n+)不純物408(窒素またはリンを含む)を、10keV～500keVの範囲のエネルギーで、1013cm-2～1016cm-2の範囲の注入量で注入することによって形成される。ハードマスク406を除去した後、別のハードマスク層409が堆積され、図4Hにパターン化される。PS＃1領域411は、図4Hのp型不純物410の注入により形成される。深いPS＃1領域は、4H-SiCにおいて一般に使用されるp型ドーパントであるアルミニウムまたはホウ素のイオン注入を使用して形成することができる。ホウ素はアルミニウムと比較して著しく高い注入範囲を有するので、この深いP型シンカー領域を形成するために有利に使用することができ、ホウ素を使用する深い注入は、より低いイオン注入エネルギーで形成することができる。一例では、PS＃1領域がpウェル領域と比較して20～50%高い深さを有するホウ素注入で形成することができる。ホウ素注入は、1012cm-2～1015cm-2の範囲の注入量で、10keV～800keVの範囲のエネルギーを含んでもよい。本発明の関連する実施形態では、PS＃1領域のドーピングプロファイルがSiC表面にピーク値を有するドーピング濃度を徐々に減少させて形成することができる。PS＃1領域のためのこの傾斜ドーピングプロファイルは3次元ランドスケープにおける鋭い角の形成を防止することができ、高ドレインバイアス動作中のピーク電界をより大きな面積にわたって広げるのに有益であり、その結果、より高い降伏電圧もたらされる。一例ではPS＃1領域がSiC表面に近い1019cm-3～I020cm-3の範囲のピークドーピングで形成することができ、これは炭化ケイ素中への深さの関数として、バックグラウンドN-ドリフト層ドーピング(1014～1016cm-3の範囲)まで直線的に減少する。PS＃1領域の線形傾斜ドーピングプロファイルは、ドレイン電位の十分な部分がPS＃1領域内に支持され、Nドリフト領域だけではない。この結果、擬似電荷平衡構造が生じ、これは、より大きなSiC領域にわたって絶縁破壊を促進し、その結果、絶縁破壊時の臨界電界が低くなり、その結果、ゲート絶縁体内の電界が低くなる。これに続いて、図41において、ハードマスク409を除去する(当業者によって一般に実施されているドライエッチング技術またはウェットエッチング技術のいずれかを使用して)。次に、図4Jにおいて、ゲート酸化物である酸化物層412を熱成長させるか、または化学蒸着(CVD)を用いて堆積させる。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ増強CVD(PECVD)または低圧CVD(LPCVD)をゲート酸化物堆積に使用することができる。次に、図4Kにおいて、ポリシリコンゲート層が上部413上に堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。In-situドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。図4Lに示されるように、ハードマスク414が上部に堆積され、パターニングされる。ポリシリコンゲート層413は、図4Mのパターニングされたマスク層414を用いてエッチングされる。次に、マスク層414を図4Nの上部から除去する。層間絶縁膜(ILD)層415(50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含む)がウェハ上に堆積され、ハードマスク416が堆積され、上にパターニングされてILD開口部を画定し、ILD層は図40に示されるように、ハードマスク416を使用してパターニングされる。さらに、ゲート酸化物は、図4Pの同じマスク416を使用してエッチングされる。次に、マスク416を除去し、図4Qにおいて、露出したSiC表
面上にニッケルシリサイド領域417を形成する。相互接続金属層418(AlまたはAgまたはAuのいずれか)は、図4Rのチップの上部および下部に堆積され、パターン化される。
本発明の著者によって認識される図1Aの従来技術のデバイスにおける主な問題は、pウェル領域が特に高ドレインバイアス(ブロッキングモード動作)中に、4H-SiCに存在する高電界から感応性ゲート酸化物を効果的に遮蔽しないことである。より深いPS＃1領域の存在は、pウェル領域の角からPS＃1領域へピーク電界位置を移動させる。言い換えると、高ドレインバイアス動作中の4H-SiCにおけるピーク電界の位置は、ゲート酸化物からより遠くに移動している。
この実施形態の利点は絶縁破壊位置がpウェル領域のコーナーから、ゲート酸化物界面からより遠く、かつ半導体内により深い、新たに形成されたPS＃1領域のベースに移動されたことである。PS＃1領域を組み込んだデバイス構造のゲート酸化物における電界は、図5BのSILVACO ATLASを用いたデバイスシミュレーションを用いて示される従来技術のデバイスよりも著しく低い。
図5Aに示される実施形態は、垂直電力DMOSFETの断面ユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域503である。N+ソース領域504、Nドリフト層502、およびN+基板501が存在する。ゲート電圧がポリシリコンゲート506に印加されるオン状態では、電流がドレイン501から、pウェル層503の上部に形成された反転層を通り、N+ソース領域504を通り、ソースメタライゼーション508を通って出るように垂直に流れる。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物505の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション508をポリシリコンゲート506から絶縁するために使用されるILD層507である。ここで、N+ソース領域504の下方の第2のP型シンカー＃2(PS＃2)領域510は、図3に示す実施形態で既に説明したPS＃1領域509に加えて形成される。PS＃2領域は、pウェル領域503よりも深く、PS＃1領域509よりも浅く形成されている。例えば、PS＃2領域510はpウェル領域503よりも20%深くすることができ、PS＃1領域509は、PS＃2領域510よりも20%深くすることができる。
PS＃2領域の存在は、PS＃1領域とPS＃2領域との間の高ドレインバイアス動作下でピーク電界の共有をもたらす。PS＃2領域の存在は、高ドレインバイアス条件下でのデバイス構造におけるピーク電界の極大を緩和する。図1Aに示す従来技術のSiC MOSFETでは、pウェル領域の設計が矛盾する要件を満たす必要がある。N+ソース領域の下方のpウェル領域における電気的ドーズ量は、オフ状態(高ドレインバイアス)動作の下でのリーチスルーブレークダウンを防止するのに十分に高くなければならない。しかし、同時に、pウェル領域の表面ドーピングは、適度に低いゲート閾値電圧およびデバイスオン抵抗を維持するのに十分に低くなければならない。この文脈において、本実施形態で導入されるPS＃2領域は二次pウェル領域と考えることができ、リーチスルーブレークダウンを防止し、高ドレインバイアス動作下で電界プロファイルを適切に形成することを主目的として設計することができる。PS＃2領域の存在は一次pウェル領域の設計における制約を解放し、これは、ゲート閾値電圧およびオン抵抗などのオン状態関連デバイスメトリックに使用することができる。PS＃2領域の導入により、pウェル領域は耐圧をサポートする目的で設計される必要がないので、MOSチャネル形成だけに適したpウェル領域を設計するために、設計者により多くの柔軟性を与える。
図3および図5Aに記載された2つの実施形態に従って設計されたSiC DMOSFETの破壊シミュレーション図5Bは、ピーク電界位置がpウェル領域の角からユニットセルの中心に移動
され、ゲート酸化物層においてより低い電界をもたらすことを示す。
され、ゲート酸化物層においてより低い電界をもたらすことを示す。
図6A～図6Jは、図5aに示される構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板601上にあり、図6Aに示されるエピ層602のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。ブランケットハードマスク603(二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲)が図6Bに堆積され、次いで、図6Cに示されるように、フォトリソグラフィを使用してパターニングされ、その後、ドライエッチング(例えば、反応性イオンエッチングを使用する)が続く。図6Dでは、P型注入604(10keV～800keVの範囲のエネルギーで、1012cm-2～1015cm-2の範囲の注入線量でホウ素またはアルミニウムを含む)を行って、図6Eのpウェル605を形成する。マスク603が除去され、別のハードマスク層606が堆積され(CVD堆積された二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層を含み、厚さは50nm～5μmの範囲)、図6Fにおいてパターン形成されて、N+ソース領域を画定する。ソース(SRC)注入のために、ユニットセルの中心がマスクされることに注目されたい。図6Gに示すように、SRC(n+ソース領域)607は、n型(n+)不純物608(窒素またはリンを含む)を、10keV～500keVの範囲のエネルギーで、1013cm-2～1016cm-2の範囲の注入ドーズ量で注入することによって形成される。PS＃2領域609は図6(h)に示すように、P型不純物610を注入することにより形成される。深いPS＃2領域は、4H-SiCにおいて一般に使用されるp型ドーパントであるアルミニウムまたはホウ素のイオン注入を使用して形成することができる。ホウ素はアルミニウムと比較して著しく高い注入範囲を有するので、この深いP型シンカー領域を形成するために有利に使用することができ、ホウ素を使用する深い注入は、より低いイオン注入エネルギーで形成することができる。アルミニウムを使用する場合、PS＃2領域は、100keV～1MeVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。ホウ素を使用する場合、PS＃2領域は、50keV～800keVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。N+ソース領域を形成するために利用されるのと同じハードマスク606が、イオン注入されたPS＃2領域を画定するために利用される。この場合、PS＃2領域は、N+ソース領域の下に自己整合される。図61において、ハードマスク606が除去され、別のハードマスク層612が堆積され、パターニングされる。PS＃1領域611は、アルミニウムまたはホウ素を含み得るP型不純物613の注入によって形成される。ホウ素はアルミニウムと比較して著しく高い注入範囲を有するので、PS＃1領域を形成するために有利に使用することができ、ホウ素を使用する深い注入は、より低いイオン注入エネルギーで形成することができる。アルミニウムを使用する場合、PS＃1領域は、100keV～1MeVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。ホウ素を使用する場合、PS＃1領域は、50keV～800keVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。PS＃2領域はpウェル領域よりも深く形成することができるが、PS＃1領域よりも深く形成することができる。本実施形態の第2の例として、PS＃2領域をpウェル領域よりも20%深くし、PS＃1領域をPS＃2領域よりも20%深くすることができる。本発明の関連する実施形態では、PS＃1およびPS＃2領域のドーピングプロファイルがSiC表面でピーク値を有するドーピング濃度を徐々に減少させて形成することができる。PS＃1およびPS＃2領域のためのこの傾斜ドーピングプロファイルは3次元ランドスケープにおける鋭い角の形成を防止することができ、高ドレインバイアス動作中のピーク電界を、より大きな面積にわたって広げるのに有益であり、その結果、より高い降伏電圧もたらされる。例として、PS＃1およびPS＃2領域はそれぞれ、SiC表面に近い、およびN+ソース領域に近い、1019cm-3～1020cm-3の範囲のピークドーピングで形成することができる。PS＃1およびPS＃2領域におけるドーピング濃度は、炭化ケイ素中への深さの関数として、バックグラウンドN-ドリフト層ドーピング(1014～1016cm-3の範囲内)まで直線的に減少し得る。PS＃1/PS＃2領域の線形傾斜ドーピングプロファイルは、Nドリフト領域だけでなく、PS＃1/PS＃2領域内に支持されるドレイン電位の十分な部分をもたらす。この結果、擬似電荷平衡構造が生じ、これは
、より大きなSiC領域にわたって絶縁破壊を促進し、その結果、絶縁破壊時の臨界電界が低くなり、その結果、ゲート絶縁体内の電界が低くなる。PS＃1領域の形成に続いて、図6Jのハードマスク612(ドライエッチングまたはウェットエッチング)を除去する。図5Aに示される構造を作成するためのプロセスにおける残りのステップは、図4J～図4Rに示されるのと全く同じステップに従う。
、より大きなSiC領域にわたって絶縁破壊を促進し、その結果、絶縁破壊時の臨界電界が低くなり、その結果、ゲート絶縁体内の電界が低くなる。PS＃1領域の形成に続いて、図6Jのハードマスク612(ドライエッチングまたはウェットエッチング)を除去する。図5Aに示される構造を作成するためのプロセスにおける残りのステップは、図4J～図4Rに示されるのと全く同じステップに従う。
特定の深さを有するPS＃1およびPS＃2領域のこの「階段」配置は、高ドレインバイアス動作下でゲート酸化物内のさらに低い電界をもたらすことができる。PS＃2領域のさらに別の利点はpウェル領域をより浅く、より低い注入ドーズ量で作ることができることであり、これは、デバイスのオン抵抗を低減し、同時にゲート閾値電圧を増加させることができ、両方とも、用途の観点から望ましい。したがって、オフ状態性能とオン状態性能との間のより良いトレードオフが、本発明の教示によって可能になる。
図7Aに示される実施形態は、SiC DMOSFETの断面ユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域703である。N+ソース領域704、Nドリフト層702、およびN+基板701が存在する。ゲート電圧がポリシリコンゲート706に印加されるオン状態では、電流がドレイン701から、pウェル層703の上部に形成された反転層を通り、N+ソース領域704を通り、ソースメタライゼーション708を通って出るように垂直に流れる。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物705の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション708をポリシリコンゲート706から絶縁するために使用される層間誘電体(ILD)層707である。ここで、トレンチ711はPS＃1領域709を注入する前に、N+ソース領域704にエッチングされる。ここでは、PS＃1領域709に加えて、N+ソース領域704の下にPS＃2領域710が形成されている。PS＃2領域は、pウェル領域703よりも深く、PS＃1領域709よりも浅く形成されている。デバイスの信頼性を向上させるデバイス動作のロバストなブロッキング能力のために、電界位置をゲート酸化物界面から遠くに移動させることが望ましい。ゲート酸化物705から最も遠いユニットセルの中央に降伏位置を移動させることは一実施形態であり、N+ソース領域704にリセストレンチ711をエッチングすることによって、図3および図5Aに示されたものよりも深いPS＃1領域を効果的に作り出し、電界をゲート酸化物領域からさらに遠ざけることができる。
PS＃1領域は、P型シンカー領域の中で最も深い深さで設計される。SiC技術ではこのような深いP型領域を形成する技術の一つとしてホウ素注入があるが、市販のイオン注入装置の最大範囲を考えると、SiCへのイオン注入は容易なプロセスではなく、深いイオン注入は特に困難であることが明らかになった。ソーストレンチとも呼ばれるN+ソース領域の機能はPS＃1領域をより低いイオン注入エネルギーで実現することができ、注入深さを損なうことなく、この注入ステップのコストおよび時間を低減することである。本明細書の実施形態ではN+ソース領域の注入後であるが、PS＃1領域の注入前に、トレンチをSiCにドライエッチングすることができる。ソーストレンチをSiCにエッチングするために、PS＃1注入に使用されるのと同じハードマスク層を使用することができる。この実施形態では、ハードマスク層が最初にパターニングされ、続いてトレンチがSiCにドライエッチングされ、その直後にPS＃1領域がイオン注入される。ソーストレンチの形成は、当然、PS＃1領域の深さに及ぶ。したがって、PS＃1領域はより低いイオン注入エネルギーで実現することができ、これは、注入深さを損なうことなく、この注入ステップのコスト/時間を低減する。ソーストレンチの形成はまた、N+ソース領域を除去し、Pウェル領域とN+ソースオーミックコンタクトとの直接接続を可能にし、それによって、pウェルを接地し、Pウェル領域をN+ソース領域と短絡させる。
図7Bは図7Aに示された実施形態に従って設計されたSiC MOSFETの絶縁破壊シミュレーションであり、ピーク電界位置が、pウェル領域の角からユニットセルの中心に移動され、ゲート酸化物層においてより低い電界をもたらすことを示す。
図8A～図8BBは、図7Aに示されるSiC DMOSFET構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板801上にあり、図8Aに示されるエピ層802のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。ブランケットハードマスク803(二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲)が図8Bに堆積され、次いで、図8Cに示されるように、フォトリソグラフィを使用してパターニングされ、その後、ドライエッチング(例えば、反応性イオンエッチングを使用する)が続く。図8Dにおいて、P型注入804(10keV～800keVの範囲のエネルギーで、1012cm-2～1015cm-2の範囲の注入ドーズで、ホウ素またはアルミニウムを含む)を実施して、図8Eにおいてpウェル805を形成する。マスク803が除去され、別のハードマスク層806が堆積され(CVD堆積された二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層を含み、厚さは50nm～5μmの範囲)、図8Fでパターン化されて、N+ソース領域を画定する。図8Gに示すように、n+ソース領域807は、n型(n+)不純物808(窒素またはリンを含む)を、10keV～500keVの範囲のエネルギーで、1013cm-2～1016cm-2の範囲の注入量で注入することによって形成される。PS＃2領域809は、図8HのP型不純物810の注入により形成される。深いPS＃2領域は、4H-SiCにおいて一般に使用されるp型ドーパントであるアルミニウムまたはホウ素のイオン注入を使用して形成することができる。ホウ素はアルミニウムと比較して著しく高い注入範囲を有するので、この深いP型シンカー領域を形成するために有利に使用することができ、ホウ素を使用する深い注入は、より低いイオン注入エネルギーで形成することができる。パターン化されたハードマスク806は、図81の上部から除去される。別のハードマスク層811が、図8Jの上部に形成され、図8Kにパターン化される。パターニングされたマスク811は、図8Lの基板にエッチング812して、リセス領域を形成するために使用される。リセス領域813であるソーストレンチは、図8(M)のソース領域を貫通して基板に形成される。図8NのP型インプラント814は、PS＃1領域を作成するために実行される。アルミニウムを使用する場合、PS＃1領域は、100keV～1MeVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。ホウ素を使用する場合、PS＃1領域は、50keV～800keVの範囲の注入エネルギー、および1013cm-2～1016cm-2の範囲の注入ドーズを含むことができる。PS＃1 815は、図80のp型不純物の自己整合注入によって形成される。上記の実施形態でより完全に説明したように、均一な(急激な)ドーピングプロファイルの代わりに、PS＃1/PS＃2領域の線形傾斜ドーピングプロファイルを使用することが好ましく、その結果、ドレイン電位の十分な部分がPS＃1/PS＃2領域内で支持され、Ndrift領域だけではない。この結果、擬似電荷平衡構造が生じ、これは、より大きなSiC領域にわたって絶縁破壊を促進し、その結果、絶縁破壊時の臨界電界が低くなり、その結果、ゲート絶縁体内の電界が低くなる。
PS＃1領域はホウ素注入を用いてP型シンカー領域の中で最も深く設計され、トレンチの形成はPS＃1領域の深さを自然に拡張する。ソーストレンチ811をエッチングするために使用されるのと同じハードマスクが、PS＃1領域を画定するために使用される。本発明の分野の者には明らかなように、SiCトレンチは、反応性イオンエッチング、誘導結合プラズマ(ICP)-RIEなどを含むドライエッチング技術を用いて形成することができる。図7Aではこのトレンチ領域について90°の側壁傾斜が示されているが、より低い角度(60～90°)の側壁を有するトレンチ領域を形成することはPS＃1領域の湾曲を低減し、したがってデバイスのブロッキング性能を改善するので、有利である。
パターン化されたハードマスク811は、図8Pの上部から除去される。図8Qにおいて、ゲート酸化物のための酸化物層816が成長される。ポリシリコンゲート層が、図8Rの上部817
上に堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。その場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの成膜後ドーピングはPOChの層を成膜し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって行うことができる。図8Sに示すように、ハードマスク818が上部に堆積され、パターニングされる。ポリシリコンゲート層817は、図8Tのパターニングされたマスク層818を用いてエッチングされる。次に、マスク層818を図8Uの上部から除去する。層間誘電体(ILD)層819(50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含む)が、図8Vにおいてウェハ上に堆積される。図8WのILD開口部を画定するために、ハードマスク820が堆積され、その上にパターン形成される。ILD層は図8Xに示されるように、ハードマスク820を使用してパターニングされる。さらに、ゲート酸化物816は、図8Yの同じマスク820を使用してエッチングされる。次に、マスク820が図8Zにおいて除去される。図8AAにおいて、露出したSiC表面上にニッケルシリサイド領域821が形成される。相互接続金属層822(AlまたはAgまたはAuのいずれか)は、図8BBのチップの上部および下部に堆積され、パターン化される。
上に堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。その場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの成膜後ドーピングはPOChの層を成膜し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって行うことができる。図8Sに示すように、ハードマスク818が上部に堆積され、パターニングされる。ポリシリコンゲート層817は、図8Tのパターニングされたマスク層818を用いてエッチングされる。次に、マスク層818を図8Uの上部から除去する。層間誘電体(ILD)層819(50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含む)が、図8Vにおいてウェハ上に堆積される。図8WのILD開口部を画定するために、ハードマスク820が堆積され、その上にパターン形成される。ILD層は図8Xに示されるように、ハードマスク820を使用してパターニングされる。さらに、ゲート酸化物816は、図8Yの同じマスク820を使用してエッチングされる。次に、マスク820が図8Zにおいて除去される。図8AAにおいて、露出したSiC表面上にニッケルシリサイド領域821が形成される。相互接続金属層822(AlまたはAgまたはAuのいずれか)は、図8BBのチップの上部および下部に堆積され、パターン化される。
本明細書の実施形態の利点は、PS＃1領域の注入前にソーストレンチ領域をエッチングすることによって、絶縁破壊位置が半導体内にさらに移動され、ゲート酸化物層からさらに離れることである。炭化ケイ素の固有の硬度により、イオン注入されたドーパントの観察された範囲(深さ)は、ケイ素の場合よりも著しく低い。例えば、深い(>0.3pm)イオン注入層を炭化ケイ素中に形成することは、極めて高い注入エネルギー(>300 keV)を必要とし、これは二重または三重イオン注入種を必要とし、スループットを劇的に低下させ、これらのイオン注入ステップのコストを増加させる。本実施形態で説明したようにソーストレンチを形成することにより、二重/三重イオン注入ステップが不要となり、PS＃1領域を実現するために高スループットの単独イオン注入を用いた低コストを利用することができる。
実施形態は、自己整合型パワーMOSFETを製造するために使用することができるSiC DMOSFETパワーデバイスに関する。
一実施形態は、MOSチャネル密度を増加させることに関する。
一実施形態は、有効電界効果移動度の増加に関する。
一実施形態は、改善されたデバイス信頼性に関する。
一実施形態は、所与のチップサイズに対するON抵抗を低減することに関する。
一実施形態は、自己整合型電力デバイスの設計および製造に関する。
一実施形態は、サブミクロンチャネル長を有するMOSチャネルの設計および製造に関する。
一実施形態は、デバイスの周辺に不注意に形成された寄生N+ソース領域の除去に関する。
実施形態は、デバイスの活性領域におけるソースオーミックコンタクトを有するpウェル領域の適切な接地に関する。
一実施形態は、自己整合パワーデバイスのアクティブ領域および周辺領域に形成された寄生NPNトランジスタの除去に関する。
実施形態は適切に配置されたソーストレンチとイオン注入されたp+プラグ領域との組み合わせに関し、主活性MOSFET領域内のpウェル領域の適切な接地と、MOSFETの周囲に形成された寄生N+ソース領域の除去とを可能にする
一実施形態はMOSFETの周囲、特にゲートパッドおよびゲートバス領域の下方に、高濃度にドープされたP+プラグ領域を形成することに関する。
一実施形態は、ボディバイアス効果による閾値電圧の低下に起因する、脆弱な場所での高速スイッチング遷移中のMOSFETの誤ったターンオンの抑制に関する。
一実施形態は、MOSFETの最大dV/dt定格の改善に関する。
一実施形態は、MOSFETの最大アバランシェ・エネルギー定格の改善に関する。
一実施形態は、デバイス周辺部におけるN+ソース領域の注入をマスクするために利用される専用プロセスステップに関する。P+プラグ領域はこの実施形態では最初に形成され、ソーストレンチはILDエッチングステップにおけるプロセスにおいて後に形成される。
一実施形態は、側壁スペーサが形成された後、N+ソース注入の前に適用される専用ハードマスクに関する。この層はデバイス周辺部におけるN+ソース領域の形成を防止し、したがって、デバイス周辺部における寄生NPN構造が回避される。
一実施形態は、N+ソース領域の下に配置され、主pウェル領域に電気的に接続されたpウェル領域(Pウェル＃2)に関する。P-Well＃2は特にソーストレンチ形成後のリーチスルー破壊を防止するために、N+ソース注入の下方で追加の電気的ドーズを提供する。
一実施形態はデバイス周辺部におけるN+ソース領域の注入、ならびに活性領域におけるユニットセルの中央部におけるN+ソース領域をマスクして、pウェル領域へのオーミック接触を可能にするために、専用のプロセスステップが利用される。
一実施形態はMOSFETのゲートボディキャパシタンスを減少させる連続ゲートバスの代わりに、デバイスの周囲にセグメント化されたポリシリコンゲートメタライゼーションを形成することに関する。
一実施形態は、MOSFETのゲート容量の減少に関する。
一実施形態は、MOSFETのスイッチング速度の増加に関する。
本明細書に記載の実施形態は、自己整合SiC DMOSFET電力デバイスの設計および製造のための新規な技術を示す。SiC平面DMOSFET上で達成可能な限られた移動度のために、MOSFETの全体的な電力およびオン抵抗が低下しないように、サブミクロン長であるnウェルチャネルを形成する必要がある。
MOSFETにおいて、チャネル領域は、pウェルとN+ソース領域との間のオフセットに起因して形成される。pウェルおよびN+ソース領域が2つの別個のマスキングステップによって形成される場合、リソグラフィの不整合が存在する可能性があり、これは、ユニットセルの2つの側面上の非対称MOSFETチャネル長をもたらす。本明細書に記載の実施形態ではMOS
チャネル長におけるこの非対称性を最小限に抑えるために、pウェルおよびN+ソース注入は自己整列方式で行われる。自己整合MOSFETを達成するために、自己整合pウェルおよびN+ソース領域を形成するために酸化物スペーサアプローチを使用するものを含む、いくつかの技術が文献において提案されており、N+ソース注入はpウェル注入下にある。
チャネル長におけるこの非対称性を最小限に抑えるために、pウェルおよびN+ソース注入は自己整列方式で行われる。自己整合MOSFETを達成するために、自己整合pウェルおよびN+ソース領域を形成するために酸化物スペーサアプローチを使用するものを含む、いくつかの技術が文献において提案されており、N+ソース注入はpウェル注入下にある。
本明細書の実施形態は、SiC MOSFETの製造中のミスアライメントエラーの排除を可能にするだけでなく、チャネル長を低減する可能性も可能にする、自己整合チャネル形成中のいくつかの革新的な技術を説明する。チャネル長は、狭いスペーサを用いてより小さくすることができる。セルフアライニングプロセスは任意に短いチャネル長を作り、ミスアライメントを排除するという利点を提供するが、n+領域がpウェル領域と共入射するので、ユニットセルの外側のデバイスの構造に関して、いくつかの他の問題を作り出す。
pウェルおよびN+ソース領域が自己整列されない従来のMOSFETでは、N+ソース注入を形成するために使用される専用のマスキングステップがある。本明細書に記載の実施形態では、自己整合プロセスにおいて、N+ソース注入を実行する専用のマスキングステップはない。pウェル注入を実行し、続いてスペーサを堆積し、次いでスペーサをエッチングし、続いてN+ソース領域を実現するための注入を行う専用のマスキングステップがある。p-ウェル領域が存在する全ての場所に、N+ソース注入も存在する。デバイスの周辺部にN+ソース注入を有することは望ましくない。p型注入だけでデバイスを終端させることが重要である。本明細書に記載される様々な実施形態はデバイスの周辺におけるN+ソース注入を取り除き、それをいくつかの他の領域と置き換えることができる技法を導入する。
MOSFETの活性領域は、MOSFETの周辺領域がデバイスのエッジ終端が任意の電圧をブロックするために提供される場所である間、電流伝導が起こる場所である。ゲートパッドおよびゲートバス領域はまた、本文書におけるイノベーションを説明するために、MOSFETの周辺領域の一部であると考えられる。本明細書に記載される実施形態では、適切に配置されたソーストレンチとイオン注入されたp+プラグ領域との組合せは主活性MOSFET領域内のpウェル領域の適切な接地と、MOSFETの周囲に形成された寄生N+ソース領域の除去とを可能にする。
セルフアライメントがない従来のMOSFETでは、ソース注入を必要な場合にはいつでも行うことができ、次いで、pウェルを接地するための領域を作成することができる。自己整合DMOSFETでは、ソース注入がpウェルに自己整合されるので、周辺まで延びるpウェルだけでなく、N+ソース領域も周辺まで延びる。
寄生NPNトランジスタは、N+エミッタのように作用するN+ソース領域と、Pベースを形成するpウェル領域と、N+ソースオーミックコンタクトとによって形成されるMOSFETユニットセルの活性領域に存在する。デバイスの周辺およびゲートパッドメタライゼーションの下でも、N+ソースオーミックコンタクトは存在せず、その結果、寄生NPNトランジスタのエミッタ領域およびベース領域は、この領域において短絡されない。寄生NPNトランジスタはMOSFETの通常のDC動作またはスイッチング動作の下では活性化されないが、極端な条件下でデバイスを動作させることは寄生NPNトランジスタのトリガを引き起こす可能性がある。
活性領域ではソーストレンチを形成することによって、この寄生NPNトランジスタのエミッタおよびベースが短絡され、デバイスの活性領域ではこの寄生トランジスタがオンにならないことが保証される。ソーストレンチのないデバイスの周辺では、寄生NPNトランジスタが活性領域で短絡されているにもかかわらず、存在する。寄生NPNトランジスタは周辺領域でオンする可能性があり、望ましくない。
本明細書の実施形態では、デバイスの周辺にソーストレンチを形成し、p型注入プラグ領域を設けることによって、寄生NPNトランジスタが完全に除去されることが保証される。このトランジスタのエミッタが完全に除去されているので、いかなる種類の寄生BJT構造の可能性もない。典型的にはN+ソース領域がこれらの位置に形成されるのをマスキングするために、別個のマスキングステップが実行されるが、本明細書の実施形態ではソーストレンチが寄生N+ソース領域を除去し、それらを、ソーストレンチと自己整合され、pウェル領域に電気的に接続されたp+プラグ領域と置き換えるために有利に使用することができる。
デバイス周辺に配置されるP+プラグ領域のドーピング濃度は、有利には非常に高くすることができる。これにより、ここで説明した他の寄生素子効果を回避することができる。典型的なパワーMOSFETデバイス構造では、中程度にドープされたPウェル領域が上述のように、寄生N+ソース領域の有無にかかわらず、デバイス周辺部に存在する。N+ソース領域がデバイス周辺部のpウェル領域と共入射する場合(すなわち、n+ソース領域が周辺領域から意図的にマスクされない場合)、これは、pウェル領域のp型電気ドーズの部分的補償をもたらす。いずれの場合も、デバイス周辺部のpウェル領域は、電気的観点から極めて抵抗性であり得る。パワーMOSFETのオフ状態からオン状態への、またはその逆へのスイッチングの間、ドレイン電圧の極めて高い変化率(またはdV/dt)は、MOSFETの活性領域内のソースオーミックコンタクトによってのみ収集される、この抵抗性周辺pウェル領域を通る容量性電流の流れをもたらし得る。言い換えれば、デバイススイッチング中に高いdV/dtによって引き起こされる容量性電流は、デバイス周辺から活性領域内のソースオーミックコンタクトまで極めて長い距離を横断しなければならない。従来技術のMOSFETにおけるpウェル領域の高い抵抗率は著しいボディバイアス効果をもたらす可能性があり、これは、それらの領域におけるデバイス閾値電圧を低下させる結果を有する。したがって、デバイスのこれらの部分は誤ったターンオンを示す可能性があり、デバイスの故障/破壊をもたらす可能性がある。この実施形態における高ドープP+プラグ領域はMOSFETの周辺領域に生じるボディバイアスの量を低減することによって前述の効果を軽減することができ、このことは、この実施形態において説明されるMOSFETをdV/dt誘起故障に対してより弾性にする。言い換えれば、本実施形態で説明されるMOSFET構造は、従来技術のMOSFETよりも高いdV/dt定格を有する。これにより、スイッチング損失が低減され、回路効率が向上する。
本明細書の一実施形態では、専用のプロセスステップがデバイス周辺部におけるN+ソース領域の注入をマスクするために利用される。P+プラグ領域はこの実施形態では最初に形成され、ソーストレンチはILDエッチングステップにおけるプロセスにおいて後に形成される。
本明細書の実施形態ではデバイスの活性領域にソーストレンチが存在するが、デバイスの周辺にソーストレンチは存在しない。専用のマスキングステップが、p-ウェル注入後の側壁スペーサの形成と、MOSFETの周辺領域からのN+ソース注入をマスキングするためのN+ソース注入の前との間に分散される。マスキング層は、デバイスの周囲をソース注入領域から保護する。第2のより深いpウェル領域(P-Well＃2)は、N+ソース注入に使用されるのと同じマスキングステップを使用して形成される。P+プラグ領域は、デバイスの活性領域およびデバイス周辺部の両方において、後のステップで形成される。トレンチは後に、P+プラグ領域に接触するように、活性領域内の離散的な位置でN+ソース領域を通ってエッチングされ、オーミックまたはシリサイド金属化によってN+ソース領域に短絡される。
本明細書の一実施形態では、ソース領域注入がデバイスの周囲からマスクされる。デバイス周辺部におけるN+ソース領域の注入をマスクするために専用のプロセスステップが利用され、また、活性領域におけるユニットセルの中央部におけるN+ソース領域が利用されて、pウェル領域へのオーミック接触を可能にする。
本明細書の一実施形態では、ポリシリコンメタライゼーションがデバイスの周辺でセグメント化されており、一般に見られるような1つの連続層ではない。p-ウェル注入の後、N+ソース注入の実施前に、側壁スペーサの形成の間に分散された専用のマスキングステップがあり、デバイスの周辺領域および活性領域内の選択された領域の両方から、N+ソース領域をマスキングする。
本明細書の一実施形態では、ポリシリコンメタライゼーションをセグメント化することは寄生容量である寄生ゲート対ボディまたはゲート対ソース容量を低減する。ポリシリコンのアイランドは、切断されず、図面の平面に直交する位置で接続される。寄生キャパシタンスを低減することはデバイスがより速くスイッチングすることを可能にし、それはスイッチング損失を低減することによって回路効率を増加させる。
図10に示す実施形態は、SiC DMOSFETの断面構造のユニットセルおよびデバイス周辺部である。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域203である。N+ソース領域204、Nドリフト層202、およびN+基板201が存在する。ゲート電圧がポリシリコンゲート208に印加されるオン状態では、電流がドレイン201から、pウェル層203の上部に形成された反転層を通り、N+ソース領域204を通り、ソースメタライゼーション211を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル203、Nドリフト層202接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、接合ゲート電界効果トランジスタ(JFET)領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物207の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション211をポリシリコンゲート208から絶縁するために使用されるILD層209である。
ソーストレンチ領域205は、デバイスの選択された位置におけるN+ソース層を通るドライエッチングと、それに続く、ソーストレンチの下方のp+プラグ領域206を実現するためのp型イオン注入ステップによって実現される。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層206がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
ソーストレンチ205デバイス構造の形成は、主活性MOSFET領域内のpウェル領域の適切な接地と、MOSFETの周辺に形成された寄生N+ソース領域204の除去とを可能にする。N+ソース領域がpウェル領域と自己整合的に形成されるとき、N+ソース領域形成後のソーストレンチの形成はチップのデバイス周辺から、およびゲートパッド領域の下方から寄生N+ソース領域を除去する。
本明細書の実施形態では、ソーストレンチとイオン注入されたP+プラグ領域との組み合わせは3つの重要な機能を提供する。第1に、それはデバイスの活性領域におけるソースオーミックコンタクトを有するpウェル領域の適切な接地を提供し、第2に、それはデバイスの周辺に不注意に形成された寄生N+ソース領域の除去を助ける。第3に、高ドープP+プラグ領域は、MOSFETのdV/dt定格を増加させる。本明細書の実施形態では、上記の両方がそわなければこれらの領域に形成されるのであろう寄生NPNトランジスタの除去を確実にする。
寄生NPNトランジスタもMOSFETユニットセル内に存在するが、(N+ソース領域によって形
成される)N+エミッタと(p-ウェル領域によって形成される)P-ベースはN+ソースオーミックコンタクトによって短絡される。しかしながら、デバイスの周辺およびゲートパッドメタライゼーションの下でも、N+ソースオーミックコンタクトは存在せず、その結果、寄生NPNトランジスタのエミッタ領域およびベース領域は、この領域において短絡されない。この寄生NPNトランジスタはMOSFETの通常のDCまたはスイッチング動作の下では活性化されないが、短絡またはアバランシェモードのような極端な条件下でのデバイスの動作は非常に高い接合温度、高いdV/dt、および高い電流密度の同時存在をもたらし、寄生NPNトランジスタのトリガを引き起こし得る。典型的には、N+ソース領域がこれらの位置に形成されないようにマスキングするために、別個のマスキングステップが実行される。しかし、本明細書の実施形態では、ソーストレンチが寄生N+ソース領域を除去し、それらを、ソーストレンチと自己整合され、pウェル領域に電気的に接続されたp+プラグ領域と置き換えるために有利に使用することができる。
成される)N+エミッタと(p-ウェル領域によって形成される)P-ベースはN+ソースオーミックコンタクトによって短絡される。しかしながら、デバイスの周辺およびゲートパッドメタライゼーションの下でも、N+ソースオーミックコンタクトは存在せず、その結果、寄生NPNトランジスタのエミッタ領域およびベース領域は、この領域において短絡されない。この寄生NPNトランジスタはMOSFETの通常のDCまたはスイッチング動作の下では活性化されないが、短絡またはアバランシェモードのような極端な条件下でのデバイスの動作は非常に高い接合温度、高いdV/dt、および高い電流密度の同時存在をもたらし、寄生NPNトランジスタのトリガを引き起こし得る。典型的には、N+ソース領域がこれらの位置に形成されないようにマスキングするために、別個のマスキングステップが実行される。しかし、本明細書の実施形態では、ソーストレンチが寄生N+ソース領域を除去し、それらを、ソーストレンチと自己整合され、pウェル領域に電気的に接続されたp+プラグ領域と置き換えるために有利に使用することができる。
図11A～図11FFは、図10に示す構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板301上にあり、図11 Aに示されるエピ層302のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層の厚さが50nm～5μmの化学蒸着(CVD)堆積層を含むブランケットハードマスク303が図1 IBに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図11Cに示されるように、反応性イオンエッチング(RIE)を使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域を形成する。図1のIDにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入304が、図1のIEにおいてpウェル305を作成するために実行される。
第2のハードマスク層306は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図1のIFでは厚さが50nm～5μmの範囲であり、パターニングされた第1のハードマスク層303の上にある。これに続いて、図11Gの異方性エッチング307を行い、図11Hに示すように側壁スペーサ306を形成する。
図11 Jにおいてn+ソース領域309を生成するために、図1 IIにおいてn型注入308が行われる。n+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。これにより、ソース領域309は、pウェル領域304と自己整合的に形成される。第1および第2のハードマスク層303および306は、それぞれ、図11Kにおいて除去される。上述の一連のプロセスステップは自己整合pウェルおよびN+ソース領域を形成するための1つの方法を構成するが、同じ結果を達成するために他の方法が使用されてもよい。たとえば、N+ソース領域309は最初に第1のハードマスク層の堆積およびパターニングの後に形成され得、その後、第1のハードマスク層のさらなるエッチバックが続き、次いで、pウェル領域304を形成する。
別のマスク層310は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図11Lの上部に50nm～5μmの範囲の厚さを有する。マスク層310は、図11Mにおいてパターン化される。パターニングされたマスク310は、ドライエッチング法を用いて図1の基板311にエッチングして、SiC内にリセス領域を形成するために使用される。リセス領域は、図11Oのソース領域を貫通して基板に形成されたソーストレンチ312である。N+ソース領域全体は、デバイスのこれらの選択された位置でドライエッチングによって除去される。同じハードマスク310を使用して、図11Pにおけるアルミニウムまたはホウ素などのp型不純物313の制御されたドーズ量の注入によって、p+プラグ層が図11Qにおいて形成される。p+プラグ層314の深さは好ましくはN+ソース注入の深さを超えてもよく、特定の実装形態ではpウェル領域の深さを超えてもよい。図11Dにお
いて1013cm-2～1017cm-2の範囲の注入ドーズで、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むptype注入を行って、P+プラグ領域を形成する。p+プラグ領域314は、pウェル領域304に電気的に接続されたソーストレンチ312の下に形成されている。マスク層を図HRで除去する。ウエハは、注入された不純物を活性化するためにアニールされる。
いて1013cm-2～1017cm-2の範囲の注入ドーズで、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むptype注入を行って、P+プラグ領域を形成する。p+プラグ領域314は、pウェル領域304に電気的に接続されたソーストレンチ312の下に形成されている。マスク層を図HRで除去する。ウエハは、注入された不純物を活性化するためにアニールされる。
ゲート酸化物である酸化物層315は、図1 ISにおいて、熱酸化または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを用いて形成される。ゲート酸化物の厚さは、5nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ強化化学気相堆積(PECVD)または低圧化学気相堆積(LPCVD)をゲート酸化物堆積に使用することができる。次に、図11Tにおいて、ポリシリコンゲート層316が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。In-situドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて600～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。ハードマスク317は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図11Uに示されるように、上に50nm～5μmの範囲の厚さを有し、パターニングされる。ポリシリコン層316は、図11Vのパターニングされたマスク層317を用いてエッチングされる。次に、図11Wにおいて、マスク層317が除去される。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含むILD層318が、図11Xにおいてウェハ上に堆積される。
ハードマスク319は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、厚さは、上部に50nm～5μmの範囲であり、図11 YのILD開口部を画定するために上部にパターン形成される。ILD層318は図11Zに示すように、ハードマスク319を用いてエッチングされる。さらに、ゲート酸化物315は、図11 AAの同じマスク319を使用してエッチングされる。次に、マスク319が図1 IBBにおいて除去される。図11CCにおいて、露出したSiC表面上にニッケルシリサイド領域320が形成される。マスク層321は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって形成され、その厚さは、上部に50nm～5pmの範囲であり、図11DDにパターン化されている。ILD層318は、図11EEのマスク321を使用してエッチングされる。マスク層321は、図11FFにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層322は、基板の上部および下部に堆積され、パターン化される。図11GG。
本明細書の実施形態では、ソーストレンチ領域およびP+プラグ領域を形成するための同じ最終構造がわずかに異なるアプローチを使用して代替的に実現され得る。上記の方法と同様に、pウェル領域およびN+ソース領域は、自己整合プロセスを使用して実現される。しかしながら、本実施形態では、まず、N+ソース領域の下方に配置される埋め込み層として、深いホウ素またはアルミニウム注入を用いて、Pプラグ層を形成してもよい。N+ソーストレンチ実現のためのドライエッチングは、プロセスの後に実行されてもよい。N+ソーストレンチは、好ましくは一実施例において高温アニールプロセスの後に実現されてもよい。
図12に示される実施形態は、SiC DMOSFETの断面構造のユニットセルおよびデバイス周辺部である。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域403である。N+ソース領域404、Nドリフト層402、およびN+基板401が存在する。ゲート電圧がポリシリコンゲート407に印加されるオン状態では、電流がドレイン401から、pウェル層403の上部に形成
された反転層を通り、N+ソース領域404を通り、ソースメタライゼーション412を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル403、Nドリフト層402接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物407の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション412をポリシリコンゲートから絶縁するために使用されるILD層409である。
された反転層を通り、N+ソース領域404を通り、ソースメタライゼーション412を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル403、Nドリフト層402接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物407の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション412をポリシリコンゲートから絶縁するために使用されるILD層409である。
専用のマスキングステップが、p-ウェル注入後の側壁スペーサの形成と、MOSFETの周辺領域からのN+ソース注入をマスキングするためのN+ソース注入の前との間に分散される。第2のより深いpウェル領域(P-well＃2)405は、N+ソース注入に使用されるのと同じマスキングステップを使用して形成される。P+プラグ領域406は、後のステップで、デバイスの活性領域およびデバイス周辺部の両方に形成される。P+プラグ層406は、N+ソースメタライゼーションによって接地される。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
トレンチ410は後に、P+プラグ領域に接触するように、活性領域内の離散位置のN+ソース領域を通ってエッチングされ、オーミックシリサイド411メタライゼーションによってN+ソース領域に短絡される。ソーストレンチ410は、レベル間誘電体層(ILD)をパターニングするために使用されるのと同じハードマスクを使用して、選択された領域でSiCにエッチングされる。本明細書の実施形態では、ソーストレンチ410が2つの機能を果たす。第1に、ソーストレンチはオーミックシリサイド金属との後続の接触のためにN+ソース領域の下に前もって埋め込まれたP+プラグ層の表面を明らかにし、第2に、ソーストレンチは、オーミックシリサイド金属との後続の接触のためにN+ソース領域の側壁を明らかにする。
本明細書の実施形態では、専用のハードマスクまたはフォトレジスト層が側壁スペーサが形成された後、N+ソース注入の前に適用される。この層はデバイス周辺におけるN+ソース領域の形成を防止し、デバイス周辺における寄生NPN構造が回避される。
本明細書の実施形態では、第2のpウェル領域(Pウェル＃2)405がN+ソース領域404の下方に配置され、主pウェル領域に電気的に接続され、特にソーストレンチ形成後のリーチスルーブレークダウンを防止するために、N+ソース注入の下で追加の電気ドーズを提供する。ソーストレンチのエッチングはN+ソース領域の下の一次pウェル領域の一部を不注意にエッチングし、それによって、この領域におけるpウェルドーズを局所的に低減し、これらの位置における望ましくないリーチスルーブレークダウンをもたらす可能性がある。
図13Ａ～図13ＧＧは、図12に示す構造体の製造工程を示す。SiC DMOSFETの製造プロセスはSiC基板501上にあり、図13Aに示されるエピ層502のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲であるブランケットハードマスク503が図13Bに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図13Cに示されるように、RIEを使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長によりpウェル領域を形成する。図13Dにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入504が、図13Eにおいてpウェル505を生成するために実行される。
第2のハードマスク層506は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図13Fにおいて、パターン化された第1のハードマスク層503の上に50nm～5μmの範囲の厚さを有する。これに続いて、図13Gの異方性エッチング507を行い、図13Hに示すように側壁スペーサ506を形成する。パターニングされたマスク層508は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図131の側壁スペーサを有するパターニングされたマスク層と並んで、上に50nm～5μmの範囲の厚さを有する。ハードマスク層508は、デバイスの周辺領域上にパターニングされる。
図13 Jにおいて、n+ソース領域510を生成するために、図13 Jにおいてn型注入509が行われる。n+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。N+ソース領域510は、pウェル領域504と自己整合的に形成される。ソース領域は、pウェル領域と自己整合的に形成され、一方、デバイスの周辺領域からマスクされる。深い第2のpウェル領域(PWell＃2)511は、図13KのN+ソース領域と同時に形成されてもよい。埋め込みPウェル＃2領域は、アルミニウムまたはホウ素を用いて形成され、デバイスの活性領域内のN+ソース領域の下に配置されてもよい。P-Well＃2領域は、SiC中のアルミニウムと比較してイオン注入範囲が大きいp型種ホウ素を用いて形成することが好ましい。デバイスの周辺領域からpウェル領域＃2をマスクする必要はない。
図13Lでは、第1および第2のハードマスク層503および506がそれぞれ除去されている。別のマスク層512は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図13Mの上部に50nm～5μmの範囲の厚さを有する。マスク層512は、図13Nにおいてパターニングされる。図130において、アルミニウムまたはホウ素などのp型不純物513の制御されたドーズによる注入によって、図13Pにおいて、N+ソース領域510の下に埋め込まれたp+プラグ領域514が実現される。p+プラグ領域514は、Pウェル領域504及びpウェル＃2領域511と電気的に接続されている。p+プラグ領域は、Pウェル領域およびpウェル＃2領域よりも深く形成されてもよい。次に、マスク層512を図13Qで除去し、注入を高温アニールによって活性化する。
ゲート酸化物である酸化物層515は、図13Rにおいて、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを使用して形成される。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。PECVDまたはLPCVDは、ゲート酸化物堆積のために使用され得る。次に、図13Sにおいて、ポリシリコンゲート層516が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。その場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。ハードマスク517は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図13Tに示されるように、上に50nm～5μmの範囲の厚さを有し、パターニングされる。ポリシリコン層516は、図13Uのパターニングされたマスク層517を用いてエッチングされる。次に、マスク層517が、図13 Vにおいて除去される。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含むILD層518が、図13Wにおいてウェハ上に堆積される。ハードマスク519は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図13XのILD開口部を画定するために、上に50nm～5μmの範囲の厚さを有し、上にパターン形成される。ILD層518は図13Yに示すように、ハードマスクを用いてエッチングされる。さらに、ゲート酸化物515は、図13Zの同じマスク519を使用し
てエッチングされる。ILD層519をパターニングするために使用されるハードマスクは、図13AAにおいて、N+ソース層を完全に貫通してP+プラグ層にエッチングすることによって、ソーストレンチ領域520を実現するために使用される。次に、図13BBにおいて、マスク519が除去される。図13CCにおいて、露出したSiC表面上にニッケルシリサイド領域521が形成される。マスク層522は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって形成され、その厚さは図13DDにおいてパターン化され、その上に50nm～5pmの範囲である。ILD層518は、図13EEにおいてエッチングされる。マスク層522は、図13FFにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層523は、基板の上部および下部に堆積され、パターン化される。図13GG。N+ソース領域へのオーミック接触は従来のMOSFETにおけるN+ソース領域の水平面とは対照的に、この実施形態では、ソーストレンチ領域のエッチングされた側壁を介して行われる。
てエッチングされる。ILD層519をパターニングするために使用されるハードマスクは、図13AAにおいて、N+ソース層を完全に貫通してP+プラグ層にエッチングすることによって、ソーストレンチ領域520を実現するために使用される。次に、図13BBにおいて、マスク519が除去される。図13CCにおいて、露出したSiC表面上にニッケルシリサイド領域521が形成される。マスク層522は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって形成され、その厚さは図13DDにおいてパターン化され、その上に50nm～5pmの範囲である。ILD層518は、図13EEにおいてエッチングされる。マスク層522は、図13FFにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層523は、基板の上部および下部に堆積され、パターン化される。図13GG。N+ソース領域へのオーミック接触は従来のMOSFETにおけるN+ソース領域の水平面とは対照的に、この実施形態では、ソーストレンチ領域のエッチングされた側壁を介して行われる。
図14に示される実施形態は、SiC DMOSFETの断面構造のユニットセルおよびデバイス周辺部である。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域603である。N+ソース領域604、Nドリフト層602、およびN+基板601が存在する。ゲート電圧がポリシリコンゲート607に印加されるオン状態では、電流がドレイン601から、pウェル層603の上部に形成された反転層を通り、N+ソース領域604を通り、ソースメタライゼーション610を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル603、Nドリフト層602接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物606の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション610をポリシリコンゲート607から絶縁するために使用されるILD層608である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層605がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
本明細書の一実施形態では、専用のマスキングステップがpウェル注入後の側壁スペーサの形成と、MOSFETの周辺領域からのN+ソース注入をマスキングするためのN+ソース注入の前との間に散在する。これはまた、デバイスの活性領域内の選択された領域からのN+ソース注入をマスクし、これは、pウェルまたはp+プラグ領域へのオーミック接触を可能にする。この実施形態は、先の実施形態に存在するソーストレンチの必要性を排除する。
本明細書の実施形態では、専用のハードマスクまたはフォトレジスト層が側壁スペーサが形成された後、N+ソース注入の前に適用され、これにより、デバイス周辺部におけるN+ソース領域の形成およびデバイス周辺部における寄生NPN構造が回避される。N+ソース領域の注入は活性領域内の選択された領域において回避され、これは、介在するN+ソース領域なしに、pウェルまたはp+プラグ領域へのオーミック接触を可能にする。
図15A～図15Fは、図14に示す構造体の製造工程を示す。SiC DMOSFETの製造プロセスはSiC基板701上にあり、図15 Aに示されるエピ層702のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲であるブランケットハードマスク703が図15Bに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図15Cに示されるように、RIEを使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長によりpウェル領域を形成する。図15Dにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲
のエネルギーでホウ素またはアルミニウムを含むp型注入704が、図15Eにおいてpウェル705を形成するために実行される。
のエネルギーでホウ素またはアルミニウムを含むp型注入704が、図15Eにおいてpウェル705を形成するために実行される。
第2のハードマスク層706は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図15Fにおいて、パターン化された第1のハードマスク層703の上に50nm～5pmの範囲の厚さを有する。これに続いて、図15Gの異方性エッチング707を行い、図15Hに示すように側壁スペーサ706を形成する。ハードマスク層708は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、50nm～5pmの範囲の厚さを有し、図151においてパターン化される。パターニングされたマスク層は、側壁スペーサ706を有するパターニングされたマスク層と並んで上部に形成される。図15Kにおいてn+ソース領域710を生成するために、図15Jにおいてn型注入709が行われる。n+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。したがって、ソース領域710はデバイスの周辺領域、ならびにデバイスのアクティブ領域の選択された領域からマスクされている間に、pウェル領域705と自己整合的に形成され、ソースオーミックメタライゼーションとの接触を可能にする。図15Lでは、第1および第2のハードマスク層703および708がそれぞれ除去されている。別のマスク層711は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図15Mの上部に50nm～5μmの範囲の厚さを有する。マスク層711は、図15Nにおいてパターニングされる。
ハードマスク711を用いて、図150におけるアルミニウムまたはホウ素などのp型不純物712の制御されたドーズ量の注入によって、p+プラグ領域が図15Pにおいて実現される。p+プラグ層713の深さは好ましくはN+ソース注入の深さを超えてもよく、特定の実装形態ではpウェル領域の深さを超えてもよい。マスク層711は、図15Qにおいて除去される。ウエハは、注入された不純物を活性化するためにアニールされる。
ゲート酸化物である酸化物層714は、図15Rにおいて、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを使用して形成される。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。PECVDまたはLPCVDは、ゲート酸化物堆積のために使用され得る。次に、図15Sにおいて、ポリシリコンゲート層715が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。In-situドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの蒸着後ドーピングはPOOLの層を蒸着し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって行うことができる。ハードマスク716は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図15Tに示されるように、上に50nm～5μmの範囲の厚さを有し、パターニングされる。ポリシリコン層715は、図15Uのパターニングされたマスク層716を用いてエッチングされる。次に、図15Vにおいて、マスク層716が除去される。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層またはそれらの積層された組み合わせを含むILD層717が、図15Wにおいてウェハ上に堆積される。
ハードマスク718は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図15XのILD開口部を画定するために、上に50nm～5μmの範囲の厚さを有し、上にパターン形成される。ILD層717は図15Yに示すように、ハードマスクを用いてエッチングされる。さらに、ゲート酸化物714は、図15Zの同じマスク718を使用してエッチングされる。次に、図15Aにおいて、マスク718が除去される。図15Bにおいて、露出したSiC表面上にニッケルシリサイド領域719が形成される。マスク層720は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層に
よって形成され、その厚さは図15Cにおいてパターン化され、その上に50nm～5μmの範囲である。ILD層717は、図15Dにおいてエッチングされる。マスク層720は、図15Eにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層721が堆積され、図15Fの基板の上部および下部にパターン化される。
よって形成され、その厚さは図15Cにおいてパターン化され、その上に50nm～5μmの範囲である。ILD層717は、図15Dにおいてエッチングされる。マスク層720は、図15Eにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層721が堆積され、図15Fの基板の上部および下部にパターン化される。
図8に示す実施形態は、SiC DMOSFETの断面構造のユニットセルおよびデバイス周辺部である。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域803である。N+ソース領域804、Nドリフト層802、およびN+基板801が存在する。ゲート電圧がポリシリコンゲート807に印加されるオン状態では、電流がドレイン801から、pウェル層803の上部に形成された反転層を通り、N+ソース領域804を通り、ソースメタライゼーション810を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル803、Nドリフト層802接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物806の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション810をポリシリコンゲート807から絶縁するために使用されるILD層808である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層805がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
本明細書の一実施形態では、専用のマスキングステップがpウェル注入後の側壁スペーサの形成と、MOSFETの周辺領域からのN+ソース注入をマスキングするためのN+ソース注入の前との間に散在する。これはまた、デバイスの活性領域内の選択された領域からのN+ソース注入をマスクし、これは、pウェルまたはp+プラグ領域へのオーミック接触を可能にする。この実施形態は、いくつかの先の実施形態に存在するソーストレンチの必要性を排除する。
本明細書の実施形態では、専用のハードマスクまたはフォトレジスト層が側壁スペーサが形成された後、N+ソース注入の前に適用され、これにより、デバイス周辺部におけるN+ソース領域の形成およびデバイス周辺部における寄生NPN構造が回避される。N+ソース領域の注入は活性領域内の選択された領域において回避され、これは、介在するN+ソース領域なしに、pウェルまたはp+プラグ領域へのオーミック接触を可能にする。
本明細書の実施形態では、デバイス807の周辺領域におけるポリシリコンメタライゼーションがセグメント化され、連続層ではない。本明細書の実施形態では、隣接するゲートバスの代わりにデバイスの周辺部にセグメント化されたゲートメタライゼーションを形成することにより、MOSFETのゲートボディキャパシタンスを著しく減少させることができる。これは、MOSFETのスイッチング速度の著しい増加をもたらし得る。
図17A～図17Fは、図8に示す構造体の製造工程を示す。SiC DMOSFETの製造プロセスはSiC基板901上にあり、図17 Aに示されるエピ層902のための適切なドーピング(1014～1018年cm'3)および厚さ(1pm～300pm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲であるブランケットハードマスク903が図17Bに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図17Cに示されるように、RIEを使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長によりpウェル領域を形成する。図17Dにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲の
エネルギーでホウ素またはアルミニウムを含むp型注入904が、図17Eにおいてpウェル905を生成するために実行される。
エネルギーでホウ素またはアルミニウムを含むp型注入904が、図17Eにおいてpウェル905を生成するために実行される。
第2のハードマスク層906は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図17Fにおいて厚さは50nm～5μmの範囲であり、パターニングされた第1のハードマスク層903の上にある。これに続いて、図17Gの異方性エッチング907を行い、図17Hに示すように側壁スペーサ906を形成する。ハードマスク層908は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、50nm～5μmの範囲の厚さを有し、図171においてパターン化される。パターニングされたマスク層908は、側壁スペーサを有するパターニングされたマスク層と並んで上部に形成される。図17Kにおいてn+ソース領域910を生成するために、図17Jにおいてn型注入909が行われる。n+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。したがって、ソース領域910はデバイスの周辺領域、ならびにデバイスのアクティブ領域の選択された領域からマスクされている間に、pウェル領域905と自己整合的に形成され、ソースオーミックメタライゼーションとの接触を可能にする。図17Lでは、第1および第2のハードマスク層903および908がそれぞれ除去されている。別のマスク層911は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図17Mの上部に50nm～5μmの範囲の厚さを有する。マスク層911は、図17Nにおいてパターニングされる。
ハードマスク911を使用し、図170においてアルミニウムまたはホウ素のようなp型不純物912の制御されたドーズ量の注入によって、p+プラグ領域913が図17Pにおいて実現される。マスク層911は、図17Qにおいて除去される。ウエハは、注入された不純物を活性化するためにアニールされる。
ゲート酸化物である酸化物層914は、図17Rにおいて、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを使用して形成される。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。PECVDまたはLPCVDは、ゲート酸化物堆積のために使用され得る。次に、図17Sにおいて、ポリシリコンゲート層915が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。その場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。ハードマスク916は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図17Tに示されるように、上に50nm～5μmの範囲の厚さを有し、パターニングされる。ポリシリコン層915は、図17Uのパターニングされたマスク層916を用いてエッチングされる。本明細書に記載の実施形態では、ポリシリコンゲート金属をパターニングするために使用されるマスキングステップが部分的にセグメント化されたポリシリコンパターンをもたらす。断面概略図では明らかではないが、分離されたゲートフィンガは図面の平面に直交する位置で接続される。図17Vでは、パターニングされたマスク916を用いてゲート絶縁体914をエッチングする。次に、図17Wにおいて、マスク層916が除去される。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層またはそれらの積層された組み合わせを含むILD層917が、図17Xにおいてウェハ上に堆積される。
ハードマスク918は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、厚さは、上部に50nm～5μmの範囲であり、図17YのILD開口部を画定するために上部にパターン形成される。ILD層917は図17Zに示すように、ハ
ードマスクを用いてエッチングされる。次に、図17AAにおいて、マスク918が除去される。図17BBにおいて、露出したSiC表面上にニッケルシリサイド領域919が形成される。マスク層920は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって形成され、その厚さは図17CCでパターン化された上に50nm～5μmの範囲である。ILD層917は、図17DDにおいてエッチングされる。マスク層920は、図17EEにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層921は、基板の上部および下部に堆積され、パターン化される。.
ードマスクを用いてエッチングされる。次に、図17AAにおいて、マスク918が除去される。図17BBにおいて、露出したSiC表面上にニッケルシリサイド領域919が形成される。マスク層920は二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって形成され、その厚さは図17CCでパターン化された上に50nm～5μmの範囲である。ILD層917は、図17DDにおいてエッチングされる。マスク層920は、図17EEにおいて除去される。アルミニウムまたは銀または金のいずれかの相互接続金属層921は、基板の上部および下部に堆積され、パターン化される。.
実施形態はSiC DMOSFETパワーデバイスに関し、pウェル領域は特に、高ドレインバイアスまたはブロッキングモード動作中に、SiCに存在する高電界から敏感なゲート酸化物を効果的に遮蔽する。
一実施形態は、p+プラグを使用して、pウェル領域をN+ソースコンタクトで接地することに関する。
一実施形態はソース領域形成の直前のpウェル注入領域にドライエッチングによって形成されたpウェルトレンチに関し、MOSチャネルの(0001)または水平面上に形成された部分と、MOSチャネル移動度を増加させる利点を有する、SiCの(11-20/10-10)または垂直結晶面上に形成されたMOSチャネルの別の部分とをもたらす。
一実施形態は、pウェル領域を完全にエッチングすることによって形成される、はるかに深い垂直MOSチャネルに関する。続いて、N+ソース領域の形成後、リーチスルー破壊を抑制するために、第2のpウェル領域(PW＃2)をN+ソース領域の下および周囲にイオン注入する。
実施形態はデバイス設計者に、所与のオン抵抗ターゲットについての有効チャネル長を増加させるか、または所与のチップサイズについてのオン抵抗を減少させるかのいずれかの柔軟性を提供する、pウェルトレンチの形成に関する
パワーエレクトロニクスにおけるSiCデバイスは、高速スイッチング時間、高いブロッキング電圧能力、および高温で動作する能力を特徴とする。これらの特性は最近の製造プロセスの進歩とともに、SiCが従来のシリコンベース(Si)デバイスの後継としてパワーエレクトロニクスに革命をもたらす可能性を有することを示唆している。SiCは広いバンドギャップ材料(3.3 eV)であり、Si(Siのバンドギャップは1.1 eVであり、Siの絶縁破壊電界は0.3×106 V/cm)と比較して高い絶縁破壊電界(3×106 V/cm～5×106V/cm)を有する。SiCはSiCの1.6(W/cm-K)に対してSiCの3.7(W/cm-K)のより優れた熱伝導体であり、SiCデバイスが極めて高い電力レベルで動作することを可能にし、それでもなお、発生する大量の過剰熱を放散する。SiCのこれらの材料特性は、パワーデバイス上でSiの代わりにSiCを使用することの複数の利点を提供する。同一の構造および寸法を有するSiCおよびSi半導体ダイの比較において、SiCダイは、Siダイよりも低い比ON抵抗および高い耐圧を示す。
本明細書に開示される実施形態はSiC DMOSFETの設計および製造のための新規な技術を提供し、より高いチャネル密度を有し、デバイスのオン抵抗を低減するために有利であり得る。
DMOSFETとしても知られる典型的なSiCプレーナMOSFET構造では、MOSチャネルがSiCの水平または0001結晶面上に形成される。SiCの0001結晶面上のチャネル移動度または電界効果移動度は、垂直側壁またはいわゆる11-20または10-10結晶面と比較して低くなる傾向がある。平面SiC DMOSFETを作製する場合、オン抵抗は大きくなる傾向があり、DMOSFETは電界効果チャネル移動度によって制限される。
SiCの0001結晶面上のチャネル移動度または電界効果移動度は、350cm2/ V-secを超えることができるシリコンMOSFETと比較して、15～25cm2/ V-secの範囲である。より低い抵抗のSiC MOSFETを設計する1つの方法は非常に小さいチャネル長を作り出すことができる方法を見つけることであり、その結果、この反転層移動度はこのデバイスの電流伝導経路のより小さい領域においてのみ活性であるが、これは短いチャネル効果の問題につながり得る。したがって、チャネルを減少させることだけでは0001結晶面における低いチャネル移動度を解決することはできず、それは短チャネル効果を導入し、その結果、このデバイスの信頼性が悪く、ロバスト性特性が悪くなる。本明細書の一実施形態では、この問題に対処する1つの方法がSiCにトレンチMOSFETを導入することによるものである。トレンチMOSFETでは、MOSチャネルを水平面または0001結晶面上に形成する代わりに、チャネルを垂直側壁上に、またはいわゆるA面もしくはM面上に形成するか、または10-10面もしくは11-20面とも呼ばれる。これらの平面の両方は水平面と比較して5倍に近い著しく高いチャネル移動度を有し、垂直チャネルについて110～120cm2/ V-secをもたらす。
トレンチMOSFETはプレーナMOSFETと比較して、より高いチャネル密度を提供することができ、したがって、パッキング密度を増加させることができる。チャネル移動度が高いため、オン抵抗の小さいデバイスが可能となる。従来のトレンチMOSFETはDMOSFETを上回る利点を有するが、SiCにおける従来のトレンチMOSFET構造に関する問題はトレンチのベースにおいて高電界が存在し、トレンチ内のゲート酸化物の一部が、動作のブロッキングモードにおいて高電界を受けることである。これは、典型的なトレンチMOSFET構造の故障点となり、この問題を克服するために、トレンチのベースでゲート酸化物をシールドする必要がある。ゲート酸化物を遮蔽するために使用されるP型注入、およびWトレンチMOSFETのようなアプローチが、ゲート酸化物を遮蔽するために使用される。
しかしながら、これらの遮蔽領域を形成することは、オン抵抗を増加させる。DMOSFETと比較して、トレンチMOSFETはより高いチャネル移動度を可能にし、したがって、オン抵抗を低減するが、トレンチコーナにおいて高い電界を生成する。これに対抗するために、遮蔽領域が導入されるが、これはオン抵抗を増加させる。トレンチMOSFETからの低減されたオン抵抗によって得られるいくつかの利点は従来のトレンチMOSFETを設計する際のトレードオフである遮蔽のために、現在失われている。
本明細書の実施形態では、デバイスが純粋なDMOSFETでもなく、純粋なトレンチMOSFETでもない。このデバイスではMOSチャネルが0001面ならびに垂直側壁または11-20(または10-10)面の両方の上に形成され、したがって、それはDMOSFETとトレンチMOSFETとの間のハイブリッドである。
本明細書の実施形態ではデバイスが純粋なDMOSFETと比較してより短い全チャネル長を有するが、同じ有効チャネル移動度を有する。このようにチャネル長を長くすることにより、短チャネルDMOSFETの作製に関連するロバスト性および信頼性の問題のいくつかを克服することができる。本明細書の実施形態では、デバイスがp型注入領域内に完全に取り囲まれるか、または取り囲まれるトレンチを有する。これは、高電界に対する自然な遮蔽を提供する。トレンチはpウェルの内部に完全に形成されるので、トレンチがn型エピ層に露出される領域はなく、これはトレンチコーマーにおける高電界の問題を軽減する。
本明細書の実施形態ではこのデバイスの構造がpウェル領域にエッチングされるトレンチによって区別され、このトレンチはpウェルトレンチと呼ばれる。第1の実施形態では、pウェル領域が形成され、次いで、トレンチがpウェル領域にエッチングされ、したがって、このトレンチのすべての側面がこのpウェル領域内に包含される。このトレンチは、N+ソース領域の形成の直前にも存在する。この実施形態で説明したように、このプロセスで
はデバイスが0001相上に形成されたMOSチャネルの一部を有し、チャネルの別の部分は11-20または10-10面上に形成される。
はデバイスが0001相上に形成されたMOSチャネルの一部を有し、チャネルの別の部分は11-20または10-10面上に形成される。
本実施形態で説明したデバイスを形成する主な工程は、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長のいずれかによってpウェル領域を形成することである。次いで、反応性イオンエッチング(RIE)、またはこのトレンチを形成するための適切なハードマスク層を有するより高電力の誘導結合プラズマ(ICP)源のいずれかを使用することによって、pウェル領域への制御されたエッチングによって、pウェルトレンチが形成される。
本明細書の実施形態では、このトレンチが70°～90°の側壁角度で形成されてもよい。すなわち、トレンチが形成されるおおよその角度である。一例として、このトレンチの深さは、0.1μm～0.5μmの範囲であってもよい。pウェルトレンチの深さは、pウェルトレンチの底部がpウェル領域内に完全に封入されるpウェル領域の深さよりも小さくなるように調整されてもよい。
本実施形態では、pウェルトレンチを形成した後、窒素やリンなどの不純物を用いたイオン注入またはエピタキシャル再成長により、N+ソース領域を形成する。N+ソースはpウェル領域内に完全に含まれ、N+ソースはpウェル領域を越えて延在しない。本明細書の実施形態では1つの選択肢がpウェルトレンチ領域が必要ではないが、N+ソース領域を形成するために使用され得るものと同じマスキングステップを使用して形成され得ることである。次に、pウェルを接地するためのp+プラグ層が、アルミニウムまたはホウ素のいずれかの注入によって形成される。p+プラグ層の深さは、ソース注入層の深さを超えてもよく、その結果、ソース注入層を、上に置かれるオーミック層で短絡させることができ、また、pウェル領域のための接地を提供することができる。プロセスの残りは、電気的活性化、電気的形成、ゲート金属形成、層間誘電体(ILD)、パターニングILD、オーミックメタライゼーション、厚いパッドメタライゼーションのためのウェハの熱処理を構成する。
本明細書の実施形態では、ゲート絶縁体を形成するために、二酸化ケイ素、窒化ケイ素、または酸窒化物などの誘電体層の熱酸化または化学蒸着(CVD)のいずれかが使用される。SiCでは酸化速度が11-20または10-10面と比較して0001面で異なり、これは酸化速度が水平側壁および垂直側壁で異なることを意味する。これは、水平側壁と比較して、垂直側壁上により厚いゲート酸化物をもたらす可能性がある。本明細書の実施形態では、CVD二酸化ケイ素を堆積することができ、厚さが水平および垂直側で同じであることを確実にすることができる
pウェルトレンチは、本明細書に記載のSiC DMOSFETを用いた一実施形態ではソース領域形成の前およびpウェル領域形成の後に形成される。ここで、デバイス内のMOSチャネルの一部は0001面に平行に形成され、別の部分は11-20面に平行に形成される。この実施形態に従って製造されたMOSFETは同じ横方向フットプリントのための平面デバイスと比較して、より高いチャネル密度を有し、したがって、より緊密なパッキングを可能にする。チャネル密度を幾何学的に増加させることに加えて、本明細書の実施形態は、垂直側壁のより高いチャネル移動度を利用することもできる。
本明細書の実施形態では、デバイスがより高いチャネル密度、より高いチャネル移動度、およびより低いオン抵抗を有する。特定のオン抵抗ターゲットに対して、有効チャネル長を増やすことができます。ある実施形態で説明したデバイスを典型的な平面DMOSFETと比較しながら、同じオン抵抗ターゲットについて、この実施形態ではデバイスのチャネル長をより長くすることができる。短チャネル効果は信頼性およびロバスト性特性を低下させる可能性があり、より長いチャネル長は、短チャネル効果を軽減する可能性がある。こ
の実施形態でデバイスを使用する別の方法はプレーナDMOSFETと同じチャネル長のために、より小さいチップを実現することができ、これは、より低コストのデバイスを意味する。
の実施形態でデバイスを使用する別の方法はプレーナDMOSFETと同じチャネル長のために、より小さいチップを実現することができ、これは、より低コストのデバイスを意味する。
この実施形態におけるデバイスは平面DMOSFETと同じチャネル長を有することができるが、11-20方向および10-10方向のより高いチャネル移動度のために、垂直側壁においてより長いチャネルを与えることができ、依然としてより短い水平チャネルを有することができる。より高いチャネル移動度のために、本実施形態におけるデバイスは、より低いオン抵抗を有する。これにより、同じオン抵抗に対してチップサイズを小さくすることができ、縦に長いチャネルを持ち、横に短いデバイスを設計することができ、より低いオン抵抗のMOSFETを作ることができます。
本明細書に記載の実施形態は、2018年11月に公開された米国特許出願US 2018/0331174 Alにおいて、Tegaらによって日立製作所(Hitachi)から開示された先行技術と区別することができる。米国特許のHitachiのTegaらによって記載された従来技術の構造は、MOSチャネルが水平および垂直pウェル表面の両方に形成され、垂直および水平側壁上にこのMOSチャネルを形成するpウェルトレンチが連続的に形成されないSiC MOSFET構造を記載している。pウェルトレンチは、3Dランドスケープ内の直交する位置にのみ形成される。それが連続的に形成された場合、デバイス内の任意の場所の断面は同じ構造を示す。しかし、従来技術の場合、これらの種類のトレンチを通る断面は、pウェルトレンチが存在しないデバイス内に多くの領域が存在するので、各位置で異なる断面を示す。しかしながら、本明細書の実施形態に記載されるデバイスにおけるpウェルトレンチは本質的に連続的であり、したがって、日立製作所からTegaらによって記載される従来技術の構造とは異なる。
第2の相違点は、日立製作所からのTegaらによって記載された従来技術の構造におけるMOSチャネルの構造が本明細書の実施形態に記載されたものと比較したときに完全に相違することである。従来技術のMOSチャネルは、N+ソース領域と別のN+蓄積領域との間に形成される。本明細書に記載の実施形態におけるデバイスでは、pウェル領域が最初に形成され、その後、pウェル領域内にトレンチが形成され、次いで、ソース注入が形成される。しかしながら、日立製作所からTegaらによって記載された従来技術の構造では、pウェル領域が形成され、続いてソース注入、蓄積領域、熱処理、次いでpウェルトレンチが形成される。相違点は、プロセス中にMOSチャネルがどのように形成されるか、およびいつ形成されるかにある。
第3の相違点は、垂直SiC結晶面上にMOSチャネルを実現するためのトレンチ形成のプロセスが日立製作所(Hitachi)のTegaらによって記載された先行技術において全ての注入ステップが完了した後に行われることである。その結果、N+ソース領域は、垂直側壁上に形成されたMOSチャネルと比較して高くなる。本明細書の実施形態に記載のデバイスでは、pウェルトレンチがpウェル注入の直後、およびpウェルトレンチのエッチングによって生成されたリセス領域上に形成されるN+ソース注入の前にエッチングされる。
Tegaらが提案した構造では、p+プラグ領域、N+ソース領域、およびpウェル領域と共に、N+蓄積領域およびp+遮蔽領域を有する。
本明細書に記載される実施形態は、垂直側壁上に極めて長いチャネルを形成することを可能にする。pウェルトレンチはpウェルトレンチの底部がpウェル領域を越えて延びることができるように、著しく深く形成することができる。
本明細書の一実施形態では、pウェル領域が形成され、その後に深いpウェルトレンチおよびソース注入が続く。ソース注入後、第2のpウェル領域が形成される。第2のpウェル領
域はソース領域の下に延在し、角部の周りにカバーを有し、鋭いエッジを有するという任意の信頼性の問題を防止する。
域はソース領域の下に延在し、角部の周りにカバーを有し、鋭いエッジを有するという任意の信頼性の問題を防止する。
本明細書の実施形態では、傾斜注入を使用して、pウェル領域をpウェル領域の横方向の広がりを越えて延ばし、ゲート酸化物を任意のドレイン誘導電界から遮蔽する。実施形態における構造は、第2のpウェル領域をソース領域を越えて延在させることによって、ドレイン電位をチャネル領域から遮蔽する自然な方法を提供する
本実施形態で説明したデバイスの形成方法はアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域を形成することを含む。これに続いて、RIEまたはICPベースのエッチングによってpウェル領域への制御エッチングによって形成されるpウェルトレンチが形成される。pウェルトレンチは、75°～90°の間の側壁角度で形成されてもよい。Pウェルトレンチ領域の深さは、0.1μm～2μmの範囲であってもよい。次いで、n+ソース領域が、イオン注入によって、または窒素もしくはリンなどのn型不純物によるエピタキシャル再成長によって形成される。本明細書の実施形態では、pウェルトレンチの底部がpウェル領域内に完全に封入されなくてもよいので、第2のpウェル領域が形成される。第2のpウェルは、N+ソース領域の下に十分な深さで形成され、その際、pウェル領域の横方向の広がりが元のpウェル領域よりも大きいことを確実にする。
第2のpウェルを形成するための2つの方法が、本明細書の実施形態で説明される。1つの場合では、専用のハードマスク層が堆積され、元のpウェル領域よりもわずかに大きい程度でパターン化されてもよく、次いで、PW＃2のためのイオン注入が行われてもよい。第2のケースでは、PW＃2を実現するために、傾斜イオン注入が有利に使用され得る。ここで説明される実施形態では、同じハードマスクがp型不純物の傾斜イオン注入を使用して、横方向の広がりが元のPW領域よりも大きくされる、pウェルトレンチ、N+ソース領域、次いで、PW＃2領域を生成するために使用され得る。プロセスの残りは、注入された不純物の電気的活性化のためのウェハの熱処理、ゲート絶縁体形成、ゲート電極形成、レベル間誘電体形成、ソース/ドレインオーミック金属化、および最後に、ダイプロービングおよびパッケージングに適合するパッドまたは相互接続金属の形成を構成する。ゲート絶縁体は、炭化ケイ素の熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDによって形成される。
本実施形態で説明されるデバイスは、SiCパワーMOSFETの場合にしばしば遭遇するロバスト性トレードオフに対して、オン抵抗のより大きな自由度を可能にする。より長いチャネルは良好な短絡性能を有することを可能にし、オン抵抗は、SiCの固有の特性でより低いチャネル移動度のために高い。
図18に示す実施形態は、SiC DMOSFETの断面構造のユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域203である。N+ソース領域204、Nドリフト層202、およびN+基板201が存在する。ゲート電圧がポリシリコンゲート206に印加されるオン状態では、電流がドレイン201から、pウェル層203の上部に形成された反転層を通り、N+ソース領域204を通り、ソースメタライゼーション208を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル203、Nドリフト層202接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物205の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション208をポリシリコンゲート206から絶縁するた
めに使用されるILD層207である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層209がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
めに使用されるILD層207である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層209がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域203を形成する。次に、適切にパターン化されたハードマスク層を用いたRIEまたはICPエッチングのいずれかによって、pウェル領域203への制御されたエッチングによって、pウェルトレンチ210が形成される。pウェルトレンチは、70°～90°の間の側壁角度で形成されてもよい。pウェルトレンチ領域210の深さは、0.1μm～0.5μmの範囲であってもよい。pウェルトレンチの深さは、pウェル領域の深さよりも浅くなるように調整することができる。pウェルトレンチの底部は、pウェル領域内に封入され得る。n+ソース領域は、次いで、イオン注入によって、または窒素もしくはリンなどのn型不純物によるエピタキシャル再成長によって形成される。pウェルトレンチ領域は、N+ソース領域204を形成するために必要なイオン注入を行うために使用されるのと同じマスキングステップを使用して形成されることが好ましい。p+プラグ層209は、アルミニウムまたはホウ素などのp型不純物の制御されたドーズ量の注入によって形成することができる。p+プラグ層の深さはN+ソース注入の深さを超えてもよく、特定の実装形態ではpウェル領域の深さを超えてもよい。プロセスの残りは、注入された不純物の電気的活性化、ゲート絶縁体形成、ゲート電極形成、レベル間誘電体形成、ソース/ドレインオーミックメタライゼーション、および最後に、ダイプロービングおよびパッケージングに適合するパッドまたは相互接続金属の形成のためのウェハの熱処理を構成する。ゲート絶縁膜205は、熱酸化または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを用いて形成される。
ここでの実施形態では、MOSチャネルのN+ソース領域A部分の形成直前のpウェル領域にトレンチが形成され、MOSチャネルの他の部分がSiCの(1120)または(1-100)結晶面に平行に形成されている(0001)結晶面に平行に形成されている。この実施形態に従って製造されたDMOSFETはより高いチャネル密度を有し、これは、デバイスのオン抵抗を低減するために有利であり得る。4H-SiCの(11-20)または(10-10)結晶面に平行な垂直側壁上に形成されたMOSチャネルは平坦な(0001)結晶面上に形成されたMOSチャネルと比較して、はるかに高い電界効果移動度を達成することができることは本発明の分野の者には周知である。本明細書に記載の一実施形態ではチャネル密度を増加させることに加えて、本実施形態に従って製造されたDMOSFETの実効チャネル移動度は4H-SiCの(0001)結晶面に常に平行なMOSチャネルを用いて製造されたDMOSFETの実効チャネル移動度よりも高いことが予想される。この望ましい特徴は所与のオン抵抗ターゲットについての有効チャネル長を増加させるために、または所与のチップサイズについてのオン抵抗を減少させるために、デバイス設計者にとって関心があり得るいずれかのために、活用され得る。
本出願に記載された実施形態は、米国特許出願第2018/0331174号[以降、参考文献1と称する]にTegaらによって開示された装置と区別することができる。 その用途は、MOSチャネルが垂直および水平pウェル表面上に形成されるSiC MOSFET構造を説明しているが。:
(1)参考文献1では、垂直SiC結晶面上のMOSチャネルが連続的に形成されず、活性領域内の離散的な直交位置にのみ形成される。したがって、垂直SiC側壁上にMOSチャネル形成を含まない参考文献1のMOSFETの断面が存在する。
(2)参考文献.lにおけるMOSチャネル構成は、本明細書の実施形態に記載されるものとは完全に異なる。参考文献.lでは、MOSチャネルがN+ソース領域と、MOSチャネルをJFET領域に接続する別個のN+蓄積領域との間に形成される。
(3)参考文献1では、縦型SiC結晶面上にMOSチャネルを実現するためのトレンチ作成のプロセスが全ての注入ステップが完了した後に行われる。その結果、N+ソース領域は、垂直側壁上に形成されたMOSチャネルと比較して高くなる。本明細書に記載の実施形態では、pウェルトレンチがpウェル注入の直後、およびpウェルトレンチのエッチングによって生成されたリセス領域上に形成されるN+ソース注入の前にエッチングされる。
図19A～図19Uは、図18に示される構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板301上にあり、図19 Aに示されるエピ層302のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲であるブランケットハードマスク303が図19Bに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図19Cに示されるように、RIEを使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長によりpウェル領域を形成する。図19Dにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入304が、図19Eにおいてpウェル305を生成するために実行される。マスク303が除去され、別のハードマスク層306が二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、50nm～5pmの範囲の厚さを有し、次いで、図19Fのようにパターニングされる。pウェルトレンチ308は、図19Gの適切にパターン化されたハードマスク層306を使用するRIEまたはICPエッチングによって、制御されたエッチングプロセス307によってpウェル領域に形成される。pウェルトレンチ308は、70°～90°の側壁角で形成される。pウェルトレンチ領域の深さは0.1μm～0.5μmの範囲である。pウェルトレンチの深さは、pウェル領域305の深さより浅くなるように調整されてもよい。pウェルトレンチ308の底部は、pウェル領域305内に封入され得る。n型注入309は、図19Hにおいてn+ソース領域310を生成するために行われる。AN+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。pウェルトレンチをエッチングするために使用される同じハードマスク層306はN+ソース注入をパターニングするために有利に使用され得、その結果、ソース注入はpウェルトレンチの下に完全に整列される。マスキング層306は、図191において除去される。別のハードマスク層311が、図19Jに堆積される。図19Kでは、ハードマスク層311がパターニングされている。p+プラグ層は、図19Lにおいて、アルミニウムまたはホウ素などのp型不純物312の制御されたドーズ量の注入によって形成され得る。p+プラグ層313の深さは好ましくはN+ソース注入の深さを超えてもよく、図19Mの特定の実施態様ではpウェル領域の深さを超えてもよい。これに続いて、図19Nの当業者によって一般に実施されている乾式または湿式エッチング技術のいずれかを使用してハードマスク311を除去する。次に、図190において、ゲート酸化物である酸化物層314を、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを用いて形成する。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ強化化学気相堆積(PECVD)または低圧化学気相堆積(LPCVD)をゲート酸化物堆積に使用することができる。次に、図19Pにおいて、ポリシリコンゲート層315が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。その場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。図19Qに示されるように、ハードマスク316が上部に堆積され、パターニングされる。ポリシリコンゲート層315は、パターニングされたマスク層316を用いてエッチングされる。次に、図19Rにおいて、マスク層316が除去される。厚さ50nm～1000nmの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含むILD層317が、ウェ
ハ上に堆積され、ハードマスクが堆積され、ILD開口部を画定するために上にパターン化され、ILD層317が図19Sに示されるように、ハードマスクを使用してパターン化される。さらに、ゲート酸化物314は、同じマスクを使用してエッチングされる。次に、マスクを除去し、図19Tにおいて、露出したSiC表面上にニッケルシリサイド領域318を形成する。アルミニウムまたは銀または金のいずれかの相互接続金属層319が堆積され、図19Uのチップの上部および下部にパターン化される。
ハ上に堆積され、ハードマスクが堆積され、ILD開口部を画定するために上にパターン化され、ILD層317が図19Sに示されるように、ハードマスクを使用してパターン化される。さらに、ゲート酸化物314は、同じマスクを使用してエッチングされる。次に、マスクを除去し、図19Tにおいて、露出したSiC表面上にニッケルシリサイド領域318を形成する。アルミニウムまたは銀または金のいずれかの相互接続金属層319が堆積され、図19Uのチップの上部および下部にパターン化される。
図20に示す実施形態は、SiC DMOSFETの断面構造のユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域403である。N+ソース領域404、Nドリフト層402、およびN+基板401が存在する。ゲート電圧がポリシリコンゲート406に印加されるオン状態では、電流がドレイン401から、pウェル層403の上部に形成された反転層を通り、N+ソース領域404を通り、ソースメタライゼーション408を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル403、Nドリフト層402接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、JFET領域またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物405の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション408をポリシリコンゲート406から絶縁するために使用されるILD層407である。ユニットセルの最中央には、N+ソースメタライゼーションで接地されたP+プラグ層409がある。SiC DMOSFETにおけるp+プラグの目的は、N+ソースコンタクトを用いてpウェル領域を接地することである。
pウェルトレンチ410は、ソース領域404形成の直前のpウェル注入領域にドライエッチングにより形成され、(0001)または水平面上に形成されたMOSチャネルの一部と、(11-20/10-10)またはSiCの垂直結晶面上に形成されたMOSチャネルの別の部分とをもたらす。しかし、図20に示す実施形態では、pwell領域を完全にエッチングすることによって、はるかに深い垂直MOSチャネルが形成される。続いて、N+ソース領域の形成後、リーチスルーブレークダウンを抑制するために、PW＃2411で示される第2のpウェル領域をN+ソース領域の下および周囲にイオン注入する。
まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域403を形成する。次に、適切にパターニングされたハードマスク層を用いたRIEまたはICPエッチングによって、pウェル領域への制御エッチングによって、pウェルトレンチ410が形成される。pウェルトレンチ410は、75°～90°の側壁角で形成されてもよい。pウェルトレンチ領域の深さは、0.1μm～2μmの範囲であってもよい。図18に示されるデバイスと比較して、図20のデバイスはpウェルトレンチの深さを有し、これは、pウェル領域と同じ深さであるか、またはpウェル領域よりもわずかに深くなるように調整され得る。図20に示される実施形態におけるpウェルトレンチの底部は、pウェル領域内に完全に封入されなくてもよい。次いで、n+ソース領域が、イオン注入によって、または窒素もしくはリンなどのn型不純物によるエピタキシャル再成長によって形成される。次いで、第2のpウェル領域(PW＃2)411がPW＃2領域の横方向の広がりが元のpウェル領域の横方向の広がりよりも大きくなるように、N+ソース領域の下の十分な深さまで形成される。PW＃2 411領域を形成するための2つの方法が識別される。(1)専用のハードマスク層を堆積させ、元のpウェル領域よりもわずかに大きい程度でパターン化し、次いで、PW＃2のイオン注入を行うことができる。(2)傾斜イオン注入は、PW＃2を実現するために有利に使用することができる。
ここでの実施形態では同じハードマスクがトレンチ、N+ソース領域、次いでPW＃2領域を形成するために使用され得、その横方向の広がりはp型不純物の傾斜イオン注入を使用し
て、元のpウェル領域403よりも大きくされる。プロセスの残りは、注入された不純物の電気的活性化、ゲート絶縁体形成、ゲート電極形成、レベル間誘電体形成、ソース/ドレインオーミックメタライゼーション、および最後に、ダイプロービングおよびパッケージングに適合するパッドまたは相互接続金属の形成のためのウェハの熱処理を構成する。ゲート絶縁体405は、炭化ケイ素の熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDによって形成される。
ここでの実施形態では同じハードマスクがトレンチ、N+ソース領域、次いでPW＃2領域を形成するために使用され得、その横方向の広がりはp型不純物の傾斜イオン注入を使用し
て、元のpウェル領域403よりも大きくされる。プロセスの残りは、注入された不純物の電気的活性化、ゲート絶縁体形成、ゲート電極形成、レベル間誘電体形成、ソース/ドレインオーミックメタライゼーション、および最後に、ダイプロービングおよびパッケージングに適合するパッドまたは相互接続金属の形成のためのウェハの熱処理を構成する。ゲート絶縁体405は、炭化ケイ素の熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDによって形成される。
図20のこの実施形態に記載された装置は図18の実施形態に記載された装置の改良であり、いくつかの追加の機能および利点を有する。図20の実施形態のMOSチャネルの垂直部分は図20のMOSFETのためのより深いpウェルトレンチ410のために、図18に示されるデバイスよりもはるかに大きくすることができる。MOSチャネルのより大きなパーセンテージは、水平面と比較して、より高いチャネル移動度が可能な垂直側壁上で実現することができる。例えば、1μmの全チャネル長に対して、MOSチャネルの0.25μmを水平面上に実現することができ、MOSチャネルの0.75μmを垂直側壁上に実現することができる。したがって、図20に示される実施形態で説明されるデバイスの有効チャネル移動度は、同じMOSチャネル長に対して、図18に示される実施形態で説明されるデバイスよりも大きくなり得る。したがって、同じ実効チャネル移動度に対して、図18の実施形態を用いて製造されたMOSFETと比較して、図20の実施形態を用いてより長いチャネルMOSFETを製造することができる。より長いチャネルMOSFETは、より低いドレイン飽和電流、より高い短絡ロバスト性、ドレイン電圧によるより低いVthロールオフ、ドレイン誘起障壁低下(DIBL)効果からのイミュニティを含む、より高いデバイスロバスト性を提供する。
図20の実施形態では、元のpウェル403と比較してPW＃2 411についてのより大きな範囲が必要であり、MOSチャネルの水平部分のチャネル長を低減するために有益である。元のpウェルよりも大きな横方向の広がりを有するPW＃2を形成することによって、高電圧ブロッキング状態の間のドレイン電位は、PW＃2領域によって元のpウェル領域から効果的に遮蔽される。これにより、リーチスルー破壊のリスクなしに、pウェルトレンチを越えて延在する元のpウェル領域の横方向の広がり(電気線量)を大幅に低減することができる。pウェルトレンチを越えるpウェル領域の横方向の広がりが減少すると、水平面上に形成されるMOSFETチャネルの部分が小さくなる。
図21A～図21Vは、図20に示される構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板501上にあり、図21 Aに示されるエピ層502のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層を含み、厚さが50nm～5μmの範囲であるブランケットハードマスク503が図2 IBに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図21Cに示されるように、RIEを使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域を形成する。図21Dにおいて1012cm-2～1015cm-2の範囲の注入線量で、10keV～800keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入504が、図2 IEにおいてpウェル505を生成するために実行される。マスク503が除去され、厚さが50nm～5μmの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって別のハードマスク層506が堆積され、その後、図21Fのようにパターニングされる。深いpウェルトレンチ508は、図21Gの適切にパターン化されたハードマスク層506を使用するRLEまたはICPエッチングによって、pウェル領域への制御されたエッチングプロセス507によって形成される。pウェルトレンチ508は、75°～90°の側壁角で形成されてもよい。pウェルトレンチ領域の深さは、例えば、0.5μm～2μmの範囲であってもよい。pウェルトレンチ508の深さは、p-ウェル領域と同じ深さまたはp-ウェル領域よりもわずかに深くなるように調整することができる。pウェルトレンチの底部は、pウェル領域内に封
入されていなくてもよい。
入されていなくてもよい。
N型注入509は、図21HのN+ソース領域510を生成するために行われる。n+ソース領域は、イオン注入または窒素やリンなどのn型不純物によるエピタキシャル再成長によって形成される。次いで、第2のpウェル領域(PW＃2)511がN+ソース領域の下の十分な深さまで形成され、その結果、PW＃2領域の横方向の広がりは、図211の元のpウェル領域の横方向の広がりよりも大きくなる。PW＃2領域511を形成するための2つの方法が特定される。(1)専用のハードマスク層を堆積させ、元のpウェル領域よりもわずかに大きい程度でパターン化し、次いで、PW＃2のイオン注入を行うことができる。(2)傾斜イオン注入は、PW＃2を実現するために有利に使用することができる。この実装形態では、同じハードマスク506がp型不純物の傾斜イオン注入を使用して、横方向の広がりが元のpウェル領域よりも大きくされる、pウェルトレンチ508、N+ソース領域510、次いでPW＃2領域511を作成するために使用され得る。
マスキング層506は、図21 Jにおいて除去される。別のハードマスク層512が、図21Kにおいて堆積される。ハードマスク層512は、図21Lにおいてパターン化される。p+プラグ層は、図21Mにおいて、アルミニウムまたはホウ素などのp型不純物513の制御されたドーズ量の注入によって形成され得る。p+プラグ層514の深さは好ましくはN+ソース注入の深さを超えてもよく、図21Nの特定の実施態様ではpウェル領域の深さを超えてもよい。これに続いて、図21Oの分野の当業者によって一般に実施される乾式または湿式エッチング技術のいずれかを使用してハードマスク512を除去する。次に、図21Pにおいて、ゲート酸化物である酸化物層515を、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを用いて形成する。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。PECVDまたはLPCVDは、ゲート酸化物堆積のために使用され得る。次に、図21Qにおいて、ポリシリコンゲート層516が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。インシトドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって実施することができる。ポリシリコンの蒸着後ドーピングはPOCLの層を蒸着し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって行うことができる。図21Rに示されるように、ハードマスク517が堆積され、パターニングされる。ポリシリコンゲート層516は、パターニングされたマスク層517を用いてエッチングされる。次に、図21 Sにおいて、マスク層517が除去される。厚さ50nm～1000nmの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層、またはそれらの積層された組み合わせを含むILD層518が、ウェハ上に堆積され、ハードマスクが堆積され、ILD開口部を画定するために上にパターン化され、ILD層518が図2 ITに示されるように、ハードマスクを使用してパターン化される。さらに、ゲート酸化物515は、同じマスクを使用してエッチングされる。次に、マスクを除去し、図21Uにおいて、露出したSiC表面上にニッケルシリサイド領域519を形成する。アルミニウム、銀、または金のいずれかの相互接続(inter connect)金属層520が堆積され、図21Vのチップの上部および下部にパターン化される。
本発明は、短チャネル型SiC MOSFETの設計及び製造に関する。
本明細書に記載の実施形態は、高電圧短チャネルSiC MOSFETのDIBL効果を最小化することに関する。
本明細書に記載の実施形態は、サブミクロンチャネル長を有するMOSチャネルの設計および製造に関する。
本明細書に記載の実施形態は、十分に低いオン抵抗と十分に高い短絡耐久時間との両方を有するデバイスを達成する。
本明細書に記載の実施形態は、チャネルの特定の領域において局所的にチャネルのドーピング濃度を増加させることに関する。SiC MOSFETのための不均一にドープされたチャネルは、オン抵抗、閾値電圧、および短絡耐性時間の間のより良好なトレードオフを提供する。
本明細書に記載の実施形態ではチャネル内のドーピング濃度を局所的に増加させて、閾値電圧をあまり増加させないが、同時に、DIBL効果を減少させて、より良好なトレードオフを達成することに関する。
本明細書に記載の一実施形態では、p型シールドと呼ばれるp型シールド層がpウェル領域内に形成される。p-シールドは常にp-ウェル領域内で生じるが、p-ウェル領域の垂直範囲を越えて延在することができる。
本明細書に記載の実施形態では、p型シールド領域の底部がp型ウェルの下に延在することができる。
本明細書に記載の一実施形態では、複数のpシールド領域が存在することができる。異なるp-シールド領域におけるドーピング濃度は、互いに異なり得る。
本発明は、pウェル構造内にpシールド領域が埋め込まれたデバイスに関する。p-シールド領域は常にp-ウェル領域内で生じるが、p-ウェル領域の垂直範囲を越えて延在することができる。
本明細書の一実施形態では、デバイス構造が複数のpシールド領域を有することができる。これらの場合、異なるpシールド領域のドーピング濃度プロファイルは、必ずしも同じである必要はなく、互いに異なっていてもよい。
プレーナゲートSiC MOSFETにおいてより低いオンステージ抵抗を達成するための競争において、特に高い耐圧定格を有する場合、SiCチャネルに関連する伝導損失の大部分を低減するため、チャネル長をできるだけ短くすることが一般的に行われている。SiC MOS構造におけるMOS移動度はシリコンMOSFETに見られるものと比較して著しく小さく、その結果、十分に低いオン抵抗を達成するためにはチャネル長を極めて短く、ときにはサブミクロン範囲にする必要がある。
チャネル長が短くなるにつれて、短チャネル効果がSiCパワーMOSFETにおいて問題となり、ドレイン誘起障壁低下効果(DIBL効果とも呼ばれる)を引き起こし、これは、SiC MOSFETにおける多くの信頼性問題の原因となる。
1つの関連する問題は、設計されたデバイスが非常に低いドレインバイアスにおいてのみ特定の所望の閾値電圧を達成する、高いドレインバイアスにおける閾値電圧のロールオフである。しかし、ドレインバイアスがそのブロッキング値に近づくと、閾値電圧は実質的に低下し、これは、チャネルが不注意にオンになる可能性があるため望ましくない。
また、DIBL効果を受けるデバイスは高いドレインバイアス下で極めて大きな飽和電流を有し、短絡負荷条件下で過剰な電力損失をもたらす。これにより、短絡耐久時間が短くなる。SiC MOSFETの限られたMOSチャネル移動度は短いチャネル長で克服することができるが、DIBL効果による問題に関連する。
この問題を軽減するための1つのアプローチは、デバイスの閾値電圧を均一に増加させるチャネル領域におけるドーピング濃度を増加させることである。このアプローチは飽和ドレイン電流を低減することができるが、これはまた、デバイスのオン抵抗を増加させる。
本明細書に記載の実施形態は、十分に低いオン抵抗と十分に高い短絡耐久時間との両方を有するデバイスを達成するのを助けることができる。従来のアプローチはチャネル領域におけるドーピング濃度を単に均一に増加させることであるが、本明細書に記載の実施形態は他のチャネルのドーピング濃度を均一に増加させるのではなく、チャネルの特定の領域において局所的に増加させる。SiC MOSFETのための不均一にドープされたチャネルは、オン抵抗、閾値電圧、および短絡耐性時間の間のより良好なトレードオフを提供する。
本明細書の実施形態ではドーピング濃度が閾値電圧をあまり増加させないが、同時にDIBL効果を減少させ、したがってより良好なトレードオフを達成するように増加される。
本明細書の一実施形態では、p型シールドと呼ばれるp型シールド層がpウェル領域内に形成される。p-シールドは常にp-ウェル領域内で生じるが、この実施形態の特定の例ではp-ウェル領域の垂直範囲を超えて延在することができる。
本明細書の一実施形態では、p-シールド領域の底部がさらに下方に延在することができ、p-ウェルの下に到達することができる。本明細書の一実施形態では、複数のpシールド領域が存在することができる。異なるp-シールド領域におけるドーピング濃度は、互いに異なり得る。
本明細書の一実施形態では、p型シールドと呼ばれるp型シールド層がpウェル領域内に埋め込まれて形成される。p-シールドは常にp-ウェル領域内で生じるが、この実施形態の特定の例ではp-ウェル領域の垂直範囲を超えて延在することができる。
本明細書の一実施形態では、p-シールド領域の底部がさらに下方に延在することができ、p-ウェルの下に到達することができる。本明細書の一実施形態では、pウェル領域に埋め込まれた複数のpシールド領域が存在することができる。異なるp-シールド領域におけるドーピング濃度は、互いに異なり得る。
p-シールド領域はp-ウェル構造内に埋め込まれて形成され、p-ウェル領域のドーピングを局所的に再強化し、DIBL効果を最小限に抑えながら、表面におけるMOSFETチャネルのより良好なシールドを提供する。本明細書に記載の実施形態では、pシールドはチャネルに直接接続されないので、pシールドはVTHを変化させない。
図23 Aに示される実施形態は、SiC DMOSFETの断面構造の半ユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域203である。N+ソース領域205、Nドリフト層202、およびN+基板201が存在する。ゲート電圧がポリシリコンゲート207に印加されるオン状態では、電流がドレイン201から、pウェル層203の上部に形成された反転層を通り、N+ソース領域205を通り、ソースメタライゼーション210を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル203、Nドリフト層202接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成されるpウェルの部分であるチャネル長、接合ゲート電界効果トランジスタ(JFET)領域また
はJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物206の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション210をポリシリコンゲート207から絶縁するために使用されるILD層208である。
はJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物206の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション210をポリシリコンゲート207から絶縁するために使用されるILD層208である。
本明細書の実施形態では、p-シールド204aと呼ばれるp型シールド層がp-ウェル領域内に形成される。p-シールドはp-ウェルの平均バックグラウンドドーピング濃度と比較してドーピング濃度が最も高い点の横方向位置がp-ウェルの境界内に位置するように、p-ウェルの内側に位置することができる。p-シールド領域は、常にp-ウェル領域内で生じる。点Aおよび点Bは、注入されたp-シールド領域のドーピングプロファイルがどのように見えるかを説明するための基準点として与えられる。
図23Bに示される実施形態はp-シールド領域の底部がp-ウェル内にさらに下方に延在し、p-ウェル領域の外側に到達することができることを除いて、図23 Aの実施形態と同様である。
図23Cおよび図23Dに示される実施形態では、デバイスが図23 Aに類似している。図23Cおよび図23Dのデバイスは、複数のp-シールド領域がある場合を例示する。これらの場合、異なるpシールド領域のドーピング濃度プロファイルは、必ずしも同じである必要はなく、互いに異なっていてもよい。
高電圧でドレインにバイアスをかける場合、チャネルの中央に形成されるpシールドは、DIBL効果を排除するドレインバイアス誘起空乏領域の拡張を緩和するのに役立つことができる。DIBL効果の緩和に加えて、p-シールド領域はMOSFETのVTHを制御するための簡単な方法も提供し、短絡時間(tsc)を改善することを可能にする。p-シールドはp-ウェルドーピング濃度の均一な増加とは対照的に、デバイス構造内の臨界位置におけるp-ウェルのドーピング濃度の局所的増加を可能にする。より低いVth、ON抵抗、および短チャネル効果に対するより良好なイミュニティに関するより良好なトレードオフは、実施形態に記載の方法によって得られる。p-シールド領域の深さがp-ウェル領域よりも大きい場合、すなわち、p-シールドがp-ウェル領域を超えて垂直方向に延在する場合、p-シールドはまた、チャネル領域への電場のより良好なシールドを提供することができ、これは、チャネルにおけるDIBL効果をさらに緩和する。複数のp-シールド領域を有するデバイス構造は、異なるp-シールド領域において異なるドーピング濃度で設計することができる。本明細書に記載の実施形態ではより高いドーピング濃度をpウェル(POINT A)の縁部に近いpシールド領域に適用することができ、一方、POINT Bにより近いpシールド領域はより低いドーピング濃度で作製することができる。この構造は、所与のチャネル長に対して、より低いゲート閾値電圧ならびに短チャネル効果に対する優れた耐性の利点を有する。
図24A～図24Uは、図23 Aに示される構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板301上にあり、図24Aに示されるエピ層302のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層の厚さが50nm～5μmの化学蒸着(CVD)堆積層を含むブランケットハードマスク303が図24Bに堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図24Cに示されるように、反応性イオンエッチング(RIE)を使用してドライエッチングされる。まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域を形成する。図24Dにおいて、1012cm-2～1015cm-2の範囲の注入ドーズで、10keV～1000keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入304が、pウェル305を生成するために実行される。パターニングされたマスク層303は、図24Eにおいて除去される。
ハードマスク層306は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図24Fにおいて厚さは50nm～5μmの範囲である。マスク層306は、フォトリソグラフィを使用してパターニングされ、その後、例えば図24GのRTEを使用してドライエッチングされる。
p型注入307は図24Hに示されるように、p型シールド308と呼ばれるpウェル内にp型領域を形成するために行われる。p型不純物としてアルミニウムまたはホウ素を用いて、p型シールド領域308を形成することができる。p-シールド領域におけるドーピング濃度は、1E16cm-3～1E21cm-3の範囲であってもよい。図241では、パターニングされたマスク層306が除去される。
二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層の厚さが50nm～5μmの化学気相堆積(CVD)堆積層を含むブランケットハードマスク309が図24Jに示されるように堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図24Kに示されるように、RIEを使用してドライエッチングされる。
N+ソース領域311は、図24Lにおいて、窒素やリン310などのn型不純物によるイオン注入またはエピタキシャル再成長によって形成される。パターニングされたマスク層309は、図24Mに示されるように除去される。
ゲート酸化物である酸化物層312は、図24Nに示されるように、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを使用して形成される。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ強化化学気相堆積(PECVD)または低圧化学気相堆積(LPCVD)をゲート酸化物堆積に使用することができる。次に、図240において、ポリシリコンゲート層313が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。In-situドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの堆積後ドーピングはPOChの層を堆積し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって実行されてもよい。図24Pでは、ポリシリコン層313をパターニングする。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層またはそれらの積層された組み合わせを含むILD層314が、図24Qにおいてウェハ上に堆積される。ILD層314は、図24Rに示されるようにパターン化されている。図24Sでは、ゲート酸化物312がパターニングされている。
図24Tにおいて、露出したSiC表面上にニッケルシリサイド領域315が形成される。アルミニウムまたは銀または金のいずれかの相互接続金属層316は、図24U.に示されるように基板の上部および下部に堆積され、パターン化される。
図25Aに示される実施形態は、SiC DMOSFETの断面構造の半ユニットセルである。このデバイスの重要な領域は、アルミニウムまたはホウ素などのp型種のイオン注入またはエピタキシャル再成長によって形成されるpウェル領域403である。N+ソース領域405、Nドリフト層402、およびN+基板401が存在する。ゲート電圧がポリシリコンゲート407に印加されるオン状態では、電流がドレイン401から、pウェル層403の上部に形成された反転層を通り、N+ソース領域405を通り、ソースメタライゼーション410を通って出るように垂直に流れる。オフ状態またはブロッキング状態において、電圧は、pウェル403、Nドリフト層402接合を横切って支持され、pウェルとNドリフト層との間に形成されるPN接合が存在する。構造に印加される電圧は、逆バイアスにおいてこのPN接合を横切って支持される。パワーMOSFETには、MOSFETの繰り返し単位であるユニットセルのピッチ、反転チャネルが形成さ
れるpウェルの部分であるチャネル長、接合ゲート電界効果トランジスタ領域(JFET領域)またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物406の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション410をポリシリコンゲート407から絶縁するために使用されるILD層408である。
れるpウェルの部分であるチャネル長、接合ゲート電界効果トランジスタ領域(JFET領域)またはJFETギャップと呼ばれる2つの連続するpウェル間の距離、およびゲート酸化物406の厚さを含むいくつかの重要な特徴がある。別の特徴は、ソース相互接続メタライゼーション410をポリシリコンゲート407から絶縁するために使用されるILD層408である。
p-ウェル構造内に埋め込まれたp-シールド領域404aが形成される。言い換えると、pシールドは、MOSFETチャネルが位置するSiC表面の下方に形成される。p-シールド領域は図25 Aに見られるように、常にp-ウェル領域内で生じるが、この実施形態の特定の例では図25Bに示されるように、p-ウェル領域の垂直方向の広がりを超えて延在してもよい。
図25Bに示される実施形態はp-シールド領域の底部がp-ウェル内にさらに下方に延在し、p-ウェル領域の外側に到達することができることを除いて、図25 Aの実施形態と同様である。
図25Cおよび図25Dに示すデバイス構造も、図25Aのデバイスと同様であるが、複数のp-シールド領域がある場合を例示する。これらの場合、異なるpシールド領域のドーピング濃度プロファイルは、必ずしも同じである必要はなく、互いに異なっていてもよい。これらの図のそれぞれにおける点Aおよび点Bは、注入されたp-シールド領域のドーピングプロファイルがどのように見えるかを説明するための基準点として与えられる。
図25A～図25Dのp-シールドはp-ウェル領域のドーピングを局所的に「再強化」し、DIBL効果を最小限に抑えながら、表面におけるMOSFETチャネルのより良好なシールドを提供する。pシールドはチャネルに直接接続されないので、この場合、pシールドは閾値電圧を変化させない。図25Aに示されるデバイスはDIBLを緩和するための同種の電界遮蔽を提供するが、図23 Aのデバイスにとって避けられない閾値電圧値の変更を必要としない。
図26A～図26Uは、図25Aに示される構造を製造するプロセスを説明する。SiC DMOSFETの製造プロセスはSiC基板501上にあり、図26Aに示されるエピ層502のための適切なドーピング(1014～1018cm-3)および厚さ(1μm～300μm)を有する4H-SiC Si面エピウエハの使用から始まる。二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層の厚さが50nm～5μmの化学蒸着(CVD)堆積層を含むブランケットハードマスク503が図26Bに示されるように堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図26Cに示されるように、反応性イオンエッチング(RIE)を使用してドライエッチングされる。次に、まず、p型不純物としてアルミニウムまたはホウ素を用いたイオン注入またはエピタキシャル成長により、pウェル領域を形成する。図26Dにおいて、1012cm-2～1015cm-2の範囲の注入ドーズで、10keV～1000keVの範囲のエネルギーでホウ素またはアルミニウムを含むp型注入504が、pウェル505を生成するために実行される。パターニングされたマスク層503は、図26Eにおいて除去される。
ハードマスク層506は、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層のCVD堆積層によって堆積され、図26Fにおいて厚さは50nm～5μmの範囲である。マスク層506はフォトリソグラフィを使用してパターニングされ、その後、例えば、図26Gにおいて、RIEを使用してドライエッチングされる。
図26Hでは、p型注入507がp型シールド508と呼ばれるpウェル内にp型領域を形成するために行われる。p型不純物としてアルミニウムまたはホウ素を用いて、p型シールド領域508を形成することができる。p-ウェル構造内に埋め込まれたp-シールド領域が形成される。言い換えれば、pシールドは、MOSFETチャネルが位置するSiC表面の下に形成される。p-シールド領域は、常にp-ウェル領域内で生じる。pシールド領域の位置は、pシールド領域を実現するために使用される注入エネルギーの注意深い調整によって制御される。
p型シールド領域は、1012cm-2～1015cm-2の範囲の注入ドーズで、25keV～800keVの範囲のエネルギーで、ホウ素またはアルミニウムを含むp型イオン注入ステップによって生成されてもよい。図261では、パターニングされたマスク層506が除去される。
二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはニッケルなどの金属層の厚さが50nm～5μmの化学気相堆積(CVD)堆積層を含むブランケットハードマスク509が図261に示されるように堆積され、次いで、フォトリソグラフィを使用してパターニングされ、次いで、例えば、図26Kに示されるように、RIEを使用してドライエッチングされる。
N+ソース領域511は、図26Lにおいて、窒素やリン510などのntype不純物によるイオン注入またはエピタキシャル再成長によって形成される。パターニングされたマスク層509は、図26Mにおいて除去される。
ゲート酸化物である酸化物層512は、図26Nにおいて、熱酸化によって、または二酸化ケイ素、窒化ケイ素、酸窒化ケイ素などの誘電体層のCVDを使用して形成される。ゲート酸化物の厚さは、10nm～100nmの範囲であり得る。酸化物の成長のために、乾式または湿式熱酸化のいずれかを使用することができる。プラズマ強化化学気相堆積(PECVD)または低圧化学気相堆積(LPCVD)をゲート酸化物堆積に使用することができる。次に、図260において、ポリシリコンゲート層513が堆積される。ポリシリコン層は、PECVDまたはLPCVDを使用して堆積され得る。ポリシリコン層は、ホウ素またはリンを用いて、その場で、または後続のステップで、縮重ドープすることができる。さの場(In-situ)ドーピングは、PH3前駆体をポリシリコン堆積化学物質に添加することによって行うことができる。ポリシリコンの蒸着後ドーピングはPOOLの層を蒸着し、続いて700～900℃の範囲の温度でドライブインステップを行うことによって行うことができる。図26Pでは、ポリシリコン層513をパターニングする。50nm～1000nmの厚さの二酸化ケイ素、窒化ケイ素、酸窒化ケイ素層またはそれらの積層された組み合わせを含むILD層514が、図26Qにおいてウェハ上に堆積される。ILD層514は、図26Rにパターン化されている。ゲート酸化物512は、図26Sにおいてパターン化される。
図26Tにおいて、露出したSiC表面上にニッケルシリサイド領域515が形成される。アルミニウムまたは銀または金のいずれかの相互接続金属層516は、図26U.に示されるように基板の上部および下部に堆積され、パターン化される。
本明細書に記載の実施形態は、SiCトランジスタに関する。
本明細書の一実施形態に記載のデバイスは、そのP+アイランドの間に位置する埋め込みN+領域を有する。埋め込みN+領域は、ショットキー層と接触しないので、ウェハ表面から物理的に分離されるように形成される。Nドリフト層の一部は、ショットキー表面と接触している。ウェハ表面からのN+領域の物理的分離は、ショットキー金属におけるSiCデバイスがN+ドーピング濃度ではなくNドーピング濃度を有するので、この実施形態の重要な特徴である。ショットキー金属と接触する炭化ケイ素表面は、SiCとのショットキー金属界面における電界の強度を低減するために重要なNドーピング濃度を有する。本明細書で説明する一実施形態では、埋め込みN+領域の垂直方向の広がりはP+領域の底部よりも低く、P+領域の底部を覆う。従来技術のMPSダイオードと比較すると、P+アイランド間の間隔はより狭く、P+アイランドの深さはより深い。N+領域の存在は、P+アイランド間の間隔をより狭くすることを可能にする。P+アイランドは、ショットキー界面からの高電圧動作中に発生する電界を遮蔽する。本明細書の実施形態ではN+領域が散在するP+領域がP+アイランドとN+領域との間のあるレベルの電荷バランスを達成するように設計され、これはこのデバイスのON抵抗をさらに低減し、また低電界を維持するという利点を提供する。
本明細書の一実施形態では、N+領域の底部がP+領域の底部よりも高い。P+領域の底部はNドリフト層と接触しており、これはより低いリーク電流を可能にするが、より高いオン抵抗を可能にするため、トレードオフである。より良好なオン抵抗は、P+アイランド間に位置するN+領域が埋め込まれ、N+領域がP+アイランドの底部を完全に囲まないデバイスの実施形態において、より低い漏れ電流が達成され得るデバイスの実施形態において達成され得る。本明細書に記載の実施形態では、P+アイランドの間に位置する埋め込みN+領域と、P+アイランドの底部を完全に囲まないN+領域との両方が同じデバイス上に存在することができる。
本明細書に記載の一実施形態では、N+領域はいくつかのサブN領域から形成され、P+は多くのサブP領域から形成され、これらの異なる層またはスライスの各々におけるドーピング濃度は異なり得る。本明細書の一実施形態では、N+領域の最終スライスがP+アイランドの下方にあり、P+アイランドの周囲を完全に覆うか、またはN+スライスの底部がP+領域の底部よりも高い。炭化ケイ素表面からより遠く離れたN+型サブ領域のドーピング濃度は次第に高くなり得、これはより低い伝導損失の利点を有し得る。別の実施形態では、SiC表面からより遠いp型サブ領域のドーピング濃度を徐々に低くすることができ、これにより、より良好なブロッキング特性を可能にすることができる。本明細書の実施形態で説明されるドーピング濃度の変化は、より低い漏れ電流、より良い伝導損失、より低い抵抗などに向けてデバイス設計を適切に調整する自由度を可能にする。1つのP+層および1つのN+層のみを有するのとは対照的に、層状および異なるドープのN+およびP+領域でより良好なトレードオフを達成することができ、これは、複数のイオン注入ステップまたは複数のエピ成長を使用することによって達成することができる。
本明細書の一実施形態では、複数のP+ウェルのセットの間に散在するN+領域がウェハ表面から物理的に分離され、Nドリフト領域内に完全に延びるように形成される。本明細書の実施形態におけるN+領域のSiCウェハ表面からの物理的分離は、それを他の同様の発明と区別する。
本明細書の一実施形態では、ショットキー金属(METAL 1)と接触しn型半導体であるSiCウェハの一部はSiC MPSダイオードの動作の高電圧ブロッキングモード中に、ショットキー金属(METAL 1)と直接接触するn型SiC半導体のドーピング濃度がウェハ表面における電界の強度を低減するために重要であるため、Nドリフトのドーピング濃度が同じである。
図28Aに示される実施形態のデバイスは、SiC MPSダイオードの断面概略図である。このデバイスの重要な領域はウェハの機械的支持を与える底部のN+基板201であり、厚さは～350μmである。通常はエピ層であり、N+基板の上にあるNドリフト領域202。線形ストライプまたはより複雑な円形または六角形パターンとして形成される複数のP+ウェル204がある。デバイスはn型SiC半導体領域へのショットキー金属であり、その下にあるn型領域へのショットキー接触を形成する、METAL 1として示される第1の金属層205を有する。デバイスは金属1と接触しているウェハの前面に、金属2として示される第2の金属層206を有する。金属2は、「パワーメタル」と呼ばれることが多く、通常、アルミニウムである。N+基板の底部の下にシリサイド層207がある。シリサイド層と接触しているウェハの裏面の下には、金属3として示される第3の金属層208がある。
図28Aに示されるデバイスは、複数のP+ウェル204のセットの間に散在するN+領域203を有する。N+領域203は、ウェハ表面から物理的に分離され、Nドリフト領域202内に完全に延びるように形成される。SiCウェハ表面からのN+領域の物理的分離は本明細書に記載される実施形態の重要な特徴であり、他の同様の発明と区別される。SiCウェハのうち、METAL 1と称されるショットキー金属205に接し、n型半導体である部分は、Nドリフト 202の
ドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベル付けされたショットキー金属205と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。N+領域203の垂直方向の広がりは、P+領域204の底部よりも小さい。埋込みN+領域はP+領域を完全に取り囲み、これはショットキー注入多数キャリアにより導電性の移動経路を提供し、全順方向伝導損失を低減する。
ドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベル付けされたショットキー金属205と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。N+領域203の垂直方向の広がりは、P+領域204の底部よりも小さい。埋込みN+領域はP+領域を完全に取り囲み、これはショットキー注入多数キャリアにより導電性の移動経路を提供し、全順方向伝導損失を低減する。
本明細書のデバイスに記載される実施形態は、従来技術の金属1と比較して、金属1層に異なる種類のショットキー金属を使用する。図28Aに記載された装置の金属1 205の選択は、そのショットキー接触の障壁高さが従来技術のものより低くなるように行われる。ショットキー障壁の高さが小さいため、ショットキー障壁上への多数キャリアの注入はより効率的になり、これは図28Bに示されるように、フォワードI-V特性におけるより低いKnee電圧(VKnee)として反映される。より低いVKnee(＃2および＃3と記されている)を有する新しいデバイスは、それらの対応物(＃1と記されている)よりも低い順方向伝導損失を有する。ショットキー障壁の高さが低いほど、逆I-V曲線(＃2および＃3と記されている)に示すように、逆漏れ電流が高くなる。漏れ電流の量は、ショットキーコンタクトのアニーリング温度、デバイスのピッチ、P+領域の深さおよびドーピング、N+領域のドーピングおよび深さ、ならびにNdrift領域のドーピングを含むがこれらに限定されない様々な設計要素に依存するバリア高さを微調整することによって、本明細書に記載の実施形態において制御下に保つことができる。
本明細書に記載される実施形態の別の明確な特徴は、新しいデバイスのN+基板がその対応物(通常、-350μm)よりも薄い(通常、100 ～ 200μm)ことである。薄くなったN+基板は前方I‐V曲線の直線領域である前方I‐V特性に直接影響を与える。ここで、VF > VKneeが急勾配になるのは薄くなった基板が前方伝導損失の総量に及ぼす直列抵抗が少ないためである。図28Bに示されるように、より低いVKneeおよび薄くされた基板(＃3とマークされる)を有するダイオードは、正確に低いVKneeおよび厚い基板(＃2とマークされる)を有する別のダイオードよりも低い導通損失を有しなければならない。ここでの実施形態では前方I-V曲線の線形セグメントの傾斜の逆数である示差オン抵抗(RON、Diff)はN+基板を薄くすることによって著しく低減される。本明細書の実施形態におけるダイオードのより低いVKneeおよびRON、Diffは市場における適切なニーズに十分に低い逆方向漏れを維持しながら、順方向導通損失の著しい低減を可能にする。
図29A～図29Lは、図28Aに示される構造を製造するプロセスを説明する。デバイスの製造プロセスは、図29Aにおいて、高導電性N+基板301と、Nドリフト領域が典型的にエピ成長されるNドリフト領域302とからなるSiCウェハを準備することを含む。Nドリフト領域302はNドリフト領域のドーピング濃度及び厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハが準備されるとき、窒素および/またはリンなどのn型種303を有するイオン注入ステップが、図29Bのデバイスの活性領域上に実行され、nドリフト領域内にn+領域を形成する。図示しない端部終端部は、n型イオン注入ステップ中にマスクされる必要がある。なお、図29(C)において、n+領域304がnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程303を行う必要がある。イオン注入ステップは、N+領域の上部がウェハ表面から物理的に離れているN+領域304を形成すべきである。
パターン化されたマスク305は好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどから作られたハードマスクであり、図29Dにおいてウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物306を用いたp型イオン注入ステップを図29Eで実施して、図29Fの1
組の複数のp+ウェル307を形成する。複数のP+ウェル307のセットの底部は、それらがN+領域304の底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。図29Fでは、複数のP+ウェルの集合が全体としてP+領域になる。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク305は、図29Gのドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
組の複数のp+ウェル307を形成する。複数のP+ウェル307のセットの底部は、それらがN+領域304の底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。図29Fでは、複数のP+ウェルの集合が全体としてP+領域になる。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク305は、図29Gのドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図29Hにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属308を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTA(Rapid Thermal Anneal)を使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図291において、METAL 2とマークされた第1のパッド金属309がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図29Jにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウェーハの薄化は、化学機械研磨(CMP)、ウェットエッチング、ドライエッチング、または前述の研削技術とウェーハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図29Kにおいて、ウェハの裏側のシリサイド領域310が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図29Lでは、ウェハの裏面に、金属3とマークされた第2のパッド金属311が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図29Cにおいて、異なるドーピング濃度および厚さを有する3つのn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。3つのn型エピ成長層はn層302がウェハのデバイス側に合流し、n+層304がn層の直下に位置するように形成されるべきであり、n+層はドリフト領域として機能する302ともラベル付けされた第2のn層の上部にあり、第2のn層はn+基板301の上部に位置する。
上記エピ構造のSiCウエハを作製する場合、図29Dにおいて、ウエハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどのハードマスクであることが好ましいパターニングされたマスク305を形成する。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物306を用いたp型イオン注入ステップを図29Eで実施して、図29Fの1組の複数のp+ウェル307を形成する。複数のP+ウェル307のセットの底部は、それらがN+領域304の底部の上にあるように形成される。本明細書の
実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。図29Fでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク305は、図29Gのドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。図29Fでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク305は、図29Gのドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図29Hにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属308を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図291において、METAL 2とマークされた第1のパッド金属309がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図29Jにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図29Kにおいて、ウェハの裏側のシリサイド領域310が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図29Lでは、ウェハの裏面に、金属3とマークされた第2のパッド金属311が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図28Aに示される実施形態に見られるように、本発明のSiC MPSダイオードのP+領域204は、複数のP+ウェルのセットが従来技術の場合と比較して、横方向により狭く離間され、Nドリフト領域202内により垂直方向に深く延びるように形成される。本発明のP+領域は、前述のN+領域と併せて、ウェハ表面上に形成されたショットキー障壁にロバストな遮蔽を提供するように設計される。対照的に、先行技術のデバイスはショットキー接触における電界の高い応力に脆弱であり、これは、デバイスの高い漏れ電流および/または不可逆的破壊につながるショットキー接触の一時的/永続的劣化を容易にもたらす。先行技術におけるデバイスは唯一の伝導経路としてNdrift領域を有し、ウェハ表面付近のP+ウェル間のJFET様領域を通って流れる多数キャリアがキャリア輸送に影響を受け、全順方向伝導損失を増加させることは明らかである。
図28Cは、本発明のデバイス構造の主要寸法を比較する。デバイスのタイプにかかわらず、2つの隣接するP+ウェル間の横方向の間隔はW1と定義され、SiCウェハの表面から測定されたP+ウェルの垂直方向の深さはDIと定義される。本発明のデバイスのDIに対するW1の比(またはWl/Dl)は、3. 0未満(またはWl/Dl <3. 0)であることに留意されたい。
図30に示される実施形態のデバイスは、SiC MPSダイオードの断面概略図である。このデバイスの重要な領域はウェハの機械的支持を与える底部のN+基板401であり、厚さは～350μmである。通常はエピ層であり、N+基板の上にあるNドリフト領域402。線形ストライプまたはより複雑な円形または六角形パターンとして形成される複数のP+ウェル404がある。デバイスはn型SiC半導体領域へのショットキー金属であり、その下にあるn型領域へのショットキー接触を形成する、METAL 1として示される第1の金属層405を有する。デバイスは金属1と接触しているウェハの前面に、金属2として示される第2の金属層406を有する。金属2は、「パワーメタル」と呼ばれることが多く、通常、アルミニウムである。N+基板の底部の下にシリサイド層407がある。シリサイド層と接触しているウェハの裏面の下には、金属3として示される第3の金属層408がある。
図30に示されるデバイスは、複数のP+ウェル404のセットの間に散在するN+領域403を有する。N+領域403はP+領域404の近傍に広がるが、P+領域の底部を完全には覆わないように形成されている。SiCウェハ表面からのN+領域の物理的分離は本明細書に記載される実施形態の重要な特徴であり、他の同様の発明と区別される。SiCウェハのうち、METAL 1と称されるショットキー金属405に接し、n型半導体である部分は、Ndrift 402のドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベル付けされたショットキー金属405と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。N+領域403の垂直方向の広がりは、P+領域404の底部の上にある。埋め込みN+領域は、P+領域の底部を完全には覆わない。
図31A～図3 ILは、図30に示される構造を製造するプロセスを説明する。デバイスの製造プロセスは、図31Aにおいて、高導電性N+基板501と、Nドリフト領域が典型的にエピ成長されるNドリフト領域502とからなるSiCウェハを準備することを含む。Nドリフト領域502はNドリフト領域のドーピング濃度及び厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハが準備されると、窒素および/またはリンなどのn型種503を有するイオン注入ステップが、図3 IBのデバイスの活性領域上に実行され、nドリフト領域内にn+領域を形成する。図示しない端部終端部は、n型イオン注入ステップ中にマスクされる必要がある。なお、図31Cにおいて、n+領域504がnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程503を行う必要がある。イオン注入ステップは、N+領域の上部がウェハ表面から物理的に離れているN+領域504を形成すべきである。
パターン化マスク505は好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどから作製されるハードマスクであり、図31Dのウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物506を用いたp型イオン注入ステップが、図31Eにおいて実施され、図31Fにおいて、1組の複数のp+ウェル507を形成する。複数のP+ウェル507のセットの底部は、それらがN+領域504の底部の下にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。図31Fでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク505は、図31Gのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性
領域が画定される。
領域が画定される。
ショットキーコンタクトは、図31Hにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属508を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図311において、METAL 2とマークされた第1のパッド金属509がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図31 Jにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図31Kにおいて、ウェハの裏側のシリサイド領域510が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図31Lでは、ウェハの裏側に、金属3とマークされた第2のパッド金属511が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図31Cにおいて、異なるドーピング濃度および厚さを有する3つのn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。3つのn型エピ成長層はn層502がウェハのデバイス側に合流し、n+層504がn層の直下に位置するように形成されるべきであり、n+層はドリフト領域として機能する502ともラベル付けされた第2のn層の上部にあり、第2のn層はn+基板501の上部に位置する。
上述のエピ構造を有するSiCウェハを準備する際には、図31Dにおいて、ウェハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどからなるハードマスクであることが好ましいパターニングされたマスク505が形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物506を用いたp型イオン注入ステップが、図31Eにおいて実施され、図31Fにおいて、1組の複数のp+ウェル507を形成する。複数のP+ウェル507のセットの底部は、それらがN+領域504の底部の下方にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。図31Fでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク505は、図31Gのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定され
る。
る。
ショットキーコンタクトは、図31Hにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属508を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図311において、METAL 2とマークされた第1のパッド金属509がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図31 Jにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図31Kにおいて、ウェハの裏側のシリサイド領域510が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図31Lでは、ウェハの裏側に、金属3とマークされた第2のパッド金属511が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図30に示される実施形態はショットキー金属界面における電界をさらに低減することによって、図28Aに示される実施形態よりも低い漏れ電流および良好なブロッキング性能を与えるが、図28Aに示される実施形態と比較して、より高いオン状態電圧降下とトレードオフすることができる。
図32A～図32Fに示される実施形態のデバイスは、SiC MPSダイオードの断面概略図である。これらのデバイスの重要な領域はウェハの機械的支持を与える底部のN+基板601であり、厚さは-350μmである。通常はエピ層であり、N+基板の上にあるNドリフト領域602。デバイスはn型SiC半導体領域へのショットキー金属であり、その下にあるn型領域へのショットキー接触を形成する、METAL 1として示される第1の金属層605を有する。デバイスは金属1と接触しているウェハの前面に、金属2として示される第2の金属層606を有する。金属2は、「パワーメタル」と呼ばれることが多く、通常、アルミニウムである。N+基板の底部の下にシリサイド層607がある。シリサイド層と接触しているウェハの裏面の下には、金属3として示される第3の金属層608がある。図32A～図32Fの実施形態のデバイスは、前の実施形態におけるN+領域が層状に配置された複数のN個のサブ領域603のセットによって置き換えられるので、図28Aおよび図30の実施形態に示されるデバイスとは異なる。これらのサブ領域のそれぞれにおける厚さおよびドーピング濃度は、異なっていてもよい。同様に、図28Aおよび図30の実施形態におけるデバイスのP+領域は、複数の層状Pサブ領域のセットによって置き換えられる。各スライスにおけるドーピング濃度は、好ましくは設計され得る。
図32A～図32Fに示される実施形態におけるデバイスは、1組の複数のP+ウェル604の間に散在するN+領域603を有する。図32A～図32Fに示される実施形態のいくつかの潜在的な例
は異なる厚さおよびドーピング濃度を有する複数のn型サブ層のセットを有するが、図32Aおよび図32Bと同じ種類の複数のp型ウェルのセットを有するデバイス、異なる厚さおよびドーピング濃度を有する複数のp型サブ層のセットを有するが、図32Cおよび図32Dのようにn+領域として働く単一のn型層を有するデバイス、図32Eおよび図32Fのように異なる厚さおよびドーピング濃度を有する複数のn型サブ層のセットを有するデバイス、ならびに異なる厚さおよびドーピング濃度を有する複数のp型サブ層のセットを有するデバイスを含む。図32A、図32C、および図32EのデバイスはP+ウェル604の周囲および下方にN+領域603を有し、図32B、図32D、および図32FのデバイスはP+ウェルの間に配置されたN+領域603を有するが、P+ウェル604の周囲には配置されない。SiCウェハ表面からのN+領域の物理的分離は本明細書に記載される実施形態の重要な特徴であり、他の同様の発明と区別される。SiCウェハのうち、METAL 1と称されるショットキー金属605に接し、n型半導体である部分は、Ndrift 602のドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベル付けされたショットキー金属605と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。
は異なる厚さおよびドーピング濃度を有する複数のn型サブ層のセットを有するが、図32Aおよび図32Bと同じ種類の複数のp型ウェルのセットを有するデバイス、異なる厚さおよびドーピング濃度を有する複数のp型サブ層のセットを有するが、図32Cおよび図32Dのようにn+領域として働く単一のn型層を有するデバイス、図32Eおよび図32Fのように異なる厚さおよびドーピング濃度を有する複数のn型サブ層のセットを有するデバイス、ならびに異なる厚さおよびドーピング濃度を有する複数のp型サブ層のセットを有するデバイスを含む。図32A、図32C、および図32EのデバイスはP+ウェル604の周囲および下方にN+領域603を有し、図32B、図32D、および図32FのデバイスはP+ウェルの間に配置されたN+領域603を有するが、P+ウェル604の周囲には配置されない。SiCウェハ表面からのN+領域の物理的分離は本明細書に記載される実施形態の重要な特徴であり、他の同様の発明と区別される。SiCウェハのうち、METAL 1と称されるショットキー金属605に接し、n型半導体である部分は、Ndrift 602のドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベル付けされたショットキー金属605と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。
図33AA～図33ALは、図32Aに示す構造を製造するプロセスを説明する。デバイスの製造プロセスは、図33AAにおいて、高導電性N+基板701aと、Nドリフト領域が典型的にエピ成長されるNドリフト領域702aとからなるSiCウェハを準備することを含む。Nドリフト領域702aはNドリフト領域のドーピング濃度及び厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハが準備されると、窒素および/またはリンなどのn型種703aを有する複数のイオン注入ステップのセットが、図33 ABのデバイスの活性領域上に実行される。n型種を有する複数のイオン注入ステップのセットは図33ACにおいてサブn型領域704aのセットを形成し、各サブ領域は、サブ領域の上部および底部を示すための概略図において点線によって画定され、すべてのサブ領域は相互接続される。相互接続されたサブ領域は、全体としてN+領域からなる。図示されていないエッジ終端は、n型イオン注入ステップのセット中にマスクされる必要がある。なお、図33C)において、n+領域704aがnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程703aを行う必要がある。イオン注入ステップは、N+領域の上部がウェハ表面から物理的に離れているN+領域704aを形成すべきである。
パターニングされたマスク705aは好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどからなるハードマスクであり、図33 ADにおいてウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。図33AEではアルミニウムおよび/またはホウ素などのp型不純物706aを用いたp型イオン注入ステップが実行され、図33AFでは複数のp+ウェル707aのセットが形成される。複数のP+ウェル707aのセットの底部は、それらがN+領域704aの底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。複数のP+ウェルのセットは、図33AFにおいて、全体としてP+領域をもたらす。図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705aは、図33AGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33AHにおいて、ウェハ表面上に直接、金属1としてマークされたショットキー金属708aを堆積することによって、ウェハ表面上に形成される。次
いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33AIにおいて、METAL 2としてマークされた第1のパッド金属709aがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33 AJにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33AIにおいて、METAL 2としてマークされた第1のパッド金属709aがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33 AJにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33AKにおいて、ウェハの裏側のシリサイド領域710aが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33(A)において、ウエハの裏面には、メタル3と記された第2のパッドメタル711aが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図33Cにおいて、異なるドーピング濃度および厚さを有する複数のn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。N+基板701aの上に、ドリフト/ブロッキング層として機能するために、Nドリフト層702aをエピ成長させることができる。nドリフト層の上に、いくつかのn型エピ層を成長させて、n+領域704aを全体として形成することができ、それはサブn型領域のセットからなり、各サブ領域は異なるドーピング濃度および厚さによって画定され、すべてのサブ領域は相互接続される。埋め込みN+領域の上に、SICウェハ702aの表面に達するN層を形成することができる。
上述のエピ構造を有するSiCウェハを準備する際には、図33Dにおいて、ウェハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどからなるハードマスクであることが好ましいパターニングされたマスク705aを形成する。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。図33AEではアルミニウムおよび/またはホウ素などのp型不純物706aを用いたp型イオン注入ステップが実行され、図33AFでは複数のp+ウェル707aのセットが形成される。複数のP+ウェル707aのセットの底部は、それらがN+領域704aの底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。複数のP+ウェルのセットは、図33AFにおいて、全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705aは、図33(AG)において、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33AHにおいて、ウェハ表面上に直接、金属1としてマークされたショットキー金属708aを堆積することによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33AIにおいて、METAL 2としてマークされた第1のパッド金属709aがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33 AJにおいて、ウェハの厚さが100 ～ 200μmの目標厚さに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33AKにおいて、ウェハの裏側のシリサイド領域710aが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33ALにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図33BA～図33BLは、図32Bに示される構造を製造するプロセスを説明する。デバイスの製造プロセスは、図33BAにおいて、高導電性N+基板701bと、Nドリフト領域が典型的にエピ成長されるNドリフト領域702bとからなるSiCウェハを準備することを含む。Nドリフト領域702bはNドリフト領域のドーピング濃度および厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハが準備されると、窒素および/またはリンなどのn型種703bを有する複数のイオン注入ステップのセットが、図33BBのデバイスの活性領域上に実行される。n型種を有する複数のイオン注入ステップのセットは図33BCにおいて、サブ領域704bのセットを形成し、ここで、各サブ領域は、サブ領域の上部および底部を示すための概略図において点線によって画定され、すべてのサブ領域は相互接続される。相互接続されたサブ領域は、全体としてN+領域からなる。図示されていないエッジ終端は、n型イオン注入ステップのセット中にマスクされる必要がある。なお、図33(BC)において、n+領域704bがnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程703bを行う必要がある。イオン注入ステップは、N+領域の上部がウェハ表面から物理的に離れているN+領域704bを形成すべきである。
パターン化されたマスク705bは好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどから作られたハードマスクであり、図33BDにおいてウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706bを用いたp型イオン注入ステップを図33BEで実施して、図33BFの1組の複数のp+ウェル707bを形成する。複数のP+ウェル707bのセットの底部は、それらがN+領域704bの底部の下にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。図33BFでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程
によって形成されてもよい。パターニングされたマスク705bは、図33BGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
によって形成されてもよい。パターニングされたマスク705bは、図33BGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33BHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708bを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33BIにおいて、金属2としてマークされた第1のパッド金属709bがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33(BJ)では、ウエハの厚さが100 ～ 200μmの目標厚さに達するまで、ウエハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33BKにおいて、ウェハの裏側のシリサイド領域710bが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33BLにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711bが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図33BCにおいて、異なるドーピング濃度および厚さを有する複数のn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。N+基板701bの上に、ドリフト/ブロッキング層として機能するために、Nドリフト層702bをエピ成長させることができる。nドリフト層の上に、いくつかのn型エピ層を成長させて、n+領域704bを全体として形成することができ、それはサブn型領域のセットからなり、各サブ領域は異なるドーピング濃度および厚さによって画定され、すべてのサブ領域は相互接続される。埋め込みN+領域の上に、SICウェハ702bの表面に達するN層を形成することができる。
上記エピ構造のSiCウエハを準備する際には、図33(b)に示すように、ウエハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクであることが好ましいパターニングマスク705bを形成する。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706bを用いたp型イオン注入ステップを図33BEで実施して、図33BFの1組の複数のp+ウェル707bを形成する。複数のP+ウェル707bのセットの底部は、それらがN+領域704bの底部の下にあるように形成される
。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。図33BFでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入ステップによって形成されてもよい。パターニングされたマスク705bは、図33BGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。図33BFでは、複数のP+ウェルのセットが全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入ステップによって形成されてもよい。パターニングされたマスク705bは、図33BGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33BHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708bを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33BIにおいて、金属2としてマークされた第1のパッド金属709bがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33BJでは、ウエハの厚さが100 ～200μmの目標厚さに達するまで、ウエハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33BKにおいて、ウェハの裏側のシリサイド領域710bが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33BLにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711bが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図33EA～図33ELは、図32Eに示される構造を製造するプロセスを説明する。デバイスの製造プロセスは高導電性N+基板701eとNドリフト領域702eとからなる図33EAのSiCウェハを準備することを含み、Nドリフト領域は、典型的にはエピ成長される。Nドリフト領域702eはNドリフト領域のドーピング濃度および厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハを準備するとき、窒素および/またはリンのようなn型種703eによる複数のイオン注入ステップのセットが、図33EBのデバイスの活性領域上に実行される。n型種を用いた複数のイオン注入ステップのセットは図33ECのサブタイプ領域704eのセットを形成し、ここで、各サブ領域は、サブ領域の上部および底部を示すための概略図の点線によって画定され、すべてのサブ領域は相互接続される。相互接続されたサブ領域は、全体としてN+領域からなる。図示されていないエッジ終端は、n型イオン注入ステップのセット中にマスクされる必要がある。なお、図33Cにおいて、n+領域704eがnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程703eを行う必要がある。イオン注入ステップは、N+領域の頂部がウェハ表面から物理的に離れているN+領域704eを形成すべきである。
パターン化マスク705eは好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどから作製されるハードマスクであり、図33EDにおいてウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706eを用いた複数のイオン注入ステップのセットが、図33EEにおいて実行され、図33EFにおいて、複数のp+ウェル707eのセットを形成する。p型種を有する複数のイオン注入ステップのセットは図33EFのサブp型領域707eのセットを形成し、ここで、各サブ領域は、サブ領域の上部および底部を示すための概略図における点線によって画定され、すべてのサブ領域は相互接続される。P+領域707eは、複数のPサブ領域によって形成される。複数のP+ウェル707eのセットの底部は、それらがN+領域704eの底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。複数のP+ウェルのセットは、図33EFにおいて、全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705eは、図33EGにおいて、ドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図5FEHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708eを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次いで、図33EIにおいて、METAL 2とマークされた第1のパッド金属709eがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33EJでは、ウェハの厚さが目標厚さの100 ～ 200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33EKにおいて、ウェハの裏側のシリサイド領域710eが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33ELにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711eが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図33ECにおいて、異なるドーピング濃度および厚さを有する複数のn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。N+基板701eの上に、ドリフト/ブロッキング層として機能するために、Nドリフト層702eをエピ成長させることができる。nドリフト層の上に、いくつかのn型エピ層を成長させて
、n+領域704eを全体として形成することができ、それはサブタイプ領域のセットからなり、各サブ領域は異なるドーピング濃度および厚さによって画定され、すべてのサブ領域は相互接続される。埋め込みN+領域の上に、SICウェハ702eの表面に達するN層を形成することができる。
、n+領域704eを全体として形成することができ、それはサブタイプ領域のセットからなり、各サブ領域は異なるドーピング濃度および厚さによって画定され、すべてのサブ領域は相互接続される。埋め込みN+領域の上に、SICウェハ702eの表面に達するN層を形成することができる。
上記エピ構造のSiCウエハを準備する際には、図33EDに示すように、ウエハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらを組み合わせたハードマスクであることが好ましいパターニングされたマスク705eを形成する。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706eを用いた複数のイオン注入ステップのセットが、図33EEにおいて実行され、図33EFにおいて、複数のp+ウェル707eのセットを形成する。p型種を有する複数のイオン注入ステップのセットは図33EFのサブp型領域707eのセットを形成し、ここで、各サブ領域は、サブ領域の上部および底部を示すための概略図における点線によって画定され、すべてのサブ領域は相互接続される。P+領域707eは、複数のPサブ領域によって形成される。複数のP+ウェル707eのセットの底部は、それらがN+領域704eの底部の上にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも小さい。複数のP+ウェルのセットは、図33EFにおいて、全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705eは、図33EGにおいて、ドライまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33EHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708eを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次いで、図33EIにおいて、METAL 2とマークされた第1のパッド金属709eがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33EJでは、ウェハの厚さが目標厚さの100 ～ 200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33EKにおいて、ウェハの裏側のシリサイド領域710eが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33ELにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711eが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図33FA～図33FLは、図32Fに示される構造を製造するプロセスを説明する。デバイスの製造プロセスは高導電性N+基板701fとNドリフト領域702fとからなる図33FAのSiCウェハを準備することを含み、Nドリフト領域は、典型的にはエピ成長される。Nドリフト領域702fはNドリフト領域のドーピング濃度及び厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハを準備するとき、窒素および/またはリンのようなn型種703fを有する複数のイオン注入ステップのセットが、図33FBのデバイスの活性領域上に実行される。n型種を用いた複数のイオン注入ステップのセットは図33FCにおけるサブn型領域704fのセットを形成し、各サブ領域は、サブ領域の上部および底部を示すための概略図における点線によって画定され、すべてのサブ領域は相互接続される。相互接続されたサブ領域は、全体としてN+領域からなる。図示されていないエッジ終端は、n型イオン注入ステップのセット中にマスクされる必要がある。なお、n型イオン注入工程703fは、図33FCにおいて、n+領域704fがnドリフト領域内に完全に埋め込まれるように行う必要がある。イオン注入ステップは、N+領域の頂部がウェハ表面から物理的に離れているN+領域704fを形成すべきである。
パターニングされたマスク705fは好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせなどからなるハードマスクであり、図33FDにおいてウェハ表面上に形成される。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706fを用いた複数のイオン注入ステップのセットが、図33FEにおいて実行され、図33FFにおける複数のp+ウェル707fのセットを形成する。p型種を有する複数のイオン注入ステップのセットは図33FFにおけるサブp型領域707fのセットを形成し、ここで、各サブ領域は、サブ領域の頂部および底部を示すための概略図における点線によって画定され、すべてのサブ領域は相互接続される。P+領域707fは、複数のPサブ領域によって形成されている。複数のP+ウェル707fのセットの底部は、それらがN+領域704fの底部の下にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。複数のP+ウェルのセットは、図33FFにおいて、全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705fは、図33FGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33FHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708fを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33FIにおいて、METAL 2とマークされた第1のパッド金属709fがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33FJでは、ウェハの厚さが目標厚さの100 ～
200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術と
ウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術と
ウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33FKにおいて、ウェハの裏側のシリサイド領域710fが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33FLにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711fが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図33FCにおいて、異なるドーピング濃度および厚さを有する複数のn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。N+基板701fの上に、ドリフト/ブロッキング層として機能するために、Nドリフト層702fをエピ成長させることができる。nドリフト層の上に、いくつかのn型エピ層を成長させて、n+領域704fを全体として形成することができ、それはサブタイプ領域のセットからなり、各サブ領域は異なるドーピング濃度および厚さによって画定され、すべてのサブ領域は相互接続される。埋め込みN+領域の上に、SICウェハ702fの表面に達するN層を形成することができる。
上記エピ構造のSiCウエハを準備する際には、図33FDに示すように、ウエハ表面に、酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクであることが好ましいパターニングされたマスク705fを形成する。パターン化されたマスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物706fを用いた複数のイオン注入ステップのセットが、図33FEにおいて実行され、図33FFにおける複数のp+ウェル707fのセットを形成する。p型種を有する複数のイオン注入ステップのセットは図33FFにおけるサブp型領域707fのセットを形成し、ここで、各サブ領域は、サブ領域の頂部および底部を示すための概略図における点線によって画定され、すべてのサブ領域は相互接続される。P+領域707fは、複数のPサブ領域によって形成されている。複数のP+ウェル707fのセットの底部は、それらがN+領域704fの底部の下にあるように形成される。本明細書の実施形態では、複数のP+ウェルのセットの深さはN+領域の深さよりも大きい。複数のP+ウェルのセットは、図33FFにおいて、全体としてP+領域をもたらす。なお、図示しない端部終端領域は、p型イオン注入工程によって形成されてもよい。パターニングされたマスク705fは、図33FGにおいて、ドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図33FHにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属708fを堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次に、図33FIにおいて、METAL 2とマークされた
第1のパッド金属709fがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33FJでは、ウェハの厚さが目標厚さの100 ～ 200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100
～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
第1のパッド金属709fがウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図33FJでは、ウェハの厚さが目標厚さの100 ～ 200μmに達するまで、ウェハを裏面から薄くする。ウェハ薄化技術が改善され、前述の100
～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図33FKにおいて、ウェハの裏側のシリサイド領域710fが形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図33FLにおいて、ウエハの裏面には、メタル3と記された第2のパッドメタル711fが形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図32A～図32Fの実施形態に示されるデバイス構造の利点は、図28Aおよび図30のものよりも、サブ領域のドーピング濃度を適切に微調整して、逆リーク電流とオン状態電圧降下との間のより最適なトレードオフを実現することができることである。一実施形態ではSiC表面からより遠いn型サブ領域内のドーピング濃度を徐々に高くすることができ、これはより低い伝導損失から利益を得ることができる。別の実施形態では、SiC表面からより遠いp型サブ領域内のドーピング濃度を徐々に低くすることができ、これにより、より良好なブロッキング特性を可能にすることができる。
図34に示されるデバイスにおいて、SiC MPSダイオードの断面概略図が示される。このデバイスの重要な領域はウェハの機械的支持を与える底部のN+基板801であり、厚さは～350μmである。通常はエピ層であり、N+基板の上にあるNドリフト領域802。N+層の深さと比較した深さに応じて、2つの異なるタイプのP+ウェルが存在する。深さがN+層803の深さよりも小さいP+ウェル804は第1のP+ウェルと呼ばれ、深さがN+層803の深さよりも大きい他のP+ウェル805は第2のP+ウェルと呼ばれる。N+層803は、第1のP+ウェル804を完全に囲むように形成され、第2のP+ウェル805が第2のP+ウェル805の底部をNドリフト領域802に露出させるN+層を完全に貫通することを可能にする。デバイスはn型SiC半導体領域へのショットキー金属であり、その下にあるn型領域へのショットキー接触を形成する、METAL 1として示される第1の金属層806を有する。デバイスは金属1と接触しているウェハの前面に、金属2として示される第2の金属層807を有する。金属2は、「パワーメタル」と呼ばれることが多く、通常、アルミニウムである。N+基板の底部の下にシリサイド層808がある。シリサイド層と接触しているウェハの裏面の下には、金属3として示される第3の金属層809がある。
図34に示されるデバイスは、N+層の深さと比較して深さに応じて2つの異なるタイプのP+ウェルのセットの間に散在するN+領域803を有する。深さがN+層803の深さよりも小さいP+ウェル804は第1のP+ウェルと呼ばれ、深さがN+層803の深さよりも大きい他のP+ウェル805は第2のP+ウェルと呼ばれる。N+層803は、第1のP+ウェル804を完全に囲むように形成され、第2のP+ウェル805が第2のP+ウェル805の底部をNドリフト領域802に露出させるN+層を完全に貫通することを可能にする。SiCウェハ表面からのN+領域の物理的分離は本明細書に記載される実施形態の重要な特徴であり、他の同様の発明と区別される。SiCウェハのうち、METAL 1と称されるショットキー金属806に接し、n型半導体である部分は、Nドリフト 802のドーピング濃度が同じである。本明細書に記載の実施形態では、METAL 1とラベ
ル付けされたショットキー金属806と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。
ル付けされたショットキー金属806と直接接触するn型SiC半導体のドーピング濃度がSiC MPSダイオードの動作の高電圧ブロッキングモードの間、ウェハ表面における電界の強度を低減するために重要である。
図35A～図35Pは、図34に示す構造を製造するプロセスを説明する。デバイスの製造プロセスは、図35 Aにおいて、高導電性N+基板901と、Nドリフト領域が典型的にエピ成長されるNドリフト領域902とからなるSiCウェハを準備することを含む。Nドリフト領域902はNドリフト領域のドーピング濃度及び厚さが、要求されるブロッキング性能に基づいて主に選択されるように設計される。SiCウェハが準備されるとき、窒素および/またはリンなどのn型種903を有するイオン注入ステップが、図35Bのデバイスの活性領域上に実行され、nドリフト領域内にn+領域を形成する。図示しない端部終端部は、n型イオン注入ステップ中にマスクされる必要がある。なお、図35Cにおいて、n+領域904がnドリフト領域内に完全に埋め込まれるように、n型イオン注入工程903を行う必要がある。イオン注入ステップは、N+領域の上部がウェハ表面から物理的に離れているN+領域904を形成すべきである。
図35Dにおいて、好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクである第1のパターン化マスク905が、ウェハ表面上に形成される。第1のパターン化マスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物906を用いた第1のp型イオン注入ステップを図35Eで実施して、図35Fの第1の組の複数のp+ウェル907を形成する。第1の組の複数のP+ウェル907の深さは、それらがN+領域904によって完全に囲まれるように形成される。本明細書の実施形態では、複数のP+ウェルの第1のセットの深さはN+領域の深さよりも小さい。第1のパターニングされたマスク909は、図35Gのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。
第1のパターニングされたマスクが除去された後、好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクである第2のパターニングされたマスク908が、図35Hにおいてウェハ表面上に形成される。第2のパターン化908マスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物を有する第2のp型イオン注入ステップ909は図35 Jにおいて、第2の組の複数のp+ウェル910の底部がN+領域904の底部の下にある第2の複数のp+ウェルを形成するように、図351において実行される。複数のP+ウェルの第1のセットおよび複数のP+ウェルの第2のセットは、全体としてP+領域をもたらす。図示しない端部終端領域は、第1のp型イオン注入工程及び/又は第2のp型イオン注入工程によって形成されてもよい。第2のパターン化マスク908は、図35Kのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。
その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図35Lにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属911を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、
注意深く設計し、制御する必要がある。次いで、図35Mにおいて、METAL 2とマークされた第1のパッド金属912がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図35Nにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
注意深く設計し、制御する必要がある。次いで、図35Mにおいて、METAL 2とマークされた第1のパッド金属912がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図35Nにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図350において、ウェハの裏側のシリサイド領域913が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図35Pでは、ウェハの裏面に、金属3とマークされた第2のパッド金属914が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
この実施形態を製造する別の方法は、最初に複数のn型エピ成長層を有するSiCウェハを使用することである。この場合、SiCウェハは、図35Cにおいて、異なるドーピング濃度および厚さを有する3つのn型エピ成長層と、SiCウェハの底部にあるn+基板とからなる。3つのn型エピ成長層はn層902がウェハのデバイス側に合流し、n+層904がn層の直下に位置するように形成されるべきであり、n+層はドリフト領域として機能する902ともラベル付けされた第2のn層の上部にあり、第2のn層はn+基板901の上部に位置する。
上述のエピ構造を有するSiCウェハが準備されるとき、好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクである第1のパターン化マスク905が、図35Dにおいてウェハ表面上に形成される。第1のパターン化マスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物906を用いた第1のp型イオン注入ステップを図35Eで実施して、図35Fの第1の組の複数のp+ウェル907を形成する。第1の組の複数のP+ウェル907の深さは、それらがN+領域904によって完全に囲まれるように形成される。本明細書の実施形態では、複数のP+ウェルの第1のセットの深さはN+領域の深さよりも小さい。第1のパターニングされたマスク909は、図35Gのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。
第1のパターニングされたマスクが除去された後、好ましくは酸化物、窒化物、ポリシリコン層、またはこれらの組み合わせからなるハードマスクである第2のパターニングされたマスク908が、図35Hにおいてウェハ表面上に形成される。第2のパターン化908マスクは、後続のイオン注入ステップ中に高エネルギー不純物を完全に遮断するのに十分な厚さでなければならない。アルミニウムおよび/またはホウ素などのp型不純物を有する第2のp型イオン注入ステップ909は図35 Jにおいて、第2の組の複数のp+ウェル910の底部がN+領域904の底部の下にある第2の複数のp+ウェルを形成するように、図351において実行される。複数のP+ウェルの第1のセットおよび複数のP+ウェルの第2のセットは、全体としてP+領域をもたらす。図示しない端部終端領域は、第1のp型イオン注入工程及び/又は第2のp型イオン注入工程によって形成されてもよい。第2のパターン化マスク908は、図35Kのドライエッチングプロセスまたはウェットエッチングプロセスによって除去される。
その後、炭素キャップなどの適切なコーティング材料でウエハをコーティングし、1700
℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
℃などの高温でアニールすることによって、注入された不純物種をすべて電気的に活性化するプロセスステップが続く。次いで、ウエハ表面全体にフィールド酸化物層を形成し、デバイスのオン状態動作のために伝導電流が流れる必要があるフィールド酸化物の一部を除去することによって、活性領域が画定される。
ショットキーコンタクトは、図35Lにおいて、ウェハ表面上に直接、金属1とマークされたショットキー金属911を堆積させることによって、ウェハ表面上に形成される。次いで、堆積されたショットキー金属層は、ドライエッチング、ウェットエッチング、またはリフトオフプロセスを使用することによってパターニングされ、炉またはRTAを使用することによって、特定の温度で特定の時間にわたってアニールされる。ショットキー金属堆積後のアニーリングステップの熱収支はショットキー接触の障壁高さに直接影響するので、注意深く設計し、制御する必要がある。次いで、図35Mにおいて、METAL 2とマークされた第1のパッド金属912がウェハの上に堆積され、ドライエッチング、ウェットエッチング、またはリフトオフによってパターン化される。第1のパッド金属は、アルミニウム/アルミニウム系合金であってもよい。次に、図35Nにおいて、ウェハの厚さが目標厚さ100 ～ 200μmに達するまで、ウェハをその裏面から薄くする。ウェハ薄化技術が改善され、前述の100 ～ 200μm未満の目標厚さを提供する場合、厚さは、将来、さらに低減され得る。ウエハの薄層化は、CMP、ウェットエッチング、ドライエッチング、または前述の研削技術とウエハの前面における適切な保護コーティングとの組み合わせによって達成することができる。
次に、図350において、ウェハの裏側のシリサイド領域913が形成される。シリサイド領域は、ウェハの裏面に良好なオーミックコンタクトを形成するために必要とされる。シリサイド領域は一例として、オーミック金属スタックを堆積し、レーザアニール技術を用いてウェハをアニールすることによって形成される。図35Pでは、ウェハの裏面に、金属3とマークされた第2のパッド金属914が形成されている。第2のパッド金属は、アルミニウムまたはアルミニウムベースの合金であってもよい。第2のパッド金属ステップが終了した後、保護コーティングプロセスステップが水分バリアを形成するために、ウェハの上に続き得る。
図34に示される実施形態のデバイスは、図28Aおよび図30に記載される実施形態に示されるデバイスの望ましい特徴を組み合わせる。図34に記載される実施形態ではN+層より深く形成される第1のp+ウェルがサージ電流条件下でN+ドリフト層に少数キャリアを注入するように働き得、N+層によって完全に囲まれる第2のp+ウェルはp型ウェル間の領域からNドリフト層に垂直に広がるにつれて、ダイオード電流の拡散抵抗を低減する。実施形態のデバイスは第1および第2のP+ウェルの両方の前述の利点をそれぞれ利用するために、第1および第2のタイプP+ウェルの両方で構成される。第1および第2のタイプのP+ウェルの割合は、より低い伝導損失のために調整されるダイオード、またはより高いサージ電流に耐えるように設計されるダイオードをもたらすように適切に調整され得る。
図36Aは、1. 0～3. 0の範囲のWl/Dlの様々な比を有する本発明のデバイスのブロッキング性能と、3. 0に等しい固定されたWl/Dlの比を有する従来技術のデバイスのブロッキング性能とを示す。図36Aは、本明細書の様々な実施形態に記載されるデバイスの測定された阻止電圧の統計的分布を示す。これらのデバイスの目標降伏電圧を650 Vとすると、各分布の中央値が強調表示されます。10 pAの漏れ電流が阻止電圧を測定するための基準として使用され、阻止電圧は、650 Vの目標よりも大きい。Wl/Dlの比が1.0から2.5まで変化する本発明のデバイスの測定された阻止電圧は、650 Vより大きい。しかし、Wl/Dlの比が3.0に等しい場合、その阻止電圧分布は500 Vから730 Vに広がり、分布の大部分は目標650
V以下である。
V以下である。
図36Bは様々なWl/Dl比(すなわち、2.0、2.5、および3.0)を有する本発明のデバイスのブロッキングI-V曲線を示す。図36Bは、本発明のデバイスを除いて、すべてのデバイスがWl/Dlの無線が650 Vで3.0ブロックに等しく、それらの漏れ電流が前述のブロッキング基準として使用される10 μA未満に保たれていることを示す。650 Vにおいて、3. 0に等しいWl/Dlの比を有する本発明のデバイスは、10 μAを超える22μAの高い漏れ電流を示す。650
Vの目標定格電圧で3. 0のWl/Dlの比を有する本発明のデバイスの高い漏れ電流密度のために、3. 0のWl/Dlの比を有する本発明のデバイスは、使用に適していない。ブロッキング性能に関する議論に基づいて、本発明のデバイスのWl/Dlの比は、650 Vの目標ブロッキング電圧を満たすために3. 0未満であるべきであることが明らかである。
Vの目標定格電圧で3. 0のWl/Dlの比を有する本発明のデバイスの高い漏れ電流密度のために、3. 0のWl/Dlの比を有する本発明のデバイスは、使用に適していない。ブロッキング性能に関する議論に基づいて、本発明のデバイスのWl/Dlの比は、650 Vの目標ブロッキング電圧を満たすために3. 0未満であるべきであることが明らかである。
図36Cは、2.0～3.0の範囲の様々なWl/Dl比を有する本発明のデバイスの順方向I-V曲線である。図36Cは、Wl/Dlの比を2.0から3.0に増加させると、順方向伝導損失が減少することを示している。3. 0のWl/Dl比の本発明のデバイスは最良の順方向伝導性能を示すが、デバイスの前述の劣ったブロッキング性能のため、デバイスは650 V用途の使用に適していない。
図36Dは、2. 0～3. 0の範囲の様々なWl/Dl比を有する本発明のデバイスの差動比オン抵抗の性能を示す。図36Dは、本発明のデバイスの測定された微分比オン抵抗の統計的分布を示す。各分布の中央値は太字で強調表示されています。明らかに、W1/DIの比が増加することにつれて、差分比オン抵抗は滴下する。この傾向は、図36CのフォワードI-V曲線の観察と一致する。3. 0のWl/Dl比の本発明のデバイスが最良の順方向伝導性能を示すとしても、デバイスは、前述のようにブロッキング性能が低いため、適切であると見なされるべきではない。
本発明のデバイスはWl/Dlの比が3. 0未満である場合にのみ、順方向性能およびブロッキング性能の両方の改善が有効であることを示す。
他の実施形態もまた、以下の特許請求の範囲内である。
パワーDMOSFET
一実施形態による、N層を含むパワーMOSFET構造の断面概略図を図37Aに示す。図37Aは、二重注入MOSFETまたはDMOSFETの断面デバイス構造を示す。DMOSFET構造は、N+基板1101、N-ドリフト(または電圧ブロッキング)領域1102、p-ウェル領域1109、N+ソース1108およびp+ボディ(またはp-ウェルコンタクト)領域1104を含む。N+およびP+領域上にシリサイド層1107が形成され、ソースオーミックコンタクトを形成する。ゲート誘電体1110およびゲート金属層1111は、SiC表面1107上に連続的に形成され、これらは共に金属酸化物半導体(MOS)構造を構成する。レベル間誘電体またはILD層1112は、ゲート金属1 111を、散在するソースオーミックコンタクト領域に接触する金属1層1113から分離する。
ゲート誘電体層1110と接触していない追加のn型層1103が形成される。言い換えれば、追加のn型層1103は、垂直方向において、それがNドリフト層1105によって完全に囲まれるように形成される。n型層1103のドーピング濃度は、Nドリフト層1105のドーピング濃度よりも高くなければならない。n型層1103のドーピング濃度は、1E15cm-3～1E19cm-3の範囲とすることができる。DMOSFETにおけるゲート誘電体層1110を除いて、このn型層の設計は、同一の考慮事項に従う。この実施形態ではこのn型層1103の垂直方向の広がりはpウェル領域1109よりも大きいが、n型層1103はその垂直方向の広がりがpウェル領域の垂直方向の広がりよりも小さくなるように設計することもできる。図40A～40Cは、pウェル領域1109の垂直方向の広がりに対するn型層1103の垂直方向の広がりを示す。一実施形態では図40Aによれば、n型層1103の垂直方向の広がりはpウェル領域1109の垂直方向の広がりよりも小
さい。別の実施形態では図40Bによれば、n型層1103の垂直方向の広がりはpウェル領域1109の垂直方向の広がりよりも大きい。別の実施形態では図40Cによれば、n型層1103の垂直方向の広がりはpウェル領域1109の垂直方向の広がりよりも大きいが、横方向の広がりはより小さく、非連続的または断続的であり、すなわち、ギャップを有する。
さい。別の実施形態では図40Bによれば、n型層1103の垂直方向の広がりはpウェル領域1109の垂直方向の広がりよりも大きい。別の実施形態では図40Cによれば、n型層1103の垂直方向の広がりはpウェル領域1109の垂直方向の広がりよりも大きいが、横方向の広がりはより小さく、非連続的または断続的であり、すなわち、ギャップを有する。
パワーDMOSFETの製造方法:図42A～42Dは、パワーDMOSFETの製造のためのプロセスステップを示す。図42Aに示すように、開始炭化ケイ素ウェハは、N+基板1601の上に形成されたNドリフト層1602を含む。図42Bに示すように、N層1603は、イオン注入またはエピタキシャル成長のいずれかによって形成することができる。n層1603がエピタキシャル成長を用いて形成される場合、これに続いて、nドリフト層1602と同じドーピング濃度を有する追加のN型層1603を成長させる必要がある。イオン注入の場合、n型注入種として窒素またはリンのいずれかを用いて、n型層1603を形成してもよい。注入エネルギーは50keV～4MeVの範囲であってもよく、注入線量は1E10cm-2～1E14cm-2の範囲であってもよい。イオン注入を用いて形成されたn型1603の例を図38に示す。n型層1603は、Nドリフト層1602内に完全に埋め込まれていることに留意されたい。これに続いて、適切なイオン注入ステップを利用して、pウェル1609、N+ソース1608、およびp+領域1604を実現することができる。図42Cおよび42Dは、注入後アニーリング、ゲート誘電体1610およびゲート金属1611形成、オーミックコンタクトのためのシリサイド1607形成、ILD層1612および最終パッド金属層堆積1613を含む、DMOSFET製造のためのステップの残りを示す。
追加のn型層をDMOSFET構造に組み込むことにより、デバイスのオン状態抵抗を低減することと、ゲート誘電体層内の低電界を維持することとの間のより良いトレードオフが可能になる。DMOSFETデバイス構造は特に高ドレインバイアス(ブロッキングモード)動作中に、ゲート酸化物層内に高電界をもたらす、Pウェル領域の角部における高電界集中をもたらすことができる。4H‐SiC(～3MV/cm)における破壊のための高い臨界電場は、ゲート酸化物中に非常に高い(>5 MV/cm)電場をもたらす。Fowler-Nordheimトンネル電流がゲート酸化物中のこのような高電界で観察され、これはゲート酸化物中に捕捉された電荷をもたらし得、これは不十分なデバイス信頼性につながる。同様のn型層(電流拡散層と呼ばれる)は典型的には文献に報告されている他のDMOSFET構造において利用されるが、本発明の特徴はN層がNドリフト層内に完全に埋め込まれることである。このデバイス構造は、オン抵抗を損なうことなく、ゲート誘電体層内の電界のより高い低減を可能にする。本発明の分野の当業者には明らかなように、Pウェル領域(JFET領域とも呼ばれる)間の追加のn型ドーピングを実現するための提案されたアプローチは、電界低減のためのJFET幅低減などの他の設計特徴と組み合わせて使用されてもよい。ゲート誘電体層内の最大電界は本発明の教示を使用して、3 MV/cm未満に低減されてもよく、いくつかの実装形態では2.5 MV/cm未満に低減されてもよく、これは著しく高いデバイス信頼性を前提とする。
垂直JFET
垂直JFET構造の断面概略図を、一実施形態による図37Bに示す。図37Bは、垂直JFETの断面概略図を示す。JFETは、N+基板1120、Nドリフト(または電圧ブロッキング)領域1121、P+ゲート領域1123、N+ソース1126、オーミックコンタクトおよびパッドメタライゼーション層を備える。レベル間誘電体またはILD層1124は、ゲート金属を、散在するソースオーミックコンタクト領域に接触する金属1層1127から分離する。
本出願では、n+ソース層1126と接触していない追加のn型層1122が形成される。言い換えれば、追加のn型層1122は、垂直方向において、それがNドリフト層1121によって完全に囲まれるように形成される。n型層1122のドーピング濃度は、Nドリフト層1121のドーピング濃度よりも高くなければならない。n型層のドーピング濃度は、1E15cm-3～1E19cm-3の範囲であり得る。垂直JFETにおけるn+ソース層1126を除いて、このn型層の設計は、同一
の考慮事項に従う。この実施形態ではこのn型層1112の垂直方向の広がりはP+ゲート領域1123よりも小さいが、n型層1112はその垂直方向の広がりがP+ゲート領域1123の垂直方向の広がりよりも大きくなるように設計することもできる。図39A～39Cは、P+ゲート領域の垂直方向の広がりに対するn型層の垂直方向の広がりを示している。図39Aによる実施形態では、n型層1303の垂直方向の広がりはP+ゲート領域1304の垂直方向の広がりよりも小さい。別の実施形態において、図39Bによれば、n型層1303の垂直方向の広がりは、P+ゲート領域1304の垂直方向の広がりよりも大きい。別の実施形態では図39Cによれば、n型層1303の垂直方向の広がりはP+ゲート領域1304の垂直方向の広がりよりも大きいが、横方向の広がりはより小さく、非連続的または断続的であり、すなわち、ギャップを有する。
の考慮事項に従う。この実施形態ではこのn型層1112の垂直方向の広がりはP+ゲート領域1123よりも小さいが、n型層1112はその垂直方向の広がりがP+ゲート領域1123の垂直方向の広がりよりも大きくなるように設計することもできる。図39A～39Cは、P+ゲート領域の垂直方向の広がりに対するn型層の垂直方向の広がりを示している。図39Aによる実施形態では、n型層1303の垂直方向の広がりはP+ゲート領域1304の垂直方向の広がりよりも小さい。別の実施形態において、図39Bによれば、n型層1303の垂直方向の広がりは、P+ゲート領域1304の垂直方向の広がりよりも大きい。別の実施形態では図39Cによれば、n型層1303の垂直方向の広がりはP+ゲート領域1304の垂直方向の広がりよりも大きいが、横方向の広がりはより小さく、非連続的または断続的であり、すなわち、ギャップを有する。
垂直JFETの製造方法
:図41A～41Eは、垂直JFETの製造のためのプロセスステップを示す。図に示すように。41 図Aおよび図41Bを参照すると、開始炭化ケイ素ウェハは、N+基板1501の上に形成されたN-ドリフト層1502を含む。図に示すように。41C～4IE、n型層1503は、イオン注入またはエピタキシャル成長のいずれかによって形成することができる。n型層1503がエピタキシャル成長を用いて形成される場合、これに続いて、Nドリフト層1502と同じドーピング濃度を有する追加のn型層を成長させる必要がある。イオン注入の場合、n型注入種として窒素またはリンのいずれかを用いて、n型層1503を形成してもよい。n型層1503の注入エネルギーは50keV～4MeVの範囲であってもよく、注入ドーズ量は1E10cm-2～1E14cm-2の範囲であってもよい。適切なイオン注入ステップを利用して、P+ゲート1504、N+ソース領域1508を実現することができる。N+ソース領域1508は、開始ウェハの一部としてエピタキシャル成長を使用して形成することもできる。JFET製造のためのステップの残りは、注入後アニーリング、ゲートおよびソースオーミックコンタクトのためのシリサイド形成1507、ILD層1506形成、および最終パッド金属層1509堆積を含む。
:図41A～41Eは、垂直JFETの製造のためのプロセスステップを示す。図に示すように。41 図Aおよび図41Bを参照すると、開始炭化ケイ素ウェハは、N+基板1501の上に形成されたN-ドリフト層1502を含む。図に示すように。41C～4IE、n型層1503は、イオン注入またはエピタキシャル成長のいずれかによって形成することができる。n型層1503がエピタキシャル成長を用いて形成される場合、これに続いて、Nドリフト層1502と同じドーピング濃度を有する追加のn型層を成長させる必要がある。イオン注入の場合、n型注入種として窒素またはリンのいずれかを用いて、n型層1503を形成してもよい。n型層1503の注入エネルギーは50keV～4MeVの範囲であってもよく、注入ドーズ量は1E10cm-2～1E14cm-2の範囲であってもよい。適切なイオン注入ステップを利用して、P+ゲート1504、N+ソース領域1508を実現することができる。N+ソース領域1508は、開始ウェハの一部としてエピタキシャル成長を使用して形成することもできる。JFET製造のためのステップの残りは、注入後アニーリング、ゲートおよびソースオーミックコンタクトのためのシリサイド形成1507、ILD層1506形成、および最終パッド金属層1509堆積を含む。
追加のn型層をJFET構造に組み込むことは、通常オンのJFETデバイスの場合、デバイスのオン抵抗を低減することと、ゼロボルトに近い十分に高いゲート閾値電圧を維持することとの間のより良好なトレードオフを可能にする。n型層は、JFETのいわゆるチャネル領域に戦略的に配置され、このドーピング濃度をNchまたはチャネルドーピング濃度と呼ぶ。
ノーマリオン及びノーマリオフ型JFETの設計のために、単純化した片側nチャネルp‐n JFETを考察した。P+ゲート間のチャネル幅はWChであり、ドレイン‐ソース間電圧がゼロのとき、片側p+n接合の誘起空乏領域幅はdである。これらの仮定に基づき、空乏層幅は(1)式で表される。
(1)式
(1)式
ここで、VGSはゲートソース間電圧(逆バイアスPN接合の負電圧)であり、Vbiは内蔵電位障壁であり、Nchはチャネルドーピング濃度である。チャネルが完全に空乏化されたとき(d=WCh)、いわゆるピンチオフ状態に達し、式(2)を書くことができる。
(2)式
ここで、Vpoは内部ピンチオフ電圧である。この電圧は、ピンチオフ状態を得るためのゲートソース間電圧ではない。上記の式から、ピンチオフ電圧(閾値電圧)は、式(3)および式(4)によって定義される。
式(3)
式(4)
4H-SiC材料の場合、内蔵電位は室温で約2.5Vである。順方向の最高閾値電圧は、バイポーラ注入がない場合のゲートソース接合のビルトイン電位によって与えられる。逆方向の最低閾値電圧は、Vpo >= Vbiで与えられる。式(4)は、JFETのチャネルを設計するための基礎である。チャネル幅、WCh、および閾値電圧Vthについて、チャネルドーピング(NCh)は、式(4)に従って選択されなければならない。上記の分析は、均一なJFETチャネルを仮定している。図37Bに示されるように実際に典型的に実現される不均一なJFETチャネルの場合、n型チャネルドーピングは、不均一な方法で設計され得る。この層における最高のドーピングはJFETチャネルが最も狭く、JFETチャネルの他の領域におけるドーピングがより低い場合に、有利に実現することができる。イオン注入は、このような任意のドーピングプロファイルの実現を可能にする。
(2)式
ここで、Vpoは内部ピンチオフ電圧である。この電圧は、ピンチオフ状態を得るためのゲートソース間電圧ではない。上記の式から、ピンチオフ電圧(閾値電圧)は、式(3)および式(4)によって定義される。
式(3)
式(4)
4H-SiC材料の場合、内蔵電位は室温で約2.5Vである。順方向の最高閾値電圧は、バイポーラ注入がない場合のゲートソース接合のビルトイン電位によって与えられる。逆方向の最低閾値電圧は、Vpo >= Vbiで与えられる。式(4)は、JFETのチャネルを設計するための基礎である。チャネル幅、WCh、および閾値電圧Vthについて、チャネルドーピング(NCh)は、式(4)に従って選択されなければならない。上記の分析は、均一なJFETチャネルを仮定している。図37Bに示されるように実際に典型的に実現される不均一なJFETチャネルの場合、n型チャネルドーピングは、不均一な方法で設計され得る。この層における最高のドーピングはJFETチャネルが最も狭く、JFETチャネルの他の領域におけるドーピングがより低い場合に、有利に実現することができる。イオン注入は、このような任意のドーピングプロファイルの実現を可能にする。
図43 Aおよび図43Bは、本発明の教示を使用して製造された1200 V SiC DMOSFETの出力および降伏I-V特性を示す。比オン抵抗2.9mQm2、ゲートしきい値電圧3.0V、降伏電圧1400V～1500Vを達成した。
図44Aおよび図44Bは、本発明の教示を用いて製造された1200 V SiC MOSFETの伝達(ID V/s VGS)特性を示す。デバイスは、2.9Vのゲート閾値電圧、150 mV/decadeのサブ閾値勾配、および20 Aのドレイン電流で測定した9.2Sの相互コンダクタンスを特徴とする。
図45は、1.05 Jの単一パルスアバランシェエネルギーが本発明の教示を使用して製造された1200 V SiC MOSFETについて測定されることを示す。これは、総チップサイズ(Avalanche energy/chip Size)に正規化した場合、15.4J/cm2のエネルギー密度に対応する。
図46は、これらの発明の教示を用いて製造され、単一パルスアバランシェエネルギー試験のために試験されたSiC DMOSFETを示す写真である。
図47Aおよび図47Bは、本発明の教示を用いて製造された2つの3.3 kV SiC MOSFETの出力特性を示す。図15aのデバイスは2.5Vのゲート閾値電圧を特徴とし、図15bのデバイスは、3.8Vのゲート閾値電圧を特徴とする。より高いゲート閾値電圧は、本発明に導入された新規の不均一にドープされたチャネル概念を用いることによって達成される。ゲート閾値電圧の156%の増加は、本発明に導入されたデバイス設計コンセプトを使用することによって、オン抵抗の11%の増加(Vgs = 20 V)に対してのみ達成される。
図47Cは、これらの発明の教示を用いて製造された2つの3.3 kV SiC MOSFETの伝達特性である。
図47Dは、本発明の教示を使用して製造された2つの3.3 kV SiC MOSFETについて測定さ
れた短絡試験である。
れた短絡試験である。
実施形態は、増加した第3象限交差電流を有する炭化ケイ素(SiC)DMOSFETパワーデバイスに関する。
一実施形態は、DMOSFETの1つ以上のボディダイオード領域のターンオン電圧を調整することに関する。
一実施形態は、1つまたは複数のボディダイオード領域の導通中の少数キャリアの注入を低減することに関する。
一実施形態は、DMOSFETの1つまたは複数のボディダイオード領域のソースコンタクト抵抗を調整することに関する。
一 実施形態は、基底面転位(BPD)を軽減することに関する。
一実施形態は、DMOSFETのシリサイド層と第2の導電型ウェル領域との間に第1の導電型の第2のソース領域を形成することに関する。
一実施形態は、第2の導電型ウェルコンタクト領域と直接接触する第1の金属領域の形成に関する。
一実施形態は、1つ以上のショットキーダイオード領域をDMOSFETの1つ以上のボディダイオード領域と直列に接続することに関する。
一実施形態は蛇行し、第1の導電型ソース領域と第2の導電型ウェルコンタクト領域との間の周期的間隔を含む第2の導電型ウェルコンタクト領域の形成に関する。
一実施形態は、第2導電型ウェルコンタクト領域を蛇行させ、第2導電型ウェルコンタクト領域を介してのみソース金属と接触させることができる第2導電型ウェルコンタクト領域の形成に関する。
一実施形態はかなりのパワーレベルを処理するように設計されたパワーDMOSFETデバイス構造に関し、このデバイス構造は、ボディ領域とウェル領域との間にそれぞれ形成された真性逆並列p-n接合ダイオードを含む。電力DMOSFET構造内の逆並列p-n接合ダイオードは、電力DMOSFETの第3象限動作中に導通する。第3の象限動作はソース端子がドレイン端子に対して正にバイアスされるときに発生し、この状況は、電力MOSFETがモータ制御関連の電力変換用途において利用されるときに一般に遭遇する状況である。p-nダイオードのより遅いスイッチング速度および積層欠陥への基底面転位のそれぞれの変換に関連する性能および信頼性の問題を回避するために、ショットキーダイオードは、DMOSFETの真性p-nボディダイオードと逆並列に外部または内部接続される。このシナリオでは特定のクロスオーバー電流が存在し、それを超えると、電流はショットキーダイオードの接続にもかかわらず、主にp-nダイオードを通って依然として流れる。
一実施形態は、増加したクロスオーバー電流を有する炭化ケイ素(SiC)二重注入金属酸化物半導体電界効果トランジスタ(DMOSFET)に関する。DMOSFETのクロスオーバ電流の大きさは、DMOSFETの1つまたは複数のボディダイオード領域の内蔵電位(たとえば、ターンオン電圧)を増加させること、および1つまたは複数のボディダイオード領域の伝導中の少数キャリアの注入を減少させることのうちの少なくとも1つによって増加される。一実施形態では、SiC DMOSFETがn型プレーナゲートDMOSFETである。別の実施形態において、SiC D
MOSFETは、p型プレーナゲートDMOSFETである。さらに別の実施形態では、SiC DMOSFETがn型トレンチゲートDMOSFETである。さらに別の実施形態では、SiC DMOSFETがp型トレンチゲートDMOSFETである。クロスオーバー電流の大きさは、以下の実施形態を実行することによって増加される。以下の実施形態は、n型プレーナゲートDMOSFETに関して具体的に説明される。
MOSFETは、p型プレーナゲートDMOSFETである。さらに別の実施形態では、SiC DMOSFETがn型トレンチゲートDMOSFETである。さらに別の実施形態では、SiC DMOSFETがp型トレンチゲートDMOSFETである。クロスオーバー電流の大きさは、以下の実施形態を実行することによって増加される。以下の実施形態は、n型プレーナゲートDMOSFETに関して具体的に説明される。
一実施形態では、DMOSFETの各ユニットセルがDMOSFETの1つまたは複数のボディダイオード領域のターンオン電圧に影響を与えるために、シリサイド層とpウェル領域との間に第2のN+ソース領域を備える。
別の実施形態では、DMOSFETの各ユニットセルがP+領域と直接接触する第1の金属領域を備え、DMOSFETの1つまたは複数のボディダイオード領域のターンオン電圧に影響を与えるために、DMOSFETの1つまたは複数のボディダイオード領域と直列に1つまたは複数のショットキーダイオード領域を接続する。
さらに別の実施形態では、DMOSFETの各ユニットセルが蛇行するP+領域を備え、N+ソース領域とP+領域との間に周期的間隔を備え、DMOSFETの1つまたは複数のボディダイオード領域の差動オン抵抗に影響を与えるために、層間絶縁バンプ(ILD)の間のシリサイド層を介して第1のパッド金属(たとえば、ソース金属)への周期的コンタクトを形成する。
さらに別の実施形態では、DMOSFETの各ユニットセルが蛇行するP+領域を備え、Pウェル領域が蛇行するP+領域のみを介してシリサイド層(すなわち、第1のパッド金属)と接触し、DMOSFETの1つまたは複数のボディダイオード領域の差動オン抵抗に影響を与えることを可能にする。
図48Aは、第1の導電型の第1のソース領域内に第1の導電型の第2のソース領域を備える、二重注入金属酸化膜半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。DMOSFET(図48Aに示される)は、n型プレーナゲートDMOSFETである。一実施形態では、DMOSFETがp型プレーナゲートDMOSFETである。DMOSFET(図48Aに示される)は、炭化ケイ素(SiC)基板を含む。SiC基板は、aN+基板102と、aNドリフト層104とを備える。DMOSFETはまた、Pウェル領域106と、第1のN+ソース領域108(すなわち、第1の導電型の第1のソース領域)と、第2のN+ソース領域110(すなわち、第1の導電型の第2のソース領域)とを備える。第1のN+ソース領域108は、Pウェル領域106内に形成される。第2のN+ソース領域110はSiC基板をエッチングしてSiC基板の一部を除去し、リセスSiCトレンチ112を形成することによって、各第1のN+ソース領域108内に形成される。一実施形態では、第2のN+ソース領域110がDMOSFETが第3の象限で動作するときの空乏領域である。リセスされたSiCトレンチ112は、第2のN+ソース領域110として、残りの薄い第1のN+ソース領域108を残す。第2のN+ソース領域110は、第1のN+ソース領域108と比較して第2のN+ソース領域110が容易に空乏化されることを可能にする、第1のN+ソース領域108の厚さ未満の厚さを備える。第2のN+ソース領域110は、第1のN+ソース領域108の厚さよりも1%～90%低い厚さを含み得る。一実施形態では、第2のN+ソース領域110が第1のN+ソース領域108のドーピング濃度未満のドーピング濃度を含む。第2のN+ソース領域110は、第1のN+ソース領域108のドーピング濃度よりも1%～90%低いドーピング濃度を含むことができる。
DMOSFETはまた、SiC基板の上面の両側に、ゲート絶縁体114、ポリシリコン層116、および層間絶縁体(ILD)118を備える。DMOSFETはソース端子およびドレイン端子のためのオーミックコンタクトをそれぞれ形成するために、リセスSiCトレンチ112の上部上の第1のシリサイド層120と、SiC基板の底面/裏面上の第2のシリサイド層122とをさらに備える。DMOSFETは第1のシリサイド層120の上および第2のシリサイド層122の下にそれぞれ、第1のパッド金属124(たとえば、ソース金属)および第2のパッド金属126(たとえば、ドレイン金属
)をさらに備える。
)をさらに備える。
n型プレーナゲートDMOSFETの第3象限動作中(すなわち、ソース端子がドレイン端子に対して正にバイアスされているとき)、第2のn+ソース領域110とpウェル領域106との間の真性p-n接合は第1のパッド金属124の電位が第2のパッド金属126の電位と比較して低いとき、逆バイアスされる。第2のN+ソース領域110は、第3の象限動作中に空乏化を開始する。第2のN+ソース領域110が完全に空乏化されると、第1のパッド金属124(例えば、ソース金属)はPウェル領域106と直接短絡(例えば、接続)される。第2のN+ソース領域110はDMOSFETの1つまたは複数のボディダイオード領域が増加したターンオン電圧を有することを可能にし、1つまたは複数のボディダイオード領域は、第2のN+ソース領域110が完全に空乏化されたときにのみターンオンする。ターンオン電圧の増加は、SiCの固有バンドギャップによる。第2のN+ソース領域110の完全な空乏化は第2のN+ソース領域110の厚さおよびドーピング濃度のうちの少なくとも1つに依存するので、第2のN+ソース領域110のターンオン電圧は第2のN+ソース領域110の厚さおよびドーピング濃度にも依存する。1つまたは複数のボディダイオード領域のターンオン電圧は、第2のN+ソース領域110の厚さおよびドーピング濃度をそれぞれ目標厚さおよび目標ドーピング濃度に制御/調整することによって調整される。一実施形態では、目標厚さは1nm～1μmの範囲である。別の実施形態では、目標ドーピング濃度が1015cm-3～1021cm-3の範囲である。第2のN+ソース領域110の目標厚さおよび目標ドーピング濃度はSiC基板上で実行されるエッチングを監視し、正確に制御することによって達成される。
図48Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。DMOSFET(図48Bに示される)は、n型プレーナゲートSiC DMOSFETである。図48Bに示すDMOSFETは、図48Aと同様に動作する。図48Aに加えて、DMOSFET(図48Bに示される)はNdrift層104と直接接触する金属領域128(たとえば、ショットキー金属領域128)と、1つまたは複数のPウェル領域106の隣接するPウェル領域106をブリッジする(すなわち、隣接するユニットセルをブリッジする)とを備える。DMOSFETは、それぞれのシリサイドSiCトレンチ112とそれぞれのPウェル領域106との間にそれぞれの第2のN+ソース領域110を備える。
図48Cは集積ショットキーダイオードの1つ以上のユニットセルを含む、トレンチゲートMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各MOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。図48Cに示すトレンチゲートMOSFETは、n型トレンチゲートSiC MOSFETである。一実施形態では、トレンチゲートMOSFETがp型トレンチゲートSiC MOSFETである。図48Cに示すトレンチゲートMOSFETは、図48 A及び図48Bに示すプレーナゲートDMOSFETと同様に動作する。トレンチゲートMOSFETとプレーナゲートDMOSFETとの主な違いは、トレンチゲートMOSFETが1つまたは複数のプレーナゲート構造の代わりに1つまたは複数のトレンチゲート構造を備えることである。トレンチゲートMOSFETの1つまたは複数のトレンチゲート構造は、第1のN+ソース領域108および1つまたは複数のPウェル領域106に露出される側壁を備える。1つまたは複数のトレンチゲート構造の底部は、1つまたは複数のPウェル領域106の底部の近傍にある。一実施形態では、1つまたは複数のトレンチゲート構造の底部がMOSFETデバイスの電気特性に応じて適切に調整される。トレンチゲートMOSFETの各トレンチゲート構造は、それぞれのトレンチゲート構造の側壁および底部に沿ったライナとしてゲート絶縁体114を備える。各トレンチゲート構造はゲートインスレータライニングトレンチを充填し、ゲート電極として機能するポリシリコン層116を備える。トレンチゲートMOSFETは第1のパッド金属124(たとえば、ソース金属)とゲート電極との間の短絡回路を開くために、各ポリシリコン層116の上に層間絶縁膜(ILD)118をさらに備える。
図49A～図49Tは、図48Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図48Aに示される)を製造するプロセスは図49Aに示されるように、N+基板202およびNドリフト層204を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層204は、エピ成長され、Nドリフト層204のドーピング濃度および厚さが主にブロッキング電圧および順方向伝導損失に基づいて選択されるように準備される。N+基板202はNドリフト層204と比較すると、高導電性であり、N+基板202は、Nドリフト層204と直接接触している。図49Bに示されるように、第1のパターニングされたハードマスク層205がSiC基板の上に形成される。第1のパターニングされたハードマスク層205は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層205が酸化物、窒化物、およびポリシリコンのうちの少なくとも1つのハードマスクである。
図49Cにおいて、第1のパターニングされたハードマスク層205を介して第1のp型イオン注入が形成され、pウェル領域206が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図49Dに示されるように、第1のパターニングされたハードマスク層205は第1のp型イオン注入の後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図49Eに示されるように、第2のパターン化ハードマスク層207がSiC基板の上部に形成される。第2のパターニングされたハードマスク層207はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層207を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図49Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層207を通して実行されて、pウェル領域206内に第1のn+ソース領域208を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図49Gに示すように、第2のパターン化ハードマスク層207は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
図49Hに示されるように、第3のパターン化ハードマスク層209がSiC基板の上に形成される。エッチングは、第3のパターニングされたハードマスク層209を介してSiC基板上に実行される。実行されるSiCエッチングは各第1のN+ソース領域208の中央部分を消費し、各第1のN+ソース領域208ごとにリセスSiCトレンチ領域212を形成する。図491に示されるように、リセスSiCトレンチ領域212は、第1のN+ソース領域208を垂直方向に完全には貫通せず、第1のN+ソース領域208の残部を残して、リセスSiCトレンチ領域212の底部の下に第2のN+ソース領域210を形成する。SiCエッチングはターゲットSiCトレンチ深さに達したとき、ゲート酸化物形成およびオーミックコンタクトのためのシリサイド層形成のうちの1つのための熱活性化アニール、犠牲酸化、および乾式酸化のうちの少なくとも1つの間に、Sic基板の妥当な損失を正確かつ精密に考慮して制御される。目標SiCトレンチ深さは、第2のN+ソース領域210の目標厚さおよび目標ドーピング濃度のうちの少なくとも1つを、リセスSiCトレンチ領域212の底部の下に残す。一実施形態では、目標厚さは1nm～1μmの範囲である。別の実施形態では、目標ドーピング濃度が1015cm-3～1021cm-3の範囲である。
次いで、図49Jに示されるように、目標SiCトレンチ深さに達した後、ドライエッチングおよびウェットエッチングプロセスの少なくとも1つによって、第3のパターン化ハードマスク層209が除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、所定の温度は1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2
のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、熱活性化アニールが完了すると、炭素系保護コーティングがSiC基板から除去される。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、熱活性化アニールが完了すると、炭素系保護コーティングがSiC基板から除去される。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図49Kに示すように、SiC基板の上にゲート絶縁体214が堆積/形成される。次に、図49Lに示すように、ゲート絶縁膜214をパターニングする。次に、図49Mに示すように、ポリシリコン層216がSiC基板の上に形成される。次に、図49Nに示すように、ポリシリコン層216をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域およびゲートバス領域を形成するためのパッド金属堆積の前に開いた状態に保たれる。次に、図490に示すように、SiC基板の上に層間絶縁膜(ILD)218を形成する。次に、図49Pに示すように、層間絶縁膜(ILD)218をパターニングして、ILD 218の開口部を介してSiC基板の一部を露出させる。次いで、図49Qに示されるように、第1のオーミックコンタクト(例えば、ソース端子コンタクト)を形成するために、第1のシリサイド層220が、SiC基板の上部の露出部分上に形成される。一実施形態では、第1のシリサイド層220がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。次に、図49Rに示すように、第1のパッド金属224がSiC基板の第1のシリサイド層220の上に形成される。
次に、図49Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層222がSiC基板の底部上に形成される。一実施形態では、第2のシリサイド層222が第2のオーミックコンタクト(例えば、ドレイン端子コンタクト)を形成するために、SiC基板の裏面に形成される。一実施形態では、第2のシリサイド層222がニッケル系シリサイド層でもある。次に、図49Tに示すように、SiC基板の第2のシリサイド層222の底部に第2のパッド金属226を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層211がSiC基板上に形成される。第4のパターニングされたハードマスク層211はILD層218の露出部分を選択的に除去し、図48Bに示される金属領域(すなわち、ショットキー金属領域228)を形成するために形成される。第4のパターニングされたハードマスク層211はショットキー金属が堆積されるときに、ILD層218の部分をエッチングすることと、ショットキー金属領域228をリフトオフすることとの両方のために使用される。ショットキー金属領域228はNドリフト層204と直接接触し、2つの隣接するPウェル領域206をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域228は、ショットキー金属領域228と、SiC基板の上面に露出されたNdrift層204の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図48Bでは、ショットキー金属領域228の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図50Aは非活性化されたp-n接合を有するSiC DMOSFET(すなわち、第1の導電型の第2のソース領域)に対する、従来のp-n接合を有するSiC DMOSFETの電圧電流特性の一実施形態を示す。図50 Aに示される電圧電流特性はドレイン電流-16Aにおいて、従来のp-n接合を有するSiC平面DMOSFETが～-4vの電圧降下を示し、非活性化p-n接合を有するSiC DMOSFET(すなわち、第1導電型の第2のソース領域)が～-7Vの電圧降下を示すことを示す。SiC DMOSFETはSiC DMOSFETが第1の導電型の第2のソース領域110を備える場合、内蔵電位が増加し、差動オン抵抗が増加したp-n接合を備える。
図50Bは、ダイに関するDMOSFETの側面の実施形態を示す斜視図である。DMOSFETは、図50Bに示されるようなダイと同様の構造を備え得る。DMOSFETは、少なくとも上面340、底面342、前面344、背面346、左側面348、および右側面350を備える。DMOSFETの上面340は、DMOSFETの外側/上面を指す。上面340は、ソース端子を備える。底面342は、DMOSFETのベースを指す。一実施形態では、DMOSFETの底面342がドレイン端子を備える。DMOSFETの裏面346は図50Bでは隠れており、上面340および底面342に隣接して配置されている。別の実施形態では、DMOSFETの裏面346がドレイン端子を備える。DMOSFETの前側344および右側350は図50Bに見えるが、DMOSFETの左側348および後側346は図50Bに隠れている。
「図50Cおよび50Dは誘導性負荷に給電するハーフブリッジインバータにおける逆並列ダイオードの動作を示す。左の図(すなわち、図50C)は上側スイッチがインダクタに給電するときの状態を示す。しかしながら、そのスイッチがオフになると、インダクタの電流は下側スイッチの逆並列ダイオードを通るその経路を継続する。(右の図、すなわち、図50D)」[ソース: Re:ダイオードが、インバータモジュール内のMOSFETまたはIGBTにわたって逆並列に接続されるのはなぜか Heydari, Gholamali, published on Research gate, July 25, 2013]
図51Aは、第1の導電型の第1のソース領域内に第1の導電型の第2のソース領域を備える、二重注入金属酸化膜半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。DMOSFET(図51 Aに示す)は、n型プレーナゲートDMOSFETである。一実施形態では、DMOSFETがp型プレーナゲートDMOSFETである。別の実施形態では、DMOSFETがn型トレンチゲートDMOSFETおよびp型トレンチゲートDMOSFETのうちの1つ。DMOSFET(図51 Aに示す)は、炭化ケイ素(SiC)基板を含む。SiC基板は、aN+基板402と、Nドリフト層404とを備える。DMOSFETはまた、Pウェル領域406と、第1のN+ソース領域408(すなわち、第1の導電型の第1のソース領域)と、第2のN+ソース領域410(すなわち、第1の導電型の第2のソース領域)とを備える。第1のN+ソース領域408は、Pウェル領域406内に形成される。第2のn+ソース領域410は、ドーズ量およびエネルギーレベルを制御してn型注入を行うことによって、第1のn+ソース領域408内に形成される。一実施形態では、第2のN+ソース領域410が第3の象限MOSFET動作中の空乏領域である。第2のN+ソース領域410は、第1のN+ソース領域408と比較して第2のN+ソース領域410が容易に空乏化されることを可能にする、それぞれ第1のN+ソース領域408の厚さおよびドーピング濃度よりも著しく小さい厚さおよびドーピング濃度を含む。一実施形態では、第2のN+ソース領域410が第1のN+ソース領域408の厚さよりも1%～90%低い厚さを含む。別の実施形態では、第2のN+ソース領域410が第1のN+ソース領域408のドーピング濃度よりも1%～90%低い範囲のドーピング濃度を含む。
DMOSFETはまた、SiC基板の上面の両側に、ゲート絶縁体414、ポリシリコン層416、および層間絶縁体(ILD)418を備える。DMOSFETは、SiC基板の上部に第1のシリサイド層420と、SiC基板の底面/裏面に第2のシリサイド層422とをさらに備え、それぞれソース端子およびドレイン端子のためのオーミックコンタクトを形成する。DMOSFETは第1のシリサイド層420の上および第2のシリサイド層422の下にそれぞれ、第1のパッド金属424(たとえば、ソース金属)および第2のパッド金属426(たとえば、ドレイン金属)をさらに備える。
DMOSFETの第3象限動作中(すなわち、ソース端子がドレイン端子に対して正にバイアスされているとき)、第2のn+ソース領域410とpウェル領域406との間の真性p-n接合は第1のパッド金属424の電位が第2のパッド金属426の電位と比較して低いとき、逆バイアスされる。第2のN+ソース領域410は、第3の象限動作中に空乏化を開始する。第2のN+ソース領域410が完全に空乏化されると、第1のパッド金属424(例えば、ソース金属)はPウェル領域406と直接短絡(すなわち、接続)される。第2のN+ソース領域410はDMOSFETの1つまたは複数のボディダイオード領域が増加したターンオン電圧を有することを可能にし、1つまたは
複数のボディダイオード領域は、第2のN+ソース領域410が完全に空乏化されたときにのみターンオンする。ターンオン電圧の増加は、SiCの固有バンドギャップによる。第2のN+ソース領域410の完全な空乏化は第2のN+ソース領域410の厚さおよびドーピング濃度のうちの少なくとも1つに依存するので、1つまたは複数のボディダイオード領域のターンオン電圧は第2のN+ソース領域410の厚さおよびドーピング濃度にも依存する。1つまたは複数のボディダイオード領域のターンオン電圧は、第2のN+ソース領域410の厚さおよびドーピング濃度をそれぞれ目標厚さおよび目標ドーピング濃度に制御/調整することによって調整される。一実施形態では、目標厚さは1nm～1μmの範囲である。別の実施形態では、目標ドーピング濃度が1015cm-3～1021cm-3の範囲である。第2のn+ソース領域410の目標厚さおよび目標ドーピング濃度は、n型注入のドーズ量およびエネルギーレベルを監視および制御することによって達成される。
複数のボディダイオード領域は、第2のN+ソース領域410が完全に空乏化されたときにのみターンオンする。ターンオン電圧の増加は、SiCの固有バンドギャップによる。第2のN+ソース領域410の完全な空乏化は第2のN+ソース領域410の厚さおよびドーピング濃度のうちの少なくとも1つに依存するので、1つまたは複数のボディダイオード領域のターンオン電圧は第2のN+ソース領域410の厚さおよびドーピング濃度にも依存する。1つまたは複数のボディダイオード領域のターンオン電圧は、第2のN+ソース領域410の厚さおよびドーピング濃度をそれぞれ目標厚さおよび目標ドーピング濃度に制御/調整することによって調整される。一実施形態では、目標厚さは1nm～1μmの範囲である。別の実施形態では、目標ドーピング濃度が1015cm-3～1021cm-3の範囲である。第2のn+ソース領域410の目標厚さおよび目標ドーピング濃度は、n型注入のドーズ量およびエネルギーレベルを監視および制御することによって達成される。
図51Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、第1の導電型の第1のソース領域内の第1の導電型の第2のソース領域を含む。DMOSFET(図5 IBに示される)は、n型プレーナゲートDMOSFETである。図5 IBに示すDMOSFETは、図51 Aと同様に動作する。図51 Aに加えて、DMOSFET(図5 IBに示される)は金属領域(すなわち、ショットキー金属領域428)と、1つまたは複数のPウェル領域406とを備える。ショットキー金属領域428はNドリフト層404と直接接触し、1つまたは複数のPウェル領域406の隣接するPウェル領域406をブリッジする(すなわち、隣接するユニットセルをブリッジする)。DMOSFETは、第1のシリサイド層420とそれぞれのPウェル領域406との間にそれぞれの第2のN+ソース領域410を備える。
図52A～図52Tは、図51 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図52Aに示される)を製造するプロセスは図52Aに示されるように、N+基板502およびNドリフト層504を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層504は、エピ成長され、Nドリフト層504のドーピング濃度および厚さが主にブロッキング電圧および順方向伝導損失に基づいて選択されるように準備される。N+基板502はNドリフト層504と比較すると、高導電性であり、N+基板502は、Nドリフト層504と直接接触している。図52Bに示されるように、第1のパターニングされたハードマスク層505がSiC基板の上に形成される。第1のパターニングされたハードマスク層505は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層505が酸化物、窒化物、およびポリシリコンのうちの少なくとも1つのハードマスクである。
図52Cにおいて、第1のパターニングされたハードマスク層505を介して第1のp型イオン注入が形成され、pウェル領域506が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図52Dに示されるように、第1のパターニングされたハードマスク層505は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図52Eに示されるように、第2のパターン化ハードマスク層507がSiC基板の上部に形成される。第2のパターニングされたハードマスク層507はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層507を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図52Fに示されるように、第1のn型イオン注入が第2のパターニングされたハードマスク層507を通して形成され、pウェル領域506内に第1のn+ソース領域508(すなわち、第1の導電型の第1のソース領域)を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図52Gに示すように、第2のパターン化ハードマスク層507は第1のn型イオン注入後に
、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図52Hに示すように、第3のパターン化ハードマスク層509がSiC基板の上に形成される。図521に示されるように、第2のn型注入が、第3のパターニングされたハードマスク層509を通して実行されて、各pウェル領域506内の第1のn+ソース領域508内に第2のn+ソース領域510を形成する。第2のn型注入のドーズ量及びエネルギーレベルは、目標厚さ及び目標ドーピング濃度を有する第2のn+ソース領域510を形成するように正確且つ精密に制御される。目標厚さは、1nm～1μmの範囲であってもよい。目標ドーピング濃度は、1015cm'3～1021cm'3の範囲であってもよい。一実施形態では、第2のN+ソース領域510のドーピング濃度及び厚さは第1のN+ソース領域508のドーピング濃度及び厚さよりもそれぞれ小さい。一実施形態では、第2のN+ソース領域510のドーピング濃度が第1のN+ソース領域508のドーピング濃度よりも1%～90%低い。別の実施形態では、第2のN+ソース領域510の厚さは第1のN+ソース領域508の厚さよりも1%～90%低い。
次に、図52Jに示すように、第3のパターニングされたハードマスク層509は、目標厚さ及び目標ドーピング濃度を有する第2のN+ソース領域510が達成されると、ドライエッチング及びウェットエッチングプロセスの少なくとも一方によって除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図52Kに示すように、SiC基板の上にゲート絶縁体514が形成される。次に、図52Lに示すように、ゲート絶縁体をパターニングする。次に、図52Mに示すように、ポリシリコン層516がSiC基板の上に形成される。次に、図52Nに示すように、ポリシリコン層516をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図520に示すように、SiC基板の上に層間絶縁膜(ILD)518を形成する。次に、図52Pに示すように、層間絶縁膜(ILD)518をパターニングして、ILD 518の開口部を介してSiC基板の一部を露出させる。次いで、図52Qに示されるように、第1のオーミックコンタクト(例えば、ソース端子コンタクト)を形成するために、第1のシリサイド層520が、SiC基板の上部の露出部分上に形成される。一実施形態では、第1のシリサイド層520がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。次に、図52Rに示すように、第1のパッド金属524がSiC基板の第1のシリサイド層520の上に形成される。
次に、図52Sに示されるように、第2のオーミックコンタクト(例えば、ドレイン端子コンタクト)を形成するために、第2のシリサイド層522がSiC基板の底部上に形成される。一実施形態では、第2のシリサイド層522が次いで、第2のオーミックコンタクト(例えば、ドレイン端子コンタクト)を形成するために、SiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層522がニッケル系シリサイド層でもある。次に、図52Tに示すように、SiC基板の第2のシリサイド層522の底部に第2のパッド金属526を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つ
によって行われる。
によって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層511がSiC基板上に形成される。第4のパターニングされたハードマスク層511はILD層518の露出部分を選択的に除去し、図5 IBに示される金属領域528(すなわち、ショットキー金属領域528)を形成するために形成される。第4のパターニングされたハードマスク層511はショットキー金属が堆積されるときに、ILD層518の部分をエッチングすることと、ショットキー金属領域528をリフトオフすることとの両方のために使用される。ショットキー金属領域528はNdrift層504の上部と直接接触し、2つの隣接するPウェル領域506をブリッジする(例えば、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域528は、第2のショットキー金属領域528と、SiC基板の上面に露出されたNdrift層504の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図5 IBでは、ショットキー金属領域528の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図53Aは、第2の導電型ウェルコンタクト領域と直接接触する第1の金属領域を含む、二重注入金属酸化物半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示する。DMOSFET(図53Aに示す)は、n型プレーナゲートSiC DMOSFETである。一実施形態では、DMOSFETがp型プレーナゲートDMOSFETである。別の実施形態において、DMOSFETは、p型トレンチゲートDMOSFETである。さらに別の実施形態では、DMOSFETがn型トレンチゲートDMOSFETである。DMOSFET(図53Aに示す)は、炭化ケイ素(SiC)基板を含む。SiC基板は、N+基板602およびNドリフト層604を含む。DMOSFETはまた、Pウェル領域606と、第1のN+ソース領域608と、P+領域603(すなわち、第2の導電型ウェルコンタクト領域)とを備える。第1のN+ソース領域608は、Pウェル領域606内に形成される。p+領域603(第2導電型ウェルコンタクト領域)は、pウェル領域606内にP型注入により形成される。第2導電型ウェルコンタクト領域は、具体的にはP+領域603を指す。次いで、第1の金属領域613(例えば、第1のショットキー金属領域613)が、P+領域603と直接接触して形成され、1つ以上のショットキーダイオード領域をDMOSFETの1つ以上のボディダイオード領域と直列に接続する。第1のショットキー金属領域613は、ターゲット仕事関数を含む。一実施形態では、第1のショットキー金属領域613のターゲット仕事関数が3. 5電子ボルト～6電子ボルトの範囲である。第1のショットキー金属領域613の仕事関数およびショットキーダイオード領域とボディダイオード領域との直列接続はDMOSFETの第3の象限動作中に第1のショットキー金属領域613からのかなりの数のキャリアがサーモニック的にショットキー障壁上に注入されるときにのみ、1つまたは複数のボディダイオード領域がターンオンすることを可能にする。1つ以上のショットキーダイオード領域は1つ以上のボディダイオード領域と直列に接続されているので、1つ以上のショットキーダイオード領域は1つ以上のボディダイオード領域の電圧を消費し、1つ以上のショットキーダイオード領域は1つ以上のボディダイオード領域の前に最初にオンになる。1つまたは複数のショットキーダイオード領域のターンオン電圧よりも大きい任意の追加の印加電圧は、1つまたは複数のボディダイオード領域のターンオンに寄与する。1つ以上のショットキーダイオード領域とボディダイオード領域との直列接続により、ボディダイオード領域は、典型的なターンオン電圧と比較して、追加のターンオン電圧を消費する。1つまたは複数のボディダイオード領域は、第1のショットキー金属領域613がショットキー障壁にわたってキャリア注入のオンセットを開始するための第1のショットキーコンタクト領域の障壁高さに少なくとも対応する順方向電圧でオンになるとき(すなわち、第1のショットキー金属領域613がターゲット仕事関数を含むとき)にのみオンになる。順方向電圧は、ショットキーダイオード領域をターンオンするためにキャリア注入を開始する。ショットキーダイオード領域のターンオン電圧よりも大きい任意の追加の順方向電圧は、ボディダイオード領域のターンオンに寄与する。ボディダイオード領域のターンオン電圧は、ショットキー障壁高さを制御すること、および
第1のショットキー金属領域613を形成する際に利用される適切な仕事関数を有するショットキー金属を選択することのうちの少なくとも1つによって調整される。ボディダイオード領域のターンオン電圧はまた、第1のショットキー金属領域613がSiC基板の上に形成されると、第1のショットキーコンタクト領域をアニールするための熱バジェットを調整することによって調整される。あらかじめ定義されているサーマルバジェットは、55°C ～1100°Cの範囲です。一実施形態では、DMOSFETがNdrift層604の真上に第2の金属領域628(例えば、第2のショットキー金属領域628)を備え、図53Bに示す1つまたは複数のPウェル領域606の隣接するPウェル領域606をブリッジする(すなわち、隣接するユニットセルをブリッジする)。第1のショットキー金属領域613の仕事関数は、第2のショットキー金属領域628の仕事関数よりも小さい。
第1のショットキー金属領域613を形成する際に利用される適切な仕事関数を有するショットキー金属を選択することのうちの少なくとも1つによって調整される。ボディダイオード領域のターンオン電圧はまた、第1のショットキー金属領域613がSiC基板の上に形成されると、第1のショットキーコンタクト領域をアニールするための熱バジェットを調整することによって調整される。あらかじめ定義されているサーマルバジェットは、55°C ～1100°Cの範囲です。一実施形態では、DMOSFETがNdrift層604の真上に第2の金属領域628(例えば、第2のショットキー金属領域628)を備え、図53Bに示す1つまたは複数のPウェル領域606の隣接するPウェル領域606をブリッジする(すなわち、隣接するユニットセルをブリッジする)。第1のショットキー金属領域613の仕事関数は、第2のショットキー金属領域628の仕事関数よりも小さい。
図53Bは集積ショットキーダイオードの1つ以上のユニットセルを含む、DMOSFETの1つ以上のユニットセルの断面構造の実施形態を図示し、各DMOSFETユニットセルは、それぞれの第2の導電型ウェルコンタクト領域と直接接触する第1の金属領域を含む。DMOSFET(図53Bに示される)は、n型プレーナゲートSiC DMOSFETである。図53Bに示すDMOSFETは、図53Aと同様に動作する。図53Aに加えて、DMOSFET(図53Bに示される)は、第2のショットキー金属領域628と、1つまたは複数のPウェル領域606とを備える。第2のショットキー金属領域628はNdrift層604と直接接触し、1つまたは複数のPウェル領域606の隣接するPウェル領域606(すなわち、隣接するユニットセル)をブリッジする。第1のショットキー金属領域613の仕事関数は、第2のショットキー金属領域628の仕事関数よりも小さい。
図53Cは、DMOSFETに並列に接続された真性p-n接合ダイオード領域対ショットキーダイオード領域を通る第3の象限電流伝導の実施形態を示す。ボディダイオード領域の第3象限電流は、図53Cにおいて630として示されている。逆並列ショットキーダイオード領域の第3象限電流は、図53Cにおいて632として示されている。ある点において、ボディダイオード領域を通過する第3象限電流は、図53Cに634として示されるショットキーダイオード領域を通過する第3象限電流と交差する。この点を上回ると、第3象限電流は本質的にバイポーラであり、性能および信頼性の問題をもたらす。
図53Dは、1つ以上のショットキーダイオード領域をDMOSFETの1つ以上のボディダイオード領域と直列に接続した後の、DMOSFETを通る第3の象限電流伝導の実施形態を示す。ボディダイオード領域の第3象限電流は、図53Dにおいて636として示されている。1つまたは複数のボディダイオード領域と直列接続された1つまたは複数のショットキーダイオード領域の存在により、第3の象限電流の大きさは、1つまたは複数のショットキーダイオード領域が最初にターンオンするために必要とされる追加の電流によってシフトされる。1つまたは複数のショットキーダイオード領域を1つまたは複数のボディダイオード領域と直列に接続した後の、第3の象限電流の大きさのシフト(すなわち、増加した第3の象限電流)は、図53Dにおいて638として示される。図53Cおよび図53Dから、1つまたは複数のショットキーダイオード領域がDMOSFETの1つまたは複数のボディダイオード領域と直列に接続されるとき、第3の象限電流の大きさが増加することが明らかである。
図54A～図54Xは、図53 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図54Aに示される)を製造するプロセスは図54Aに示されるように、N+基板702およびNドリフト層704を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層704は、ドーピング濃度及びNドリフト層704の厚さが主にブロッキング電圧及び順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板702はNドリフト層704と比較すると、高導電性であり、N+基板702は、Nドリフト層704と直接接触している。図54Bに示されるように、第1のパターニングされたハードマスク層705がSiC基板の上に形成される。第1のパターニングされたハードマスク層705は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパ
ターン化ハードマスク層705が酸化物、窒化物、およびポリシリコンのうちの少なくとも1つのハードマスクである。
ターン化ハードマスク層705が酸化物、窒化物、およびポリシリコンのうちの少なくとも1つのハードマスクである。
図54Cにおいて、第1のパターニングされたハードマスク層705を介して第1のp型イオン注入が形成され、pウェル領域706が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図54Dに示されるように、第1のパターニングされたハードマスク層705は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図54Eに示されるように、第2のパターン化ハードマスク層707がSiC基板の上部に形成される。第2のパターニングされたハードマスク層707はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層707を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図54Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層707を通して形成されて、pウェル領域706内にn+ソース領域708を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図54Gに示すように、第2のパターン化ハードマスク層707は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図54Hに示すように、第3のパターン化ハードマスク層709がSiC基板の上に形成される。図541に示すように、第3のパターニングされたハードマスク層709を介して第2のp型注入を行い、pウェル領域706内にp+領域703を形成する。
次いで、図54Jに示されるように、P+領域703が形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって、第3のパターン化ハードマスク層709が除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図54Kに示すように、SiC基板の上にゲート絶縁体714が形成される。次に、図54Lに示すように、ゲート絶縁体をパターニングする。次に、図54Mに示すように、ポリシリコン層716がSiC基板の上に形成される。次に、図54Nに示すように、ポリシリコン層716をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図540に示すように、SiC基板の上に層間絶縁膜(ILD)718を形成する。次に、図54Pに示すように、層間絶縁膜(ILD)718をパターニングして、ILD 718の開口部を介してSiC基板の一部を露出させる。次いで、図54Qに示されるように、第1のオーミックコンタクトを形成するために、第1のシリサイド層720が、SiC基板の上部の露出部分上に形成される。一実施形態では、第1のシリサイド層720がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図54Rに示されるように、第4のパターン化ハードマスク層711がSiC基板の上に形成される。図54Sに示されるように、ILD層718の露出部分を選択的に
除去するために、第4のパターニングされたハードマスク層711を通してSiC基板上にILDエッチングが形成される。図54Tに示されるように、第1の金属が、第4のパターニングされたハードマスク層711を通してSiC基板の上部に堆積される。図54Uに示すように、第1の金属をリフトオフし、アニールして、P+領域703と直接接触する第1の金属領域713(例えば、第1のショットキー金属領域713)を形成する。第1のショットキー金属領域713は、ターゲット仕事関数を含む。一実施形態では、標的仕事関数が3. 5電子ボルト～6電子ボルトの範囲であり得る。次いで、第1のショットキー金属領域713は、第1のショットキー金属領域713と各P+領域703の上部との間に第1のショットキー接触領域を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。第1のショットキー接触領域を形成するための熱バジェットは、第1のショットキー接触領域の電気特性に直接影響を与えるので、正確に設計され、制御される。図54Vに示されるように、第1のパッド金属724がSiC基板の上部に形成される。
除去するために、第4のパターニングされたハードマスク層711を通してSiC基板上にILDエッチングが形成される。図54Tに示されるように、第1の金属が、第4のパターニングされたハードマスク層711を通してSiC基板の上部に堆積される。図54Uに示すように、第1の金属をリフトオフし、アニールして、P+領域703と直接接触する第1の金属領域713(例えば、第1のショットキー金属領域713)を形成する。第1のショットキー金属領域713は、ターゲット仕事関数を含む。一実施形態では、標的仕事関数が3. 5電子ボルト～6電子ボルトの範囲であり得る。次いで、第1のショットキー金属領域713は、第1のショットキー金属領域713と各P+領域703の上部との間に第1のショットキー接触領域を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。第1のショットキー接触領域を形成するための熱バジェットは、第1のショットキー接触領域の電気特性に直接影響を与えるので、正確に設計され、制御される。図54Vに示されるように、第1のパッド金属724がSiC基板の上部に形成される。
次に、図54Wに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層722がSiC基板の底部上に形成される。一実施形態では、第2のシリサイド層722が第2のオーミックコンタクト(例えば、ドレイン端子コンタクト)を形成するために、SiC基板の裏面に形成される。一実施形態では、第2のシリサイド層722がニッケル系シリサイド層である。次いで、第2のパッド金属726が、SiC基板の第2のシリサイド層722の底部上に形成される。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第5のパターン化ハードマスク層715がSiC基板上に形成される。第5のパターン化ハードマスク層715はILD層718の露出部分を選択的に除去し、SiC基板の上に第2の金属領域728(すなわち、第2のショットキー金属領域728)(図52Bに示す)を堆積するために形成される。第5のパターニングされたハードマスク層715は第2のショットキー金属が堆積されるときに、ILD層718の部分をエッチングすることと、第2のショットキー金属領域728をリフトオフすることとの両方のために使用される。第2のショットキー金属領域728はNdrift層704と直接接触し、2つの隣接するPウェル領域706をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、第2のショットキー金属領域728は、第2のショットキー金属領域728と、SiC基板の上面に露出されたNdrift層704の部分との間に第2のショットキー金属コンタクトを形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。第2のショットキー金属領域728の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる(53B)。
図55A、55B、および55Cは、それぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備えるDMOSFETのユニットセルの断面構造の一実施形態を示す。図55A、図55B及び図55Cに示すDMOSFETは、n型プレーナゲートSiC DMOSFETである。一実施形態では、DMOSFETがp型プレーナゲートDMOSFETである。別の実施形態では、DMOSFETはn型トレンチゲートDMOSFETである。さらに別の実施形態では、DMOSFETがp型トレンチゲートDMOSFETである。DMOSFET(図55A、55B、および55Cに示す)は、炭化ケイ素(SiC)基板を含む。SiC基板は、N+基板802およびNドリフト層804を含む。DMOSFETはまた、Pウェル領域806、N+ソース領域808、およびP+領域803(すなわち、第2の導電型ウェルコンタクト領域)を含む。N+ソース領域808(すなわち、第1導電型ソース領域)は、Pウェル領域806内に形成される。p+領域803は各位置にP型注入を行うことにより、pウェル領域806内で蛇行している。P+領域803は連続するP+領域803との周期的な間隔を含む(すなわち、非連続的)。さらに、P+領域803の横方向の広がりは、ユニットセルに直交する方向に非ゼロ値で変化する。蛇行P+領域803は金属酸化物半導体ゲートスタックと第1のパッド金属824との間に位置する2つの層間絶縁(ILD)バンプ817の間の第1のシリサイド層820を介して、第1のパッド金属824(たと
えば、ソース金属)へのオーミックコンタクトを周期的に形成する。蛇行するP+領域803はジグザグ経路に従い、ジグザグ経路の角は直角である。蛇行するP+領域803のジグザグ経路は、寸法a、P、およびyを含む。蛇行P+領域803は目標サイズを含み、蛇行P+領域803間に位置する隣接する接合点間の目標間隔である。ILDバンプ817の下のP+領域803が第1のパッド金属824と直接接触しないとき、およびP+領域803が第1のシリサイド層820を介して第1のパッド金属824と直接接触するとき、第1のパッド金属824(たとえば、ソース金属)への接触抵抗が変化する。ILDバンプ817の直下にある蛇行P+領域803の部分は分散型バラスト抵抗器のネットワークとして機能し、ソースコンタクト抵抗に追加のソース抵抗を提供する。提供される追加の接触抵抗は、DMOSFETの1つ以上のボディダイオード領域の差動オン抵抗に直接影響を与える。ボディダイオード領域の影響された差動オン抵抗は、1つまたは複数のボディダイオード領域の順方向伝導電流の増加を抑制する。制限された順方向伝導電流は、基底面転位(BPD)を緩和する。ソースコンタクト抵抗はサイジングに依存するので、蛇行するP+領域803の間に位置する隣接する接合点間の間隔、および隣接するILDバンプ817の間のシリサイド領域はP+領域803をターゲットサイズにサイジングし、その間隔をターゲット間隔に制御することによって調整される。一実施形態では、標的サイズが10nm～10μmの範囲である。別の実施形態において、標的間隔は、10nm～10μmの範囲である。第1の例では、蛇行するP+領域803の幅(a)が減少すると、各バラスト抵抗ネットワークの抵抗が増加し、これにより、1つ以上のボディダイオード領域の差動オン抵抗が低下する。幅(a)の減少はまた、オーミックコンタクトが形成される領域を縮小し、1つまたは複数のボディダイオード領域のオン抵抗差を劣化させる。例えば、蛇行するP+領域803の間の周期的な間隔(y)が増加すると、各バラスト抵抗ネットワークの抵抗が増加し、1つまたは複数のボディダイオード領域の差動オン抵抗が低下する。第3の例では、蛇行した特徴的なP+領域803間の2つの隣接する接合点間の間隔(P)と、2つの隣接するILDバンプ817間の直線シリサイド領域とが増大すると、各バラスト抵抗器ネットワークの抵抗が増大し、これにより、1つまたは複数のボディダイオード領域の差動オン抵抗が低下する。
えば、ソース金属)へのオーミックコンタクトを周期的に形成する。蛇行するP+領域803はジグザグ経路に従い、ジグザグ経路の角は直角である。蛇行するP+領域803のジグザグ経路は、寸法a、P、およびyを含む。蛇行P+領域803は目標サイズを含み、蛇行P+領域803間に位置する隣接する接合点間の目標間隔である。ILDバンプ817の下のP+領域803が第1のパッド金属824と直接接触しないとき、およびP+領域803が第1のシリサイド層820を介して第1のパッド金属824と直接接触するとき、第1のパッド金属824(たとえば、ソース金属)への接触抵抗が変化する。ILDバンプ817の直下にある蛇行P+領域803の部分は分散型バラスト抵抗器のネットワークとして機能し、ソースコンタクト抵抗に追加のソース抵抗を提供する。提供される追加の接触抵抗は、DMOSFETの1つ以上のボディダイオード領域の差動オン抵抗に直接影響を与える。ボディダイオード領域の影響された差動オン抵抗は、1つまたは複数のボディダイオード領域の順方向伝導電流の増加を抑制する。制限された順方向伝導電流は、基底面転位(BPD)を緩和する。ソースコンタクト抵抗はサイジングに依存するので、蛇行するP+領域803の間に位置する隣接する接合点間の間隔、および隣接するILDバンプ817の間のシリサイド領域はP+領域803をターゲットサイズにサイジングし、その間隔をターゲット間隔に制御することによって調整される。一実施形態では、標的サイズが10nm～10μmの範囲である。別の実施形態において、標的間隔は、10nm～10μmの範囲である。第1の例では、蛇行するP+領域803の幅(a)が減少すると、各バラスト抵抗ネットワークの抵抗が増加し、これにより、1つ以上のボディダイオード領域の差動オン抵抗が低下する。幅(a)の減少はまた、オーミックコンタクトが形成される領域を縮小し、1つまたは複数のボディダイオード領域のオン抵抗差を劣化させる。例えば、蛇行するP+領域803の間の周期的な間隔(y)が増加すると、各バラスト抵抗ネットワークの抵抗が増加し、1つまたは複数のボディダイオード領域の差動オン抵抗が低下する。第3の例では、蛇行した特徴的なP+領域803間の2つの隣接する接合点間の間隔(P)と、2つの隣接するILDバンプ817間の直線シリサイド領域とが増大すると、各バラスト抵抗器ネットワークの抵抗が増大し、これにより、1つまたは複数のボディダイオード領域の差動オン抵抗が低下する。
図55D、55E、および55Fはダイオード集積DMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、各DMOSFETユニットセルは、3つの異なる位置でそれぞれ蛇行する第2の導電型ウェルコンタクト領域を備える。DMOSFET(図55D、55Eおよび55Fに示される)は、n型プレーナゲートSiC DMOSFETである。図55D、55E、および55Fに示されるDMOSFETは、図55A、55B、および55Cと同様に動作する。図55A、55B、および55Cに加えて、DMOSFET(図55D、55E、および55Fに示される)はNドリフト層804と直接接触する金属領域(すなわち、ショットキー金属領域828)と、1つまたは複数のPウェル領域806のPウェル領域806に隣接するブリッジ(すなわち、隣接するユニットセルをブリッジ)とを備える。DMOSFETは、各Pウェル領域806内で蛇行するP+領域803を含む。
図56A～図56Tは、図55Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図56Aに示される)を製造するプロセスは図56Aに示されるように、N+基板902およびNドリフト層904を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層904は、エピ成長され、Nドリフト層904のドーピング濃度および厚さが主にブロッキング電圧および順方向伝導損失に基づいて選択されるように準備される。N+基板902はNドリフト層904と比較すると、高導電性であり、N+基板902は、Nドリフト層904の直下に位置する。図56Bに示されるように、第1のパターニングされたハードマスク層905がSiC基板の上に形成される。第1のパターニングされたハードマスク層905は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層905が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図56Cにおいて、第1のパターニングされたハードマスク層905を介して第1のp型イオン注入が形成され、pウェル領域906が形成される。一実施形態では、第1のp型イオン注入が
1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次いで、図56Dに示すように、第1のパターニングされたハードマスク層905は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図56Eに示されるように、第2のパターン化ハードマスク層907がSiC基板の上部に形成される。第2のパターニングされたハードマスク層907はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層907を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図56Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層907を通して形成されて、pウェル領域906内にn+ソース領域908を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図56Gに示すように、第2のパターン化ハードマスク層907は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次いで、図56Dに示すように、第1のパターニングされたハードマスク層905は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図56Eに示されるように、第2のパターン化ハードマスク層907がSiC基板の上部に形成される。第2のパターニングされたハードマスク層907はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層907を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図56Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層907を通して形成されて、pウェル領域906内にn+ソース領域908を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図56Gに示すように、第2のパターン化ハードマスク層907は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図56Hに示すように、第3のパターン化ハードマスク層909がSiC基板の上に形成される。図561に示すように、第3のパターニングされたハードマスク層909を通して第2のp型注入が実行されて、pウェル領域906内の第1の位置にp+領域903が形成される。
次いで、図56Jに示されるように、P+領域903が形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって、第3のパターン化ハードマスク層909が除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図56Kに示すように、SiC基板の上にゲート絶縁体914が形成される。次に、図56Lに示すように、ゲート絶縁膜914をパターニングする。次に、図56Mに示すように、ポリシリコン層916がSiC基板の上に形成される。次に、図56Nに示すように、ポリシリコン層916をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図560に示すように、SiC基板の上に層間絶縁膜(ILD)918を形成する。層間誘電体(ILD)918は次いで、図56Pに示されるように、ILD 918の開口を介してSiC基板の部分を露出し、1つまたは複数のILDバンプ917を残すためにパターニングされる。次いで、図56Qに示されるように、第1のオーミックコンタクトを形成するために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ917の間に第1のシリサイド層920が形成される。一実施形態では、第1のシリサイド層920がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図56Rに示されるように、第1のパッド金属924がSiC基板の上部に形成される。第1の位置に形成されたP+領域903は、隣接するILDバンプ917とILDバンプ917の下の部分との間の第1のシリサイド層920の両方の部分を覆う。
次に、図56Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層922がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオー
ミックコンタクトを形成するために、第2のシリサイド層922がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層922がニッケル系シリサイド層でもある。次に、図56Tに示すように、SiC基板の第2のシリサイド層922の底部に第2のパッド金属926を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
ミックコンタクトを形成するために、第2のシリサイド層922がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層922がニッケル系シリサイド層でもある。次に、図56Tに示すように、SiC基板の第2のシリサイド層922の底部に第2のパッド金属926を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層911がSiC基板上に形成される。第4のパターニングされたハードマスク層911はILD層918の露出部分を選択的に除去し、SiC基板の上に金属領域(すなわち、ショットキー金属領域928)(図55D、55Eおよび55Fに示される)を堆積するために形成される。第4のパターニングされたハードマスク層911はショットキー金属が堆積されるときに、ILD層918の部分をエッチングすることと、ショットキー金属領域928をリフトオフすることとの両方のために使用される。ショットキー金属領域928はNドリフト層904と直接接触し、2つの隣接するPウェル領域906をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域928は、ショットキー金属領域928と、SiC基板の上面に露出されたNドリフト層904の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。55D, 55Eおよび55Fでは、ショットキー金属領域928の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図57A～図57Tは、図55Bに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図57Aに示される)を製造するプロセスは図57Aに示されるように、N+基板1002およびNドリフト層1004を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層1004は、ドーピング濃度及びNドリフト層1004の厚さが主にブロッキング電圧及び順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板1002はNドリフト層1004と比較すると、高導電性であり、N+基板1002は、Nドリフト層1004と直接接触している。図57Bに示されるように、第1のパターニングされたハードマスク層1005がSiC基板の上に形成される。第1のパターニングされたハードマスク層1005は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1005が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図57Cにおいて、第1のパターニングされたハードマスク層1005を介して第1のp型イオン注入が形成され、pウェル領域1006が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図57Dに示されるように、第1のパターニングされたハードマスク層1005は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図57Eに示されるように、第2のパターン化ハードマスク層1007がSiC基板の上部に形成される。第2のパターニングされたハードマスク層1007はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層1007を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図57Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層1007を通して形成されて、pウェル領域1006内にn+ソース領域1008を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図57Gに示すように、第2のパターン化ハードマスク層1007は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図57Hに示すように、第3のパターン化ハードマスク層1009がSiC基板の上に形成される。図571に示されるように、第2のp型注入が第3のパターニングされたハードマスク層1009を通して実行されて、第2の位置において、pウェル領域1006内に、p+領域1003を形成する。
次に、図57Jに示すように、第3のパターン化ハードマスク層1009は、P+領域1003が第2の位置に形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図57Kに示すように、SiC基板の上にゲート絶縁体1014が形成される。次に、図57Lに示すように、ゲート絶縁膜1014をパターニングする。次に、図57Mに示すように、ポリシリコン層1016がSiC基板の上に形成される。次に、図57Nに示すように、ポリシリコン層1016をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図570に示すように、SiC基板の上に層間絶縁膜(ILD)1018を形成する。層間誘電体(ILD)1018は次いで、図57Pに示されるように、ILD 1018の開口部を介してSiC基板の部分を露出させ、SiC基板の上に1つまたは複数のILDバンプ1017を残すためにパターニングされる。次いで、図57Qに示されるように、第1のオーミックコンタクトを形成するために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ1017の間に第1のシリサイド層1020が形成される。一実施形態では、第1のシリサイド層1020がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図57Rに示されるように、第1のパッド金属1024がSiC基板の上部に形成される。第2の位置に形成されたP+領域1003は1つまたは複数のILDバンプ1017の下にあり、第1のシリサイド層1020といかなる直接接触も形成しない。
次に、図57Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層1022がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオーミックコンタクトを形成するために、第2のシリサイド層1022がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層1022がニッケル系シリサイド層でもある。次に、図57Tに示すように、SiC基板の第2のシリサイド層1022の底部に第2のパッド金属1026を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層1011がSiC基板上に形成される。第4のパターン化ハードマスク層1011はILD層1018の露出部分を選択的に除去し、SiC基板の上に金属領域1028(たとえば、ショットキー金属領域1028)(図55D、55E、および55Fに示す)を堆積するために形成される。第4のパターニングされたハードマスク層1011はショットキー金属が堆積されるときに、ILD層1018の部分をエッチングすることと、ショットキー金属領域1028をリフトオフすることとの両方のために使用される
。ショットキー金属領域1028はNdrift層1004と直接接触し、2つの隣接するPウェル領域1006をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1028は、ショットキー金属領域1028と、SiC基板の上面に露出されたNdrift層1004の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。55D, 55Eおよび55Fでは、ショットキー金属領域1028の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
。ショットキー金属領域1028はNdrift層1004と直接接触し、2つの隣接するPウェル領域1006をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1028は、ショットキー金属領域1028と、SiC基板の上面に露出されたNdrift層1004の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。55D, 55Eおよび55Fでは、ショットキー金属領域1028の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図58A～58Tは、図55Cに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図58Aに示される)を製造するプロセスは図58Aに示されるように、N+基板1102およびNドリフト層1104を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNdrift層1104は、ドーピング濃度及びNdrift層1104の厚さが主にブロッキング電圧及び順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板1102はNドリフト層1104と比較すると、高導電性であり、N+基板1102は、Nドリフト層1104と直接接触している。図58Bに示されるように、第1のパターニングされたハードマスク層1105がSiC基板の上に形成される。第1のパターニングされたハードマスク層1105は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1105が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図58Cにおいて、第1のパターニングされたハードマスク層1105を介して第1のp型イオン注入が形成され、pウェル領域1106が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次いで、図58Dに示すように、第1のパターニングされたハードマスク層1105は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図58Eに示されるように、第2のパターン化ハードマスク層1107がSiC基板の上部に形成される。第2のパターニングされたハードマスク層1107はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層1107を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図58Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層1107を通して形成され、pウェル領域1106内に第1のn+ソース領域1108を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図58Gに示すように、第2のパターン化ハードマスク層1107は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図58Hに示すように、第3のパターン化ハードマスク層1109がSiC基板の上に形成される。図581に示されるように、第3のパターニングされたハードマスク層1109を通して第2のp型注入が実行されて、pウェル領域1106内の第3の位置にp+領域1103が形成される。
次いで、図58Jに示されるように、第3のパターン化ハードマスク層1109は、P+領域1103が第2の位置に形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて
犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図58Kに示すように、SiC基板の上にゲート絶縁体1114が形成される。次に、図58Lに示すように、ゲート絶縁膜1114をパターニングする。次に、図58Mに示すように、ポリシリコン層1116がSiC基板の上に形成される。次に、図58Nに示すように、ポリシリコン層1116をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図580に示すように、SiC基板の上に層間絶縁膜(ILD)1118を形成する。層間誘電体(ILD)1118は次いで、図58Pに示されるように、ILD 1118の開口部を介してSiC基板の部分を露出させ、SiC基板の上に1つまたは複数のILDバンプ1117を残すためにパターニングされる。次いで、図58Qに示されるように、1つ以上の第1のオーミックコンタクトを形成するために、SiC基板の上部の露出部分上の1つ以上のILDバンプ1117の間に第1のシリサイド層1120が形成される。一実施形態では、第1のシリサイド層1120がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図58Rに示されるように、第1のパッド金属1124がSiC基板の上部に形成される。第3の位置に形成されたP+領域1103は1つまたは複数のILDバンプ1117の下にあり、第1のシリサイド層1120といかなる直接接触も形成しない。
次に、図58 Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層1122がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオーミックコンタクトを形成するために、第2のシリサイド層1122がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層1122がニッケル系シリサイド層でもある。次いで、第2のパッド金属1126が、SiC基板の第2のシリサイド層1122の底部上に形成される。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層1111がSiC基板上に形成される。第4のパターニングされたハードマスク層1111はILD層1118の露出部分を選択的に除去し、SiC基板の上に図55D、55E、および55Fに示される金属領域1128(すなわち、ショットキー金属領域1128)を堆積するために形成される。第4のパターニングされたハードマスク層1111はショットキー金属が堆積されるときに、ILD層1118の部分をエッチングすることと、ショットキー金属領域1128をリフトオフすることとの両方のために使用される。ショットキー金属領域1128はNdrift層1104の上部と直接接触し、2つの隣接するPwell領域1106をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1128は、ショットキー金属領域1128と、SiC基板の上面に露出されたNドリフト層1104の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。55D, 55Eおよび55Fでは、ショットキー金属領域1128の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図59A、59B、および59Cはそれぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備える、二重注入金属酸化物半導体電界効果トランジスタ(DMOSFET)のユニットセルの断面構造の実施形態を図示し、第2の導電型ウェル領域が、第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。図59A、図59B及び図59Cに示すDMOSFETは、n型プレーナゲートSiC DMOSFETである。一実施形態では、DMOSFETがp型プレーナゲートDMOSFETである。DMOSFET(図59 A、59B、および59Cに示される)は、
炭化ケイ素(SiC)基板を含む。SiC基板は、N+基板1202およびNドリフト層1204を含む。DMOSFETはまた、Pウェル領域1206、N+ソース領域1208、およびP+領域1203(すなわち、第2の導電型ウェルコンタクト領域)を含む。N+ソース領域1208は、Pウェル領域1206内に形成される。p+領域1203はP型注入を行うことにより、pウェル領域1206内で蛇行している。P+領域1203は連続するP+領域1203との周期的な間隔を含む(すなわち、非連続的)。さらに、P+領域1203の横方向の広がりは、ユニットセルに直交する方向に非ゼロ値で変化する。蛇行P+領域1203は金属酸化物半導体ゲートスタックと第1のパッド金属1224との間に位置する2つの層間絶縁(ILD)バンプ1217の間の第1のシリサイド層1220を介して、第1のパッド金属1224(たとえば、ソース金属)へのオーミックコンタクトを周期的に形成する。Pウェル領域1206は蛇行するP+領域1203のみを介して第1のパッド金属1224(例えば、ソース金属)と接触する。Pウェル領域1206は、第1のパッド金属1224と直接接触していない。蛇行するP+領域1203はジグザグ経路に従い、ジグザグ経路のコマーは直角である。蛇行するP+領域1203のジグザグ経路は、寸法a、P、およびyを含む。蛇行P+領域1203は、目標サイズと、蛇行P+領域803間に位置する隣接する接合点間の目標間隔とを含む。ILDバンプ1217の下のP+領域1203が第1のパッド金属1224と直接接触しないとき、およびP+領域1203が第1のシリサイド層1220を介して第1のパッド金属1224と直接接触するとき、第1のパッド金属1224(たとえば、ソース金属)への接触抵抗が変化する。ILDバンプ1217の直下にある蛇行P+領域1203の部分は分散型バラスト抵抗器のネットワークとして機能し、ソースコンタクト抵抗に追加のソース抵抗を提供する。提供される追加の接触抵抗は、DMOSFETの1つ以上のボディダイオード領域の差動オン抵抗に直接影響を与える。pウェル領域1206は蛇行するp+領域1203のみを介して第1のパッド金属1224と接触するので、キャリアの流れは蛇行するp+領域1203内に閉じ込められる。キャリアの閉じ込められた流れは、各バラスト抵抗器ネットワークのソース接触抵抗を増加させ、DMOSFETの1つまたは複数のボディダイオード領域の差動オン抵抗にさらに影響を及ぼす。ソースコンタクト抵抗はサイジングに依存するので、蛇行するP+領域1203の間に位置する隣接する接合点間の間隔、および隣接するILDバンプ1217の間のシリサイド領域はP+領域1203をターゲットサイズにサイジングし、その間隔をターゲット間隔に制御することによって調整される。一実施形態では、標的サイズが10nm～10μmの範囲である。別の実施形態において、標的間隔は、10nm～10μmの範囲である。第1の例として、蛇行するP+領域の幅(a)が減少すると、各バラスト抵抗回路網の抵抗が増加し、これにより、ボディダイオード領域の差動オン抵抗が低下する。幅(a)の減少はまた、オーミックコンタクトが形成される領域を縮小させ、ボディダイオード領域の差動オン抵抗を低下させる。例えば、蛇行するP+領域間の間隔(y)が増加すると、各バラスト抵抗ネットワークの抵抗が増加し、これにより、ボディダイオード領域の差動オン抵抗が低下する。第3の例では、蛇行した特徴的なP+領域1203間の2つの隣接する接合点間の間隔(P)と、2つの隣接するILDバンプ1217間の直線シリサイド領域とが増大すると、各バラスト抵抗器ネットワークの抵抗が増大し、これが1つまたは複数のボディダイオード領域の差動オン抵抗を低下させると言う。
炭化ケイ素(SiC)基板を含む。SiC基板は、N+基板1202およびNドリフト層1204を含む。DMOSFETはまた、Pウェル領域1206、N+ソース領域1208、およびP+領域1203(すなわち、第2の導電型ウェルコンタクト領域)を含む。N+ソース領域1208は、Pウェル領域1206内に形成される。p+領域1203はP型注入を行うことにより、pウェル領域1206内で蛇行している。P+領域1203は連続するP+領域1203との周期的な間隔を含む(すなわち、非連続的)。さらに、P+領域1203の横方向の広がりは、ユニットセルに直交する方向に非ゼロ値で変化する。蛇行P+領域1203は金属酸化物半導体ゲートスタックと第1のパッド金属1224との間に位置する2つの層間絶縁(ILD)バンプ1217の間の第1のシリサイド層1220を介して、第1のパッド金属1224(たとえば、ソース金属)へのオーミックコンタクトを周期的に形成する。Pウェル領域1206は蛇行するP+領域1203のみを介して第1のパッド金属1224(例えば、ソース金属)と接触する。Pウェル領域1206は、第1のパッド金属1224と直接接触していない。蛇行するP+領域1203はジグザグ経路に従い、ジグザグ経路のコマーは直角である。蛇行するP+領域1203のジグザグ経路は、寸法a、P、およびyを含む。蛇行P+領域1203は、目標サイズと、蛇行P+領域803間に位置する隣接する接合点間の目標間隔とを含む。ILDバンプ1217の下のP+領域1203が第1のパッド金属1224と直接接触しないとき、およびP+領域1203が第1のシリサイド層1220を介して第1のパッド金属1224と直接接触するとき、第1のパッド金属1224(たとえば、ソース金属)への接触抵抗が変化する。ILDバンプ1217の直下にある蛇行P+領域1203の部分は分散型バラスト抵抗器のネットワークとして機能し、ソースコンタクト抵抗に追加のソース抵抗を提供する。提供される追加の接触抵抗は、DMOSFETの1つ以上のボディダイオード領域の差動オン抵抗に直接影響を与える。pウェル領域1206は蛇行するp+領域1203のみを介して第1のパッド金属1224と接触するので、キャリアの流れは蛇行するp+領域1203内に閉じ込められる。キャリアの閉じ込められた流れは、各バラスト抵抗器ネットワークのソース接触抵抗を増加させ、DMOSFETの1つまたは複数のボディダイオード領域の差動オン抵抗にさらに影響を及ぼす。ソースコンタクト抵抗はサイジングに依存するので、蛇行するP+領域1203の間に位置する隣接する接合点間の間隔、および隣接するILDバンプ1217の間のシリサイド領域はP+領域1203をターゲットサイズにサイジングし、その間隔をターゲット間隔に制御することによって調整される。一実施形態では、標的サイズが10nm～10μmの範囲である。別の実施形態において、標的間隔は、10nm～10μmの範囲である。第1の例として、蛇行するP+領域の幅(a)が減少すると、各バラスト抵抗回路網の抵抗が増加し、これにより、ボディダイオード領域の差動オン抵抗が低下する。幅(a)の減少はまた、オーミックコンタクトが形成される領域を縮小させ、ボディダイオード領域の差動オン抵抗を低下させる。例えば、蛇行するP+領域間の間隔(y)が増加すると、各バラスト抵抗ネットワークの抵抗が増加し、これにより、ボディダイオード領域の差動オン抵抗が低下する。第3の例では、蛇行した特徴的なP+領域1203間の2つの隣接する接合点間の間隔(P)と、2つの隣接するILDバンプ1217間の直線シリサイド領域とが増大すると、各バラスト抵抗器ネットワークの抵抗が増大し、これが1つまたは複数のボディダイオード領域の差動オン抵抗を低下させると言う。
図59D、59E、および59Fはダイオード集積DMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、各DMOSFETユニットセルは、それぞれ3つの異なる位置で蛇行する第2の導電型ウェルコンタクト領域を備え、第2の導電型ウェル領域が第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。DMOSFET(図59D、59Eおよび59Fに示される)は、n型プレーナゲートSiC DMOSFETである。図59D、59E、および59Fに示されるDMOSFETは、図59A、59B、および59Cと同様に動作する。図59A、59B、および59Cに加えて、DMOSFET(図59D、59E、および59Fに示される)はNdrift層1204と直接接触する金属領域1228(たとえば、ショットキー金属領域1228)と、1つまたは複数のPウェル領域1206のPウェル領域1206に隣接するブリッジ(すなわち、隣接するユニットセルをブリッジ)とを備える。
図59Gは集積ショットキーダイオードの1つまたは複数のユニットセルを備える、ダイオ
ード集積トレンチゲートMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を図示し、各MOSFETユニットセルは、第1の位置において第2の導電型ウェルコンタクト領域を備え、第2の導電型ウェル領域が第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。図59(g)に示すトレンチゲートMOSFETは、n型トレンチゲートSiC MOSFETである。一実施形態では、トレンチゲートMOSFETがp型トレンチゲートSiC MOSFETである。図59Gに示すトレンチゲートMOSFETは、図59A及び図59Dに示すプレーナゲートMOSFETと同様に動作する。トレンチゲートMOSFETとプレーナゲートDMOSFETとの主な違いは、トレンチゲートMOSFETが1つまたは複数のプレーナゲート構造の代わりに1つまたは複数のトレンチゲート構造を備えることである。トレンチゲートMOSFETの1つまたは複数のトレンチゲート構造は、第1のN+ソース領域1208および1つまたは複数のPウェル領域1206に露出される側壁を備える。1つまたは複数のトレンチゲート構造の底部は、1つまたは複数のPwell領域1206の底部の近傍にある。一実施形態では、1つまたは複数のトレンチゲート構造の底部がMOSFETデバイスの電気特性に応じて適切に調整される。トレンチゲートMOSFETの各トレンチゲート構造は、それぞれのトレンチゲート構造の側壁および底部に沿ったライナとしてゲート絶縁体を備える。トレンチゲートMOSFETはまた、各ゲート絶縁体ライニングトレンチを充填し、ゲート電極として機能するポリシリコン層を含む。トレンチゲートMOSFETは第1のパッド金属1224(たとえば、ソース金属)とゲート電極との間の短絡回路を開くために、各ポリシリコン層の上に層間絶縁膜(ILD)1218をさらに備える。
ード集積トレンチゲートMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を図示し、各MOSFETユニットセルは、第1の位置において第2の導電型ウェルコンタクト領域を備え、第2の導電型ウェル領域が第2の導電型ウェルコンタクト領域を通してのみソース金属と接触することを可能にする。図59(g)に示すトレンチゲートMOSFETは、n型トレンチゲートSiC MOSFETである。一実施形態では、トレンチゲートMOSFETがp型トレンチゲートSiC MOSFETである。図59Gに示すトレンチゲートMOSFETは、図59A及び図59Dに示すプレーナゲートMOSFETと同様に動作する。トレンチゲートMOSFETとプレーナゲートDMOSFETとの主な違いは、トレンチゲートMOSFETが1つまたは複数のプレーナゲート構造の代わりに1つまたは複数のトレンチゲート構造を備えることである。トレンチゲートMOSFETの1つまたは複数のトレンチゲート構造は、第1のN+ソース領域1208および1つまたは複数のPウェル領域1206に露出される側壁を備える。1つまたは複数のトレンチゲート構造の底部は、1つまたは複数のPwell領域1206の底部の近傍にある。一実施形態では、1つまたは複数のトレンチゲート構造の底部がMOSFETデバイスの電気特性に応じて適切に調整される。トレンチゲートMOSFETの各トレンチゲート構造は、それぞれのトレンチゲート構造の側壁および底部に沿ったライナとしてゲート絶縁体を備える。トレンチゲートMOSFETはまた、各ゲート絶縁体ライニングトレンチを充填し、ゲート電極として機能するポリシリコン層を含む。トレンチゲートMOSFETは第1のパッド金属1224(たとえば、ソース金属)とゲート電極との間の短絡回路を開くために、各ポリシリコン層の上に層間絶縁膜(ILD)1218をさらに備える。
図60A～図60Tは、図59 Aに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図60Aに示される)を製造するプロセスは図60Aに示されるように、N+基板1302およびNドリフト層1304を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層1304は、ドーピング濃度及びNドリフト層1304の厚さが主にブロッキング電圧及び順方向導通損失に基づいて選択されるようにエピ成長され、準備される。N+基板1302はNドリフト層1304と比較すると、高導電性であり、N+基板1302は、Nドリフト層1304の直下に位置する。図60Bに示されるように、第1のパターニングされたハードマスク層1305がSiC基板の上に形成される。第1のパターニングされたハードマスク層1305は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1305が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図60Cでは、第1のパターニングされたハードマスク層1305を通して第1のp型イオン注入が形成され、pウェル領域1306が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図60Dに示されるように、第1のパターニングされたハードマスク層1305は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図60Eに示されるように、第2のパターン化ハードマスク層1307がSiC基板の上部に形成される。第2のパターニングされたハードマスク層1307はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層1307を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図60Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層1307を通して形成されて、pウェル領域1306内にn+ソース領域1308を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図60Gに示すように、第2のパターン化ハードマスク層1307は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図60Hに示すように、第3のパターン化ハードマスク層1309がSiC基板の上に形成
される。図601に示すように、第3のパターニングされたハードマスク層1309を通して第2のp型注入が実行されて、pウェル領域1306内の第1の位置にp+領域1303が形成される。第1の位置に形成されたP+領域1303は、Pウェル領域1306が第1の位置に形成されたP+領域1303のみを介して第1のパッド金属1324(例えば、ソース金属)と接触することを可能にする。
される。図601に示すように、第3のパターニングされたハードマスク層1309を通して第2のp型注入が実行されて、pウェル領域1306内の第1の位置にp+領域1303が形成される。第1の位置に形成されたP+領域1303は、Pウェル領域1306が第1の位置に形成されたP+領域1303のみを介して第1のパッド金属1324(例えば、ソース金属)と接触することを可能にする。
次いで、図60Jに示されるように、P+領域1303が形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって、第3のパターン化ハードマスク層1309が除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図60Kに示すように、SiC基板の上にゲート絶縁体1314を形成する。次に、図60Lに示すように、ゲート絶縁膜1314をパターニングする。次に、図60Mに示すように、ポリシリコン層1316がSiC基板の上に形成される。次に、図60Nに示すように、ポリシリコン層1316をパターニングする。ポリシリコン層1316のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図600に示すように、SiC基板の上に層間絶縁膜(ILD)1318を形成する。層間誘電体(ILD)1318は次いで、図60Pに示されるように、ILD 1318の開口を介してSiC基板の部分を露出し、1つまたは複数のILDバンプ1317を残すためにパターニングされる。次いで、図60Qに示されるように、第1のオーミックコンタクトを形成するために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ1317の間に第1のシリサイド層1320が形成される。一実施形態では、第1のシリサイド層1320がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。第1パッドメタル1324は図60Rに示すように、SiC基板の上部に形成される。第1の位置に形成されたP+領域1303は、隣接するILDバンプ1317とILDバンプ1317の下の部分との間の第1のシリサイド層1320の両方の部分を覆う。pウェル領域1306は、第1の位置に形成されたp+領域1303のみを介して第1のパッド金属1324と接触する。
次に、図60Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層1322がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオーミックコンタクトを形成するために、第2のシリサイド層1322がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層1322がニッケル系シリサイド層でもある。次に、図60Tに示すように、SiC基板の第2のシリサイド層1322の底部に第2のパッド金属1326を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層1311がSiC基板上に形成される。第4のパターニングされたハードマスク層1311はILD層1318の露出部分を選択的に除去し、SiC基板の上に図60D、60Eおよび60Fに示される金属領域(例えば、ショットキー金属領域1328)を堆積するために形成される。第4のパターニングされたハードマスク層1311はショットキー金属が堆積されるときに、ILD層1318の部分をエッチング
することと、ショットキー金属領域1328をリフトオフすることとの両方のために使用される。ショットキー金属領域1328はNドリフト層1304の上部と直接接触し、2つの隣接するPウェル領域1306をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1328は、ショットキー金属領域1328と、SiC基板の上面に露出されたNdrift層1304の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。59D, 59Eおよび59Fでは、ショットキー金属領域1328の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
することと、ショットキー金属領域1328をリフトオフすることとの両方のために使用される。ショットキー金属領域1328はNドリフト層1304の上部と直接接触し、2つの隣接するPウェル領域1306をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1328は、ショットキー金属領域1328と、SiC基板の上面に露出されたNdrift層1304の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。59D, 59Eおよび59Fでは、ショットキー金属領域1328の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図61A～図61Tは、図59Bに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図61 Aに示される)を製造するプロセスは図61 Aに示されるように、N+基板1402およびNドリフト層1404を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNドリフト層1404は、ドーピング濃度及びNドリフト層1404の厚さが主にブロッキング電圧及び順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板1402はNドリフト層1404と比較すると、高導電性であり、N+基板1402は、Nドリフト層1404の直下に位置する。図61Bに示されるように、第1のパターニングされたハードマスク層1405がSiC基板の上に形成される。第1のパターニングされたハードマスク層1405は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1405が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図61Cにおいて、第1のパターニングされたハードマスク層1405を介して第1のp型イオン注入が形成され、pウェル領域1406が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図61Dに示されるように、第1のパターニングされたハードマスク層1405は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図61Eに示されるように、第2のパターン化ハードマスク層1407がSiC基板の上部に形成される。第2のパターニングされたハードマスク層1407はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層1407を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図61Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層1407を通して形成されて、pウェル領域1406内にn+ソース領域1408を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図61Gに示すように、第2のパターン化ハードマスク層1407は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図61Hに示すように、第3のパターン化ハードマスク層1409がSiC基板の上に形成される。図611に示されるように、第2のp型注入が第3のパターニングされたハードマスク層1409を通して実行されて、第2の位置において、pウェル領域1406内に、p+領域1403を形成する。
次に、図61 Jに示すように、第2の位置にP+領域1403が形成されると、第3のパターニングされたハードマスク層1409が、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電
流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図61Kに示すように、SiC基板の上にゲート絶縁体1414を形成する。次に、図61Lに示すように、ゲート絶縁膜1414をパターニングする。次に、図61Mに示すように、ポリシリコン層1416がSiC基板の上に形成される。次に、図6 INに示すように、ポリシリコン層1416をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図610に示すように、SiC基板の上に層間絶縁膜(ILD)1418を形成する。層間誘電体(ILD)1418は次いで、図61Pに示されるように、ILD 1418の開口部を介してSiC基板の部分を露出させ、SiC基板の上に1つまたは複数のILDバンプ1417を残すためにパターニングされる。次いで、図61Qに示されるように、第1のオーミックコンタクトを形成するために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ1417の間に第1のシリサイド層1420が形成される。一実施形態では、第1のシリサイド層1420がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図61Rに示されるように、第1のパッド金属1424がSiC基板の上部に形成される。第2の位置に形成されたP+領域1403は1つまたは複数のILDバンプ1417の下にあり、第1のシリサイド層1420といかなる直接接触も形成しない。
次に、図61 Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層1422がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオーミックコンタクトを形成するために、第2のシリサイド層1422がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層1422がニッケル系シリサイド層でもある。次に、図61Tに示すように、SiC基板の第2のシリサイド層1422の底部に第2のパッド金属を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層1411がSiC基板上に形成される。第4のパターニングされたハードマスク層1411はILD層1418の露出部分を選択的に除去し、SiC基板の上に図59D、59Eおよび59Fに示される金属領域(すなわち、ショットキー金属領域1428)を堆積するために形成される。第4のパターニングされたハードマスク層1411はショットキー金属が堆積されるときに、ILD層1418の部分をエッチングすることと、ショットキー金属領域1428をリフトオフすることとの両方のために使用される。ショットキー金属領域1428はNdrift層1404と直接接触し、2つの隣接するPウェル領域1406をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1428は、ショットキー金属領域1428と、SiC基板の上面に露出されたNdrift層1404の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図中。59D, 59Eおよび59Fでは、ショットキー金属領域1428の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
図62A～62Tは、図59Cに示されるDMOSFET構造を製造するプロセスの一実施形態を示す。DMOSFET構造(図62Aに示される)を製造するプロセスは図62Aに示されるように、N+基板1502およびNドリフト層1504を有する炭化ケイ素(SiC)基板を準備することを含む。SiC基板のNdrift層1504は、ドーピング濃度及びNdrift層1504の厚さが主にブロッキング電圧及び
順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板1502はNドリフト層1504と比較すると、高導電性であり、N+基板1502は、Nドリフト層1504の直下に位置する。図62Bに示されるように、第1のパターニングされたハードマスク層1505がSiC基板の上に形成される。第1のパターニングされたハードマスク層1505は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1505が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
順方向伝導損失に基づいて選択されるようにエピ成長され、準備される。N+基板1502はNドリフト層1504と比較すると、高導電性であり、N+基板1502は、Nドリフト層1504の直下に位置する。図62Bに示されるように、第1のパターニングされたハードマスク層1505がSiC基板の上に形成される。第1のパターニングされたハードマスク層1505は、注入中に高エネルギー不純物を完全にブロックするのに十分な厚さである。一実施形態では、第1のパターン化ハードマスク層1505が酸化物、窒化物、およびポリシリコン層のうちの少なくとも1つのハードマスクである。
図62Cにおいて、第1のパターニングされたハードマスク層1505を介して第1のp型イオン注入が形成され、pウェル領域1506が形成される。一実施形態では、第1のp型イオン注入が1つまたは複数のp型不純物(例えば、アルミニウム、ホウ素など)を用いて実行される。別の実施形態では、第1のp型イオン注入がスクリーン酸化物層を含んでもよい。次に、図62Dに示されるように、第1のパターニングされたハードマスク層1505は第1のp型イオン注入の後に、ドライエッチングプロセスおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。次に、後続のイオン注入のために、図62Eに示されるように、第2のパターン化ハードマスク層1507がSiC基板の上部に形成される。第2のパターニングされたハードマスク層1507はフォトレジストベースの材料であり、第2のパターニングされたハードマスク層1507を貫通する任意の望ましくない高エネルギー不純物粒子を防止するのに十分な厚さを有する。図62Fに示されるように、第1のn型イオン注入が、第2のパターニングされたハードマスク層1507を通して形成されて、pウェル領域1506内にn+ソース領域1508を形成する。一実施形態では、第1のn型イオン注入が1つまたは複数のn型不純物(例えば、窒素、リンなど)を用いて実行される。次に、図62Gに示すように、第2のパターン化ハードマスク層1507は第1のn型イオン注入後に、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。
次に、図62Hに示すように、第3のパターン化ハードマスク層1509がSiC基板の上に形成される。図621に示されるように、第3のパターニングされたハードマスク層1509を通して第2のp型注入が実行されて、pウェル領域1506内の第3の位置にp+領域1503が形成される。
次に、図62Jに示すように、第3のパターン化ハードマスク層1509は、P+領域1503が第2の位置に形成されると、ドライエッチングおよびウェットエッチングプロセスのうちの少なくとも1つによって除去される。SiC基板は、所定の温度で炭素系保護コーティングを用いた熱活性化アニールを受ける。一実施形態では、熱活性化アニールを実行するための所定の温度が1700℃である。次いで、SiC基板はオン状態抵抗を改善するために、電流拡散層を形成するための追加のイオン注入を受けることができる。SiC基板によるイオン注入(例えば、第1のp型注入、第1のn型注入、第2のp型注入、エッジ終端注入、電流拡散層注入など)は、熱活性化アニールステップの前に実行される。次いで、炭素系保護コーティングをSiC基板から除去する。次いで、SiC基板は、犠牲酸化物成長を受け、続いて犠牲酸化物除去を受ける。次いで、SiC DMOSFETの活性領域はSiC基板上にフィールド酸化物層を形成し、パターニングすることによってパターニングされる。
次に、図62Kに示すように、SiC基板の上にゲート絶縁体1514が形成される。次に、図62Lに示すように、ゲート絶縁膜1514をパターニングする。次に、図62Mに示すように、ポリシリコン層1516がSiC基板の上に形成される。次に、図62Nに示すように、ポリシリコン層1516をパターニングする。ポリシリコン層のためのコンタクトは、ゲートパッド領域および1つまたは複数のゲートバス領域を形成するためのパッド金属堆積のために開いたままにされる。次に、図620に示すように、SiC基板の上に層間絶縁膜(ILD)1518を形成する。層間誘電体(ILD)1518は次いで、図62Pに示されるように、ILD 1518の開口部を介してSiC基板の部分を露出させ、SiC基板の上に1つまたは複数のILDバンプ1517を残すためにパターニングされる。次いで、図62Qに示されるように、第1のオーミックコンタクトを形成す
るために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ1517の間に第1のシリサイド層1520が形成される。一実施形態では、第1のシリサイド層1520がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図62Rに示されるように、第1のパッド金属1524がSiC基板の上部に形成される。第3の位置に形成されたP+領域1503は1つまたは複数のILDバンプ1517の下にあり、第1のシリサイド層1520といかなる直接接触も形成しない。
るために、SiC基板の上部の露出部分上の1つまたは複数のILDバンプ1517の間に第1のシリサイド層1520が形成される。一実施形態では、第1のシリサイド層1520がニッケル系シリサイド層である。別の実施形態では、ニッケル系シリサイドがSiC基板の上部上へのニッケル堆積、シリサイド形成のための堆積されたニッケルの熱活性化アニール、およびSiC基板からの未反応ニッケルの除去によって形成される。図62Rに示されるように、第1のパッド金属1524がSiC基板の上部に形成される。第3の位置に形成されたP+領域1503は1つまたは複数のILDバンプ1517の下にあり、第1のシリサイド層1520といかなる直接接触も形成しない。
次に、図62Sに示されるように、第2のオーミックコンタクトを形成するために、第2のシリサイド層1522がSiC基板の底部上に形成される。一実施形態では、次いで、第2のオーミックコンタクトを形成するために、第2のシリサイド層1522がSiC基板の裏面上に形成される。一実施形態では、第2のシリサイド層1522がニッケル系シリサイド層でもある。次に、図62Tに示すように、SiC基板の第2のシリサイド層1522の底部に第2のパッド金属1526を形成する。一実施形態では、第2のパッド金属形成が電子ビームおよびスパッタリングのうちの少なくとも1つによって行われる。
次いで、第1のオーミックコンタクトおよび第2のオーミックコンタクトがSiC基板の上面および底面/裏面にそれぞれ形成されると、第4のパターン化ハードマスク層1511がSiC基板上に形成される。第4のパターニングされたハードマスク層1511はILD層1518の露出部分を選択的に除去し、SiC基板の上に図59D、59E、および59Fに示す金属領域(例えば、ショットキー金属領域1528)を堆積するために形成される。第4のパターニングされたハードマスク層1511はショットキー金属が堆積されるときに、ILD層1518の部分をエッチングすることと、ショットキー金属領域1528をリフトオフすることとの両方のために使用される。ショットキー金属領域1528はNドリフト層1504と直接接触し、2つの隣接するPウェル領域1506をブリッジする(すなわち、隣接するユニットセルをブリッジする)。次いで、ショットキー金属領域1528は、ショットキー金属領域1528と、SiC基板の上面に露出されたNドリフト層1504の部分との間にショットキー金属接触を形成するための所定の熱バジェットでアニールされる。一実施形態では、所定の熱バジェットが55℃～1100℃の範囲である。図59D、59Eおよび59Fにおいて、ショットキー金属領域1528の形成が完了すると、第1のパッド金属および第2のパッド金属の形成が行われる。
実施形態は、反転チャネルを有するMOSFETパワーデバイスに関する。
一実施形態は、第1のセクションに第1の金属酸化物半導体(MOS)界面を備え、第2のセクションに第2の金属酸化物半導体(MOS)界面を備えるMOSFETに関する。
一実施形態は、第1のセクションにおける第1の金属酸化物半導体(MOS)界面と、第2のセクションにおける第1の導電型層に隣接して形成された金属領域とを備えるMOSFETに関する。
一実施形態は、横方向に沿って少なくとも1つのシーケンスで配置された第1のセクションおよび第2のセクションを備えるMOSFETに関する。
一実施形態は、より高いチャネル密度を備えるMOSFETに関する。
一実施形態は、特定のオン抵抗を最小化するためのMOSFETに関する。
一実施形態は、短絡耐性時間を調整するためのMOSFETに関する。
一実施形態は、クランプされていない誘導スイッチングエネルギーを調整するためのMOSFETに関する。
一実施形態は、ゲート閾値電圧安定性を調整するためのMOSFETに関する。
一実施形態は、所与のオン抵抗ターゲットの実効チャネル長を増加させるためのMOSFETに関する。
一実施形態は、第1の導電型ドリフト層と直接接触する第1の金属領域を含むMOSFETに関する。
一実施形態は、半導体基板の水平面との第1のコンタクトと、トレンチ領域のトレンチ側壁との第2のコンタクトとを備える第1のMOSインターフェースを備えるMOSFETに関する。
一実施形態は、トレンチ領域のトレンチ側壁のみとの第3のコンタクトを備える第2のMOSインターフェースを備えるMOSFETに関する。
一実施形態は、第2の導電型の第1のウェル領域と第2の導電型の第2のウェル領域との間のギャップを介してトレンチ領域が第1の導電型のドリフト層と接触している、第2のセクションにおける第2のMOS界面の形成に関する。
一実施形態は、第2のセクションにおいて、トレンチ領域が第1の導電型ドリフト層と接触していない金属領域を含むMOSFETに関する。
一実施形態は第2のセクションにおいて金属領域を含むMOSFETに関し、第2の導電型の第1のウェル領域および第2の導電型の第2のウェル領域は、トレンチ領域の底部を囲む。
一実施形態は、第2導電型の第1ウェル領域と第2導電型の第2ウェル領域とが第1区間で重なるMOSFETに関する。
一実施形態は第2導電型の第1ウェル領域と第2導電型の第2ウェル領域とが、第1区間と第2区間とで重なるMOSFETに関する。
図63はパワーMOSFETの1つ以上のユニットセルの断面構造の実施形態を示し、1つ以上のユニットセルの第1のユニットセルは半導体基板の水平面上の第1の金属酸化物半導体(MOS)界面とトレンチ側壁とを備え、1つ以上のユニットセルの第2のユニットセルはトレンチ側壁上のみに形成された第2の金属酸化物半導体(MOS)界面を備える。MOSFET (図63参照)は、n型MOSFETである。n型MOSFETについて、「第1の導電型」および「第2の導電型」という用語は、それぞれn型およびp型を説明するために使用される。一実施形態では、MOSFETがp型MOSFETである。p型MOSFETについて、「第1導電型」および「第2導電型」という用語は、それぞれp型およびn型を説明するために使用される。
MOSFET (図63に示す)は、半導体基板を備える。半導体基板はaN+基板102(すなわち、第1導電型基板)と、aNドリフト層104(すなわち、第1導電型ドリフト層)とを備える。一実施形態では、半導体基板が炭化ケイ素(SiC)基板を含む。MOSFETは、MOSFET内の横方向に沿って連続的に位置する第1のセクションおよび第2のセクションを備える。第1のセクションは第1の金属酸化物半導体(MOS)インターフェースを備え、第2のセクションは第2の金属酸化物半導体(MOS)インターフェースを備える。第1のセクションおよび第2のセクションは左から右または右から左に、少なくとも1つのシーケンスで配置される。
一実施形態では、少なくとも1つのシーケンスが第1の位置に第1のセクション(すなわち、図63に示されるセクションA)を含み、横方向に沿った第2の位置に第2のセクション(すなわち、図63に示されるセクションB)を含む。別の実施形態では、少なくとも1つのシーケンスが第1の位置にある第2のセクションと、横方向に沿った第2の位置にある第1のセクションとを含む。さらに別の実施形態では、少なくとも1つのシーケンスが第1の位置に第1のセクションを備え、横方向に沿って第2の位置に第2のセクションを備える。さらに別の実施形態では、少なくとも1つのシーケンスが横方向に沿った第1の位置および第2の位置に第2のセクションを備える。さらに別の実施形態では、少なくとも1つのシーケンスが第1の位置および第3の位置に第1のセクションを含み、第2の位置に第2のセクションを横方向に沿って含む。さらに別の実施形態では少なくとも1つのシーケンスが第1の位置および第3の位置に第2のセクションを備え、第1のセクションは横方向に沿った第2の位置にある。例えば、第1のセクションを「A」として、第2のセクションを「B」として仮定すると、少なくとも1つのシーケンスは、「AB」、「BA」、「AA」、「BB」、「ABA」、「AAB」、「BAA」、「ABB」、「BAB」、「BBA」、「ABA」、「ABBA」、「ABBA」、「BAAB」などを含む。
MOSFETは第1のPウェル領域106(すなわち、第2の導電型の第1のウェル領域)と、第2のPウェル領域112(すなわち、第2の導電型の第2のウェル領域)と、第1のソース領域108と、第2のソース領域114と、トレンチ領域110とを備える。第1のソース領域108および第2のソース領域114は、2つの別個のソース領域である。同様に、第1のPウェル領域106および第2のPウェル領域112は、2つの別個のウェル領域である。第1のソース領域108は第1のPウェル領域106内に配置される(例えば、閉じ込められる)。第2のソース領域114は第2のPウェル領域112内に配置される(例えば、閉じ込められる)。第2のソース領域114および第2のPウェル領域112は、第1のセクションのより近くかつ第2のセクションから遠くに位置付けられる。第2Pウェル領域112は、第1区間において第1Pウェル領域106と重なる。MOSFETは、第2のセクションにおいて、第1のPウェル領域106と第2のPウェル領域112との間にギャップを含む。第2のPウェル領域112は、第2のセクションにおいて第1のPウェル領域106と重ならない。トレンチ領域110は、第1のPウェル領域106及び第1のソース領域108を貫通して延在している。トレンチ領域110は、第1のPウェル領域106と第2のPウェル領域112との間のギャップを介してNドリフト層104とのコンタクトを含む。MOSFETは、第1のソース領域108、第2のソース領域114、およびN+基板102の底部の上にシリサイド層122、124を備える。第2のソース領域114の上のシリサイド層122は、第2のPウェル領域112の上に部分的に配置される。
第1のセクションは、第1の金属酸化物半導体(MOS)インターフェースを備える。第1のMOSインターフェースは、第1の部分および第2の部分を備える。第1の部分は半導体基板の水平面(例えば、エッチングされていない面)との第1の接触を含む。一実施形態では、第1のMOSインターフェースの第1の部分が半導体基板の0001結晶面に平行に配置される。別の実施形態では、第1のMOSインターフェースの第1の部分が半導体基板の11～20個の結晶面に平行に配置される。第1のMOSインターフェースの第2の部分は、トレンチ領域110のトレンチ側壁との第2のコンタクトを含む。一実施形態では、第1のMOSインターフェースの第2の部分が半導体基板の11-20結晶面および1-100結晶面のうちの1つに平行に配置される。第1のセクションは、プレーナMOSFET構造とトレンチMOSFET構造との組合せを備える。第2のセクションは、第2のMOSインターフェースを備える。第2のMOSインターフェースは、トレンチ領域110のトレンチ側壁との第3のコンタクトを含む。第2のセクションは、トレンチMOSFET構造のみを備える。第1のセクションおよび第2のセクションを備えるMOSFET(図63に示される)は、MOSFETのより高いチャネル密度および低減されたオン抵抗を備える。
トレンチ領域は、トレンチ側壁を含む。一実施形態では、トレンチ領域110のトレンチ
側壁が傾斜した側壁を含む。傾斜した側壁は、30°～90°の範囲の側壁角度を有する。一実施形態では、トレンチ領域110が0. 2μm～2. 0μmの範囲の深さを含む。傾斜した側壁の傾斜は、低いトラップ密度を含む所定の結晶面に沿って第1のMOS界面を配向するように適切に選択される。一実施形態では、第1のMOSインターフェースの第1の部分がトレンチ側壁が傾斜側壁を備えるとき、半導体基板の傾斜側壁の11～20結晶面および338結晶面のうちの1つに平行に配置される。傾斜側壁を備えるMOSFETは、より高いチャネル密度に加えて、より高いチャネル移動度をさらに備える。
側壁が傾斜した側壁を含む。傾斜した側壁は、30°～90°の範囲の側壁角度を有する。一実施形態では、トレンチ領域110が0. 2μm～2. 0μmの範囲の深さを含む。傾斜した側壁の傾斜は、低いトラップ密度を含む所定の結晶面に沿って第1のMOS界面を配向するように適切に選択される。一実施形態では、第1のMOSインターフェースの第1の部分がトレンチ側壁が傾斜側壁を備えるとき、半導体基板の傾斜側壁の11～20結晶面および338結晶面のうちの1つに平行に配置される。傾斜側壁を備えるMOSFETは、より高いチャネル密度に加えて、より高いチャネル移動度をさらに備える。
MOSFET構造はトレンチMOSFET構造およびプレーナMOSFET構造のうちの少なくとも1つを備える第1のセクションと、トレンチMOSFET構造のみを備える第2のセクションとの密度を増加/低下させるために、設計者に柔軟性を提供する。第1のセクションおよび第2のセクションの密度は、MOSFETの特定のオン抵抗、ならびに短絡耐性時間、クランプされていない誘導スイッチングエネルギー、およびゲート閾値電圧安定性などのロバスト性メトリックのうちの少なくとも1つの要件に応じて、増加または減少される。図63に示されるMOSFETはさらに、(a)所与のオン抵抗についての有効チャネル長を増加させること、および(b)要件に基づいて所与のチップサイズについてのオン抵抗を減少させることのうちの少なくとも1つに柔軟性を提供する。
図64A～図64ABは、図63に示すMOSFET構造体の製造工程の一実施形態を示す断面図である。図63に示されるMOSFET構造を製造するプロセスは図64Aに示されるように、N+基板202(すなわち、第1の導電型基板)およびNドリフト層204(すなわち、第1の導電型ドリフト層)を有する半導体基板を準備することを含む。Nドリフト層204は、N+基板202の上に成長される。N+基板202は、高濃度にドープされた基板を含む。図64Bに示されるように、第1のパターニングされたハードマスク層205が半導体基板の上面に形成される。第1のp型イオン注入(例えば、アルミニウム、ホウ素)が図64Cに示されるように、第1のパターニングされたハードマスク層205を通して半導体基板の上面上に形成され、第1のpウェル領域206を形成する。次に、図64Dに示すように、第1のパターン化ハードマスク層205を半導体基板の上面から除去する。一実施形態では、第1のpウェル領域206がp型不純物(例えば、アルミニウム、ホウ素)を使用する第1のエピタキシャル成長によって、Nドリフト層204内に形成される。第1のPウェル領域206は、第1の所定の注入エネルギーおよび第1の所定の線量を含む。一実施形態では、第1の所定の注入エネルギーは5keV～5MeVの範囲であり、第1の所定のドーズ量は1E13cm-2～5E16cm-2の範囲である。別の実施形態では、第1のPウェル領域206が所定の注入エネルギーと所定のドーズ量との組み合わせを含む第1の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第1のPウェル領域206が複数のイオン注入ステップの第1のシーケンスを使用して形成される。複数のイオン注入ステップの第1のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では第1のP型イオン注入(すなわち、第2の導電型の第1のイオン注入)は室温および1000℃までの高温のうちの1つで実施される。
図64Eに示されるように、第2のパターニングされたマスキング層207が、半導体基板の上面上に形成される。第1のn型イオン(例えば、窒素、リン)注入が図64Fに示されるように、第1のPウェル領域206内に第1のソース領域208を形成するために、第2のパターニングされたマスキング層207を通して半導体基板の上面上に形成される。次に、図64Gに示すように、第2のパターニングされたマスキング層207を半導体基板から除去する。一実施形態では、第1のソース領域208が第1のPウェル領域206内へのn型不純物(例えば、窒素、リン)を使用する第2のエピタキシャル成長によって形成される。第1のソース領域208は、第2の所定の注入エネルギーおよび第2の所定の線量を含む。一実施形態では、第2の所定の注入エネルギーは5keV～1MeVの範囲であり、第2の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、第1のソース領域208が第2の所定の注入エネルギーと第2の所定のドーズ量との組み合わせを含む第2の単一イオン注入ステップを使用して形成され
る。さらに別の実施形態では、第1のソース領域208が複数のイオン注入ステップの第2のシーケンスを使用して形成される。複数のイオン注入ステップの第2のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では、第1のn型イオン注入が室温のうちの1つで、1000℃までの高温で実施される。
る。さらに別の実施形態では、第1のソース領域208が複数のイオン注入ステップの第2のシーケンスを使用して形成される。複数のイオン注入ステップの第2のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では、第1のn型イオン注入が室温のうちの1つで、1000℃までの高温で実施される。
図64Hに示されるように、第3のパターン化ハードマスク層209が、半導体基板の上面上に形成される。次に、図641に示すように、第3のパターニングされたハードマスク層209を介して半導体基板の上面(例えば、上面)にエッチングを行うことによって、トレンチ領域210が形成される。一実施形態では、エッチングが反応性イオンエッチング(RIE)および誘導結合プラズマ(ICP)エッチングのうちの1つを使用して実行される。別の実施形態では、エッチングがトレンチ領域210を形成するように適切に制御される。トレンチ領域210は、所定の深さおよび所定の側壁角度を含む。トレンチ領域210の所定の深さは、0.2μm～2.0μmの範囲である。所定の側壁角度は、30°～90°の範囲である。トレンチ領域210の所定の深さは第1のPウェル領域206の深さよりも深い(すなわち、トレンチ領域210の底部はNドリフト層204と接触することができる)。トレンチ領域210は、第1のセクションおよび第2のセクションを備える。
次いで、図64Jに示されるように、第1のスペーサ211(すなわち、側壁スペーサ)が、トレンチ領域210のトレンチ側壁および第3のパターン化ハードマスク層209に沿って半導体基板上に形成される。一実施形態では、第1のスペーサ211が誘電体材料(例えば、二酸化ケイ素、窒化ケイ素)を使用して形成される。一実施形態では、第1のスペーサ211およびハードマスク層(例えば、第1のパターニングされたハードマスク層205、第2のパターニングされたハードマスク層207)はハードマスク層を除去することなく第1のスペーサ211の1つまたは複数の部分の選択的除去を可能にするために、類似しない誘電体材料を使用して形成される。第1のスペーサ211の第1のソース領域208と接触していない1つまたは複数の部分は、図64Kに示すように選択的に除去される。
次に、第2のp型イオン注入(例えば、アルミニウム、ホウ素)を行って、図64Lに示すように、第1のPウェル領域206の下に第2のPウェル領域212を形成する。一実施形態では、第2のp型イオン注入(すなわち、第2の導電型の第2のイオン注入)は第2のPウェル領域212および第1のPウェル領域206の一部を第1のセクションで電気的に短絡させるための角度付き注入(すなわち、所定の角度で)を含む。一実施形態では、傾斜注入が垂直入射から離れた傾斜角を使用して実行される。傾斜注入のための傾斜角は、0°(垂直入射)～60°の範囲であってもよい。第2のPウェル領域212は、第3の所定の注入エネルギーおよび第3の所定の線量を含む。一実施形態では、第3の所定の注入エネルギーは5keV～5MeVの範囲であり、第3の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、第2のPウェル領域212が第3の所定の注入エネルギーと第3の所定のドーズ量との組み合わせを含む第3の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第2のPウェル領域212が複数のイオン注入ステップの第3のシーケンスを使用して形成される。複数のイオン注入ステップの第3のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では第2のP型イオン注入(すなわち、第2の導電型の第2のイオン注入)は室温および1000℃までの高温のうちの1つで実行される。
次いで、図64Mに示されるように、第2のスペーサ213(すなわち、側壁スペーサ)が、トレンチ領域210のトレンチ側壁および第3のパターン化ハードマスク層209に沿って半導体基板上に形成される。第1のpウェル領域206と接触する(すなわち、第1のセクションと接触する)第2のスペーサ213の1つまたは複数の部分は、図64Nに示されるように選択的に除去される。次いで、図640に示すように、第2のPウェル領域212内に第2のソース領域214を形成するために、第2のスペーサ213を通して第2のn型イオン注入(例えば、窒素、リン)が実
行される。第2のソース領域214および第2のPウェル領域212は、第1の区間に近接して、かつ、第2の区間から遠くに形成される。第2のソース領域214は、第4の所定の注入エネルギーおよび第4の所定の線量を含む。一実施形態では、第4の所定の注入エネルギーは5keV～1MeVの範囲であり、第4の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、第2のソース領域214が第4の所定の注入エネルギーと第4の所定のドーズ量との組み合わせを含む第4の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第2のソース領域214が複数のイオン注入ステップの第4のシーケンスを使用して形成される。複数のイオン注入ステップの第4のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では、第2のn型イオン注入が室温および1000℃までの高温のうちの1つで実施される。
行される。第2のソース領域214および第2のPウェル領域212は、第1の区間に近接して、かつ、第2の区間から遠くに形成される。第2のソース領域214は、第4の所定の注入エネルギーおよび第4の所定の線量を含む。一実施形態では、第4の所定の注入エネルギーは5keV～1MeVの範囲であり、第4の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、第2のソース領域214が第4の所定の注入エネルギーと第4の所定のドーズ量との組み合わせを含む第4の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第2のソース領域214が複数のイオン注入ステップの第4のシーケンスを使用して形成される。複数のイオン注入ステップの第4のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では、第2のn型イオン注入が室温および1000℃までの高温のうちの1つで実施される。
ハードマスク層(例えば、第1のスペーサ211、第2のスペーサ213、第3のパターン化ハードマスク層209)は、図64Pに示されるように除去される。次いで、半導体基板(例えば、ウエハ)は注入されたイオンを活性化するため、および注入損傷を軽減するために、高温熱処理を受ける。一実施形態では、熱処理またはアニールが1700℃～2000℃の範囲の温度で、10分～2時間の範囲の持続時間にわたって行われる。次いで、図64Qに示されるように、ゲート誘電体層216が、半導体基板の露出部分の上面上に形成される。一実施形態では、ゲート誘電体層216は酸化物層である。別の実施形態では、ゲート誘電体層216が誘電体層(例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素など)の熱酸化および化学蒸着(CVD)のうちの1つによって形成される。次に、図64Rに示すように、半導体基板の上面にポリシリコン層218を形成する。一実施形態では、ポリシリコン層218がn型ドープ層を含む。n型ドープ層はn型ドーパント(例えば、リン)を用いてドープされる。次に、図64Sに示すように、第4のパターニングされたマスキング層215が、ポリシリコン層218の上に形成される。次に、図64Tに示すように、第4のパターニングされたマスキング層215を用いてポリシリコン層218を選択的にエッチングして、1つまたは複数のポリシリコン領域を形成する。図64Uに示されるように、第4のパターニングされたマスキング層215が除去される。次に、図64(V)に示すように、半導体基板の上面に層間絶縁膜(ILD)220を形成する。図64Wに示されるように、第5のパターニングされたマスキング層217が、層間絶縁膜(ILD)220の上部に形成される。次に、図64Xに示すように、第5のパターニングされたマスキング層217を用いて、層間絶縁膜(ILD)220を選択的にエッチングする。図64Yに示されるように、ゲート誘電体層216はまた、第5のパターニングされたマスキング層217を使用して選択的にエッチングされる。次に、図64Zに示すように、第5のパターニングされたマスキング層217を半導体基板から除去し、半導体基板を空気に曝露する。次に、図64(A)に示すように、半導体基板の上側及び下側に第1シリサイド領域222及び第2シリサイド領域224を形成し、それぞれソース端子及びドレイン端子を形成する。第1シリサイド領域222は、第1ソース領域208及び第2ソース領域214の上部に形成される。第2シリサイド領域224は、N+基板202の底部に形成される。次に、図64 ABに示すように、第1の相互接続金属層226及び第2の相互接続金属層228が、半導体基板の上面及び底面にそれぞれ形成される。
図65はパワーMOSFETの1つまたは複数のユニットセルの断面構造の実施形態を示し、1つまたは複数のユニットセルの第1のユニットセルは半導体基板の水平面上の第1の金属酸化物半導体(MOS)インターフェースと、トレンチ側壁とを備え、1つまたは複数のユニットセルの第2のユニットセルはMOSFETの第1の導電型ドリフト層に隣接して形成された金属領域330を備える。MOSFET (図65参照)は、n型MOSFETである。n型MOSFETについて、「第1の導電型」および「第2の導電型」という用語は、それぞれn型およびp型を説明するために使用される。一実施形態では、MOSFETがp型MOSFETである。p型MOSFETについて、「第1導電型」および「第2導電型」という用語は、それぞれp型およびn型を説明するために使用される。
MOSFET (図65に示す)は、半導体基板を備える。半導体基板はaN+基板302(すなわち、第
1導電型基板)と、Nドリフト層304(すなわち、第1導電型ドリフト層)とを備える。一実施形態では、半導体基板が炭化ケイ素(SiC)基板を含む。MOSFETは、MOSFET内の横方向に沿って連続的に位置する第1のセクションおよび第2のセクションを備える。第1のセクションは第1の金属酸化物半導体(MOS)インターフェースを備え、第2のセクションは金属領域330を備える。一実施形態では、金属領域が接合障壁ショットキー(JBS)ダイオード領域を含む。第1のセクションおよび第2のセクションは左から右または右から左に、少なくとも1つのシーケンスで配置される。
1導電型基板)と、Nドリフト層304(すなわち、第1導電型ドリフト層)とを備える。一実施形態では、半導体基板が炭化ケイ素(SiC)基板を含む。MOSFETは、MOSFET内の横方向に沿って連続的に位置する第1のセクションおよび第2のセクションを備える。第1のセクションは第1の金属酸化物半導体(MOS)インターフェースを備え、第2のセクションは金属領域330を備える。一実施形態では、金属領域が接合障壁ショットキー(JBS)ダイオード領域を含む。第1のセクションおよび第2のセクションは左から右または右から左に、少なくとも1つのシーケンスで配置される。
一実施形態では、少なくとも1つのシーケンスが第1の位置に第1のセクションを含み、横方向に沿った第2の位置に第2のセクションを含む。別の実施形態では、少なくとも1つのシーケンスが第1の位置にある第2のセクションと、横方向に沿った第2の位置にある第1のセクションとを含む。さらに別の実施形態では、少なくとも1つのシーケンスが横方向に沿った第1の位置および第2の位置に第1のセクションを備える。さらに別の実施形態では、少なくとも1つのシーケンスが横方向に沿った第1の位置および第2の位置に第2のセクションを備える。さらに別の実施形態では、少なくとも1つのシーケンスが第1の位置および第3の位置に第1のセクションを備え、第2の位置に第2のセクションを横方向に沿って備える。さらに別の実施形態では少なくとも1つのシーケンスが第1の位置および第3の位置に第2のセクションを備え、第1のセクションは横方向に沿った第2の位置にある。例えば、第1のセクションを「A」として、第2のセクションを「B」として仮定すると、少なくとも1つのシーケンスは、「AB」、「BA」、「AA」、「BB」、「ABA」、「AAB」、「BAA」、「ABB」、「BAB」、「BBA」、「ABA」、「ABBA」、「ABBA」、「BAAB」などを含む。
MOSFETは第1のPウェル領域306(すなわち、第2の導電型の第1のウェル領域)と、第2のPウェル領域312(すなわち、第2の導電型の第2のウェル領域)と、ソース領域314と、金属領域330と、トレンチ領域310とを備える。第1のPウェル領域306および第2のPウェル領域312は、2つの別個のウェル領域である。ソース領域314は第2のPウェル領域312内に配置される(例えば、閉じ込められる)。ソース領域314および第2のPウェル領域312は、第1のセクションのより近くかつ第2のセクションから遠くに配置される。第2Pウェル領域312は、第1区間及び第2区間において、第1Pウェル領域306と重なる。トレンチ領域310は、第2のPウェル領域312内に完全に含まれる。トレンチ領域310は、第1のPウェル領域306を貫通して延びている。第1のPウェル領域306および第2のPウェル領域312はMOSFETのオフ状態または高電圧ブロッキング動作中に第1の高電界から底部を遮蔽するために、トレンチ領域310の底部(すなわち、ベース)を完全に囲む。第2のセクションでは金属領域(すなわち、接合障壁ショットキーダイオード領域)は高電圧ブロッキング条件中に存在する第2の高電界から遮蔽される。一実施形態では、第2のセクションにおける第1のPウェル領域306と第2のPウェル領域312との間の間隔がオン状態抵抗と、金属領域および第1のMOS界面における第3の電界との間の良好なトレードオフを維持するために適切に調整される。別の実施形態では、第1のPウェル領域306および第2のPウェル領域312の深さおよびドーピング濃度が金属領域および第1のMOS界面におけるオン状態抵抗と第3の電界との間の良好なトレードオフを維持するために調整される。さらに別の実施形態ではトレンチ領域310の幅および深さ、ならびに第1のPウェル領域306および第2のPウェル領域312の注入エネルギーおよびドーズ量は第1のMOS界面の全範囲および分布を制御するように調整される。
MOSFETは、ソース領域314の上部およびN+基板(302)の底部にシリサイド層322、324をさらに含む。ソース領域314の上部のシリサイド層322は、第2のPウェル領域312および第1のPウェル領域306の上部に部分的に配置される。第1のセクションは、第1の金属酸化物半導体(MOS)インターフェースを備える。第1のMOSインターフェースは、第1の部分および第2の部分を備える。第1の部分は半導体基板の水平面(例えば、エッチングされていない面)との第1の接触を含む。一実施形態では、第1のMOSインターフェースの第1の部分が半導体基板の0001結晶面に平行に配置される。別の実施形態では、第1のMOSインターフェースの
第1の部分が半導体基板の11～20個の結晶面に平行に配置される。第1のMOSインターフェースの第2の部分は、トレンチ領域310のトレンチ側壁との第2のコンタクトを含む。一実施形態では、第1のMOSインターフェースの第2の部分が半導体基板の11～20結晶面および1～100結晶面のうちの1つに平行に配置される。第1のセクションは、プレーナMOSFET構造とトレンチMOSFET構造との組合せを備える。第2のセクションは金属領域330(例えば、接合障壁ショットキーダイオード領域)を含む。金属領域330は、半導体基板のNdrift層404との第4のコンタクトを含む。金属領域330は、所定の仕事関数を含む。金属領域330は、Ti、W、Mo、Au、Pt、TiW、TiNなどのうちの1つを含む。
第1の部分が半導体基板の11～20個の結晶面に平行に配置される。第1のMOSインターフェースの第2の部分は、トレンチ領域310のトレンチ側壁との第2のコンタクトを含む。一実施形態では、第1のMOSインターフェースの第2の部分が半導体基板の11～20結晶面および1～100結晶面のうちの1つに平行に配置される。第1のセクションは、プレーナMOSFET構造とトレンチMOSFET構造との組合せを備える。第2のセクションは金属領域330(例えば、接合障壁ショットキーダイオード領域)を含む。金属領域330は、半導体基板のNdrift層404との第4のコンタクトを含む。金属領域330は、所定の仕事関数を含む。金属領域330は、Ti、W、Mo、Au、Pt、TiW、TiNなどのうちの1つを含む。
トレンチ領域310は、トレンチ側壁を含む。一実施形態では、トレンチ領域310のトレンチ側壁が傾斜した側壁を含む。傾斜した側壁は、30°～90°の範囲の側壁角度を有する。一実施形態では、トレンチ領域310が0. 2pm～2. 0pmの範囲の深さを含む。傾斜した側壁の傾斜は、低いトラップ密度を含む所定の結晶面に沿って第1のMOS界面を配向するように適切に選択される。一実施形態では、第1のMOSインターフェースの第1の部分がトレンチ側壁が傾斜側壁を備えるとき、半導体基板の傾斜側壁の11-20の結晶面および338の結晶面に平行に配置される。
MOSFETはドレイン端子がソース端子に比べて正にバイアスされるとオンし、ドレイン端子がソース端子に対して負にバイアスされると金属領域がオンする。図65に示すMOSFETは、第1のMOSインタフェースの金属領域のユニットセルとユニットセルとの同数を示している。一実施形態では、MOSFETが要件に基づいて、金属領域のユニットセルと第1のMOSインターフェースのユニットセルとの数が等しくないことを含む。別の実施形態では、第1のMOSインターフェースのユニットセルに対する金属領域のユニットセルの数の比が用途に基づいて変更される(例えば、増加、減少)。
図66～図66AAは、図65に示したMOSFET構造体の製造工程の一実施形態を示す断面図である。図65に示されるMOSFET構造を製造するプロセスは図66Aに示されるように、N+基板402およびNドリフト層404を有する半導体基板を準備することを含む。Nドリフト層404は、N+基板402の上に成長される。N+基板402は、高濃度にドープされた基板を含む。図66Bに示されるように、第1のパターニングされたハードマスク層405が半導体基板の上面に形成される。第1のp型イオン(例えば、アルミニウム、ホウ素)注入が図66Cに示されるように、第1のパターニングされたハードマスク層405を通して半導体基板の上面上に形成され、第1のpウェル領域406を形成する。第1のパターニングされたハードマスク層405は図66Dに示されるように、半導体基板の上面から除去される。一実施形態では、第1のpウェル領域406がp型不純物(例えば、アルミニウム、ホウ素)を使用する第1のエピタキシャル成長によって、Nドリフト層404内に形成される。第1のPウェル領域406は、第1の所定の注入エネルギーおよび第1の所定の線量を含む。一実施形態では、第1の所定の注入エネルギーは5keV～5MeVの範囲であり、第1の所定のドーズ量は1E13cm-2～5E16cm2の範囲である。別の実施形態では、第1のPウェル領域406が所定の注入エネルギーと所定のドーズ量との組み合わせを含む第1の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第1のPウェル領域406が複数のイオン注入ステップの第1のシーケンスを使用して形成される。複数のイオン注入ステップの第1のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では第1のP型イオン注入(すなわち、第2の導電型の第1のイオン注入)は室温および1000℃までの高温のうちの1つで実施される。
図66Eに示されるように、第2のパターニングされたハードマスク層407が、半導体基板の上面に形成される。トレンチ領域410は図66Fに示すように、第2のパターニングされたハードマスク層407を介して半導体基板の上面(例えば、上面)にエッチングを行うことによって形成される。一実施形態では、エッチングが反応性イオンエッチング(RIE)および
誘導結合プラズマ(ICP)エッチングのうちの1つを使用して実行される。別の実施形態では、エッチングがトレンチ領域410を形成するように適切に制御される。トレンチ領域410は、所定の深さおよび所定の側壁角度を含む。トレンチ領域410の所定の深さは、0.2μm～2.0μmの範囲である。所定の側壁角度は、30°～90°の範囲である。トレンチ領域410の所定の深さは第1のPウェル領域406の深さよりも深い(すなわち、トレンチ領域410の底部はNドリフト層404と接触することができる)。トレンチ領域410は、第1のセクションおよび第2のセクションを備える。一実施形態では、トレンチ領域410が半導体基板の水平(またはエッチングされていない)表面およびトレンチ側壁と接触するように第1のpウェル領域406を画定するように、MOSFET内に配置される。
誘導結合プラズマ(ICP)エッチングのうちの1つを使用して実行される。別の実施形態では、エッチングがトレンチ領域410を形成するように適切に制御される。トレンチ領域410は、所定の深さおよび所定の側壁角度を含む。トレンチ領域410の所定の深さは、0.2μm～2.0μmの範囲である。所定の側壁角度は、30°～90°の範囲である。トレンチ領域410の所定の深さは第1のPウェル領域406の深さよりも深い(すなわち、トレンチ領域410の底部はNドリフト層404と接触することができる)。トレンチ領域410は、第1のセクションおよび第2のセクションを備える。一実施形態では、トレンチ領域410が半導体基板の水平(またはエッチングされていない)表面およびトレンチ側壁と接触するように第1のpウェル領域406を画定するように、MOSFET内に配置される。
次に、第2のp型イオン注入(例えば、アルミニウム、ホウ素)を行って、図84Gに示すように、第1のPウェル領域406の下に第2のPウェル領域412を形成する。一実施形態では第2のp型イオン注入(すなわち、第2の導電型の第2のイオン注入)は第1のセクションおよび第2のセクションにおいて第2のPウェル領域412および第1のPウェル領域406の一部を電気的に短絡させるための角度付き注入(すなわち、所定の角度で)を含む(すなわち、第2のPウェル領域412は第1のセクションおよび第2のセクションにおいて第1のPウェル領域406と重複する)。一実施形態では、傾斜注入が垂直入射から離れた傾斜角を使用して実行される。傾斜注入のための傾斜角は、0°(垂直入射)～60°の範囲であってもよい。第2のPウェル領域412は、第2の所定の注入エネルギーおよび第2の所定の線量を含む。一実施形態では、第2の所定の注入エネルギーは5keV～5MeVの範囲であり、第2の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、第2のPウェル領域412が所定の注入エネルギーと所定のドーズ量との組み合わせを含む第2の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、第2のPウェル領域412が複数のイオン注入ステップの第2のシーケンスを使用して形成される。複数のイオン注入ステップの第2のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態では、第2のP型イオン注入が室温および1000℃までの高温のうちの1つで実施される。一実施形態では、第1のPウェル領域406と第2のPウェル領域412との間の重なりは傾斜角および第2の所定の注入エネルギーのうちの少なくとも1つを変化させることによって調整される。第1のPウェル領域406および第2のPウェル領域412は、トレンチ領域410の底部を囲む。トレンチ領域410は、Ndrift層404と直接接触しない。
次いで、図66Hに示されるように、第1のスペーサ409(すなわち、側壁スペーサ)が、トレンチ領域410のトレンチ側壁および第2のパターン化ハードマスク層407に沿って半導体基板上に形成される。一実施形態では、第1のスペーサ409が誘電体材料(例えば、二酸化ケイ素、窒化ケイ素)を使用して形成される。一実施形態では、第1のスペーサ409およびハードマスク層(例えば、第1のパターニングされたハードマスク層405、第2のパターニングされたハードマスク層407)はハードマスク層を除去することなく第1のスペーサ409の1つまたは複数の部分の選択的除去を可能にするために、類似しない誘電体材料を使用して形成される。ソース領域414と接触していない第1のスペーサ409の1つまたは複数の部分は、図661に示されるように選択的に除去される。
次いで、図66 Jに示されるように、n型イオン注入(例えば、窒素、リン)が、第1のスペーサ409を通して実行されて、第2のPウェル領域412内にソース領域414を形成する。ソース領域414および第2のPウェル領域412は、第1の区間に近接して、かつ、第2の区間から遠くに形成される。ソース領域414は、第3の所定の注入エネルギーおよび第3の所定の線量を含む。一実施形態では、第3の所定の注入エネルギーは5keV～1MeVの範囲であり、第3の所定のドーズ量は5E13cm-2～5E16cm-2の範囲である。別の実施形態では、ソース領域414が第3の所定の注入エネルギーと第3の所定のドーズ量との組み合わせを含む第3の単一イオン注入ステップを使用して形成される。さらに別の実施形態では、ソース領域414が複数のイオン注入ステップの第3のシーケンスを使用して形成される。複数のイオン注入ス
テップの第3のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態ではn型イオン注入(すなわち、第1導電型イオン注入)は室温および1000℃までの高温のうちの1つで実施される。
テップの第3のシーケンスのイオン注入ステップは、異なる注入エネルギーまたは異なるドーズ量で実行される。一実施形態ではn型イオン注入(すなわち、第1導電型イオン注入)は室温および1000℃までの高温のうちの1つで実施される。
ハードマスク層(例えば、第1のスペーサ409、第2のパターン化ハードマスク層407)は、図66Kに示されるように除去される。次いで、半導体基板(例えば、ウエハ)は注入されたイオンを活性化するため、および注入損傷を軽減するために、高温熱処理を受ける。一実施形態では、熱処理またはアニールが1700℃～2000℃の範囲の温度で、10分～2時間の範囲の持続時間にわたって行われる。図66Lに示されるように、ゲート誘電体層416が、半導体基板の露出部分の上面上に形成される。一実施形態では、ゲート誘電体層416は酸化物層である。別の実施形態では、ゲート誘電体層416が誘電体層(例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素など)の熱酸化および化学蒸着(CVD)のうちの1つによって形成される。次に、図66Mに示すように、半導体基板の上面にポリシリコン層418を形成する。一実施形態では、ポリシリコン層418がn型ドープ層を含む。n型ドープ層はn型ドーパント(例えば、リン)を使用する。図66Nに示すように、第3のパターニングされたマスキング層411が、ポリシリコン層418の上に形成される。次に、図660に示すように、第3のパターニングされたマスキング層411を用いてポリシリコン層418を選択的にエッチングして、1つまたは複数のポリシリコン領域を形成する。図66Pに示されるように、第3のパターニングされたマスキング層411が除去される。次に、図66Qに示すように、半導体基板の上面に層間絶縁膜(ILD)420を形成する。図66Rに示すように、第4のパターニングされたマスキング層413が、層間絶縁膜(ILD)420の上部に形成される。次に、図66Sに示すように、第4のパターニングされたマスキング層413を用いて、層間絶縁膜(ILD)420を選択的にエッチングする。図66Tに示されるように、ゲート誘電体層416も、第4のパターニングされたマスキング層413を使用して選択的にエッチングされる。次に、図66Uに示すように、第4のパターニングされたマスキング層413を半導体基板から除去し、半導体基板を空気に曝露する。次に、図66(V)に示すように、半導体基板の上側及び下側にシリサイド層422、424を形成し、それぞれソース端子及びドレイン端子を形成する。半導体基板の上面のシリサイド層422は、第1のPウェル領域406、第2のPウェル領域412およびソース領域414上に部分的に形成される。図66Wに示されるように、第5のパターン化されたマスキング層415が半導体基板の上面に形成される。次に、図66Xに示されるように、層間絶縁膜(ILD)420が、第5のパターニングされたマスキング層415を通して選択的にエッチングされる。次に、図66 Yに示すように、第5のパターニングされたマスキング層415を介して、半導体基板の上面に金属領域430が堆積され、パターニングされる。一実施形態では、金属領域430が接合ショットキーバリアダイオード領域を含む。金属領域は、所定の仕事関数を含む。金属領域は、Ti、W、Mo、Au、Pt、TiW、TiNなどのうちの1つを含む。次に、図66Zに示すように、第5のパターン化マスキング層415を除去して、第5のパターン化マスキング層の上部の金属領域430をリフトオフする。次に、図66AAに示すように、第1の相互接続金属層426及び第2の相互接続金属層428が、半導体基板の上面及び底面にそれぞれ形成される。
本開示は、その趣旨または特徴から逸脱することなく、他の特定の形態で実施することができる。説明した実施形態は、あらゆる点で例示的なものにすぎず、限定的なものではないとみなすべきである。したがって、範囲は、前述の説明によってではなく、添付の特許請求の範囲によって示される。特許請求の範囲と等価の意味および範囲内にある全ての変更は、その範囲内で含まれるものとする。
他の実施形態もまた、以下の特許請求の範囲内である。
本明細書で詳細に説明される教示を組み込む様々な実施形態があるが、当業者はこれらの教示を依然として組み込む多くの他の様々な実施形態を容易に考案することができる。例えば、P+、Pドリフト層、およびP+ソースを有する相補型SiC MOSFETデバイスを、Nウェ
ル領域内に作製することができる。説明した実施形態は、全て相補型MOSFETにも適用可能である。
ル領域内に作製することができる。説明した実施形態は、全て相補型MOSFETにも適用可能である。
本明細書において言及される全ての文献(特許、特許刊行物または他の刊行物)は、参照によりその全体が本明細書に組み込まれる。
参考による組入:
参考による組入:
本明細書に引用される全ての刊行物、特許、および特許出願は、その全体が参照により本明細書に組み込まれる。
「Germanium n-MOSFET Devices and production methods」と題されたWO201 1013042A1;「Trench-gated MOSFET with bidirectional voltage clamping」;
特開平2008541459号公報「少数キャリア注入が抑制された炭化珪素接合障壁ショットキーダイオード」;
US9875332、発明の名称「接触抵抗緩和」;US5731605A、発明の名称「特定のバラスト抵抗器構造を有する電源半導体部品」;
「SiGe薄膜またはSOI MOSFETおよびその製造方法」と題するUS5461250;
US9899512B2、発明の名称「炭化ケイ素デバイスおよびその製造方法」;
US9876104B2(発明の名称「高電圧半導体デバイスおよびデバイスの製造方法」);US20190013312A1(発明の名称「集積ダイオードを有する炭化ケイ素のMOSFETデバイスおよびその製造方法」);
US9318597B2、題名「ショットキーコンタクトをパワートランジスタデバイスに統合するためのレイアウト構成」;
『SiC power vertical DMOS with increased safe operating area』と題されたUS8436367B1;
T. Kimoto, J. A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press (2014);
2019年4月3日に出願された米国特許出願第16/374,025号、発明の名称「逆流チャネルを有するパワーデバイスの設計及び製造」及び2020年7月31日に出願された米国特許出願第16/945,781号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計及び製造」。
「Germanium n-MOSFET Devices and production methods」と題されたWO201 1013042A1;「Trench-gated MOSFET with bidirectional voltage clamping」;
特開平2008541459号公報「少数キャリア注入が抑制された炭化珪素接合障壁ショットキーダイオード」;
US9875332、発明の名称「接触抵抗緩和」;US5731605A、発明の名称「特定のバラスト抵抗器構造を有する電源半導体部品」;
「SiGe薄膜またはSOI MOSFETおよびその製造方法」と題するUS5461250;
US9899512B2、発明の名称「炭化ケイ素デバイスおよびその製造方法」;
US9876104B2(発明の名称「高電圧半導体デバイスおよびデバイスの製造方法」);US20190013312A1(発明の名称「集積ダイオードを有する炭化ケイ素のMOSFETデバイスおよびその製造方法」);
US9318597B2、題名「ショットキーコンタクトをパワートランジスタデバイスに統合するためのレイアウト構成」;
『SiC power vertical DMOS with increased safe operating area』と題されたUS8436367B1;
T. Kimoto, J. A. Cooper in Fundamentals of Silicon Carbide Technology, IEEE Press (2014);
2019年4月3日に出願された米国特許出願第16/374,025号、発明の名称「逆流チャネルを有するパワーデバイスの設計及び製造」及び2020年7月31日に出願された米国特許出願第16/945,781号、発明の名称「増加したクロスオーバー電流を有するパワーデバイスの設計及び製造」。
Claims (84)
- SiC基板上のユニットセルを含むデバイスであって、前記ユニットセルは、ゲート絶縁膜と、ウェル領域内のトレンチと、第2の伝導型を有する第1のシンカー領域とを備え、前記第1のシンカー領域は前記ウェル領域の深さ等しいかそれ以上の深さを有し、前記第2の伝導型を有する第2のシンカー領域と、を備え、
前記第１シンカー領域は前記ウェル領域の深さより等しいかそれ等しいかそれ以上の深さを有し、
第２シンカー領域は第２の伝導型を有し、
前記第1のシンカー領域および前記第2のシンカー領域の各々はp-n接合を形成するために、第1の伝導型を有する領域と接触している、デバイス。 - 前記デバイスは、半導体金属ー絶縁体―半導体トランジスタのコンポネントを備える、請求項1に記載のデバイス。
- 前記ウェル領域は絶縁体―半導体界面に隣接し、前記第1の伝導型のソース領域は、前記ウェル領域内に形成される、請求項1に記載のデバイス。
- 前記トレンチの深さは、前記ソース領域の厚さと等しいかそれ等しいかそれ以上であることを特徴とする請求項3に記載のデバイス。
- 前記第1のシンカー領域は、前記トレンチの下方に位置する、請求項1に記載のデバイス。
- 前記第2のシンカー領域の深さは、前記第1のシンカー領域の深さよりも小さい、請求項1に記載のデバイス。
- 前記第2のシンカー領域の深さは、前記ウェル領域の深さよりも大きい、請求項1に記載のデバイス。
- 前記デバイスが、4ミリオーム/平方センチメートル（ｃｍ２）未満のオン抵抗、1.5ボルトより大きいゲート閾値電圧、500ボルトより大きい降伏電圧、および前記ゲート絶縁膜中の3.5メガボルト/cm未満の電界を有する、請求項1に記載のデバイス。
- SiC基板上のユニットセルを含むデバイスであって、前記ユニットセルはゲート絶縁膜と、ウェル領域内のトレンチと、第2の伝導型の第1のシンカー領域と、前記第2の伝導型の第2のシンカー領域と、ソース領域とを含み、前記ソース領域は、前記第2のシンカー領域と直接接触している、デバイス。
- 前記デバイスは、半導体金属－絶縁体－トランジスタのコンポネントを備える、請求項9に記載のデバイス。
- 前記ユニットセルが、ドリフトゾーンを含む第1の伝導型の半導体ボディと、絶縁体－半導体界面に隣接する第2の伝導型のウェル領域と、前記ウェル領域内に形成された第1の伝導型のソース領域とをさらに備える、請求項9に記載のデバイス。
- 前記トレンチの深さは、前記ソース領域の厚さ等しいかそれ以上であることを特徴とする請求項11に記載の半導体素子。
- 前記トレンチの深さは、前記ソース領域の深さより大きい、請求項9に記載のデバイス。
- 前記デバイスが、ジュール単位のアバランシェエネルギーをｃｍ２単位の総ダイ面積で割ることによって計算される、10ジュール/ｃｍ２超のアバランシェエネルギーを有する、請求項9に記載のデバイス。
- アバランシェ故障が前記ユニットセル内に位置する、請求項9に記載のデバイス。
- SiC基板上のユニットセルを備えるデバイスであって、前記ユニットセルはゲート絶縁膜と、ウェル領域内のトレンチと、第2の伝導型の第1のシンカー領域と、前記第2の伝導型の第2のシンカー領域と、ソース領域とを備え、前記第1のシンカー領域は前記第2のシンカー領域の深さよりも大きい深さを有し、前記第2のシンカーは前記第1のシンカーの深さよりも大きい幅を有する、デバイス。
- 前記第1のシンカー領域は、前記トレンチの下方に位置する、請求項16に
記載のデバイス。 - 前記第2のシンカー領域の前記深さは、前記第1のシンカー領域の前記深さよりも小さい、請求項16に記載のデバイス。
- 前記第2のシンカー領域の深さは、前記ウェル領域の深さよりも大きい、請求項16に記載のデバイス。
- 炭化ケイ素(SiC)基板上のユニットセルを含むデバイスであって、前記ユニットセルは第1の導電型の第1のソース領域と、第1の導電型の第2のソース領域と、第2の導電型のウェル領域と、シリサイド層とを備え、前記デバイスは前記SiC基板の裏面上のドレイン端子と、前記SiC基板の上面上のソース端子とを含む縦炭化ケイ素ダブルインプランテーション金属酸化物半導体フィールドエフェクト半導体（DMOSFET）を備え、、前記第1の導電型の第2のソース領域は前記第1の導電型の第1のソース領域の厚さよりも薄い厚さを備え、前記第1の導電型の第2のソース領域は前記第2の導電型のウェル領域と前記シリサイド層との間に散在し、前記第1の導電型の第2のソース領域はリセス型SiCトレンチ領域と前記第2の導電型のウェル領域との間に位置するソース領域のシートを備える、デバイス。
- 前記ソース領域のシートが、ソース領域の薄いシートを含む、請求項20に記載のデバイス。
- 前記第1の導電型の第2のソース領域が、(a)ターゲット厚さ、および(b)ターゲットドーピング濃度のうちの少なくとも1つを備える、請求項20に記載のデバイス。
- 前記第1導電型第2ソース領域の前記目標厚さは1nm～1pmであり、前記目標ドーピング濃度は1015/cm3～1021/cm3であることを特徴とする請求項22に記載のデバイス。
- 前記第1の導電型の第2のソース領域は、前記シリサイド層と前記第2の導電型のウェル領域との間に位置するソース領域のシートを含む、請求項20に記載のデバイス。
- 負の3ボルトのドレイン電圧で、負の500ミリアンペア未満のドレイン電流を流すことができる、請求項20に記載のデバイス。
- 炭化ケイ素(SiC)基板上にユニットセルを含むデバイスであって、前記ユニットセルは第1の導電型ソース領域と、第2の導電型ウェル領域と、第2の導電型シールド領域とを含み、前記第2の導電型シールド領域は、前記第2の導電型ウェル領域内に閉じ込められている、デバイス。
- 前記第2の導電型シールド領域は、金属酸化物半導体電界効果トランジスタ(MOSFET)チャネル内に位置する、請求項26に記載のデバイス。
- 前記第2の導電型シールド領域は、前記第2の導電型ウェル領域の縁部の近くに位置する、請求項27に記載のデバイス。
- 前記第2導電型ウェル領域内のドーピング濃度は、横方向に不均一であることを特徴とする請求項26に記載の半導体素子。
- 前記第2導電型シールド領域内のドーピング濃度は、前記第2導電型ウェル領域内のドーピング濃度よりも高いことを特徴とする請求項26に記載の半導体素子。
- 前記第2の導電型シールド領域は、前記第2の導電型ウェル領域の垂直範囲を越えて延在する、請求項26に記載のデバイス。
- 前記デバイスは前記第2の導電型ウェル領域内にトレンチ領域をさらに備え、前記トレンチ領域は前記第1の導電型ソース領域の厚さに等しいかそれ以上の深さを備える、請求項26に記載のデバイス。
- 前記デバイスが前記第2の導電型ウェル領域および前記第1の導電型ソース領域と接触するゲート酸化物層を備え、前記デバイスがダブルインプランテーション金属酸化物半導体電界効果トランジスタ(DMOSFET)を備える、請求項26に記載のデバイス。
- 前記デバイスが、金属酸化物半導体電界効果トランジスタ(MOSFET)チャネル内に複数の第2の導電型シールド領域を備える、請求項26に記載のデバイス。
- 前記複数の第2の導電型シールド領域が、前記第2の導電型ウェル領域の縁
部に近接する、請求項34に記載のデバイス。 - 前記複数の第2の導電型シールド領域は、前記第2の導電型ウェル領域の垂直範囲を越えて延在する、請求項34に記載のデバイス。
- 前記第2の導電型シールド領域は、前記第2の導電型ウェル領域内に埋め込まれる、請求項27に記載のデバイス。
- 炭化ケイ素(SiC)基板上にユニットセルを含むデバイスであって、前記ユニットセルは第1の導電型ソース領域と、第2の導電型ウェル領域と、第2の導電型シールド領域とを含み、前記第2の導電型シールド領域は前記第2の導電型ウェル領域内に閉じ込められ、前記第2の導電型シールド領域はドレイン端子に印加される高電位から金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルをシールドする、デバイス。
- 前記デバイスは前記第2の導電型ウェル領域内にトレンチ領域をさらに備え、前記トレンチ領域は前記第1の導電型ソース領域の厚さ等しいかそれ以上の深さを備える、請求項38に記載のデバイス。
- 前記デバイスが、2.5ボルトを超えるゲート閾値電圧、0ボルトのゲートソース間電圧で3300ボルトを超えるブレークダウン電圧、15ミリオーム/平方センチメートル（ｃｍ２）未満のオン抵抗、および1500ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える、請求項39に記載のデバイス。
- 前記デバイスは、2ボルトを超えるゲート閾値電圧と、0ボルトのゲートソース間電圧バイアスで1200ボルトを超えるブレークダウン電圧と、4.5ミリオーム/平方センチメートル未満のオン抵抗と、800ボルトのドレイン電圧で2.5マイクロ秒を超える短絡耐久時間とを備える、請求項39に記載のデバイス。
- 前記デバイスが、2.5ボルトより大きいゲート閾値電圧、0ボルトのゲートソース間電圧で6500ボルトを超える絶縁破壊電圧、50ミリオームセンチメートル平方未満のオン抵抗、及び3600ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える、請求項39に記載のデバイス。
- 前記デバイスが、2.5ボルトを超えるゲート閾値電圧、0ボルトのゲートソース間電圧で10000ボルトを超えるブレークダウン電圧、100ミリオーム/平方センチメートル未満のオン抵抗、および5000ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える、請求項39に記載のデバイス。
- 前記デバイスが、2.5ボルトを超えるゲート閾値電圧、0ボルトのゲートソース間電圧で13000ボルトを超えるブレークダウン電圧、400ミリオーム/平方センチメートル未満のオン抵抗、および10000ボルトのドレイン電圧で4マイクロ秒を超える短絡耐久時間を備える、請求項39に記載のデバイス。
- 前記第2導電型シールド領域は、オフ状態及びブロッキング動作のうちの一方の間、前記ドレイン端子に印加される前記高電位から前記金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルをシールドする、請求項38に記載のデバイス。
- 炭化ケイ素(SiC)-金属酸化物半導体電界効果トランジスタ(MOSFET)を形成することと、 第2の導電型ウェル領域を形成することと、 前記第2の導電型ウェル領域内に第1の導電型ソース領域を形成することと、 第2の導電型シールド領域を形成することとを含み、前記第2の導電型シールド領域は、前記第1の導電型ソース領域の外側に位置する、方法。
- 前記第2の導電型シールド領域は、前記第2の導電型ウェル領域内に位置する、請求項46に記載の方法。
- 前記第2の導電型シールド領域は、前記第2の導電型ウェル領域を越えて延在する、請求項46に記載の方法。
- 前記SiC MOSFETが、1014～1018/cm3の範囲のドーピングと、1マイクロメートル(μm)～300ピコメートル(pm)の範囲の厚さとを含むSiCエピウェハ上に製造される、請求項46に記載の方法。
- 前記第2の導電型ウェル領域の形成が二酸化シリコン層、窒化シリコン層、ポリシリコン層、シリコンオキシナイトライド層、および金属層のうちの少なくとも1
つを含むハードマスクを５０ナノメートルから５マイクロメートル厚みに堆積することと、前記ハードマスクをパターニングすることと、前記ハードマスクをエッチングすることと、第2の導電型イオンを使用してイオンインプランテーションおよびエピタキシャル成長のうちの1つを実行することとを含み、前記イオンインプランテーションを10keV～1000keVの範囲のエネルギーで、101２～101５/cm２の範囲'のインプラントドーズで前記第2の導電型イオンを注入することを含み、前記第2の導電型イオンはアルミニウムおよびホウ素のうちの1つを含む、請求項46に記載の方法。 - 前記第2の導電型シールド領域の形成は、前記第2の導電型ウェル領域の縁部に近接して前記第2の導電型シールド領域を形成することを含む、請求項46に記載の方法。
- 前記第2導電型シールド領域の形成は、前記第2導電型ウェル領域内に閉じ込められた前記第2導電型シールド領域を形成することを含む、請求項46に記載の方法。
- 金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルを形成することをさらに含む、請求項46に記載の方法。
- 前記第2導電型シールド領域の形成は、前記金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルと接触して前記第2導電型シールド領域を形成することを含む、請求項53に記載の方法。
- 前記第2の導電型シールド領域を形成することは、前記金属酸化物半導体電界効果トランジスタ(MOSFET)チャネルと接触する複数の第2の導電型シールド領域を形成することを含む、請求項53に記載の方法。
- 前記第1の導電型ソース領域を形成することは、窒素およびリンイオンのうちの1つを使用して前記第1の導電型ソース領域を形成することを含む、請求項46に記載の方法。
- ゲート酸化物層を形成することと、ポリシリコンゲート層を形成することと、層間絶縁膜(ILD)層を形成することと、シリサイド領域を形成することと、相互接続金属層を形成することとをさらに備える、請求項46に記載の方法。
- 前記ゲート酸化物層を形成することは二酸化ケイ素層、窒化ケイ素層、および酸窒化ケイ素層のうちの1つの誘電体層の熱酸化および化学気相堆積(CVD)のうちの1つまたは積層された組合せを実行することを含み、前記ゲート酸化物層は10ナノメートル～100ナノメートルの範囲の厚さで形成される、請求項57に記載の方法。
- 前記ポリシリコンゲート層を形成することは、プラズマ増強化学気相成長法(PECVD)および低圧化学気相成長法(LPCVD)のうちの1つを使用して、インサイチュドーピングおよび後続のドライブインドーピングのうちの1つを介してポリシリコン層をデポジットすることを含む、請求項57に記載の方法。
- 前記層間誘電体(ILD)層を形成することが、二酸化ケイ素層、窒化ケイ素層、および酸窒化ケイ素層のうちの少なくとも1つ;ならびに前記二酸化ケイ素層、前記窒化ケイ素層、および前記酸窒化ケイ素層の積層組合せのうちの1つを堆積することを含み、前記ILD層が、50ナノメートル等しいかそれ以上の厚さの1つを含む、請求項57に記載の方法。
- 前記シリサイド領域を形成することが、露出したSiC表面上にニッケルシリサイド領域を形成することを含む、請求項57に記載の方法。
- 前記第2の導電型シールド領域の形成は、前記第2の導電型ウェル領域の垂直方向の広がり範囲を越えて延在する前記第2の導電型シールド領域を形成することを含む、請求項46に記載の方法。
- 炭化ケイ素(SiC)金属酸化物半導体電界効果トランジスタ(MOSFET)を形成することと、 第2の導電型ウェル領域を形成することと、 前記第2の導電型ウェル領域内に第1の導電型ソース領域を形成することと、 第2の導電型シールド領域を形成することと、を含み、前記第2の導電型シールド領域は前記第1の導電型ソース領域の外側に位置し、金属酸化物半導体電界効果トランジスタ(MOSFET)チャネル内の前記第2の導電型ウェル領域内のドーピング濃度は不均一であり、前記第2の導電型シールド領域の少なくとも一
部は、前記第2の導電型ウェル領域内に位置する、方法。 - 異なる位置における前記第2の導電型シールド領域のドーピング濃度プロファイルが異なる、請求項63に記載の方法。
- 異なる位置における前記第2の導電型シールド領域のドーピング濃度プロファイルは異ならない、請求項63に記載の方法。
- 電圧ブロッキング層を含む第1の導電型の半導体ボディと、接触面上の第2の導電型のアイランドと、前記電圧ブロッキング層上の金属層とを含む半導体コンポネントであって、前記金属層および前記電圧ブロッキング層がショットキー接触を含み、前記第1の導電型層が、前記第2の導電型のアイランドの間に散在する前記ショットキー接触と接触しない第1の導電型を含む、半導体コンポネント。
- 前記第1の導電型層の垂直方向の広がりは、前記第2の導電型の前記アイランドの底部よりも低い、請求項66に記載の半導体コンポネント。
- 前記第1の導電型層の垂直方向の広がりは、前記第2の導電型の前記アイランドの底部よりも高い、請求項66に記載の半導体コンポネント。
- 前記第1導電型層内のドーピング濃度は、前記ショットキーコンタクトに垂直な方向に不均一であることを特徴とする請求項66に記載の半導体素子。
- 前記第1の導電型層の垂直方向の広がりは、前記第2の導電型の前記アイランドの底部よりも高いかまたは低い、請求項66に記載の半導体コンポーネント。
- 前記第1の導電型層が、前記接触面に沿ったどの方向にも変化しないドーピング濃度を有する、請求項66に記載の半導体コンポネント。
- 前記第1の導電型層が、ドリフト領域の第2のドーピング濃度よりも高い第1のドーピング濃度を有する、請求項66に記載の半導体コンポネント。
- 前記第1の導電型層が、ドリフト領域の第2のドーピング濃度よりも低い第1のドーピング濃度を有する、請求項66に記載の半導体コンポネント。
- 前記ショットキーコンタクトが、Al、Ag、Au、Mo、Ni、Ti、W、TixWy、TixNy、またはそれらの組み合わせを含む金属を含む、請求項66に記載の半導体コンポネント。
- N+領域とN-領域内に点在するP+アイランドが、ショットキー層と接触するダイオード。
- 前記N+領域の垂直方向の広がりは、前記P+アイランドの底部よりも低い、請求項75に記載のダイオード。
- 前記N+領域の垂直方向の広がりは、前記P+アイランドの底部よりも高い、請求項75に記載のダイオード。
- 前記N+領域内のドーピング濃度は、前記ショットキー層に垂直な方向に不均一で請求項75に記載のダイオード。
- 前記N+領域の垂直方向の広がりは、前記P+アイランドの底部よりも高いかまたは低い、請求項75に記載のダイオード。
- P+領域とP-領域内に分散されたN+アイランドが、ショットキー層と接触するダイオード。
- 前記P+領域の垂直方向の広がりは、前記N+アイランドの底部よりも低い、請求項80に記載のダイオード。
- 前記P+領域の垂直方向の広がりは、前記N+アイランドの底部よりも高い、請求項80に記載のダイオード。
- 前記P+領域内のドーピング濃度は、前記ショットキー層に垂直な方向に不均一である請求項80に記載のダイオード。
- 前記P+領域の垂直方向の広がりは、前記N+アイランドの底部よりも高いかまたは低い、請求項80に記載のダイオード。
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