TWI832716B - 製作半導體裝置的方法與半導體裝置 - Google Patents
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Abstract
一種製作半導體裝置的方法，包含提供基板，基板為碳化矽基底，基板由下而上依序包含N型重摻雜基層、N型輕摻雜層、P型阱區域，以及N型重摻雜層。接著，使用圖案化遮罩蝕刻基板，以形成至少一閘極溝槽以及由閘極溝槽所定義的通道區域，其中通道區域被圖案化遮罩所覆蓋。接著，對閘極溝槽進行離子植入，以在閘極溝槽的底面形成遮蔽植入層。對閘極溝槽進行氧化製程，以形成閘極氧化物層，其中閘極溝槽的底面的氧化速率大於閘極溝槽的側壁的氧化速率，以及形成閘極電極於閘極溝槽中。一種半導體裝置亦在此揭露。
Description
本揭露是有關於一種製作半導體裝置的方法與半導體裝置。
隨著近年來隨著太陽能電子、汽車電子以及高頻化高功率密度化電源模組等電力電子技術快速發展，對電力電子設備的功率密度也提出了更高的要求。又因應電動車的興起，電晶體元件的技術發展也隨著往高電壓大電流的高功率方向發展，其中大電流的電晶體元件除了將元件尺寸放大來實現之外，亦可經由導通阻抗(R
ON)的降低來達成。
本揭露的一態樣提供了一種製作半導體裝置的方法，包含提供基板，基板為碳化矽基底，基板由下而上依序包含N型重摻雜基層、N型輕摻雜層、P型阱區域，以及N型重摻雜層。接著，使用圖案化遮罩蝕刻基板，以形成至少一閘極溝槽以及由閘極溝槽所定義的通道區域，其中通道區域被圖案化遮罩所覆蓋。接著，對閘極溝槽進行離子植入，以在閘極溝槽的底面形成遮蔽植入層。對閘極溝槽進行氧化製程，以形成閘極氧化物層，其中閘極溝槽的底面的氧化速率大於閘極溝槽的側壁的氧化速率，以及形成閘極電極於閘極溝槽中。
在一些實施例中，離子植入所使用的離子包含磷、砷或氬。
在一些實施例中，製作半導體裝置的方法更包含在對閘極溝槽進行離子植入之後，移除圖案化遮罩。
在一些實施例中，製作半導體裝置的方法更包含在移除圖案化遮罩之後，進行退火。
在一些實施例中，蝕刻基板以形成閘極溝槽的步驟包含使閘極溝槽的側壁具有傾斜角度。
在一些實施例中，對閘極溝槽進行離子植入的角度為垂直於閘極溝槽的底面。
在一些實施例中，對閘極溝槽進行離子植入的角度為朝向通道區域傾斜。
在一些實施例中，使用圖案化遮罩蝕刻基板的步驟終止在N型輕摻雜層。
本揭露之另一態樣提供了一種半導體裝置，包含設置在N型重摻雜基層上的通道區域，通道區域從N型重摻雜基層起依序包含N型輕摻雜層、P型阱區域，以及N型重摻雜層，其中通道區域與N型重摻雜基層皆為碳化矽基底。半導體裝置更包含兩閘極電極以及兩閘極氧化物層。兩閘極電極設置於通道區域的兩側，其中閘極電極的頂表面與通道區域的頂表面共平面。兩閘極氧化物層分別包覆閘極電極的側壁與底面，其中閘極氧化物層在閘極電極的底面的厚度不小於閘極氧化物層在閘極電極的側壁的厚度。
在一些實施例中，半導體裝置更包含兩遮蔽植入層，分別位於閘極氧化物層的底部，其中閘極電極的底部寬度等於或是小於遮蔽植入層的寬度。
在一些實施例中，閘極氧化物層的寬度等於遮蔽植入層的寬度。
在一些實施例中，遮蔽植入層的寬度大於閘極氧化物層的寬度，且遮蔽植入層從閘極電極的底部單側地延伸進入通道區域。
在一些實施例中，閘極氧化物層具有位在閘極電極的側壁的第一部分與位在閘極電極的底面的第二部分，第一部分的厚度為30nm至200nm，第二部分的厚度為30nm至400nm。
本揭露之又一態樣提供了一種半導體裝置，包含設置在N型重摻雜基層上的通道區域，通道區域從N型重摻雜基層起依序包含N型輕摻雜層、P型阱區域，以及N型重摻雜層，其中通道區域與N型重摻雜基層皆為碳化矽基底。半導體裝置更包含閘極電極以及閘極氧化物層。閘極電極連續地包圍通道區域的側壁，其中閘極電極的頂表面與通道區域的頂表面共平面。閘極氧化物層包覆閘極電極的側壁與底面，其中閘極氧化物層在閘極電極的底面的厚度不小於閘極氧化物層在閘極電極的側壁的厚度。
在一些實施例中，半導體裝置更包含位於閘極氧化物層的底部的遮蔽植入層，其中閘極電極的底部寬度等於或是小於遮蔽植入層的寬度。
在一些實施例中，閘極氧化物層的寬度等於遮蔽植入層的寬度。
在一些實施例中，遮蔽植入層的寬度大於閘極氧化物層的寬度，且遮蔽植入層從閘極電極的底部單側地延伸進入通道區域。
在一些實施例中，閘極氧化物層具有位在閘極電極的側壁的第一部分與位在閘極電極的底面的第二部分，第一部分的厚度為30nm至200nm，第二部分的厚度為30nm至400nm。
本揭露提供了一種製作半導體裝置的方法與半導體裝置，包含利用自對準離子植入製程在閘極溝槽的底面形成遮蔽植入層，以降低閘極氧化物層的崩潰電壓與底部電場，並利用自對準離子植入製程使得在閘極溝槽的側壁與底面上氧化層的成長速度不同，使得後續所形成的閘極氧化物層的底部厚度不小於側壁厚度，藉以降低溝槽式閘極的半導體裝置在閘極氧化物層的底部的電場。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之較佳實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。為了實現本揭露的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、材料、配置等的具體示例以簡化本揭露。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
為了實現高電壓、大電流的電晶體元件，因溝槽式電晶體元件相較於平面式的電晶體元件擁有較低的導通阻抗，故成為高功率之電晶體元件發展的趨勢。然而現今的溝槽式電晶體元件多屬於單側導通，或者是溝槽與溝槽的間距過大，導致元件性能無法進一步提升。除此之外，溝槽式電晶體元件的另一個問題是溝槽底部氧化層過大的電場將導致元件可靠度的問題。傳統上為了解決這個問題，需要植入額外的P型離子摻雜來抑制電場或是增厚溝槽底部氧化層。然而，植入額外的P型離子摻雜會導致額外的JFET效應，影響導通阻抗。增厚溝槽底部的氧化層需要額外的製程步驟，增加元件製程複雜度。
有鑑於此，本揭露的一實施方式便是提供一種多重閘極或是連續閘極的溝槽式電晶體元件以提升導通電流，降低導通阻抗，並且在溝槽蝕刻完後進行自我對準的P型離子植入以降低溝槽底部閘極氧化層的電場，並利用離子植入區域具有較快的氧化速率來增厚閘極氧化層底部的厚度，進而在不增加額外製程工序的情況下降低溝槽底部閘極氧化層的電場。
參照第1圖至第3圖以及第5圖至第10圖，其分別為本揭露之製作半導體裝置之一實施方式於不同製作階段的剖面圖。參照第1圖，在基板100中進行離子佈植，以在基板100中定義出P型阱區域110。在一些實施例中，基板100可以是半導體基板，如碳化矽基板。由於碳化矽材料屬於寬能隙半導體材料，具有寬能隙的特性，因此具有更高的崩潰電場與較低的漏電流。又因為碳化矽材料相較於矽材料具有更佳的熱導特性，非常適用在如車用電晶體等需要在高溫下操作的環境。
在一些實施例中，基板100包含有N型重摻雜基層102以及以磊晶方式成長在N型重摻雜基層102上的N型輕摻雜層104。於一些實施例中，N型重摻雜基層102的摻雜濃度高於5*10
18/cm
3，N型輕摻雜層104的摻雜濃度介於5*10
16/cm
3至5*10
17cm
3之間，取決於所使用的製程工藝以及元件設計而定。在其他的一些實施例中，N型重摻雜基層102以及N型輕摻雜層104也可以透過離子佈植的方式形成。
在一些實施例中，P型阱區域110的離子佈植的深度是低於基板100的頂表面，而讓一部分的N型輕摻雜層104在進行完P型離子佈植之後仍維持在P型阱區域110的上方。在一些實施例中，P型阱區域110的摻雜濃度介於5*10
15/cm
3至1*10
18cm
3之間。
接著，如第2圖所示，對基板100進行N型離子佈植，以讓在P型阱區域110的上方的該部分的N型輕摻雜層104(見第1圖)變成N型重摻雜層120。在一些實施例中，N型重摻雜層120的摻雜濃度為高於5*10
18/cm
3。在一些實施例中，P型阱區域110的厚度為0.3µm至1.3µm，N型重摻雜層120的厚度為0.5µm至0.3µm。
接著，如第3圖所示，在基板100上製作圖案化遮罩130，其中圖案化遮罩130會遮蔽住預定作為通道的區域，而讓預訂作為閘極的區域曝露出來。接著，進行蝕刻製程，包含使用乾式蝕刻或是濕式蝕刻的製程，將未被圖案化遮罩130所遮蔽的部分基板100給移除掉。在一些實施例中，蝕刻製程終止在N型輕摻雜層104，而未被圖案化遮罩130所遮蔽的P型阱區域110以及N型重摻雜層120會被移除，以定義出一或多個閘極溝槽140於基板100中。被圖案化遮罩130所保護住的P型阱區域110、N型重摻雜層120以及一部分的N型輕摻雜層104則是作為通道區域150。
在一些實施例中，如第4圖所示，閘極溝槽140的數量為兩個，且這些閘極溝槽140為平行排列的條狀溝槽，並排列在條狀的通道區域150的兩側。在其他的一些實施例中，如第5圖所示，閘極溝槽140的數量為一個，且閘極溝槽140為連續的環形或是多邊形溝槽並圍繞通道區域150。
回到第3圖，根據所選用的蝕刻製程的不同，閘極溝槽140的側壁142可以是垂直式側壁或是具有傾斜角度的側壁。於一些實施例中，閘極溝槽140的側壁142與底面144之間的夾角θ可以在75度到105度之間。在一些實施例中，閘極溝槽140的底部寬度W1可小於閘極溝槽140的頂部寬度W2，以助於解決電流擊穿(punch through)的問題。在其他的一些實施例中，閘極溝槽140的底部寬度W1可大於閘極溝槽140的頂部寬度W2，以助於擴大電流路徑。
接著，如第6圖所示，對閘極溝槽140進行離子植入，以在閘極溝槽140的底面144形成遮蔽植入(shielding implant)層160。在一些實施例中，對閘極溝槽140進行離子植入的角度可以為垂直於閘極溝槽140的底面144的方向植入。由於通道區域150的頂表面仍被圖案化遮罩130所保護，因此會分配到通道區域150的側壁的離子數量有限。除此之外，亦可以進行額外的製程將通道區域150的側壁保護起來，使其免於受到離子植入的影響。
在一些實施例中，離子植入製程所選用的離子種類被挑選為可以改變碳化矽基底的基板100之材料特性的離子。例如，離子植入製程所選用的離子種類可以為磷或是其他具有較大原子量的離子，如砷，或是惰性氣體，如氬。這些所選用的離子在進行離子植入之後，可以使得經轟擊的閘極溝槽140的底面144相較於閘極溝槽140的側壁142具有較快的氧化速度，在相同氧化條件下。
在一些實施例中，由於定義閘極溝槽140的步驟與離子植入以形成遮蔽植入層160的步驟皆是使用同一圖案化遮罩130進行，故可以視為一種自對準的離子植入製程，有效降低製程的複雜度。
接著，如第7圖所示，將圖案化遮罩130移除，之後在非活性氣體的環境中進行高溫退火製程，以活化通道區域150以及遮蔽植入層160中的摻雜離子。在一些實施例中，高溫退火製程包含以約攝氏1700度的溫度進行約30分鐘的時間。在一些實施例中，於經過高溫退火之後，遮蔽植入層160中的摻雜離子有可能會擴散開來而略為延伸至通道區域150中。
接著，如第8圖所示，進行氧化製程，包含將經過離子植入與高溫退火之後的半導體結構在含有氧氣的環境中進行高溫氧化製程。由於閘極溝槽140的底面144與閘極溝槽140的側壁142的摻雜離子濃度及/或矽晶的排列狀態不同，導致閘極溝槽140的底面144與閘極溝槽140的側壁142對於同樣的氧化條件的氧化速率也會不同，例如，閘極溝槽140的底面144的氧化速率會明顯大於閘極溝槽140的側壁142的氧化速率，而讓所形成的閘極氧化物層170在閘極溝槽140的側壁142與底面144的厚度也不相同。
更進一步地說，閘極氧化物層170具有形成在閘極溝槽140的側壁142上的第一部分172以及形成在閘極溝槽140的底面144上的第二部分174，其中第一部分172的厚度T1小於第二部分174的厚度T2。換言之，在通道區域150的側壁上的閘極氧化物層170的第一部分172的厚度T1會小於在遮蔽植入層160上的閘極氧化物層170的第二部分174的厚度T2。此在底部具有較厚之厚度的閘極氧化物層170有助於降低閘極溝槽140之閘極氧化物層170的電場。
在其他的一些實施例中，閘極氧化物層170的第二部分174的厚度T2可以近似於第一部分172的厚度T1。亦即，閘極氧化物層170的第二部分174的厚度T2不小於第一部分172的厚度T1。
在一些實施例中，閘極氧化物層170的第一部分172的厚度T1為30nm至200nm，若是第一部分172的厚度T1太薄，則會出現產品可靠度不佳的問題，若是第一部分172的厚度T1太厚，則會導致元件的驅動電流下降。閘極氧化物層170的第二部分174的厚度T2為30nm至400nm，若是第二部分174的厚度T2太薄，則會出現產品可靠度不佳的問題，若是第二部分174的厚度T2太厚，則會導致元件的驅動電流下降。
接著，如第9圖所示，在閘極溝槽140(見第8圖)中填充閘極電極材料，並進行平坦化製程，以製作溝槽式的閘極電極180於閘極溝槽140中，並使得閘極電極180的頂表面180T與通道區域150的頂表面150T共平面。在一些實施例中，閘極電極180可以包含阻障層、功函數調整層、黏附層、主體金屬層(如鎢、銅、鈷、釕等)。溝槽式的閘極電極180相較於平面式的閘極電極，可進一步降低半導體裝置的導通阻抗。
在一些實施例中，閘極電極180的底部寬度W3可以大於、等於、或是小於遮蔽植入層160的寬度W4。設置在閘極電極180與閘極氧化物層170下方的遮蔽植入層160可用以降低閘極氧化物層170崩潰電壓，並且減少閘極氧化物層170的底部電場。閘極氧化物層170包覆閘極電極180的底面與側壁，並且閘極氧化物層170在閘極電極180的底面的第二部分174的厚度T2不小於閘極氧化物層170在閘極電極180的側壁的第一部分172的厚度T1。
而後，如第10圖所示，接著在閘極電極180的頂表面180T上製作閘極接觸件190以及在通道區域150的頂表面150T上製作源極接觸件200，以接續進行後端製程。而N型重摻雜基層102可以做為汲極或是共用汲極(若是有多個電晶體元件的話)。至此，便完成了包含電晶體元件的半導體裝置10的製作。藉由選擇性地施加電壓於閘極電極180，進而決定通道區域150是否導通。此溝槽式的閘極電極180的電流導通方向與通道區域150的電流導通方向大致上是相同的。
參照第11圖，其為本揭露之半導體裝置之又一實施方式的剖面圖。在一些實施方式中，若是在第6圖所述對閘極溝槽140進行離子植入，以在閘極溝槽140的底面144形成遮蔽植入層160的步驟中，離子植入的角度非為90度，而是朝向通道區域150的方向傾斜著打，則所形成的遮蔽植入層160會單側地延伸進入閘極溝槽140之間的區域而存在於閘極電極180的下方與通道區域150的底部轉角處。
此種由傾斜角度進行離子植入所形成的遮蔽植入層160可保護在閘極電極180的底部轉角處的閘極氧化物層170，進而提升半導體裝置10的可靠度。由於在於在閘極電極180的底部轉角處容易有尖端放電效應，故此處的電場會比其他地方更高。透過傾斜角度進行離子植入令遮蔽植入層160可以延伸進入通道區域150的底部，有效避免因尖端放電效應而影響半導體裝置10的可靠度問題。
參照第12A圖至第12G圖，其分別為本揭露之半導體裝置之不同實施方式的上視圖。在如第12A圖所示的實施方式中，半導體裝置10a包含雙閘極的溝槽式電晶體元件20a，其中兩閘極電極180a為條狀的平行排列，並用以共同控制通道區域150a。
在如第12B圖至第12G圖所示的實施方式中，半導體裝置，如半導體裝置10b-10g包含連續閘極的溝槽式電晶體元件，電晶體元件20b-20g，其中閘極電極，如閘極電極180b-180g為連續地包圍住通道區域，如通道區域150b-150g。多個電晶體元件20b-20g可以呈陣列式的排列，在一些實施例中，如第12B圖至第12D圖所示，電晶體元件20b-20d之通道區域150b-150d可以是成行且成列的以矩陣的方式排列成陣列。在其他的一些實施例中，如第12E圖至第12G圖所示，成行的電晶體元件20e-20g之通道區域150e-150g之間可以彼此稍微錯位開來。
連續的閘極電極180b-180g所圍繞的通道區域150b-150g的形狀可以為圓形或是多邊形。在一些實施例中，如第12B圖及第12E圖所示，電晶體元件20b、20e中的通道區域150b、150e可以是矩形。在一些實施例中，如第12C圖及第12F圖所示，電晶體元件20c、20f中的通道區域150c、150f可以是圓形。在一些實施例中，如第12D圖及第12G圖所示，電晶體元件20d、20g中的通道區域150d、150g可以是六邊形。
無論是雙閘極的電晶體元件20a或是連續閘極的電晶體元件20b-20g，皆有助於提升其導通電流並具有較低的導通阻抗。
綜上所述，本揭露提供了一種製作半導體裝置的方法與半導體裝置，包含利用自對準離子植入製程在閘極溝槽的底面形成遮蔽植入層，以降低閘極氧化物層的崩潰電壓與底部電場，並利用自對準離子植入製程使得在閘極溝槽的側壁與底面上氧化層的成長速度不同，使得後續所形成的閘極氧化物層的底部厚度不小於側壁厚度，藉以降低溝槽式閘極的半導體裝置在閘極氧化物層的底部的電場。
本揭露所提供的使用自對準離子植入製程的製作半導體裝置的方法可以有效減少製程中的對位誤差，並且減少光罩的使用數量，降低製程的複雜度與生產成本。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何熟習此技藝者，在不脫離本揭露之精神和範圍內，當可作各種之更動與潤飾，因此本揭露之保護範圍當視後附之申請專利範圍所界定者為準。
10,10a,10b,10c,10d,10e,10f,10g:半導體裝置
20a,20b,20c,20d,20e,20f,20g:電晶體元件
100:基板
102:N型重摻雜基層
104:N型輕摻雜層
110:P型阱區域
120:N型重摻雜層
130:圖案化遮罩
140:閘極溝槽
142:側壁
144:底面
150,150a,150b,150c,150d,150e,150f,150g:通道區域
150T:頂表面
160:遮蔽植入層
170:閘極氧化物層
172:第一部分
174:第二部分
180,180a,180b,180c,180d,180e,180f,180g:閘極電極
180T:頂表面
190:閘極接觸件
200:源極接觸件
W1,W2,W3,W4:寬度
θ:夾角
T1,T2:厚度
為讓本揭露之目的、特徵、優點與實施例能更明顯易懂，所附圖式之詳細說明如下：
第1圖至第3圖以及第6圖至第10圖分別為本揭露之製作半導體裝置之一實施方式於不同製作階段的剖面圖。
第4圖及第5圖分別為本揭露之製作半導體裝置之一實施方式於一製作階段的上視圖。
第11圖為本揭露之半導體裝置之又一實施方式的剖面圖。
第12A圖至第12G圖分別為本揭露之半導體裝置之不同實施方式的上視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
104:N型輕摻雜層
110:P型阱區域
120:N型重摻雜層
140:閘極溝槽
142:側壁
144:底面
150:通道區域
160:遮蔽植入層
170:閘極氧化物層
172:第一部分
174:第二部分
T1,T2:厚度
Claims (18)
- 一種製作半導體裝置的方法，包含：提供一基板，該基板為碳化矽基底，該基板由下而上依序包含一N型重摻雜基層、一N型輕摻雜層、一P型阱區域，以及一N型重摻雜層；使用一圖案化遮罩蝕刻該基板，以形成至少一閘極溝槽以及由該至少一閘極溝槽所定義的一通道區域，其中該通道區域被該圖案化遮罩所覆蓋；對該至少一閘極溝槽進行一離子植入，以在該至少一閘極溝槽的底面形成一遮蔽植入層；對該至少一閘極溝槽進行一氧化製程，以形成一閘極氧化物層，其中該至少一閘極溝槽的底面的氧化速率大於該至少一閘極溝槽的側壁的氧化速率；以及形成至少一閘極電極於該至少一閘極溝槽中。
- 如請求項1所述之製作半導體裝置的方法，其中該離子植入所使用的離子包含磷、砷或氬。
- 如請求項1所述之製作半導體裝置的方法，更包含在對該至少一閘極溝槽進行該離子植入之後，移除該圖案化遮罩。
- 如請求項3所述之製作半導體裝置的方法，更包含在移除該圖案化遮罩之後，進行一退火。
- 如請求項1所述之製作半導體裝置的方法，其中蝕刻該基板，以形成該至少一閘極溝槽的步驟包含使該至少一閘極溝槽的一側壁具有一傾斜角度。
- 如請求項1所述之製作半導體裝置的方法，其中對該至少一閘極溝槽進行該離子植入的角度為垂直於該至少一閘極溝槽的底面。
- 如請求項1所述之製作半導體裝置的方法，其中對該至少一閘極溝槽進行該離子植入的角度為朝向該通道區域傾斜。
- 如請求項1所述之製作半導體裝置的方法，其中使用該圖案化遮罩蝕刻該基板終止在該N型輕摻雜層。
- 一種半導體裝置，包含：一通道區域，設置在一N型重摻雜基層上，該通道區域從該N型重摻雜基層起依序包含一N型輕摻雜層、一P型阱區域，以及一N型重摻雜層，其中該通道區域與該N型重摻雜基層皆為碳化矽基底；兩閘極電極，設置於該通道區域的兩側，其中該些閘極電極的頂表面與該通道區域的頂表面共平面，且該P型阱 區域及該N型重摻雜層連續地橫向連接該兩閘極電極；以及兩閘極氧化物層，分別包覆該些閘極電極的側壁與底面，其中該些閘極氧化物層在該些閘極電極的底面的厚度不小於該些閘極氧化物層在該些閘極電極的側壁的厚度。
- 如請求項9所述之半導體裝置，更包含兩遮蔽植入層，分別位於該些閘極氧化物層的底部，其中各該閘極電極的底部寬度等於或是小於各該遮蔽植入層的寬度。
- 如請求項10所述之半導體裝置，其中各該閘極氧化物層的寬度等於各該遮蔽植入層的寬度。
- 如請求項10所述之半導體裝置，其中各該遮蔽植入層的寬度大於各該閘極氧化物層的寬度，且各該遮蔽植入層從各該閘極電極的底部單側地延伸進入該通道區域。
- 如請求項9所述之半導體裝置，其中各該閘極氧化物層具有位在各該閘極電極的側壁的一第一部分與位在各該閘極電極的底面的一第二部分，該第一部分的厚度為30nm至200nm，該第二部分的厚度為30nm至400nm。
- 一種半導體裝置，包含：一通道區域，設置在一N型重摻雜基層上，該通道區域從該N型重摻雜基層起依序包含一N型輕摻雜層、一P型阱區域，以及一N型重摻雜層，其中該通道區域與該N型重摻雜基層皆為碳化矽基底；一閘極電極，連續地包圍該通道區域的側壁，其中該閘極電極的頂表面與該通道區域的頂表面共平面，且該P型阱區域及該N型重摻雜層連續地橫向連接該閘極電極的側壁；以及一閘極氧化物層，包覆該閘極電極的側壁與底面，其中該閘極氧化物層在該閘極電極的底面的厚度不小於該閘極氧化物層在該閘極電極的側壁的厚度。
- 如請求項14所述之半導體裝置，更包含一遮蔽植入層，位於該閘極氧化物層的底部，其中該閘極電極的底部寬度等於或是小於該遮蔽植入層的寬度。
- 如請求項15所述之半導體裝置，其中該閘極氧化物層的寬度等於該遮蔽植入層的寬度。
- 如請求項15所述之半導體裝置，其中該遮蔽植入層的寬度大於該閘極氧化物層的寬度，且該遮蔽植入層從該閘極電極的底部單側地延伸進入該通道區域。
- 如請求項14所述之半導體裝置，其中該閘極氧化物層具有位在該閘極電極的側壁的一第一部分與位在該閘極電極的底面的一第二部分，該第一部分的厚度為30nm至200nm，該第二部分的厚度為30nm至400nm。
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|---|---|---|---|---|
| CN103199017A (zh) * | 2003-12-30 | 2013-07-10 | 飞兆半导体公司 | 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法 |
| CN110739344A (zh) * | 2019-10-24 | 2020-01-31 | 中芯集成电路制造(绍兴)有限公司 | 功率mos器件及其制造方法 |
| CN113241381A (zh) * | 2021-05-24 | 2021-08-10 | 厦门芯一代集成电路有限公司 | 一种新型的高压槽栅mos器件及其制备方法 |
| CN114464680A (zh) * | 2022-01-04 | 2022-05-10 | 湖北九峰山实验室 | 碳化硅mosfet器件及其制作方法 |
| TW202226592A (zh) * | 2020-08-31 | 2022-07-01 | 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 | 經改良之功率器件之設計及製法 |
-
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- 2023-03-02 TW TW112107652A patent/TWI832716B/zh active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103199017A (zh) * | 2003-12-30 | 2013-07-10 | 飞兆半导体公司 | 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法 |
| CN110739344A (zh) * | 2019-10-24 | 2020-01-31 | 中芯集成电路制造(绍兴)有限公司 | 功率mos器件及其制造方法 |
| TW202226592A (zh) * | 2020-08-31 | 2022-07-01 | 美商ＧｅｎｅＳｉＣ 半導體股份有限公司 | 經改良之功率器件之設計及製法 |
| CN113241381A (zh) * | 2021-05-24 | 2021-08-10 | 厦门芯一代集成电路有限公司 | 一种新型的高压槽栅mos器件及其制备方法 |
| CN114464680A (zh) * | 2022-01-04 | 2022-05-10 | 湖北九峰山实验室 | 碳化硅mosfet器件及其制作方法 |
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