TW201707067A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

本發明的課題是在於提供一種可減低導通電阻，且可抑制耐壓降低之半導體裝置及半導體裝置的製造方法。 其解決手段是在元件活性部設有第1並列pn層(5)，該第1並列pn層(5)是將第1n型領域(3)及第1p型領域(4)配置成條紋狀的平面佈局而成。在耐壓構造部設有與第1並列pn層(5)的條紋同方向的條紋狀的平面佈局的第2並列pn層(15)。第1並列pn層(5)的角落部是具有階段狀地配置階差領域(5a)的平面形狀，該階差領域(5a)是階段性地縮短第1n型領域(3)及第1p型領域(4)的長度而成。階差領域(5a)是經由比第1並列pn層(5)更平均雜質濃度低的中間領域(6)來連續至第2並列pn層(15)。階差領域(5a)的最外領域(3a)的窄寬部(3b)是具有形成第1n型領域(3)的寬度(w1)與第2n型領域(13)的寬度(w2)的大致平均值的寬度(w3)，經由中間領域(6)在第2方向(x)與第2並列pn層(15)相對向。

Description

半導體裝置及半導體裝置的製造方法
本發明是有關半導體裝置及半導體裝置的製造方法。
以往，具備將漂移層設為並列pn層的超接合(SJ：Super Junction)構造之半導體裝置(以下稱為超接合半導體裝置)為公知，該並列pn層是在平行於晶片主面的方向(橫方向)交替配置提高雜質濃度的n型領域及p型領域。在超接合半導體裝置中，ON狀態時，在並列pn層的n型領域流動電流，OFF狀態時，從並列pn層的n型領域與p型領域之間的pn接合也空乏層延伸，n型領域及p型領域空乏化，負擔耐壓。並且，在超接合半導體裝置中，由於可提高漂移層的雜質濃度，因此可維持高耐壓下降低導通電阻(on-resistance)。
作為如此的超接合半導體裝置，有從元件活性部到耐壓構造部，具備將n型領域及p型領域配置成以同一的寬度延伸的條紋狀的平面佈局之並列pn層的裝置 被提案(例如參照下述專利文獻1(第0020段落、第1，2圖))。在下述專利文獻1中，藉由使耐壓構造部的並列pn層的雜質濃度形成比元件活性部的並列pn層的雜質濃度更低，而使耐壓構造部的耐壓形成比元件活性部的耐壓更高。元件活性部是ON狀態時流動電流的領域。元件周緣部是包圍元件活性部的周圍。耐壓構造部是被配置於元件周緣部，緩和晶片表面面側的電場，保持耐壓的領域。
又，作為別的超接合半導體裝置，有比起元件活性部，在耐壓構造部更縮小並列pn層的n型領域及p型領域的重複節距之裝置被提案(例如，下述專利文獻2(第0023段落、第6圖)、下述專利文獻3(第0032段落、第1，2圖)及下述專利文獻4(參照第0023段落、第2，3，5圖))。在下述專利文獻2中，元件活性部及耐壓構造部皆設置將n型領域及p型領域配置成條紋狀的平面佈局之並列pn層。在下述專利文獻3中，在元件活性部設置將n型領域及p型領域配置成條紋狀的平面佈局之並列pn層，在耐壓構造部設置在n型領域內將p型領域配置成矩陣狀的平面佈局之並列pn層。
在下述專利文獻4中，元件活性部及耐壓構造部皆將n型領域及p型領域配置成條紋狀的平面佈局，在具有大略矩形狀的平面形狀的元件活性部的角落部(矩形頂點的部分)中，以能夠沿著元件活性部的角落部的曲率之方式階段性地縮短並列pn層之條紋的延伸的方向的長度。又，作為別的超接合半導體裝置，有將並列pn層 的n型領域及p型領域配置成條紋狀的平面佈局，在與耐壓構造部的境界附近，使元件活性部的並列pn層的p型領域的寬度朝外側慢慢地窄化的裝置被提案(例如下述專利文獻5(參照第0051段落、第18，19圖))。
在下述專利文獻2~5中，於元件活性部及耐壓構造部，藉由改變並列pn層的n型領域及p型領域的重複節距或並列pn層的p型領域的寬度，耐壓構造部之並列pn層的雜質濃度會比元件活性部之並列pn層的雜質濃度更低。藉此，與下述專利文獻1同樣，耐壓構造部的耐壓會比元件活性部的耐壓更高。
作為並列pn層的形成方法，有按每藉由磊晶成長來層疊無摻雜層，將n型雜質予以離子注入於全面，利用光阻遮罩來選擇性地離子注入p型雜質之後，藉由熱處理來擴散雜質的方法被提案(例如參照下述專利文獻6(第0025段落、第1~4圖))。在下述專利文獻6中，考慮之後的熱擴散工程，使用於p型雜質的離子注入之光阻遮罩的開口寬度是設為剩下寬度的1/4程度，對應於此，p型雜質的注入量是設為n型雜質的注入量的4倍程度，藉此使並列pn層的n型領域及p型領域的總雜質量形成相等。
作為並列pn層的別的形成方法，有按每藉由磊晶成長來層疊n型高電阻層，利用不同的光阻遮罩來分別選擇性地離子注入n型雜質及p型雜質之後，藉由熱處理來使雜質擴散的方法被提案(例如參照下述專利文獻 7(第0032~0035段落，第4圖))。在下述專利文獻7中，以使並列pn層之成為n型領域的n型雜質注入領域與成為p型領域的p型雜質注入領域能夠在橫方向相對向的方式選擇性地形成而使熱擴散。因此，n型領域及p型領域皆能高雜質濃度化，可抑制在橫方向鄰接的領域之間的pn接合附近的雜質濃度的偏差。
[先行技術文獻] [專利文獻]
[專利文獻1]日本特開2008-294214號公報
[專利文獻2]日本特開2002-280555號公報
[專利文獻3]國際公開第2013/008543號
[專利文獻4]日本特開2013-089921號公報
[專利文獻5]日本特開2012-160752號公報
[專利文獻6]日本特開2011-192824號公報
[專利文獻7]日本特開2000-040822號公報
然而，經發明者們深入研究的結果，如上述專利文獻7般，將n型雜質及p型雜質分別選擇性地離子注入，在元件活性部及耐壓構造部形成並列pn層時，重新地弄清楚其次的問題發生的情形。圖16，17是表示以往的超接合半導體裝置的並列pn層的平面佈局的平面 圖。圖16(a)，17(a)是表示第1並列pn層104的角落部附近的並列pn層的完成時的平面佈局。在圖16(a)，17(a)中顯示以往的超接合半導體裝置的1/4的部分。圖16(b)，17(b)是分別表示圖16(a)，17(a)的矩形框AA，BB的並列pn層的形成途中的狀態。矩形框AA，BB的並列pn層是元件活性部100a與耐壓構造部100c之間的境界領域100b的並列pn層。元件周緣部100d是以境界領域100b及耐壓構造部100c所構成。在圖16，17中，將並列pn層的條紋延伸的橫方向(以下稱為第1方向)設為y，將與條紋正交的橫方向(以下稱為第2方向)設為x。符號101是為了形成並列pn層而使磊晶成長的n-型半導體層。
如圖16(a)，17(a)所示般，在以往的超接合半導體裝置中，元件活性部100a的並列pn層(以下稱為第1並列pn層)104及耐壓構造部100c的並列pn層(以下稱為第2並列pn層)114皆於元件活性部100a與耐壓構造部100c之間的境界領域100b延伸互接。如圖16(b)，17(b)所示般，第1，2並列pn層104，114的形成時，第1並列pn層104之成為第1n型領域102的n型雜質注入領域121、及成為第1p型領域103的p型雜質注入領域122是分別形成延伸於境界領域100b的內側(元件活性部100a側)的第1領域100e。第2並列pn層114之成為第2n型領域112，115的n型雜質注入領域131，141、及成為第2p型領域113，116的p型雜質注入領域132，142是分別形成延伸於境界領域100b的外側(耐壓構造部100c側) 的第2領域100f。該等各雜質注入領域是分別延伸至第1領域100e與第2領域100f的境界。符號117是設在耐壓構造部100c的終端領域的通道截斷領域。
如圖16所示般，使第1並列pn層104的第1n型領域102及第1p型領域103、和第2並列pn層114的第2n型領域112及第2p型領域113形成同樣的重複節距P11，P12時(P11=P12)，在境界領域100b中，第1，2並列pn層104，114的同導電型領域彼此間全部成為接觸的狀態。亦即，成為第1，2n型領域102，112的n型雜質注入領域121，131彼此間、及成為第1，2p型領域103，113的p型雜質注入領域122，132彼此間是分別從元件活性部100a到耐壓構造部100c連續的條紋狀的平面佈局配置。因此，在境界領域100b中，無第1，2並列pn層104，114的電荷平衡(charge-balance)崩潰的情形，但因為第1，2並列pn層104，114皆雜質濃度相同，所以在元件活性部100a與耐壓構造部100c不會產生耐壓差。因此，電場容易局部地集中於耐壓構造部100c，會有以耐壓構造部100c的耐壓來決定元件全體的耐壓之問題。
另一方面，如圖17所示般，比起第1n型領域102及第1p型領域103的重複節距P11，更縮小第2n型領域115及第2p型領域116的重複節距P12時(P11>P12)，在境界領域100b中，n型雜質濃度或p型雜質濃度會部分地變高。例如，在上述專利文獻4中，在第 1並列pn層104的角落部，第1並列pn層104的n型雜質注入領域121及p型雜質注入領域142的第1方向y的長度(以下簡稱長度)階段性變短的部分143，第2方向的寬度(以下簡稱寬度)不同的n型雜質注入領域及p型雜質注入領域會成為在第2方向x相鄰的狀態。例如圖17(b)所示般，n型雜質注入領域121及p型雜質注入領域142成為在第2方向x相鄰的狀態時，此部分的n型雜質濃度是比p型雜質濃度更高。如此，在第1並列pn層104的角落部難以確保在與第2並列pn層114的境界的電荷平衡，會有境界領域100b的耐壓部分地變低的問題。此問題是可藉由相對地降低第1，2並列pn層104，114的雜質濃度來抑制耐壓部分地變低，但元件全體的耐壓會降低。
本發明是為了解消上述以往技術的問題點，而以提供一種可減低導通電阻，且可抑制耐壓降低之半導體裝置及半導體裝置的製造方法為目的。
為了解決上述的課題，達成本發明的目的，本發明的半導體裝置係具有其次的特徵。
在第1主面側設有表面元件構造。在第2主面側設有低電阻層。在前述表面元件構造與前述低電阻層之間設有第1並列pn層，以包圍前述第1並列pn層的周圍之方式設有第2並列pn層。前述第1並列pn層係第1的第1導 電型領域及第1的第2導電型領域會被交替地配置於與前述第1主面平行的方向。前述第2並列pn層係以比前述第1的第1導電型領域及前述第1的第2導電型領域的重複節距更窄的節距，第2的第1導電型領域及第2的第2導電型領域會被交替地配置於與前述第1主面平行的方向。前述第1的第1導電型領域及前述第1的第2導電型領域係被配置成條紋狀的平面佈局。前述第1並列pn層的平面形狀係具有具備階段狀的角落部之矩形狀，該階段狀的角落部係階段性地縮短前述第1的第1導電型領域及前述第1的第2導電型領域之條紋狀延伸的第1方向的長度而成。前述第1的第1導電型領域或前述第1的第2導電型領域係在具有階段狀的部分具備：在平行於前述第1方向，和前述第2的第1導電型領域或前述第2的第2導電型領域相鄰的第1部分、及在與前述第1方向正交的第2方向，和前述第2的第2導電型領域或前述第2的第1導電型領域相對向的第2部分。前述第2方向的前述第1部分的寬度係比前述第2部分的寬度更窄。
又，本發明的半導體裝置，係於上述的發明中，前述第1部分與構成前述第2並列pn層的前述第2的第1導電型領域或前述第2的第2導電型領域之中的導電型不同的領域相鄰。
又，本發明的半導體裝置，係於上述的發明中，具備使前述第1部分的前述第2部分側的部分的寬度比前述第1部分的其他的部分的寬度更窄的第1凹部。
又，本發明的半導體裝置，係於上述的發明中，前述第1部分與構成前述第2並列pn層的前述第2的第1導電型領域或前述第2的第2導電型領域之中的同導電型領域接觸於前述第1方向。前述同導電型領域係於前述第1部分側的部分具備寬度比前述同導電型領域的其他的部分更窄的第2凹部。
又，本發明的半導體裝置，係於上述的發明中，在前述第1並列pn層的角落部，以前述第1的第1導電型領域及前述第1的第2導電型領域分別每重複2節距以上變短一次的方式階段性地縮短前述第1的第1導電型領域及前述第1的第2導電型領域的長度。
又，本發明的半導體裝置，係於上述的發明中，將前述第2的第1導電型領域及前述第2的第2導電型領域配置成與前述第1的第1導電型領域及前述第1的第2導電型領域同方向的條紋狀的平面佈局。
又，本發明的半導體裝置，係於上述的發明中，在對向的前述第1並列pn層與前述第2並列pn層之間具備中間領域。前述中間領域係具有：被設成接觸於前述第1並列pn層之第3的第1導電型領域及第3的第2導電型領域、及被設成接觸於前述第2並列pn層之第4的第1導電型領域及第4的第2導電型領域。前述第3的第1導電型領域係比前述第1的第1導電型領域更低平均雜質濃度。前述第3的第2導電型領域係比前述第1的第2導電型領域更低平均雜質濃度。前述第4的第1導電型 領域係比前述第2的第1導電型領域更低平均雜質濃度。前述第4的第2導電型領域係比前述第2的第2導電型領域更低平均雜質濃度。前述第1部分係經由前述中間領域，在前述第2方向接觸於前述第2並列pn層。
又，本發明的半導體裝置，係於上述的發明中，前述表面元件構造及前述第1並列pn層係配置於ON狀態時電流流動的元件活性部。前述第2並列pn層係配置於包圍前述元件活性部的元件周緣部。
又，為了解決上述的課題，達成本發明的目的，本發明的半導體裝置的製造方法係具有其次的特徵。
首先，進行重複進行第1，2工程的形成工程。在前述第1工程中，堆積第1導電型半導體層。在前述第2工程中，在前述第1導電型半導體層的表面層形成第1的第1導電型雜質注入領域、第1的第2導電型雜質注入領域、第2的第1導電型雜質注入領域及第2的第2導電型雜質注入領域。前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域係交替配置於與前述第1導電型半導體層的表面平行的方向。前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域係於比前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域更靠外側離預定寬度配置。前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域係以比前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域的重複節距更窄的 節距來交替配置於與前述第1導電型半導體層的表面平行的方向。而且，在前述第2工程中，條紋狀的平面佈局地，且階段性地縮短條紋狀延伸的第1方向的長度，來配置前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域，藉此將前述第1並列pn層的第1形成領域的平面形狀形成為具有階段狀的角落部之矩形狀。在形成階段狀的部分，以在正交於前述第1方向的第2方向上與前述第1的第1導電型雜質注入領域或前述第1的第2導電型雜質注入領域相對向之方式，配置前述第2並列pn層的第2形成領域。使前述第1的第1導電型雜質注入領域或前述第1的第2導電型雜質注入領域之與前述第2形成領域對向的第1部分的寬度形成為比前述第1部分以外的第2部分的寬度更窄。其次，進行熱處理工程。在前述熱處理工程中，使前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域擴散而形成第1的第1導電型領域及第1的第2導電型領域被交替配置的第1並列pn層。使前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域擴散而形成第2的第1導電型領域及第2的第2導電型領域被交替配置的第2並列pn層。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，以導電型不同的領域在前述第2方向上與前述第1部分相對向的方式，在前述第2形成領域配置前述第2的第1導電型雜質注入領域及 前述第2的第2導電型雜質注入領域。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，形成使前述第1部分的前述第2部分側的部分的寬度比前述第1部分的其他的部分的寬度更窄的第3凹部。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，以使前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域之中的同導電型領域在前述第1方向上與前述第1部分相對向的方式，配置前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域。形成使前述同導電型領域的前述第1部分側的部分的寬度比前述同導電型領域的其他的部分的寬度更窄的第4凹部。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，以前述第1的第1導電型領域及前述第1的第2導電型領域分別每重複2節距以上變短一次的方式階段性地縮短前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域的前述第1方向的長度，藉此使前述第1形成領域的角落部的平面形狀形成階段狀。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，將前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域配置成與前述第1的第1導電型雜質注入領域及前述第1 的第2導電型雜質注入領域同方向的條紋狀的平面佈局。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，在比前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域更靠外側且與前述注入領域隔開預定寬度的位置配置前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域。
在前述熱處理工程中，於前述第1並列pn層與前述第2並列pn層之間，使前述第1的第1導電型雜質注入領域、前述第1的第2導電型雜質注入領域、前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域擴散，而形成具有比前述第1的第1導電型領域更低平均雜質濃度的第3的第1導電型領域及比前述第1的第2導電型領域更低平均雜質濃度的第3的第2導電型領域、和比前述第2的第1導電型領域更低平均雜質濃度的第4的第1導電型領域及比前述第2的第2導電型領域更低平均雜質濃度的第4的第2導電型領域之中間領域。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在前述第2工程中，於前述第2方向，在比前述第2形成領域更離開的位置配置前述第1部分。在前述熱處理工程中，於前述第1部分與前述第2形成領域之間形成前述中間領域。
又，本發明的半導體裝置的製造方法，係於上述的發明中，在比前述第1導電型半導體層更低電阻的 低電阻層上形成前述第1並列pn層及前述第2並列pn層。前述熱處理工程之後，在相對於前述第1並列pn層的前述低電阻層側為反對側形成表面元件構造。
又，本發明的半導體裝置的製造方法，係於上述的發明中，將前述第1並列pn層形成於ON狀態時電流流動的元件活性部，將前述第2並列pn層形成於包圍前述元件活性部的元件周緣部。
若根據上述的發明，則可按形成第1並列pn層的角落部的階段狀之部分(階差領域)的每個重複節距來窄化第1的第1導電型領域及第1的第2導電型領域的節距。藉此，可按階差領域的每個重複節距來降低第1並列pn層的平均雜質濃度，在平均雜質濃度變低的部分可藉由第1的第1導電型領域及第1的第2導電型領域的重複節距的不同來抑制在第1，2並列pn層間互相產生的不良影響。因此，在第1並列pn層的角落部可抑制元件活性部與耐壓構造部之間的境界領域的耐壓部分地變低的情形。因此，即使將n型領域及p型領域的重複節距比第1並列pn層更窄的第2並列pn層配置於耐壓構造部，而來使耐壓構造部的耐壓形成比元件活性部的耐壓更高，也不會在第1並列pn層的角落部發生元件活性部與耐壓構造部之間的境界領域的耐壓降低。並且，即使提高第1並列pn層的平均雜質濃度來謀求低導通電阻化，還是可以維持元件周緣部與元件活性部的耐壓差。
若根據本發明的半導體裝置及半導體裝置的製造方法，則發揮減低導通電阻，且可抑制耐壓降低之效果。
1‧‧‧n+型汲極層
2‧‧‧n型緩衝層
3‧‧‧第1n型領域
3a‧‧‧階差領域的最外領域
3b‧‧‧階差領域的最外領域的窄寬部
4‧‧‧第1p型領域
5‧‧‧第1並列pn層
5a，25a‧‧‧階差領域
6‧‧‧第1，2並列pn層間的中間領域
7‧‧‧p型基極領域
8‧‧‧源極電極
9‧‧‧汲極電極
10a‧‧‧元件活性部
10b‧‧‧元件活性部與耐壓構造部之間的境界領域
10c‧‧‧耐壓構造部
10d‧‧‧元件周緣部
10e‧‧‧第1領域
10f‧‧‧第2領域
10g‧‧‧第3領域
12‧‧‧n-型領域
13‧‧‧第2n型領域
14‧‧‧第2p型領域
15‧‧‧第2並列pn層
16‧‧‧n型通道截斷領域
17‧‧‧p型最外周領域
18‧‧‧通道截斷電極
19‧‧‧層間絕緣膜
21a~21f‧‧‧n-型半導體層
22a~22e、42a‧‧‧p型雜質注入領域
23a~23e、43a‧‧‧n型雜質注入領域
24‧‧‧磊晶層
26a‧‧‧階差領域的最外雜質注入領域
26b、26d‧‧‧階差領域的最外雜質注入領域的窄寬部
26c‧‧‧階差領域的最外雜質注入領域的廣寬部
31、33‧‧‧光阻遮罩
32、34‧‧‧離子注入
43b‧‧‧耐壓構造部的雜質注入領域的窄寬部
47‧‧‧遷移領域
51、61‧‧‧n+型源極領域
52、62‧‧‧p+型接觸領域
53、64‧‧‧閘極絕緣膜
54、65‧‧‧閘極電極
63‧‧‧溝
71、72‧‧‧凹部
73‧‧‧第3n型領域
74‧‧‧第3p型領域
75‧‧‧第3並列pn層
83‧‧‧第4n型領域
84‧‧‧第4p型領域
85‧‧‧第4並列pn層
P1‧‧‧第1並列pn層的重複節距
P2‧‧‧第2並列pn層的重複節距
P3‧‧‧階差領域的節距的轉變處的第1並列pn層的節距
Y‧‧‧在第1p型領域與第2p型領域的中心所對向的位置間被夾的區間
a1‧‧‧在第1p型領域與第2p型領域的中心所對向的位置間被夾的區間的第1並列pn層的領域
a2‧‧‧在第1p型領域與第2p型領域的中心所對向的位置間被夾的區間的中間領域
a3‧‧‧在第1p型領域與第2p型領域的中心所對向的位置間被夾的區間的第2並列pn層的領域
a1’、a2’、a3’‧‧‧中點
d1‧‧‧形成於元件活性部的n型雜質注入領域與p型雜質注入領域的間隔
d2‧‧‧形成於耐壓構造部的n型雜質注入領域與p型雜質注入領域的間隔
w1‧‧‧第1n型領域及第1p型領域的寬度
w2‧‧‧第2n型領域及第2p型領域的寬度
w3‧‧‧階差領域的最外領域的窄寬部的寬度
w4‧‧‧第1，2並列pn層間的中間領域的寬度
w11‧‧‧元件活性部的雜質注入領域的寬度
w12‧‧‧耐壓構造部的雜質注入領域的寬度
w13、w21‧‧‧階差領域的最外雜質注入領域的窄寬部的寬度
w22‧‧‧耐壓構造部的雜質注入領域的窄寬部的寬度
t1‧‧‧階差領域的最外雜質注入領域的窄寬部的長度
t2‧‧‧耐壓構造部的雜質注入領域的窄寬部的長度
x‧‧‧與並列pn層的條紋正交的橫方向(第2方向)
y‧‧‧並列pn層的條紋的延伸的橫方向(第1方向)
z‧‧‧深度方向
圖1是表示實施形態1的半導體裝置的平面佈局的平面圖。
圖2是詳細表示圖1的矩形框A的平面佈局的平面圖。
圖3是擴大顯示圖1的矩形框B的平面佈局的平面圖。
圖4是表示圖2的切斷線C-C’的剖面構造的剖面圖。
圖5是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。
圖6是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。
圖7是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。
圖8是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。
圖9是表示實施形態1的半導體裝置的製造途中的狀 態的剖面圖。
圖10是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。
圖11是表示實施形態1的半導體裝置的製造途中的狀態的說明圖。
圖12是表示實施形態1的半導體裝置的元件活性部的一例的剖面圖。
圖13是表示實施形態1的半導體裝置的元件活性部的別的一例的剖面圖。
圖14是表示實施形態2的半導體裝置的製造途中的狀態的平面圖。
圖15是表示實施形態3的半導體裝置的製造途中的狀態的平面圖。
圖16是表示以往的超接合半導體裝置的並列pn層的平面佈局的平面圖。
圖17是表示以往的超接合半導體裝置的並列pn層的平面佈局的平面圖。
以下參照附圖來詳細說明本發明的半導體裝置及半導體裝置的製造方法的合適的實施形態。在本說明書及附圖中，冠上n或p的層或領域是分別意思電子或電洞為多數載體。並且，附在n或p的+及-是分別意思比未被附上的層或領域更高雜質濃度及低雜質濃度。另外，在 以下的實施形態的說明及附圖中，同樣的構成是附上同一符號，省略重複的說明。
(實施形態1)
有關實施形態1的半導體裝置的構造，舉具備超接合構造的n通道型MOSFET(Metal Oxide Semicnductor Field Effect Transistor：絕緣閘極型場效電晶體)為例進行說明。圖1是表示實施形態1的半導體裝置的平面佈局的平面圖。圖2是詳細表示圖1的矩形框A的平面佈局的平面圖。圖3是擴大顯示圖1的矩形框B的平面佈局的平面圖。圖4是表示圖2的切斷線C-C’的剖面構造的剖面圖。在圖1中顯示實施形態1的半導體裝置的1/4的部分。並且，在圖1中顯示橫剖第1，2並列pn層5，15的平面，例如在元件活性部10a的第1並列pn層5的1/2的深度的平面之形狀。
並且，在圖1中，為了明確第1n型領域3及第1p型領域4的重複節距P1與第2n型領域13及第2p型領域14的重複節距P2的不同，而將該等的領域的個數圖示成比圖4更少。在圖4中顯示從元件活性部10a的第1並列pn層5到耐壓構造部10c的第2並列pn層15，通過第1，2並列pn層5，15間的中間領域6的剖面構造。元件活性部10a是在ON狀態時電流流動的領域。元件周緣部10d是以境界領域10b及耐壓構造部10c所構成，包圍元件活性部10a的周圍。耐壓構造部10c是緩和晶片表 面面側的電場，保持耐壓的領域。
如圖1~4所示般，實施形態1的半導體裝置是具備元件活性部10a、及包圍元件活性部10a的周圍的元件周緣部10d。元件活性部10a的平面形狀是形成具有以預定的曲率彎曲的角落部(矩形頂點的部分)之大略矩形狀。在元件活性部10a的第1主面(晶片表面)側是設有圖示省略的MOS閘極(由金屬-氧化膜-半導體所構成的絕緣閘極)構造，作為元件的表面面構造。在元件活性部10a的第2主面側設有n+型汲極層1，在比n+型汲極層1更離第2主面(晶片背面)深的位置設有n型緩衝層2。在元件活性部10a的第2主面設有接觸於n+型汲極層1的汲極電極9。n型緩衝層2、n+型汲極層1及汲極電極9是從元件活性部10a設到元件周緣部10d。
在元件活性部10a中，於MOS閘極構造與n型緩衝層2之間設有第1並列pn層5。第1並列pn層5是第1n型領域3與第1p型領域4在平行於第1主面的方向(橫方向)交替重複接合而成。第1n型領域3及第1p型領域4的平面佈局是條紋狀。在圖2中是以剖面線來表示第1n型領域3，以底白表示第1p型領域4。以下，將第1並列pn層5之條紋的延伸的橫方向設為第1方向y，將與條紋正交的橫方向(與第1方向y正交的方向)設為第2方向x。第1並列pn層5是從元件活性部10a設到元件活性部10a與耐壓構造部10c之間的境界領域10b，在境界領域10b中經由中間領域6來連續至第2並列pn層 15。
第1並列pn層5是具有比元件活性部10a更大表面積，且與元件活性部10a幾乎相同大致矩形狀的平面形狀。第1n型領域3及第1p型領域4的長度(第1方向y的長度)是在第1並列pn層5的角落部階段性地變短，設定成連接相鄰的第1n型領域3及第1p型領域4的端部彼此間的軌跡近似形成大致圓弧狀那樣的長度。具體而言，在第1並列pn層5的角落部，第1n型領域3及第1p型領域4的長度是越配置於離開第2方向x的外側(耐壓構造部10c側)的位置，越分別使第1n型領域3及第1p型領域4每重複預定節距變短。亦即，第1並列pn層5的角落部是具有將以連續的預定個數的第1n型領域3及第1p型領域4作為1段的複數段的階差領域5a配置成階段狀的平面形狀。
各階差領域5a是經由中間領域6來連續至第2並列pn層15。亦即，從耐壓構造部10c至階差領域5a側，第2並列pn層15會延伸成對應於階差領域5a的階差狀。因此，構成階差領域5a的第1n型領域3及第1p型領域4之中，位於最靠第2方向x的外側的領域(在圖2是第1n型領域3(以下稱為階差領域5a的最外領域3a))的第1方向y的端部(以下簡稱端部)側的部分3b是經由中間領域6在第2方向x與第2並列pn層15相對向。具體而言，階差領域5a的最外領域3a的端部側的部分3b是第2並列pn層15的第2n型領域13及第2p型領域14之 中，經由中間領域6在第2方向x與和該最外領域3a相異的導電型的領域(在圖2是第2p型領域14)相對向。在圖2中，以剖面線表示第2n型領域13，以底白表示第2p型領域14。
並且，階差領域5a的最外領域3a是使端部側的部分(以下稱為窄寬部)3b的第2方向x的外側的部分均一地凹陷至第2方向x的內側，形成窄化寬度(第2方向x的寬度)w3的平面形狀。亦即，階差領域5a是成為第1n型領域3及第1p型領域4的節距的轉變處。階差領域5a的最外領域3a的窄寬部3b的寬度w3是比第1並列pn層5的第1n型領域3的寬度w1更窄(w3<w1)，且比後述的第2並列pn層15的第2n型領域13的寬度w2更寬(w2<w3)。具體而言，階差領域5a的最外領域3a的窄寬部3b的寬度w3是第1n型領域3的寬度w1與第2n型領域13的寬度w2的大致平均值(w3=(w1+w2)/2)。
隔著階差領域5a的最外領域3a在第2方向x對向的第1p型領域4及第2p型領域14的節距P3是第1n型領域3及第1p型領域4的重複節距P1與第2n型領域13及第2p型領域14的重複節距P2的大致平均值(P3=(P1+P2)/2)。階差領域5a的最外領域3a的平均雜質濃度是成為第1n型領域3的平均雜質濃度與第2n型領域13的平均雜質濃度的大致平均值。
在圖2中顯示使第1n型領域3及第1p型領域4分別每重複3節距(計6節距)，且使第2n型領域13及第2p 型領域14分別每重複4節距(計8節距)，配置階差領域5a的狀態。
元件周緣部10d是藉由境界領域10b及耐壓構造部10c所構成。元件周緣部10d是例如比配置於最外側的MOS閘極構造的閘極電極的外側端部更外側的領域，或在此閘極電極的外側配置有n+型源極領域時，比此n+型源極領域的外側端部更外側的領域。耐壓構造部10c是夾著境界領域10b而包圍元件活性部10a的周圍。耐壓構造部10c是例如比配置於最外側的p型基極領域7的外側端部更外側的領域。
在耐壓構造部10c是在n型緩衝層2上設有第2並列pn層15。第2並列pn層15是第2n型領域13與第2p型領域14在橫方向交替重複接合而成。第2n型領域13及第2p型領域14的平面佈局是條紋狀。第2並列pn層15的條紋的方向是與第1並列pn層5的條紋的方向相同。第2n型領域13及第2p型領域14的重複節距P2是比第1n型領域3及第1p型領域4的重複節距P1更窄。
第2n型領域13及第2p型領域14的平均雜質濃度是分別比第1n型領域3及第1p型領域4的平均雜質濃度更低。藉由將第2n型領域13及第2p型領域14的重複節距P2窄化，平均雜質濃度會變低，在第2並列pn層15中，空乏層容易延伸於外周方向，因此初期耐壓的高耐壓化容易。第2p型領域14是至空乏化為止進行與護 環同樣的作用。藉此，第2n型領域13的電場會被緩和，因此耐壓構造部10c的高耐壓化容易。
第2並列pn層15是隔著中間領域6以能夠包圍第1並列pn層5的周圍之方式，從耐壓構造部10c到境界領域10b設置。又，第2並列pn層15是如上述般經由中間領域6來連續至第1並列pn層5。所謂中間領域6是在藉由後述的第1，2離子注入來成為彼此分離形成的第1，2並列pn層5，15的各雜質注入領域間之不離子注入雜質的領域(後述的第3領域)中使該各雜質注入領域擴散而成之大致形成並列pn層的領域。中間領域6是以比第1n型領域3更平均雜質濃度低的n型領域、及比第1p型領域4更平均雜質濃度低的p型領域所構成，在OFF狀態時成為比第1並列pn層5更容易被空乏化的領域。
具體而言，中間領域6的內側(元件活性部10a側)部分是配置有：以大致等於第1n型領域3及第1p型領域4的重複節距P1之重複節距來交替配置之具有隨著朝外側而雜質濃度變低的第3n型領域73及第3p型領域74之第3並列pn層75。中間領域6的外側部分是配置：以大致等於第2n型領域13及第2p型領域14的重複節距P2之重複節距來交替配置之具有隨著朝內側而雜質濃度變低的第4n型領域83及第4p型領域84之第4並列pn層85。在中間領域6是配置有：比第1n型領域3更平均雜質濃度低的第3n型領域73及比第1p型領域4更平 均雜質濃度低的第3p型領域74、和比第2n型領域13更平均雜質濃度低的第4n型領域83及比第2p型領域14更平均雜質濃度低的第4p型領域84。
並且，與在第1p型領域4與第2p型領域14的中心所對向的位置間被夾的區間Y的中間領域a2同寬度w4的第1並列pn層5的領域a1及第2並列pn層15的領域a3的p型雜質量及n型雜質量，相對於區間Y的中間領域a2，符合Ca2<(Ca1+Ca3)/2。Ca1~Ca3是分別為領域a1~a3的雜質量。所謂第1p型領域4與第2p型領域14的中心對向，是第1p型領域4的第2方向x的中心與第2p型領域14的第2方向x的中心在第1方向y位於同一直線上。因此，當中間領域6為OFF狀態時，成為比第1並列pn層5更容易被空乏化的領域。而且，在第1p型領域4與第2p型領域14的中心所對向的位置，區間Y的中間領域a2的中點a2’的雜質濃度是比第1並列pn層5的領域a1的中點a1’的雜質濃度及第2並列pn層15的領域a3的中點a3’的雜質濃度低。
被配置於中間領域6的第3並列pn層75與第4並列pn層85是相對向。在第3並列pn層75與第4並列pn層85之間是有擴散具有不同的重複節距的第1，2並列pn層5，15的各雜質注入領域的雜質之遷移領域47。另外，第3並列pn層75及第4並列pn層85是亦可以成為第1，2並列pn層5，15的各雜質注入領域間的雜質會擴散而相重疊的方式接觸。
第2並列pn層15之配置於耐壓構造部10c的部分是亦可以從n型緩衝層2未達第1主面的厚度來設置。亦即，在用以形成第2並列pn層15之後述的第1，2離子注入中，被離子注入至磊晶基體的雜質是亦可不藉由之後的熱處理來擴散至第1主面。此情況，在耐壓構造部10c中，第2並列pn層15與第1主面之間是在形成第2並列pn層15時使磊晶成長的最上段的n-型半導體層的一部分會作為n-型領域留下。
在比第2並列pn層15更外側，於n型緩衝層2上設有n-型領域12。n-型領域12是以從n型緩衝層2到達第1主面的厚度而設。n-型領域12是包圍第2並列pn層15的周圍，具有在OFF狀態時抑制比第2並列pn層15更擴展至外側的空乏層的伸展之機能。n-型領域12的平均雜質濃度是比第2n型領域13的平均雜質濃度更低。在耐壓構造部10c的終端領域中，在n型緩衝層2上設有n型通道截斷(stopper)領域16。
n型通道截斷領域16是以從n型緩衝層2到達第1主面的厚度而設。亦可設置p型通道截斷領域，取代n型通道截斷領域16。在n型通道截斷領域16的第1主面側是設有p型最外周領域17。通道截斷電極18是連接至p型最外周領域17，且在元件周緣部10d中藉由覆蓋第1主面的層間絕緣膜19來與MOS閘極構造的源極電極8電性絕緣。
雖無特別加以限定，但例如當實施形態1的半 導體裝置為縱型MOSFET，耐壓為600V等級時，各部的尺寸及雜質濃度是取其次的值。漂移領域的厚度(第1並列pn層5的厚度)是35μm，第1n型領域3及第1p型領域4的寬度w1是6.0μm(重複節距P1是12.0μm)。在相當於漂移領域(後述的磊晶層24(參照圖9))的1/2的深度之n-型半導體層21c表面上所被配置的第1n型領域3及第1p型領域4的寬度方向的峰值雜質濃度是4.0×1015/cm3。第2n型領域13及第2p型領域14的寬度w2是4.0μm(重複節距P2是8.0μm)。在相當於漂移領域(後述的磊晶層24)的1/2深度之n-型半導體層21c表面上所被配置的第2n型領域13及第2p型領域14的寬度方向的峰值雜質濃度是2.0×1015/cm3。階差領域5a的最外領域3a的窄寬部3b的寬度w3是4μm。隔著階差領域5a的最外領域3a在第2方向x上相對向的第1p型領域4及第2p型領域14的節距P3是10.0μm。階差領域5a是使第1n型領域3及第1p型領域4分別每重複3節距(計6節距)配置。第1，2並列pn層5，15間的第1方向y的寬度(中間領域6的第1方向y的寬度)w4是2μm。在相當於漂移領域(後述的磊晶層24)的1/2的深度之n-型半導體層21c表面上所被配置的n-型領域12的寬度方向的峰值雜質濃度是1.0×1015/cm3以下為理想。
另外，在此實施形態1中顯示，元件活性部10a是在MOS閘極構造與n型緩衝層2之間設有第1並列pn層5，耐壓構造部10c是在n型緩衝層2上設有第2 並列pn層15之構成，但亦可在MOS閘極構造與n+型汲極層1之間設置第1並列pn層5，在n+型汲極層1上設置第2並列pn層15。
其次，說明有關實施形態1的半導體裝置的製造方法。圖5~10是表示實施形態1的半導體裝置的製造途中的狀態的剖面圖。圖11是表示實施形態1的半導體裝置的製造途中的狀態的說明圖。圖11是第1並列pn層5的角落部的形成途中的狀態。在圖11(a)中顯示用以形成第1並列pn層5的第1，2離子注入後且熱處理前的雜質注入領域的平面佈局，在圖11(b)中顯示熱處理後的狀態。在圖5~10是圖示元件活性部10a的第1並列pn層5的製造途中的剖面的狀態，雖圖示省略耐壓構造部10c的第2並列pn層15的製造途中的狀態，但實際第2並列pn層15是藉由與第1並列pn層5同樣的方法來與第1並列pn層5同時形成。亦即，在圖5~10中，將重複節距P2窄化後的狀態為第2並列pn層15的製造途中的剖面的狀態。
首先，如圖5所示般，在成為n+型汲極層1的n+型出發基板的表面面上，藉由磊晶成長來形成n型緩衝層2。其次，如圖6所示般，在n型緩衝層2上，藉由磊晶成長來以預定的厚度t堆積(形成)第1段的n-型半導體層21a。其次，如圖7所示般，在n-型半導體層21a上形成光阻遮罩31，該光阻遮罩31是對應於第1並列pn層5的第1p型領域4及第2並列pn層15的第2p型領域 14的形成領域之部分開口。光阻遮罩31的開口部的寬度是在元件活性部10a中比第1p型領域4的寬度w1更窄，在耐壓構造部10c中比第2p型領域14的寬度w2更窄。並且，光阻遮罩31的開口部的寬度是在耐壓構造部10c比在元件活性部10a更窄。其次，以光阻遮罩31作為遮罩，將p型雜質予以第1離子注入32。藉由此第1離子注入32，在n-型半導體層21a的表面層，於元件活性部10a中以預定的重複節距P1來選擇性地形成p型雜質注入領域22a，在耐壓構造部10c中以預定的重複節距P2來選擇性地形成p型雜質注入領域42a(參照圖11(a))。p型雜質注入領域22a，42a的深度是例如比n-型半導體層21a的厚度t更淺。
其次，如圖8所示般，除去光阻遮罩31之後，在n-型半導體層21a上形成光阻遮罩33，該光阻遮罩33是對應於第1並列pn層5的第1n型領域3及第2並列pn層15的第2n型領域13的形成領域之部分開口。光阻遮罩33的開口部的寬度是在元件活性部10a中比第1n型領域3的寬度w1更窄，在耐壓構造部10c中比第2n型領域13的寬度w2更窄。並且，光阻遮罩33的開口部的寬度是在耐壓構造部10c比在元件活性部10a更窄。其次，以光阻遮罩33作為遮罩，將n型雜質予以第2離子注入34。藉由此第2離子注入34，在n-型半導體層21a的表面層，於元件活性部10a以預定的重複節距P1來選擇性地形成n型雜質注入領域23a，在耐壓構造部10c中 以預定的重複節距P2來選擇性地形成n型雜質注入領域43a(參照圖11(a))。n型雜質注入領域23a，43a的深度是例如比n-型半導體層21a的厚度t更淺。亦可更換n型雜質注入領域23a，43a的形成工程、及p型雜質注入領域22a，42a的形成工程。
在上述的第1，2離子注入32，34中，如其次般配置各雜質注入領域22a，23a，42a，43a及階差領域25a。如圖11(a)所示般，在元件活性部10a中，所謂n型雜質注入領域23a及p型雜質注入領域22a是以預定的間隔d1來分離而配置。在耐壓構造部10c中，所謂n型雜質注入領域43a及p型雜質注入領域42a是以預定的間隔d2來分離而配置。亦即，n型雜質注入領域23a及p型雜質注入領域22a的寬度w11是比第1並列pn層5的第1n型領域3及第1p型領域4的寬度w1更窄。n型雜質注入領域43a及p型雜質注入領域42a的寬度w12是比第2並列pn層15的第2n型領域13及第2p型領域14的寬度w2更窄。各雜質注入領域22a，23a，42a，43a是配置成延伸至元件活性部10a與耐壓構造部10c之間的境界領域10b。具體而言，在第1方向y上，元件活性部10a的n型雜質注入領域23a及p型雜質注入領域22a是配置成延伸至境界領域10b的內側(元件活性部10a側)的第1領域10e。耐壓構造部10c的n型雜質注入領域43a及p型雜質注入領域42a是配置成延伸至境界領域10b的外側(耐壓構造部10c側)的第2領域10f。
又，亦可以光阻遮罩31，33來覆蓋第1領域10e與第2領域10f的境界附近，形成不離子注入雜質的第3領域10g，在第1方向y分離配置元件活性部10a的各雜質注入領域22a，23a及耐壓構造部10c的各雜質注入領域42a，43a。第3領域10g是藉由後述的熱處理來成為第1，2並列pn層5，15間的中間領域6的部分，以和中間領域6幾乎同樣的寬度w4來形成。而且，在第1並列pn層5的形成領域的角落部附近，使n型雜質注入領域23a及p型雜質注入領域22a分別每重複預定節距，縮短元件活性部10a的n型雜質注入領域23a及p型雜質注入領域22a的長度來形成階差領域25a。耐壓構造部10c的n型雜質注入領域43a及p型雜質注入領域42a是使對應於各階差領域25a的階差狀地延伸至元件活性部10a側。各階差領域25a是形成在第1方向y隔著第3領域10g來與n型雜質注入領域43a及p型雜質注入領域42a的端部相對向的狀態。
並且，在階差領域25a中所含的n型雜質注入領域23a及p型雜質注入領域22a之中，位於最靠第2方向x的外側的領域(圖11(a)中，n型雜質注入領域23a(以下稱為階差領域25a的最外雜質注入領域26a))的端部側的部分26b是形成在第2方向x與和最外雜質注入領域26a相異的導電型的領域(在圖11(a)是p型雜質注入領域42a)相對向的狀態。並且，階差領域25a的最外雜質注入領域26a是使端部側的部分(窄寬部)26b的第2方向x 的外側的部分均一地凹陷至第2方向x的內側，而形成窄化寬度w13的平面形狀。階差領域25a的最外雜質注入領域26a的窄寬部26b的寬度w13是比n型雜質注入領域23a的寬度w11更窄(w13<w11)，且比n型雜質注入領域43a的寬度w12更寬(w12<w13)。具體而言，階差領域25a的最外雜質注入領域26a的窄寬部26b的寬度w13是形成n型雜質注入領域23a的寬度w11與p型雜質注入領域42a的寬度w12的大致平均值(w13=(w11+w12)/2)。
雖無特別加以限定，但例如當實施形態1的半導體裝置為縱型MOSFET，耐壓為600V等級時，各n型雜質注入領域的尺寸是取其次的值。元件活性部10a的n型雜質注入領域23a及p型雜質注入領域22a的寬度w11是3.0μm(重複節距P1是12.0μm)，n型雜質注入領域23a及p型雜質注入領域22a的雜質摻雜量是0.2×1013/cm2以上2.0×1013/cm2以下程度。耐壓構造部10c的n型雜質注入領域43a及p型雜質注入領域42a的寬度w12是1.0μm(重複節距P2是8.0μm)，n型雜質注入領域43a及p型雜質注入領域42a的摻雜量是0.2×1013/cm2以上2.0×1013/cm2以下程度。階差領域25a的最外雜質注入領域26a的窄寬部26b的寬度w13是2.0μm(=(3.0μm+1.0μm)/2)。隔著階差領域25a的最外雜質注入領域26a在第2方向x上相對向的p型雜質注入領域22a及p型雜質注入領域42a的節距P3是10.0μm。在第1並列pn層5的形成領域的角落部附近，使n型雜質注 入領域23a及p型雜質注入領域22a分別每重複3節距(計6節距)，且使n型雜質注入領域43a及p型雜質注入領域42a分別每重複4節距(計8節距)，配置階差領域25a。
其次，如圖9所示般，除去光阻遮罩33之後，在n-型半導體層21a上藉由磊晶成長來更堆積複數的n-型半導體層21b~21f，形成由該等複數(例如6段)的n-型半導體層21a~21f所構成的預定厚度的磊晶層24。此時，每堆積n-型半導體層21b~21e，與第1段的n-型半導體層21a同樣進行第1，2離子注入32，34，在元件活性部10a及耐壓構造部10c分別形成p型雜質注入領域及n型雜質注入領域。在元件活性部10a及耐壓構造部10c分別形成的p型雜質注入領域及n型雜質注入領域的平面佈局是與形成於第1段的n-型半導體層21a的p型雜質注入領域及n型雜質注入領域的平面佈局同樣。圖9是表示在元件活性部10a中，在n-型半導體層21b~21e分別形成p型雜質注入領域22b~22e，且分別形成n型雜質注入領域23b~23e的狀態。成為磊晶層24的n-型半導體層21a~21f之中，最上段的n-型半導體層21f是亦可不進行第1，2離子注入32，34。藉由至此為止的工程，在成為n+型汲極層1的n+型出發基板的表面面上形成有依序層疊n型緩衝層2及磊晶層24而成的磊晶基體。
其次，如圖10，11(b)所示般，藉由熱處理，使n-型半導體層21a~21e內的各n型雜質注入領域及各p 型雜質注入領域擴散。在圖11(b)是顯示以圖11(a)的切斷線C-C’來切斷熱處理後的n-型半導體層21a~21f時的剖面構造。各n型雜質注入領域及各p型雜質注入領域是分別形成延伸於第1方向y的直線狀，因此分別擴展成以直線狀延伸於第1方向y的離子注入處為中心軸的大略圓柱狀。藉此，在元件活性部10a中，以在深度方向z相對向的n型雜質注入領域23a~23e彼此間能夠互相重疊的方式連結，形成第1n型領域3，且以在深度方向z相對向的p型雜質注入領域22a~22e彼此間能夠互相重疊的方式連結，形成第1p型領域4。並且，以在第2方向x相對向的第1n型領域3與第1p型領域4能夠互相重疊的方式連結，形成第1並列pn層5。在耐壓構造部10c中也是同樣，以在深度方向z相對向的n型雜質注入領域(未圖示)彼此間能夠互相重疊的方式連結，形成第2n型領域13，且以在深度方向z相對向的p型雜質注入領域(未圖示)彼此間能夠互相重疊的方式連結，形成第2p型領域14。並且，以在第2方向x相對向的第2n型領域13與第2p型領域14能夠互相重疊的方式連結，形成第2並列pn層15。此時，在境界領域10b的第3領域10g中，n型雜質及p型雜質分別從元件活性部10a及耐壓構造部10c的n型雜質注入領域及各p型雜質注入領域擴散，形成中間領域6。
n型通道截斷領域16是例如可與第1，2p型領域4，14的形成同時藉由第1離子注入32來形成，或 在與第1離子注入32不同的時機藉由選擇性地離子注入p型雜質來形成。n-型領域12是可藉由在第1，2離子注入32，34時以光阻遮罩31，33來覆蓋n-型領域12的形成領域而形成，或藉由追加選擇性地離子注入n型雜質的工程來形成。其次，藉由一般性的方法，依序進行形成MOS閘極構造或p型最外周領域17、層間絕緣膜19、源極電極8、通道截斷電極18、汲極電極9的工程等剩下的工程。然後，藉由晶片狀地切割(切斷)磊晶基體，完成圖1~4所示的超接合半導體裝置。
其次，說明有關實施形態1的半導體裝置的元件活性部10a的一例。圖12是表示實施形態1的半導體裝置的元件活性部的一例的剖面圖。圖13是表示實施形態1的半導體裝置的元件活性部的別的一例的剖面圖。如圖12所示般，在元件活性部10a中，於第1主面側設有由p型基極領域7、n+型源極領域51、p+型接觸領域52、閘極絕緣膜53及閘極電極54所構成的一般性的平坦閘極構造的MOS閘極構造。又，如圖13所示般，在元件活性部10a中，亦可於第1主面側設置由p型基極領域7、n+型源極領域61、p+型接觸領域62、溝63、閘極絕緣膜64及閘極電極65所構成的一般性的溝閘極構造的MOS閘極構造。該等MOS閘極構造是只要以能夠在第1並列pn層5的第1p型領域4接觸於深度方向的方式配置p型基極領域7即可。第1並列pn層5中的點線是在形成第1並列pn層5時藉由磊晶成長來複數層疊的n-型半 導體層間的境界。
以上，如說明般，若根據實施形態1，則藉由在第1並列pn層的角落部階段性地縮短第1n型領域及第1p型領域的長度，而階段狀地形成複數段的階差領域，且部分地窄化各階差領域的最外領域的寬度，可按每個階差領域的重複節距來窄化第1n型領域及第1p型領域的節距。藉此，可按每個階差領域的重複節距來降低第1並列pn層的雜質濃度，在雜質濃度變低的部分可抑制因n型領域及p型領域的重複節距的不同而在第1，2並列pn層間互相產生的不良影響。因此，在第1並列pn層的角落部可抑制元件活性部與耐壓構造部之間的境界領域的耐壓部分地變低。因此，即使將n型領域及p型領域的重複節距比第1並列pn層更窄的第2並列pn層配置於耐壓構造部，而使耐壓構造部的耐壓形成比元件活性部的耐壓更高，照樣在第1並列pn層的角落部不會產生元件活性部與耐壓構造部之間的境界領域的耐壓降低。因此，可使元件周緣部(耐壓構造部及境界領域)的耐壓形成比元件活性部的耐壓更高而謀求元件全體的高耐壓化。又，即使提高第1並列pn層的雜質濃度而謀求低導通電阻化，也可維持元件周緣部與元件活性部的耐壓差。因此，可減低導通電阻，且可抑制耐壓降低。
又，若根據實施形態1，則在成為第1並列pn層的雜質注入領域與成為第2並列pn層的雜質注入領域之間形成不離子注入雜質的第3領域，使各雜質注入領 域熱擴散至此第3領域，藉此可在第1，2並列pn層間形成由雜質濃度比第1並列pn層更低大略並列pn層所構成的中間領域。由於中間領域的雜質濃度是比第1並列pn層的雜質濃度更低，因此比第1並列pn層更容易空乏化，難電場集中。因此，可分別調整第1，2並列pn層的電荷平衡，所以使元件周緣部的耐壓形成比元件活性部的耐壓更高，元件全體的高耐壓化容易。因此，可使可靠性提升。並且，藉由使元件周緣部的耐壓形成比元件活性部的耐壓更高，可使雪崩耐量或逆回復耐量提升。
(實施形態2)
其次，說明有關實施形態2的半導體裝置的製造方法。圖14是表示實施形態2的半導體裝置的製造途中的狀態的平面圖。實施形態2的半導體裝置的製造方法是藉由離子注入來形成於元件活性部10a的雜質注入領域(在圖14是n型雜質注入領域23a)的平面形狀與實施形態1的半導體裝置的製造方法不同。具體而言，藉由在階差領域25a的最外雜質注入領域26a的窄寬部(以下設為第1窄寬部)26b之例如第2方向x的外側的部分具有凹部71，將第1窄寬部26b的寬度w13部分地窄化。
第1窄寬部26b之藉由凹部71來更窄化寬度的部分(以下設為第2窄寬部)26d是形成於最外雜質注入領域26a之與比第1窄寬部26b更廣寬度的部分(以下設為廣寬部)26c的境界附近。第2窄寬部26d的寬度w21 是比第1窄寬部26b之第2窄寬部26d以外的部分的寬度w13更窄，且比n型雜質注入領域43a的寬度w12更廣(w12<w21<w13)。具體而言，第2窄寬部26d的寬度w21是例如形成最外雜質注入領域26a(n型雜質注入領域23a)的寬度w11的1/2(w21=w11/2)。第2窄寬部26d的長度t1是例如與第3領域10g的寬度(中間領域6的寬度w4)相同。
如以上說明般，若根據實施形態2，則可取得與實施形態1同樣的效果。
(實施形態3)
其次，說明有關實施形態3的半導體裝置的製造方法。圖15是表示實施形態3的半導體裝置的製造途中的狀態的平面圖。實施形態3的半導體裝置的製造方法是藉由離子注入來形成的耐壓構造部10c的雜質注入領域42a，43a(在圖15是n型雜質注入領域43a)的平面形狀與實施形態1的半導體裝置的製造方法不同。具體而言，將和階差領域25a的最外雜質注入領域26a相對向之與最外雜質注入領域26a同導電型的n型雜質注入領域43a的寬度w12部分地窄化。
更具體而言，以階差領域25a的最外雜質注入領域26a與和最外雜質注入領域26a同導電型的n型雜質注入領域43a能夠在第1方向y上相對向之方式，配置n型雜質注入領域43a及p型雜質注入領域42a。和最外 雜質注入領域26a相對向之n型雜質注入領域43a是配置成在第1方向y上接觸於最外雜質注入領域26a的第1窄寬部26b。又，和最外雜質注入領域26a相對向之n型雜質注入領域43a是在第2方向x的內側具有凹部72，藉此寬度w12會部分地變窄。
n型雜質注入領域43a之藉由凹部72而窄化寬度的部分(以下設為第3窄寬部)43b是形成於n型雜質注入領域43a之與最外雜質注入領域26a的境界附近。第3窄寬部43b是在第1方向y連續接觸於最外雜質注入領域26a的第1窄寬部26b。第3窄寬部43b的寬度w22是例如n型雜質注入領域43a的寬度w12的1/2(w22=w12/2)。第3窄寬部43b的長度t2是例如與第3領域10g的寬度(中間領域6的寬度w4)相同。
如以上說明般，若根據實施形態3，則可取得與實施形態1同樣的效果。
在以上本發明是不限於上述的各實施形態，只要不脫離本發明的主旨範圍，亦可實施各種變更。
例如，上述的各實施形態是舉以階差領域的最外領域作為n型領域時為例進行說明，但亦可將階差領域的最外領域設為p型領域。並且，記載於各實施形態中的尺寸或雜質濃度等是其一例，本發明並非限於該等的值。而且，各實施形態是將第1導電型設為n型，將第2導電型設為p型，但本發明是將第1導電型設為p型，將第2導電型設為n型也同樣成立。又，本發明是不限於MOSFET，亦 可適用於IGBT(Insulated Gate Bipolar Transistor：絕緣閘極型雙極電晶體)、雙極電晶體、FWD(Free Wheeling Diode：還流二極體)或蕭特基二極體等。
[產業上的利用可能性]
如以上般，本發明的半導體裝置及半導體裝置的製造方法是在包圍元件活性部的周圍的元件周緣部具備耐壓構造部之大電力用半導體裝置有用，特別是在將漂移層設為並列pn層的MOSFET、IGBT、雙極電晶體、FWD或蕭特基二極體等的高耐壓的半導體裝置有用。
3‧‧‧第1n型領域
3a‧‧‧階差領域的最外領域
3b‧‧‧階差領域的最外領域的窄寬部
4‧‧‧第1p型領域
5‧‧‧第1並列pn層
5a‧‧‧階差領域
6‧‧‧第1，2並列pn層間的中間領域
13‧‧‧第2n型領域
14‧‧‧第2p型領域
15‧‧‧第2並列pn層
P1‧‧‧第1並列pn層的重複節距
P2‧‧‧第2並列pn層的重複節距
P3‧‧‧階差領域的節距的轉變處的第1並列pn層的節距
w1‧‧‧第1n型領域及第1p型領域的寬度
w2‧‧‧第2n型領域及第2p型領域的寬度
w3‧‧‧階差領域的最外領域的窄寬部的寬度
w4‧‧‧第1，2並列pn層間的中間領域的寬度
x‧‧‧與並列pn層的條紋正交的橫方向(第2方向)
y‧‧‧並列pn層的條紋的延伸的橫方向(第1方向)
z‧‧‧深度方向
C-C’‧‧‧切斷線

Claims (18)

  1. 一種半導體裝置，其特徵係具備：表面元件構造，其係設在第1主面側；電阻層，其係設在第2主面側；第1並列pn層，其係設在前述表面元件構造與前述低電阻層之間，第1的第1導電型領域及第1的第2導電型領域係被交替地配置於與前述第1主面平行的方向；及第2並列pn層，其係設成包圍前述第1並列pn層的周圍，以比前述第1的第1導電型領域及前述第1的第2導電型領域的重複節距更窄的節距，第2的第1導電型領域及第2的第2導電型領域係被交替地配置於與前述第1主面平行的方向，前述第1的第1導電型領域及前述第1的第2導電型領域係被配置成條紋狀的平面佈局，前述第1並列pn層的平面形狀係具有具備階段狀的角落部之矩形狀，該階段狀的角落部係階段性地縮短前述第1的第1導電型領域及前述第1的第2導電型領域之條紋狀延伸的第1方向的長度而成，前述第1的第1導電型領域或前述第1的第2導電型領域係在具有階段狀的部分具備：在平行於前述第1方向，和前述第2的第1導電型領域或前述第2的第2導電型領域相鄰的第1部分、及在與前述第1方向正交的第2方向，和前述第2的第2導電型領域或前述第2的第1導電型領域相對向的第2部分， 前述第2方向的前述第1部分的寬度係比前述第2部分的寬度更窄。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1部分係構成前述第2並列pn層的前述第2的第1導電型領域或前述第2的第2導電型領域之中的導電型不同的領域相鄰。
  3. 如申請專利範圍第1或2項之半導體裝置，其中，前述第1部分係於前述第2部分側的部分，具備寬度比前述第1部分的其他的部分更窄的第1凹部。
  4. 如申請專利範圍第1或2項之半導體裝置，其中，前述第1部分係於前述第1方向與構成前述第2並列pn層的前述第2的第1導電型領域或前述第2的第2導電型領域之中的同導電型領域接觸，前述同導電型領域係於前述第1部分側的部分具備寬度比前述同導電型領域的其他的部分更窄的第2凹部。
  5. 如申請專利範圍第1~4項中任一項所記載之半導體裝置，其中，前述第1的第1導電型領域及前述第1的第2導電型領域的長度係於前述第1並列pn層的角落部，以前述第1的第1導電型領域及前述第1的第2導電型領域分別每重複2節距以上變短一次的方式階段性地縮短。
  6. 如申請專利範圍第1~5項中任一項所記載之半導體裝置，其中，前述第2的第1導電型領域及前述第2的第2導電型領域係被配置成與前述第1的第1導電型領域 及前述第1的第2導電型領域同方向的條紋狀的平面佈局。
  7. 如申請專利範圍第1~6項中任一項所記載之半導體裝置，其中，在對向的前述第1並列pn層與前述第2並列pn層之間更具備中間領域，該中間領域係具有：被設成接觸於前述第1並列pn層，比前述第1的第1導電型領域更低平均雜質濃度的第3的第1導電型領域及比前述第1的第2導電型領域更低平均雜質濃度的第3的第2導電型領域；及被設成接觸於前述第2並列pn層，比前述第2的第1導電型領域更低平均雜質濃度的第4的第1導電型領域及比前述第2的第2導電型領域更低平均雜質濃度的第4的第2導電型領域，前述第1部分係經由前述中間領域，在前述第2方向接觸於前述第2並列pn層。
  8. 如申請專利範圍第1~7項中任一項所記載之半導體裝置，其中，更具備：元件活性部，其係配置有前述表面元件構造及前述第1並列pn層，ON狀態時電流流動；及元件周緣部，其係配置有前述第2並列pn層，包圍前述元件活性部。
  9. 一種半導體裝置的製造方法，其特徵係包括：形成工程，其係重複進行：第1工程，其係堆積第1導電型半導體層；及第2工程，其係於前述第1導電型半 導體層的表面層，以交替配置於與前述第1導電型半導體層的表面平行的方向之方式，形成第1的第1導電型雜質注入領域及第1的第2導電型雜質注入領域，且以比前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域的重複節距更窄的節距，交替配置於與前述第1導電型半導體層的表面平行的方向之方式，形成第2的第1導電型雜質注入領域及第2的第2導電型雜質注入領域；及熱處理工程，其係藉由熱處理來使前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域擴散，而形成交替配置有第1的第1導電型領域及第1的第2導電型領域的第1並列pn層，且使前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域擴散，而形成交替配置有第2的第1導電型領域及第2的第2導電型領域的第2並列pn層，在前述第2工程中，條紋狀的平面佈局地，且階段性地縮短條紋狀延伸的第1方向的長度，來配置前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域，藉此使前述第1並列pn層的第1形成領域的平面形狀形成為具有階段狀的角落部之矩形狀，在形成階段狀的部分，以在正交於前述第1方向的第2方向上與前述第1的第1導電型雜質注入領域或前述第1的第2導電型雜質注入領域相對向之方式，配置前述第2並列pn層的第2形成領域， 使前述第1的第1導電型雜質注入領域或前述第1的第2導電型雜質注入領域之與前述第2形成領域對向的第1部分的寬度形成為比前述第1部分以外的第2部分的寬度更窄。
  10. 如申請專利範圍第9項之半導體裝置的製造方法，其中，在前述第2工程中，以導電型不同的領域在前述第2方向上與前述第1部分相對向的方式，在前述第2形成領域配置前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域。
  11. 如申請專利範圍第9或10項之半導體裝置的製造方法，其中，在前述第2工程中，形成使前述第1部分的前述第2部分側的部分的寬度比前述第1部分的其他的部分的寬度更窄的第3凹部。
  12. 如申請專利範圍第9或10項之半導體裝置的製造方法，其中，在前述第2工程中，以使前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域之中的同導電型領域在前述第1方向上與前述第1部分相對向的方式，配置前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域，形成使前述同導電型領域的前述第1部分側的部分的寬度比前述同導電型領域的其他的部分的寬度更窄的第4凹部。
  13. 如申請專利範圍第9~12項中任一項所記載之半導體裝置的製造方法，其中，在前述第2工程中，以前述 第1的第1導電型領域及前述第1的第2導電型領域分別每重複2節距以上變短一次的方式階段性地縮短前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域的前述第1方向的長度，藉此使前述第1形成領域的角落部的平面形狀形成階段狀。
  14. 如申請專利範圍第9~13項中任一項所記載之半導體裝置的製造方法，其中，在前述第2工程中，將前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域配置成與前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域同方向的條紋狀的平面佈局。
  15. 如申請專利範圍第9~14項中任一項所記載之半導體裝置的製造方法，其中，在前述第2工程中，在比前述第1的第1導電型雜質注入領域及前述第1的第2導電型雜質注入領域更靠外側且與前述注入領域隔開預定寬度的位置配置前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域，在前述熱處理工程中，於前述第1並列pn層與前述第2並列pn層之間，使前述第1的第1導電型雜質注入領域、前述第1的第2導電型雜質注入領域、前述第2的第1導電型雜質注入領域及前述第2的第2導電型雜質注入領域擴散，而形成具有比前述第1的第1導電型領域更低平均雜質濃度的第3的第1導電型領域及比前述第1的第2導電型領域更低平均雜質濃度的第3的第2導電型領 域、和比前述第2的第1導電型領域更低平均雜質濃度的第4的第1導電型領域及比前述第2的第2導電型領域更低平均雜質濃度的第4的第2導電型領域之中間領域。
  16. 如申請專利範圍第15項之半導體裝置的製造方法，其中，在前述第2工程中，於前述第2方向，在比前述第2形成領域更離開的位置配置前述第1部分，在前述熱處理工程中，於前述第1部分與前述第2形成領域之間形成前述中間領域。
  17. 如申請專利範圍第9~16項中任一項所記載之半導體裝置的製造方法，其中，在比前述第1導電型半導體層電阻更低的低電阻層上形成前述第1並列pn層及前述第2並列pn層，前述熱處理工程之後，在相對於前述第1並列pn層的前述低電阻層側為反對側形成表面元件構造。
  18. 如申請專利範圍第9~17項中任一項所記載之半導體裝置的製造方法，其中，將前述第1並列pn層形成於ON狀態時電流流動的元件活性部，將前述第2並列pn層形成於包圍前述元件活性部的元件周緣部。
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