KR20160063963A - 반도체 소자 - Google Patents

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KR20160063963A
KR20160063963A KR1020150084913A KR20150084913A KR20160063963A KR 20160063963 A KR20160063963 A KR 20160063963A KR 1020150084913 A KR1020150084913 A KR 1020150084913A KR 20150084913 A KR20150084913 A KR 20150084913A KR 20160063963 A KR20160063963 A KR 20160063963A
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conductive type
conductive
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insulating film
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KR1020150084913A
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박재훈
송인혁
장창수
서동수
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삼성전기주식회사
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Abstract

본 발명의 일 실시 예에 따른 반도체 소자는 소스부와, 상기 소스부로부터 주입된 캐리어가 이동하며, 서로 다른 도전형을 갖는 제1 및 제2 도전형부가 교번하여 격자 무늬를 갖도록 배치된 제1 영역을 포함하는 드리프트부와, 상기 드리프트부에서 이동된 캐리어를 배출하는 드레인부와, 상기 드리프트부에 접하는 게이트 절연막과, 상기 게이트 절연막의 상부에 배치된 게이트 전극을 포함하는 게이트부와, 상기 제2 도전형부의 상부에 배치된 제2 도전형인 제2 영역 및 상기 제2 영역에 접하여 배치된 제1 도전형인 제3 영역을 포함하고, 상기 게이트 전극은 상기 제2 영역과 중첩되고 상기 제3 영역의 일부와 중첩된다.

Description

반도체 소자{Semiconductor Device}
본 발명은 반도체 소자에 관한 것이다.
일반적으로 IGBT(Insulated Gate Bipolar Transistor; 절연 게이트 양극성 트랜지스터) 또는 Power MOSFET(Power Metal-Oxide-Semiconductor Field Effect Transistor; 전력용 금속-산화물-반도체 전계 효과 트랜지스터)와 같은 전력 반도체 소자는 오프 상태(Off State 또는 Blocking mode)에서 작동시 충분히 높은 차단 전압(Blocking Voltage)을 가져야 함과 동시에, 온상태(On State)에서 작동시 소모되는 정적 손실(Static loss, 또는 DC 손실)를 낮추기 위해 충분히 낮은 온저항(On-Rds, On Resistance)을 가져야 한다. 이와 같은 이유로 상기 차단 전압과 온저항을 전력 반도체 소자의 2대 핵심 DC 성능으로 언급하기도 한다. 일반적으로 높은 차단 전압 성능을 구현하기 위해서 충분한 두께의 저농도의 내압 지지층을 상기 전력 반도체 소자 내부에 삽입해야 하는데, 이렇게 삽입된 내압 지지층은 반송자(Carrier)의 이동 거리를 증가시키고 이로 말미암아 온저항은 필수불가결하게 증가할 수 있다. 따라서, 전술한 차단 전압과 온저항은 서로 트레이드-오프(Trade-off) 관계를 가질 수 있다. 전술한 차단 전압과 온저항 사이의 트레이드-오프 관계를 개선, 다시 말해 높은 차단 전압을 구현하면서도 동시에 예전과 동일하거나 또는 더 낮은 수준의 온저항을 구현하기 위한 노력은 전력 반도체 소자 연구/개발의 중심축이 되어 왔다. 전력 반도체 소자 중 전력 MOSFET(Power Metal Oxide Semiconductor Field Effect Transistor)의 온 손실(On-Rds)과 내압(BV; Breakdown Voltage)는 서로 트레이드-오프 관계를 가질 수 있다.
앞서 설명한 바와 같이, 온 손실과 내압의 트레이드-오프 관계를 더욱 개선시킬 수 있는 새로운 구조가 필요하다.
미국 등록공보 제5,216,275호
본 발명의 목적 중 하나는 반도체 소자의 온저항 및 내압을 개선할 수 있는 반도체 소자를 제공하는 것이다.
본 발명의 실시 예를 따르는 반도체 소자는, 소스부와, 상기 소스부로부터 주입된 캐리어가 이동하며, 서로 다른 도전형을 갖는 제1 및 제2 도전형부가 교번하여 격자 무늬를 갖도록 배치된 제1 영역을 포함하는 드리프트부와, 상기 드리프트부에서 이동된 캐리어를 배출하는 드레인부와, 상기 드리프트부에 접하는 게이트 절연막과, 상기 게이트 절연막의 상부에 배치된 게이트 전극을 포함하는 게이트부와, 상기 제2 도전형부의 상부에 배치된 제2 도전형인 제2 영역 및 상기 제2 영역에 접하여 배치된 제1 도전형인 제3 영역을 포함하고, 상기 게이트 전극은 상기 제2 영역과 중첩되고 상기 제3 영역의 일부와 중첩된다.
본 발명의 실시 예를 따르는 반도체 소자는, 반도체 소자의 온저항 및 내압을 개선할 수 있다.
도 1은 본 발명의 실시 예를 따르는 반도체 소자의 일부를 도시한 사시도이다.
도 2는 도 1을 AA'로 절단한 절단면을 도시한 것이다.
도 3은 도 1을 BB'로 절단한 절단면을 도시한 것이다.

도 4는 도 1을 AA'로 절단하고 소스 전극, 게이트 절연막, 게이트 전극 및 층간 절연막을 생략하여 도시한 사시도이다.
도 5는 도 4에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 사시도이다.
도 6은 도 1에서 소스 전극, 게이트 절연막, 게이트 전극 및 층간 절연막을 생략하여 도시한 평면도이다.
도 7은 도 6에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 평면도이다.
도 8은 도 6에 형성되는 채널을 도시한 평면도이다.
도 9 내지 도 11은 본 발명의 다른 실시 예를 따르는 반도체 소자의 일부를 도시한 사시도이다.
도 12는 본 발명의 실시 예를 따르는 반도체 소자의 제1 영역 중 일부를 도시한 사시도이다.
도 13은 도 12의 평면도이다.
도 14는 도 13에서 하나의 제2 도전형부에 의해 형성되는 공핍영역을 도시한 평면도이다.
도 15 내지 도 19는 본 발명의 다른 실시 예를 따르는 반도체 소자의 제1 영역 중 일부를 도시한 사시도이다.
도 20은 본 발명의 다른 실시 예를 따르는 반도체 소자의 일부를 도시한 사시도이다.
도 21은 도 20을 DD'로 절단한 절단면을 도시한 것이다.
도 22는 도 20을 DD'로 절단하고 소스 전극, 게이트 절연막, 게이트 전극 및 층간 절연막을 생략하여 도시한 사시도이다.
도 23은 도 22에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 사시도이다.
도 24는 도 20에서 소스 전극, 게이트 절연막, 게이트 전극 및 층간 절연막을 생략하여 도시한 평면도이다.
도 25는 도 24에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 평면도이다.
도 26은 도 24에 형성되는 채널을 도시한 평면도이다.
도 27은 본 발명의 다른 실시 예를 따르는 반도체 소자의 일부를 도시한 사시도이다.
도 28은 도 27을 EE'로 절단한 절단면을 도시한 것이다.
도 29는 도 27에서 소스 전극, 게이트 절연막, 게이트 전극 및 층간 절연막을 생략하여 도시한 평면도이다.
도 30은 도 29에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 평면도이다.
도 31은 도 29에 형성되는 채널을 도시한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시 예를 상세히 설명한다. 본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다. 또한, 본 실시 예들은 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 예를 들어, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
한편, 본 명세서에서 사용되는 "일 실시 예(one example)"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공되는 것이다. 그러나, 아래 설명에서 제시된 실시 예들은 다른 실시예의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
여기에서 개시된 여러 실시 예들이 특정 종류의 반도체 소자로 한정되는 것은 아니며, 예컨대 전력용 MOSFET, IGBT와 여러 종류의 싸이리스터를 포함하는 다른 형태의 반도체 소자에도 대부분 적용될 수 있다.
또한, 제1 도전형은 N형 불순물이 주입된 N형일 수 있으며, 이 경우 제2 도전형은 P형 불순물이 주입된 P형일 수 있다. 또한, 이와 반대로, 제1 도전형이 P형, 제2 도전형이 N형일 수 있다. 상기 N형 및 P형 불순물은 반도체에서 일반적으로 사용되는 것으로, N형 불순물에는 인(P), 비소(As) 등이 포함되며, P형 불순물에는 붕소(B) 등이 포함될 수 있다.
도 1은 본 발명의 실시 예를 따르는 반도체 소자(100)의 일부를 도시한 사시도, 도 2는 도 1을 AA'로 절단한 절단면을 도시한 것, 도 3은 도 1을 BB'로 절단한 절단면을 도시한 것, 도 4는 도 1을 AA'로 절단하고 소스 전극(S), 게이트 절연막(171), 게이트 전극(172) 및 층간 절연막(173)을 생략하여 도시한 사시도, 도 5는 도 4에 게이트 절연막(171), 게이트 전극(172) 및 층간 절연막(173)을 부가하여 도시한 사시도, 도 6은 도 1에서 소스 전극(S), 게이트 절연막(171), 게이트 전극(172) 및 층간 절연막(173)을 생략하여 도시한 평면도, 도 7은 도 6에 게이트 절연막(171), 게이트 전극(172) 및 층간 절연막(173)을 부가하여 도시한 평면도, 도 8은 도 6에 형성되는 채널(20)을 도시한 평면도이다.
도 1 내지 도 8을 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(100)는, 소스부, 상기 소스부로부터 주입된 캐리어가 이동하는 드리프트부 및 상기 드리프트부에서 이동된 캐리어를 배출하는 드레인부를 포함하고, 상기 드리프트부는 제1 도전형부(111) 및 제2 도전형부(112)가 교번하여 격자 무늬를 갖도록 배치된 제1 영역(110)을 포함할 수 있다.
상기 소스부는 외부의 전원과 연결되어 드리프트부로 캐리어를 공급하는 역할을 한다. 도 1 내지 도 8을 참조하면, 상기 소스부는 소스 전극(S)을 포함하는 부분으로 정의될 수 있다. 상기 캐리어는 전자 또는 정공일 수 있다.
상기 드리프트부는 상기 소스부에서 공급된 캐리어가 이동하는 영역이다. 상기 드리프트부는 제1 도전형 또는 제2 도전형인 복수의 영역으로 구분될 수 있다. 도 1 내지 도 8을 참조하면 상기 드리프트부는 제1 영역(110)을 포함하며, 제2 영역(120), 제3 영역(130), 제4 영역(140), 제5 영역(150), 제7 영역(180) 및 제8 영역(190)을 더 포함할 수 있다.
상기 드레인부는 드리프트부를 통해 이동된 캐리어를 배출하는 역할을 한다. 도 1 내지 도 8을 참조하면 상기 드레인부는 드레인 전극(D)을 포함하는 부분으로 정의될 수 있다.
상기 드리프트부는 제1 영역(110)을 포함하며, 상기 제1 영역(110)은 제1 도전형부(111) 및 제2 도전형부(112)가 교번하여 격자 무늬를 갖도록 배치된다.
상기 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성되는 격자 무늬는 적어도 한 가지의 도형이 반복된 형상일 수 있으며, 사각형, 삼각형 등의 도형이 반복된 형상일 수 있다.
상기 제2 도전형부(112)의 측면은 상기 제1 도전형부(111)에 의해 둘러싸일 수 있다. 또한, 상기 제1 도전형부(111)의 측면은 상기 제2 도전형부(112)의 측면에 의해 둘러싸이고, 상기 제2 도전형부(112)의 측면은 상기 제1 도전형부(111)의 측면에 의해 둘러싸일 수 있다. 이를 통하여, 서로 다른 도전형을 갖는 상기 제1 도전형부(111) 및 제2 도전형부(112)가 접하도록 배치되어, 온저항 및 내압을 개선할 수 있다.
상기 제1 도전형부(111) 및 제2 도전형부(112)는 기둥 형상이고, 상기 제1 도전형부(111) 및 제2 도전형부(112)는 각각의 측면이 서로 접하여 배치될 수 있다. 이를 통하여, 반도체 소자(100)의 블록킹 모드(Blocking Mode)에서, 제1 도전형부(111) 및 제2 도전형부(112)의 전 측면에 공핍 영역이 형성될 수 있어 온저항 및 내압을 개선할 수 있다.
상기 제1 도전형부(111) 및 제2 도전형부(112)가 사각 기둥 형상이고, 상기 제1 도전형부(111) 및 제2 도전형부(112)는 각각의 측면이 서로 접하여 배치되는 경우, 반도체 소자(100)의 블록킹 모드(Blocking Mode)에서 상기 제1 도전형부(111) 내에 형성되는 공핍 영역은, 상기 제1 도전형부(111)의 4 측면과 각각 접촉하는 4개의 제2 도전형부(112)에 의해 형성되는 각각의 공핍 영역에 의해 형성될 수 있다. 상기 제1 도전형부(111) 및 제2 도전형부(112)가 사각 기둥 형상이면, 상기 제1 도전형부(111) 및 제2 도전형부(112)의 각각의 4개의 측면은 각각 제2 도전형부(112) 및 제1 도전형부(111)에 의해 둘러싸이도록 배치될 수 있다. 따라서, 상기 제1 도전형부(111)의 내부에 형성되는 공핍 영역은 상기 제1 도전형부(111)를 둘러싸는 제2 도전형부(112)에 의해 형성되며, 상기 제2 도전형부(112)의 내부에 형성되는 공핍 영역은 상기 제2 도전형부(112)를 둘러싸는 제1 도전형부(111)에 의해 형성될 수 있다.
상기 드리프트부에 접하는 게이트 절연막(171) 및 상기 게이트 절연막(171)의 상부에 배치된 게이트 전극(172)을 포함하는 게이트부를 더 포함할 수 있다.
상기 게이트부는 상기 드리프트부에 채널(20)을 형성하고 소멸시키는 역할을 할 수 있다. 상기 게이트부는 게이트 전극(172)을 포함하고, 상기 게이트 전극(172)에 전압을 인가하여 상기 드리프트부의 일부 영역에 채널(20)을 형성함으로써 상기 소스부를 통해 유입된 캐리어가 상기 드리프트부를 통하여 상기 드레인부로 이동할 수 있다. 도 1 내지 도 8을 참조하면, 상기 게이트부는 게이트 절연막(171), 게이트 전극(172) 및 층간 절연막(173)을 포함하는 부분으로 정의될 수 있다.
상기 게이트부에 특정 값 이상의 전압이 가해진 상태인 온(On) 상태에서, 상기 드리프트 영역 중 일부 영역에 채널(20)이 형성되어 캐리어가 상기 채널(20)을 통하여 이동할 수 있다. 또한, 상기 게이트부에 전압이 가해지지 않은 상태인 오프(Off) 상태에서, 상기 채널(20)이 소멸되어 캐리어의 이동이 제한될 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는, 상기 제2 도전형부(112)의 상부에 배치된 제2 도전형인 제2 영역(120) 및 제2 영역(120)에 접하여 배치된 제1 도전형인 제3 영역(130)을 더 포함할 수 있다. 이 때, 상기 게이트부는 게이트 전극(172)을 포함할 수 있으며, 상기 게이트 전극(172)은 상기 제2 영역(120)과 중첩되고 상기 제3 영역(130)의 일부와 중첩되도록 배치될 수 있다. 상기 게이트 전극(172)에 게이트 전압을 가하면 상기 제2 영역(120)에 채널(20)이 형성된다. 상기 채널(20)을 통하여 캐리어가 제3 영역(130)으로부터 제1 영역(110)으로 이동할 수 있다. 상기 제2 영역(120)의 불순물 농도는 제2 도전형부(112)의 불순물 농도와 동일하거나 이상일 수 있다. 상기 제2 영역(120)의 불순물 농도는 제2 도전형부(112)의 불순물 농도와 동일한 경우, 상기 제2 도전형부(112) 및 제2 영역(120)의 경계가 명확하지 않아 일체화된 것으로 볼 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는, 상기 제1 도전형부(111)의 일면에 형성된 제1 도전형의 제5 영역(150) 및 상기 제2 도전형부(112)의 일면에 형성된 제2 도전형의 제2 영역(120)을 더 포함할 수 있다. 상기 제2 영역(120) 및 제5 영역(150)은 교번하여 배치된 상기 제1 도전형부(111) 및 제2 도전형부(112)의 일면에 배치되므로, 상기 제2 영역(120) 및 제5 영역(150)은 교번하여 배치되어 격자 무늬를 갖도록 배치될 수 있다(도 6 참조). 상기 제2 영역(120)의 불순물 농도는 제2 도전형부(112)의 불순물 농도와 동일할 수 있다. 이 경우, 상기 제2 도전형부(112) 및 제2 영역(120)의 경계가 명확하지 않아 일체화된 것으로 볼 수 있다. 또한, 상기 제5 영역(150)의 불순물 농도는 제1 도전형부(111)의 불순물 농도와 동일할 수 있다. 이 경우, 상기 제1 도전형부(111) 및 제5 영역(150)의 경계가 명확하지 않아 일체화된 것으로 볼 수 있다. 또한, 상기 제5 영역(150)의 불순물 농도를 상기 제1 도전형부(111)의 불순물 농도보다 높게 함으로써, 상기 제5 영역(150)에 의해 발생하는 온저항 상승을 방지할 수 있다.
도 12는 본 발명의 실시 예를 따르는 반도체 소자(100)의 제1 영역(110) 중 일부를 도시한 사시도, 도 13은 도 12의 평면도, 도 14는 도 13에서 하나의 제2 도전형부(112)에 의해 형성되는 공핍 영역(10)을 도시한 평면도, 도 15는 종래 반도체 소자의 제1 영역을 도시한 평면도이고, 도 16은 도 15에서 하나의 제2 도전형부에 의해 형성되는 공핍영역을 도시한 것이다. 또한, 도 17은 다른 종래 반도체 소자의 제1 영역을 도시한 평면도이고, 도 18은 도 17에서 하나의 제2 도전형부에 의해 형성되는 공핍영역을 도시한 것, 도 19 내지 도 24는 본 발명의 다른 실시 예를 따르는 반도체 소자의 제1 영역(110, 1210, 1310, 1410, 1510, 1610, 1710) 중 일부를 도시한 사시도이다.
도 12 및 도 13을 참조하면, 제1 도전형부(111) 및 제2 도전형부(112)는 사각 기둥형상이며, 서로 교번하여 배치됨으로써 격자 무늬를 형성한다. 상기 제1 도전형부(111) 및 제2 도전형부(112)는 각각의 측면을 서로 다른 도전형부가 둘러싸는 형상으로 하고 있다.
제1 도전형인 제1 도전형부(111) 및 제2 도전형인 제2 도전형부(112)가 교번으로 형성된 격자구조는 초접합구조(Superjunction structure) 또는 초접합층(Superjunction layer)을 형성할 수 있다. 상기, 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성된 초접합층의 작동 원리는 아래와 같다.
온 상태에서, 상기 제1 도전형부(111)는 표면에서 채널(Channel)을 통해 주입된 캐리어가 드리프트(Drift) 형태로 드레인(Drain) 전극에 이르는 통전 통로(Conduction path)를 제공할 수 있다. 이 때 제1 도전형부(111)와 교번하여 접하는 제2 도전형부(112)는 캐리어 이동에 영향을 주지 않는다.
블록킹 모드(Blocking Mode), 즉 게이트 전극을 그라운드(Ground) 시키고, 드레인 전극에 차단 전압을 인가하면, 상기 제1 도전형부(111) 및 제2 도전형부(112)는 인접한 각각에 서로 다른 불순물 성질을 갖는 제2 도전형부(112) 및 제1 도전형부(111)에 의해 공핍(Depletion)된다. 이와 같이, 차단 전압이 드레인 전극에 인가되어 있는 동안(블록킹 모드(Blocking Mode))에는 초접합층이 마치 가상적으로 캐리어가 없는 진성반도체(Intrinsic semiconductor)처럼 작동하게 하여 초접합층 깊이 방향으로 동일한 크기의 전계가 유지되어, 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성된 상기 초접합층(제1 영역)은 내압 지지층의 역할을 할 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는, 제1 도전형부(111) 및 제2 도전형부(112)가 교번하여 격자 무늬를 갖도록 배치됨으로써, 반도체 소자(100)의 온저항과 내압을 개선할 수 있고, 상기 온저항 및 내압의 트레이드-오프 관계를 개선할 수 있다.
또한, 상기 제1 도전형부(111) 및 제2 도전형부(112)는 교번하여 격자 무늬를 갖도록 배치되기 때문에 단위 면적당 채널 폭의 밀도 (Density of Channel Width)를 향상시킬 수 있다.
도 14는 본 발명의 실시 예를 따르는 반도체 소자(100)의 제1 영역의 일부를 도시한 평면도로, 제1 도전형부(111) 및 제2 도전형부(112)에 의해 형성된 초접합층을 도시하고 있으며, 중앙부에 위치한 제2 도전형부(112)로부터 상기 제2 도전형부(112)의 측면과 접하는 제1 도전형부(111)로 공핍 영역(10)이 확장되는 형상을 개략적으로 나타낸 것이다.
도 14와 같이, X 방향 및 Y 방향으로 3개의 제1 도전형부(111) 또는 제2 도전형부(112)가 배치된 영역을 3 X 3 단위셀로 정의할 수 있다. 반도체 소자(100)가 블록킹 모드(Blocking Mode)인 경우, 공핍 영역(10)은 드레인 전압을 걸어줌에 따라 제1 도전형부(111) 및 제2 도전형부(112)가 접하는 면을 통하여 확장하게 된다. 또한, 중앙부에 위치한 제2 도전형부(112)는 4면이 제1 도전형부(111)에 의해 둘러싸여 있다. 따라서, 상기 제2 도전형부(112)는 4면을 통해 공핍 영역(10)을 형성할 수 있다. 상기 공핍 영역(10)은 상기 제1 도전형부(111) 및 제2 도전형부(112)의 접촉면으로부터 상기 제1 도전형부(111) 및 제2 도전형부(112)로 화살표를 따라 형성될 수 있다. 이와 같이, 상기 제2 도전형부(112)의 전 영역을 공핍화하기 위해 상기 제2 도전형부(112)를 둘러싼 4면으로부터 공핍 영역(10)이 확장되기 때문에, 상기 제1 도전형부(111) 및 제2 도전형부(112)에 의해 구성된 제1 영역(110)의 공핍화가 빠르고 용이하게 이루어질 수 있다.
이와 비교하여, 종래에 이용되던 반도체 소자의 경우, 드리프트부에 배치되는 접합층은 N형 불순물 영역과 P형 불순물 영역이 줄무늬 형상(stripe)을 이루도록 배치되는 형태가 일반적이었는데, N형 및 P형 불순물 영역에서 단 2개의 면만이 서로 다른 불순물 영역과 접촉한다. 따라서, P형 불순물 영역의 전 영역을 공핍화하기 위해 상기 2개의면으로부터 공핍 영역이 확장되기 때문에, N형 및 P형 불순물 영역으로 이루어진 드리프트 영역의 공핍화가 상대적으로 느리게 이루어질 수 있다.
또한, 종래 이용되던 반도체 소자의 다른 예로서, N형 불순물 영역 사이에 P형 불순물 영역이 섬(island) 형태로 규칙적인 배열된 구조가 있으며, 이러한 반도체 소자는, P형 불순물 영역은 N형 불순물 영역에 의해 둘러싸여 있지만, N형 불순물 영역은 P형 불순물 영역에 의해 둘러싸여 있지 않는다. 이러한 형태에서는 N형 및 P형 불순물 영역의 경계로부터 공핍 영역이 형성되는 경우 N형 불순물 영역 중에서 P형 불순물 영역의 모서리가 서로 교차하는 부분은 공핍화가 이루어지기 어려워 내압 감소에 따른 반도체 소자의 열화가 발생할 수 있다.
본 발명의 실시 예를 따르는 반도체 소자(100)는, 제1 도전형부(111) 및 제2 도전형부(112)가 교번하여 격자 무늬를 갖도록 배치됨으로써, 앞서 설명한 일반적인 반도체 소자에 비하여 제1 영역(110) 전체를 공핍화 시키는 것이 용이하다. 따라서, 높은 차단 전압이 필요하지 않고 반도체 소자(100)의 두께를 줄일 수 있는 효과가 있다.
이와 같이 반도체 소자의 두께를 감소시키면, 반도체 소자의 온 상태에서 캐리어가 드리프트부 내에서 이동하는 길이가 짧아지게 되므로 온 저항도 감소하게 된다. 즉, 본 발명의 실시 예를 따르는 반도체 소자(100)는 반도체 소자(100)의 두께를 감소시킴으로써 반도체 소자(100)의 온저항도 반도체 소자(100)의 두께에 비례하여 감소시킬 수 있다. 또한, 앞서 설명한 공핍화의 용이성으로 인해, 제1 및 제2 도전형부(111, 112)의 불순물 농도를 높일 수 있어, 온저항을 줄일 수 있는 효과가 있다.
도 15 내지 도 19는 본 발명의 다른 실시 예를 따르는 반도체 소자의 제1 영역 중 일부를 도시한 사시도이다.
도 15 내지 도 19를 참조하면, 본 발명의 변형된 실시 예들에 따르는 반도체 소자는 제1 도전형부 및 제2 도전형부가 교번하여 격자 무늬를 갖도록 배치되는 범위에서 다양한 형태를 가질 수 있다.
도 15를 참조하면, 반도체 소자의 제1 영역(131)은 제1 도전형부(1311) 및 제2 도전형부(1312)는 아래로 갈수록 단면의 면적이 줄어드는 뿔 형상일 수 있다. 상기 제1 도전형부(1311) 및 제2 도전형부(1312)는 식각 공정을 이용하여 형성할 수 있다. 제1 도전형으로 도전된 기판의 일면을 식각 공정을 이용하여 제2 도전형부(1312)가 형성될 위치를 제거하여 홈을 형성한 후, 상기 홈 부분에 증착공정을 통하여 제2 도전형 물질을 증착하여 제2 도전형부(1312)를 형성할 수 있다. 이 경우, 식각 공정의 일반적인 특성상 식각된 홈의 단면적은 윗부분이 넓고 아랫부분이 좁을 수 있다.
다음으로, 도 16 내지 도 19를 참조하면, 제1 도전형부(1411, 1511, 1611, 1711) 및 제2 도전형부(1412, 151, 1612, 1712)는 가운데가 불록한 기둥이 순차적으로 적층된 형상일 수 있다. 이온 주입 공정을 이용하여 제1 도전형부(1411, 1511, 1611, 1711) 및 제2 도전형부(1412, 151, 1612, 1712)를 형성하는 경우 가운데가 불록한 기둥 형상이 될 수 있다. 이때, 제1 도전형부(1411, 1511, 1611, 1711) 및 제2 도전형부(1412, 151, 1612, 1712)의 분포 위치를 보다 미세하게 제어하기 위해, 이온 주입 깊이를 변경하여 수 차례 이온 주입을 실시하여 제2 도전형부(1412, 151, 1612, 1712)를 형성할 수 있다. 이 경우, 제1 영역의 상면은 도 22의 실시 예와 같이, 제1 도전형부(1411, 1511) 및 제2 도전형부(1412, 151)가 서로 격자 무늬를 갖도록 배치될 수 있다. 또한, 도 24의 실시 예와 같이, 제1 도전형부(1611)가 서로 연결되고 제2 도전형부(1612)가 서로 이격되도록 배치될 수 있으며, 도 25의 실시 예와 같이, 제2 도전형부(1712)가 서로 연결되고 제1 도전형부(1711)가 서로 이격되도록 배치될 수 있다.
이 경우, 상기 드레인부로 향하는 부분을 하면으로 정의하고 그와 마주보는 면을 상면으로 정의하면, 상기 제1 도전형부(1311, 1511) 및 제2 도전형부(1312, 1512)는 상기 제1 영역(1310, 1510)의 상면 및 하면 중 적어도 하나에 상기 격자 무늬를 갖도록 배치될 수 있다. 또한, 도 22 내지 도 25를 참조하면, 상기 제1 도전형부(1411, 1611, 1711) 및 제2 도전형부(1412, 1612, 1712)는 상기 제1 영역(1410, 1610, 1710)의 하면에 평행하도록 상기 제1 영역(1410, 1610, 1710)을 절단한 절단면 중 적어도 하나에 상기 격자 무늬를 갖도록 배치될 수 있다. 도 24 및 도 25의 경우 상기 제1 영역(1610, 1710)의 상면 및 하면에서는 격자 무늬가 형성되지 않을 수 있지만, 상기 제1 도전형부(1611, 1711) 및 제2 도전형부(1612, 1712)의 측면 일부가 불록한 형상을 가지므로, 상기 제1 영역(1610, 1710)의 하면에 평행하도록 상기 제1 영역(1610, 1710)을 절단한 절단면 중 적어도 하나에 상기 격자 무늬를 가질 수 있다. 이와 같이, 제1 영역의 제1 도전형부(1411, 1611, 1711) 및 제2 도전형부(1412, 1612, 1712)는 교번하여 격자 무늬를 갖도록 배치됨으로써 온저항 및 내압을 개선할 수 있다.
한편, 도 9는 본 발명의 다른 실시 예를 따르는 반도체 소자(200)의 일부를 도시한 사시도이다. 도 9을 참조하면 본 발명의 다른 실시 예를 따르는 반도체 소자(200)는, 상기 제5 영역(250) 및 상기 게이트 절연막(271) 사이에 배치된 제1 도전형인 제6 영역(260)을 더 포함할 수 있다. 상기 제6 영역(260)은 상기 제5 영역(250)보다 불순물 농도가 높을 수 있다. 상기 제6 영역(260)은 상기 제5 영역(250)의 상부에 제1 도전형의 불순물을 이온 주입 공정을 이용하거나 에픽텍셜 공정을 이용하여 형성할 수 있다. 상기 제6 영역(260)은 상기 제5 영역(250)에 의해 발생하는 온저항 상승을 방지할 수 있다.
도 10은 본 발명의 다른 실시 예를 따르는 반도체 소자(500)의 일부를 도시한 사시도이다. 도 10을 참조하면 다른 실시 예를 따르는 반도체 소자(500)는, 제 5 영역(550), 제1 도전형부(511) 및 제7 영역(580)의 불순물 농도가 동일할 수 있다. 이 경우, 상기 제 5 영역(550), 제1 도전형부(511) 및 제7 영역(580) 사이의 경계가 명확하지 않아 일체화 된 것으로 보일 수 있다. 이와 같이 상기 제 5 영역(550), 제1 도전형부(511) 및 제7 영역(580)의 불순물 농도를 동일하게 형성함으로써 반도체 제조 공정을 단순화할 수 있다.
도 11은 본 발명의 다른 실시 예를 따르는 반도체 소자(600)의 일부를 도시한 사시도이다. 도 11을 참조하면 다른 실시 예를 따르는 반도체 소자(600)는, 제 5 영역(650), 제1 도전형부(611) 및 제7 영역(680)의 불순물 농도가 동일하고, 제2 영역(620) 및 제2 도전형부(612)의 불순물 농도가 동일할 수 있다. 이 경우, 상기 제 5 영역(650), 제1 도전형부(611) 및 제7 영역(680) 사이의 경계가 명확하지 않아 일체화 된 것으로 보일 수 있고, 상기 제2 영역(620) 및 제2 도전형부(612) 사이의 경계가 명확하지 않아 일체화 된 것으로 보일 수 있다. 상기 제2 영역(620) 및 제5 영역(650)의 불순물 농도를 각각 제2 도전형부(612) 및 제1 도전형부(611)와 동일한 수준으로 높게 함으로써, 반도체 소자(600)의 온 저항을 낮출 수 있다. 또한, 반도체 제조 공정을 단순화할 수 있다.
이하 도 20 내지 도 26을 바탕으로 본 발명의 또 다른 실시 예를 따르는 반도체 소자를 설명한다.
도 20은 본 발명의 일 실시 예를 따르는 반도체 소자(300)의 일부를 도시한 사시도, 도 21은 도 20을 DD'로 절단한 절단면을 도시한 것, 도 22는 도 20을 DD'로 절단하고 소스 전극(S), 게이트 절연막(371), 게이트 전극(372) 및 층간 절연막(373)을 생략하여 도시한 사시도, 도 23은 도 22에 게이트 절연막(371), 게이트 전극(372) 및 층간 절연막(373)을 부가하여 도시한 사시도, 도 24는 도 20에서 소스 전극(S), 게이트 절연막(371), 게이트 전극(372) 및 층간 절연막(373)을 생략하여 도시한 평면도, 도 25는 도 24에 게이트 절연막(371), 게이트 전극(372) 및 층간 절연막(373)을 부가하여 도시한 평면도, 도 26은 도 24에 형성되는 채널(20)을 도시한 평면도이다.
도 20 내지 도 26을 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(300)는, 제1 영역(310)은 제1 도전형부(311) 및 제2 도전형부(312)가 교번하여 격자 무늬를 형성하도록 배치되고, 상기 제1 도전형부(311)의 상부에 배치된 제1 도전형의 제5 영역(350) 및 제2 도전형부(312)의 상부에 배치된 제2 도전형의 제2 영역(320)을 포함한다. 도 22를 참조하면, 상기 제2 영역(320)은 상기 제2 도전형부(312)의 상면과 접하도록 배치되지만, 상부로 올라올수록 단면적이 증가하여, 제1 도전형부(311)의 일부와 중첩하도록 배치된다. 또한, 상기 제2 영역(320) 내에 관입하여 상기 제2 영역(320) 및 상기 게이트 절연막(371) 사이에 배치된 제1 도전형인 제3 영역(330)을 더 포함할 수 있다.
상기 실시 예에서, 제2 영역(320)은 제2 도전형 상부에 배치되고 제1 도전형부(311)의 일부 영역에 중첩되도록 확장된 형상으로 배치될 수 있다. 이 경우, 상기 제2 영역(320)은 상기 제1 도전형부(311)와 중첩하는 부분에 의해 서로 연결될 수 있고, 제3 영역(330)은 제2 영역(320)으로 둘러싸인 형상으로 배치될 수 있다. 또한, 도 24에 도시된 바와 같이, 제3 영역(330)이 상기 제1 도전형부(311) 및 제2 도전형부(312)의 경계까지 확장되어 형성될 수 있다. 이 경우, 평면도 상에서, 제2 영역(320)은 제1 도전형부(311)와 중첩되도록 배치되고 제3 영역(330)은 제2 도전형부(312)와 중첩되도록 배치됨으로써, 상기 제2 영역(320) 및 제3 영역(330)이 서로 교번하여 격자무늬를 형성할 수 있다.
이와 같이 배치함으로써, 제2 영역(320) 및 제3 영역(330)이 드리프트부의 외부로 노출되는 면적을 넓게 할 수 있어, 소스 전극(S)과의 접촉 안정성을 개선할 수 있고, 제2 영역(320)에 형성되는 채널(20) 밀도를 증가시킬 수 있다.
도 26을 참조하면, 반도체 소자(300)의 온 상태에서, 상기 제2 영역(320) 중 상기 제3 영역(330) 및 상기 제5 영역(350) 사이에 배치된 부분 중 상기 제1 도전형부(311)와 중첩되는 부분에 채널(20)이 형성될 수 있다. 이 경우, 채널(20) 및 제3 영역(330)은 교번하여 격자 무늬를 갖도록 배치될 수 있다.
이와 같은 배치로 인하여, 상기 제2 영역(320)이 제3 영역(330)과 접하는 부분인 상기 제2 영역(320)의 가장자리를 두르도록 채널(20)이 형성될 수 있기 때문에 소스 전극(S)으로부터 유입되는 캐리어가 상기 제3 영역(330)을 통해 제1 도전형부(311)로 유입될 수 있는 경로의 넓이 및 수가 증가하여 단위 면적당 수직으로 흐르는 전류의 밀도를 낮출 수 있다. 이는 단위 셀(Cell)당 전류의 흐름을 낮추고, 액티브 영역에 흐르는 전류를 칩 전체로 균등화할 수 있다. 이는, 고온 동작 시 소자의 발열을 칩 전반에 걸쳐 균등하게 유지할 수 있어, 고온 동작 안정성에 도움이 될 수 있다.
도 26을 참조하면, 3 X 3의 단위 셀에서 하나의 채널(20)이 단위가 없는 1이라는 길이를 가진다고 가정할 때, 본 발명의 일 실시 예에 따른 반도체 소자(310)는 3 X 3의 단위 셀에 총 20의 채널(20)이 형성된다. 반면, 제2 영역 및 제5 영역에 대응되는 부분이 일 방향으로 뻗어 나가는 줄무늬 형상으로 배치된 일반적인 반도체 소자의 경우, 앞서 설명한 것과 동일한 면적의 단위 셀을 기준으로 할 때, 6 또는 12의 채널이 형성될 수 있다. 따라서, 본 발명의 실시 예를 따르는 반도체 소자(310)는 줄무늬 형상으로 배치된 일반적인 반도체 소자에 비하여 채널 밀도가 166.7% ~ 333.3% 증가함을 알 수 있다. 또한, 상술한 구조를 갖는 반도체 소자(300)의 제2 영역(320)을 제1 도전형부(311)와 중첩되는 부분까지 확장함으로써 채널(20) 면적을 더욱 증가시킬 수 있다.
상기 제2 영역(320)이 상기 게이트 절연막(371)과 접하는 면을 기준으로 할 때, 상기 제2 영역(320)의 중앙부로 관입하고, 상기 제3 영역(330)에 의해 둘러싸이도록 배치된 제2 도전형인 제4 영역(340)을 더 포함할 수 있다. 상기 제4 영역(340)은 상기 제3 영역(330)의 중앙부로 관입한 형상일 수 있다.
도 27은 본 발명의 다른 실시 예를 따르는 반도체 소자(400)의 일부를 도시한 사시도, 도 28은 도 27을 EE'로 절단한 절단면을 도시한 것, 도 29는 도 27에서 소스 전극(S), 게이트 절연막(471), 게이트 전극(472) 및 층간 절연막(473)을 생략하여 도시한 평면도, 도 30은 도 29에 게이트 절연막, 게이트 전극 및 층간 절연막을 부가하여 도시한 평면도, 도 31은 도 29에 형성되는 채널을 도시한 평면도이다.
도 27 내지 도 31을 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(400)는, 제1 영역(410)은 제1 도전형부(411) 및 제2 도전형부(412)가 교번하여 격자 무늬를 형성하도록 배치되고, 상기 제1 도전형부(411)의 상부에 배치된 제1 도전형의 제5 영역(450) 및 제2 도전형부(412)의 상부에 배치된 제2 도전형의 제2 영역(420)을 포함한다. 도 34를 참조하면, 상기 제2 영역(420)은 상기 제2 도전형부(412)의 상면과 접하도록 배치되지만, 상부로 올라올수록 단면적이 증가하여, 제1 도전형부(411)의 일부와 중첩하도록 배치된다. 또한, 상기 제2 영역(420) 내에 관입하여 상기 제2 영역(420) 및 상기 게이트 절연막(471) 사이에 배치된 제1 도전형인 제3 영역(430)을 더 포함할 수 있다.
본 실시 예에서, 제2 영역(420)은 제2 도전형 상부에 배치되고 제1 도전형부(411)의 일부 영역에 중첩되도록 확장된 형상으로 배치될 수 있다. 또한, 상기 제3 영역(430)은 상기 제2 도전형부(412)와 중첩되는 영역 및 상기 제1 도전형부(411)와 일부 중첩되는 영역에 배치되어, 각각의 제2 영역(420)상에 배치된 제3 영역(430)이 서로 연결될 수 있다. 이 경우, 제3 영역(430)이 상기 제2 도전형부(412) 및 제1 도전형부(411)의 일부에 중첩하도록 확장되어 형성될 수 있으며, 제2 영역(420)은 제3 영역(430)에 둘러싸인 형상으로 배치될 수 있다.
이와 같이 배치함으로써, 제2 영역(420) 및 제3 영역(430)이 드리프트부의 외부로 노출되는 면적을 넓게 할 수 있어, 소스 전극(S)과의 접촉 안정성을 개선할 수 있고, 제2 영역(420)에 형성되는 채널(20) 밀도를 증가시킬 수 있다.
도 31을 참조하면, 반도체 소자(400)의 온 상태에서, 상기 제2 영역(420) 중 상기 제3 영역(430) 및 상기 제5 영역(450) 사이에 배치된 부분 중 상기 제1 도전형부(411)와 중첩되는 부분에 채널(20)이 형성될 수 있다.
이와 같은 배치로 인하여, 상기 제2 영역(420)이 제3 영역(430)과 접하는 부분인 상기 제2 영역(420)의 가장자리를 두르도록 채널(20)이 형성될 수 있기 때문에 소스 전극(S)으로부터 유입되는 캐리어가 상기 제3 영역(430)을 통해 제1 도전형부(411)로 유입될 수 있는 경로의 넓이 및 수가 증가하여 단위 면적당 수직으로 흐르는 전류의 밀도를 낮출 수 있다. 이는 단위 셀(Cell)당 전류의 흐름을 낮추고, 액티브 영역에 흐르는 전류를 칩 전체로 균등화할 수 있다. 이는, 고온 동작 시 소자의 발열을 칩 전반에 걸쳐 균등하게 유지할 수 있어, 고온 동작 안정성에 도움이 될 수 있다.
상기 제2 영역(420)이 상기 게이트 절연막(471)과 접하는 면을 기준으로 할 때, 상기 제2 영역(420)의 중앙부로 관입하고, 상기 제3 영역(430)에 의해 둘러싸이도록 배치된 제2 도전형인 제4 영역(440)을 더 포함할 수 있으며, 상기 게이트 전극(472)은 상기 게이트 절연막(471)을 사이에 두고 상기 제2 영역(420)과 중첩되고 상기 제3 영역(430)의 일부와 중첩되도록 배치될 수 있다. 상기 게이트 전극(472)의 상부에 배치되어 상기 게이트 전극(472)의 상부 및 측면을 둘러싸는 층간 절연막(473) 및 상기 층간 절연막(473)의 상부에 배치되는 소스 전극(S)을 더 포함하고, 상기 층간 절연막(473)은 상기 제3 영역(430)의 일부 및 제4 영역(440) 상부에는 배치되지 않고, 상기 소스 전극(S)은 상기 층간 절연막(473)이 형성되지 않은 제3 영역(430)의 일부 및 제4 영역(440)의 상부와 접촉할 수 있다. 이 경우, 상기 소스 전극(S)이 상기 제3 영역(430) 및 제4 영역(440)과 접하는 부분은, 상기 제2 도전형부(412)와 중첩되는 부분일 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300, 400, 500, 600: 반도체 소자
110, 1210, 1310, 1410, 1410, 1510, 1610, 1710: 제1 영역
111, 211, 311, 411, 511, 611: 제1 도전형부
112, 212, 312, 412, 512, 612: 제2 도전형부
120, 220, 320, 420, 520, 620: 제2 영역
130, 330, 430: 제3 영역
140, 340, 440: 제4 영역
150, 250, 350, 450, 550, 650: 제5 영역
260: 제6 영역
180, 280, 380, 480, 580, 680: 제7 영역
190, 290, 390, 490, 590, 690: 제8 영역
171, 271, 371, 471: 게이트 절연막
172, 272, 372, 472: 게이트 전극
173, 273, 373, 473: 층간 절연막
D: 드레인 전극
S: 소스 전극
10: 공핍 영역
20: 채널

Claims (16)

  1. 소스부;
    상기 소스부로부터 주입된 캐리어가 이동하며, 서로 다른 도전형을 갖는 제1 및 제2 도전형부가 교번하여 격자 무늬를 갖도록 배치된 제1 영역을 포함하는 드리프트부;
    상기 드리프트부에서 이동된 캐리어를 배출하는 드레인부;
    상기 드리프트부에 접하는 게이트 절연막;
    상기 게이트 절연막의 상부에 배치된 게이트 전극을 포함하는 게이트부;
    상기 제2 도전형부의 상부에 배치된 제2 도전형인 제2 영역; 및
    상기 제2 영역에 접하여 배치된 제1 도전형인 제3 영역;을 포함하고,
    상기 게이트 전극은 상기 제2 영역과 중첩되고 상기 제3 영역의 일부와 중첩되는 반도체 소자.

  2. 제1항에 있어서,
    상기 제1 도전형부 및 제2 도전형부에 의해 형성되는 격자 무늬는 적어도 한 가지의 도형이 반복된 형상인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 도전형부 및 제2 도전형부에 의해 형성되는 격자 무늬는 동일한 도형이 반복된 형상인 반도체 소자.
  4. 제1항에 있어서,
    상기 제2 도전형부의 측면은 상기 제1 도전형부에 의해 둘러싸인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 도전형부의 측면은 상기 제2 도전형부의 측면에 의해 둘러싸이고, 상기 제2 도전형부의 측면은 상기 제1 도전형부의 측면에 의해 둘러싸인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 도전형부 및 제2 도전형부는 기둥 형상이고, 상기 제1 도전형부 및 제2 도전형부는 각각의 측면이 서로 접하여 배치된 반도체 소자.
  7. 제6항에 있어서,
    반도체 소자의 블록킹 모드(Blocking Mode)에서, 제1 도전형부 및 제2 도전형부의 전 측면에 공핍 영역이 형성되는 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 도전형부 및 제2 도전형부는 사각 기둥 형상이고, 반도체 소자의 블록킹 모드(Blocking Mode)에서 상기 제1 도전형부 내에 형성되는 공핍 영역은, 상기 제1 도전형부의 4 측면과 각각 접촉하는 4개의 제2 도전형부에 의해 형성되는 각각의 공핍 영역에 의해 형성되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 영역에 있어서, 상기 제1 도전형부 및 제2 도전형부가 상기 드레인부로 향하는 부분을 하면으로 정의하고 그와 마주보는 면을 상면으로 정의하면, 상기 제1 영역의 상면 및 하면 중 적어도 하나에 상기 격자 무늬를 갖는 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 영역에 있어서, 상기 제1 도전형부 및 제2 도전형부가 상기 드레인부로 향하는 부분을 하면으로 정의하면, 상기 제1 영역의 하면에 평행하도록 상기 제1 영역을 절단한 절단면 중 적어도 하나에 상기 격자 무늬를 갖는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 도전형부의 일면에 형성된 제1 도전형의 제5 영역을 더 포함하고, 상기 제2 영역 및 제5 영역은 교번하여 배치되어 격자 무늬를 갖는 반도체 소자.
  12. 제11항에 있어서,
    상기 제5 영역 및 상기 게이트 절연막 사이에 배치된 제1 도전형인 제6 영역을 더 포함하는 반도체 소자.
  13. 제11항에 있어서,
    온 상태에서, 상기 제2 영역 중 상기 제3 영역 및 상기 제5 영역 사이에 배치된 부분에 채널이 형성되는 반도체 소자.
  14. 제13항에 있어서,
    상기 채널은 상기 제2 영역 중 상기 제2 도전형부와 중첩되는 부분에 형성되는 반도체 소자.
  15. 제1항에 있어서,
    상기 제3 영역은 상기 제2 영역 내에 관입하여 상기 제2 영역 및 상기 게이트 절연막 사이에 배치된 반도체 소자.
  16. 제15항에 있어서,
    상기 게이트 전극은 상기 게이트 절연막을 사이에 두고 상기 제2 영역과 중첩되고 상기 제3 영역의 일부와 중첩되도록 배치된 반도체 소자.
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미국 등록공보 제5,216,275호

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