KR102173473B1 - Mos-바이폴라 소자 - Google Patents

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KR102173473B1
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Abstract

드리프트 영역(24), n형 드리프트 영역 내에 형성되는 P 웰 영역(20), P 웰 영역(20) 내에 형성되는 N 웰 영역(22), N 웰 영역(22) 내에 형성되는 P 베이스 영역(32) 및 캐소드 영역(36)을 포함하는 CIGBT(clustered Insulated Gate Bipolar Transistor). 하나 이상의 트렌치들(40)은 소자 내에 형성되고 드리프트 영역(24) 및 선택적으로 P 웰 영역(20)을 종방향으로 가로지르고 뿐만 아니라 베이스 영역(32), N 웰 영역(22) 및 P 웰 영역(20)을 횡방향으로 가로지르도록 배치된다. 트렌치들(40)의 내부 표면 상에 절연막이 형성되고 트렌치들을 실질적으로 채우고 게이트를 형성하기 위하여 절연막 상에 게이트 옥사이드가 형성된다.

Description

MOS-바이폴라 소자{MOS-BIPOLAR DEVICE}
본 발명은 MOS-바이폴라 소자에 관한 것으로, 보다 상세하게는, CIGBT(Clustered Insulated Gate Bipolar Transistor) 및 그 제조 과정에 관한 것이다.
전통적으로, 파워 MOSFET(Metal Oxide Field Effect Transistor)는 저전력 애플리케이션부터 중전력 애플리케이션에서 사용되어 왔다. 그렇지만, IGBT가 더 낮은 온 상태의 전력 손실과 더 높은 전류 밀도 때문에 그런 애플리케이션에서 더 나은 스위칭 성능을 가능하게 한다는 것이 발견되었다. IGBT의 전력 순위들이 서서히 증가하고 있으며, HDVC 인버터 시스템과 트랙션 드라이브 컨트롤과 같은 그런 중간 전력 애플리케이션에서 그것들이 사이리스터(thyristor)를 대체하는 것이 예견되고 있다.
MGT(MOS Gated Thyristor) 소자들은 그것들이 더 낮은 순방향 전압 강하와 향상된 전류 밀도를 보여주기 때문에 트랜지스터 기반 소자들에 대한 가능성 있는 대안으로 확인되어져 왔다. 국제공개 WO 01/18876에 개시된 CIGBT는 모든 작동 상황 하에서 높은 애노드 전압으로부터 캐소드 셀들을 보호하는 독특한 자기-클램핑(self-clamping) 특성을 보여주는 MOS 구동 사이리스터 소자이다. 셀프 클램핑 특성은 또한 높은 게이트 바이어스에서 전류 포화를 가능하게 하고 낮은 스위칭 손실을 제공하고, 그리고 그것의 낮은 온상태(on-state) 전압과 높은 전압 블로킹 능력은 CIGBT를 IGBT에 대한 대안으로서 매우 적합한 것으로 만들어 준다.
본 발명의 목적은 CIGBT 기술을 이용한 캐소드 셀 구조 및 그 제조 방법을 제공하는 것이다.
본 발명에 따르면, 도전성 컨택을 통하여 함께 연결되는, 내부에 배치된 제1 및 제2 도전형의 적어도 하나의 캐소드 영역을 갖는 제1 도전형의 베이스 영역; 제2 도전형의 제1 웰 영역; 제1 도전형의 제2 웰 영역; 제2 도전형의 드리프트 영역; 제1 도전형의 애노드 영역; 및 애노드 컨택을 포함하는 적어도 하나의 셀을 포함하고; 각 셀은 제1 웰 영역 안에 배치되고, 제1 웰 영역은 제2 웰 영역 내에 배치되고; 상기 소자는 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고 베이스 영역과 제1 웰 영역을 횡방향으로 가로지르는 신장형 트렌치(elongate trench)를 포함하고; 상기 트렌치의 내부 표면을 실질적으로 덮도록 절연막이 구비되고, 상기 트렌치를 실질적으로 채우기 위해 상기 절연막 상에 제1 게이트가 형성되고; 상기 소자는 소자의 작동동안 베이스 영역과 제1 웰 영역 간의 접합부(junction)에 있는 디플리션(depletion) 영역이 제1 웰 영역과 제2 웰 영역 간의 접합부까지 연장될 수 있고, 이에 의해 제1 웰 영역의 포텐셜을 애노드 컨택의 포텐셜 내의 임의의 증가로부터 실질적으로 절연시키는, 반도체 소자가 제공된다.
본 발명의 제1 예시적 실시예에서, 트렌치는 제1 및 제2 웰을 횡방향으로 가로지르도록 구성되었는데, 이 경우, 트렌치는, 요구되는 바에 따라, 제2 웰 영역의 전체 두께(full thickness)를 관통하여(통하여) 드리프트 영역 내로 연장하거나, 혹은 그렇지 않을 수 있다. 따라서, 트렌치는 제2 웰로 전혀 확장되지 않을 수 있지만, 만약 확장된다면, 그것은 제2 웰 내에서 끝날 수 있거나 그것은 제2 웰의 전체 두께를 관통해서 드리프트 영역 내로 연장될 수 있다. 이것은, 예를 들어, 요구된 소자의 특성들과 처리 제약들에 달려있다.
또한 본 발명에 따라, 위에서 정의된 바와 같이 반도체 소자를 제조하는 방법이 제공되는데, 제2 도전형의 반도체 층 내에서 제2 웰 영역을 형성하여 잔류 반도체 층이 드리프트 영역을 형성하는 단계, 제2 웰 영역 내에서 제1 웰 영역을 형성하는 단계, 제1 웰 영역 내에서 베이스 영역을 형성하는 단계 및 캐소드 영역을 형성하는 단계를 포함하며; 본 방법은 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고, 베이스 영역과 제1 웰 영역을 횡방향으로 가로지르도록 신장형 트렌치(elongate trench)를 형성하는 단계를 추가로 포함한다.
본 발명의 예시적인 실시예에서, 방법은 반도체 기판 상에 청구항 제1항에 따른 복수의 반도체 소자를 형성하는 단계들을 포함하고, 소자들은 실질적으로 하나 이상의 나란한 행으로 배열되고, 각각의 트렌치가 적어도 하나의 반도체 소자의 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고, 베이스 영역과 제1 영역을 횡방향으로 가로지르도록 반도체 소자들의 행 또는 행들에 실질적으로 수직으로 이어진 실질적으로 나란한 행들로 복수의 신장형 트렌치를 형성한다.
하나의 또는 각각의 트렌치는 각각의 반도체 소자의 제1 및 제2 웰 영역들을 횡방향으로 가로지르도록 구성될 수 있지만, 바람직하게는 하나의 또는 각각의 트렌치는 제2 셀 영역의 전체 두께를 관통하여 연장되지 않는다.
본 방법은 하나의 또는 각각의 트렌치의 내부 표면 상에 절연 층을 형성하고, 각각의 트렌치를 실질적으로 채우도록 구성되는 게이트를 형성하는 단계를 추가로 포함할 수 있다.
본 발명의 예시적인 일실시예에서, 소자들 각각 또는 소자들의 각 행이 작동하도록 구성될 수 있다.
그렇지만, 본 발명의 대안적인 예시적인 실시예에서, 소자들의 단지 한 부분만이 더미 셀들과 같이 지정된 잔류 비활동 소자들과 함께 작동하도록 구성될 수 있다. 예를 들어, 소자들의 교대 행들의 각 소자가 더미 셀들과 같은 지정된 잔류 행들의 소자와 함께, 작동하도록 구성될 수 있다.
본 발명은 위에서 정의된 바와 같이 복수의 반도체 소자들을 포함하는 반도체 구조로 확장되고, 소자들의 실질적으로 나란한 행들로 배열되고, 실질적으로 나란한 행들로 배열되는 복수의 트렌치들을 포함하고, 반도체 소자들의 행들에 실질적으로 수직인, 각각의 트렌치들은 각각의 행 소자들 상의 소자의 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고 베이스, 제1 웰 영역 및 제2 웰 영역들을 횡방향으로 가로지르도록 배치되며; 트렌치들 중 적어도 하나의 내부 표면을 실질적으로 채우도록 절연막이 구비되고, 하나 또는 각각의 상기 트렌치를 실질적으로 채우기 위하여 절연막 상에 형성되는 게이트를 갖는다.
이제 첨부된 도면을 참조하여 단지 예로써 본 발명의 예시적인 실시에들이 설명될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 캐소드 구조의 개략적인 부분 전면 단면도이다.
도 1b는 본 발명의 예시적인 실시예에 따라, 더미 드렌치들을 포함하는, 캐소드 구조의 개략적인 측면 단면도이다.
도 1c는 복수의 캐소드 셀들을 갖는 구조의 개략적인 평면도이다.
도 2a 내지 도 2e는 본 발명의 각각의 예시적인 실시예에 따른 캐소드 기하학적 구조들의 평면 개략도이다.
도 2f는 어떻게 하나의 기판 상에 이들이 함께 형성될 수 있는지를 보여주는 복수의 캐소드 셀들을 갖는 구조의 평면도이다.
도 2g는 명확성을 위해 생략된 연결 트렌지들과 함께, 도 2a의 기하학적 평면도이다.
도 3a 내지 도 3e는 본 발명의 예시적인 실시예에 따른 소자의 제조 과정의 다양한 단계들을 보여주는 개략적인 단면도들이다.
도 3f는 트렌치의 배열을 보여주기 위해 본 발명의 예시적인 실시예에 따른 소자의 단일 셀의 개략적인 평면도이다.
도 4는 본 발명의 예시적인 실시예에 따른 소자의 상대적인 도핑 프로파일을 도시한다.
도 5는 클러스터들을 연결하는 평편 게이트들의 사용을 도시하면서, 본 발명의 예시적인 실시예에 따라 구조를 나타낸다.
도면들 중 도 1a를 참조하면, 컨택 층들, 애노드 영역 및 애노드 컨택 뿐만 아니라 캐소드 영역들은 본 발명의 예시적인 실시예에 따라 제조된 셀들의 내부 구조를 보여주기 위해 생략된다. 따라서, 도 1a는 반도체 물질, 전형적으로 단결정 실리콘의 바디의 부분(10)을 나타낸다. 소자는 N형 실리콘으로부터 제조된 NPT(non-punch through) 소자인데, 그 실리콘은 통해 상부 표면에 캐소드 셀들의 패턴을 구비하도록 확산이 수행된다. PT(punch through) 및/또는 FS(Field Stop) 기술들 또한 본 발명의 범주 내에 있다.
소자 구조는 N 드리프트 영역(drift region)(24)을 포함하는데, 그 안으로 P 웰(20)이 확산된다. 소자는 또한 수직방향 및 횡방향 모두 P 웰 내에 놓이기 위해서 P 웰(20) 내로 확산되는 N 웰(22)을 포함하고, 이에 의해 주 전류 경로 내에 놓여 있을 P 영역(20a)을 남겨둔다. 영역(20b)는 MOSFET 게이트(140)에 의해 덮어지는 채널을 구비한다. 도 1a, 도 1b 및 도 1c에서, 게이트 옥사이드는 검은색으로 도시되어 있다.
N 웰(22) 내에, 캐소트 셀들의 클러스터는 트렌치들에 의해 분리되어 구비되고, 각각의 셀은 구조 내에서 동일하여 그들 중 단지 하나만이 세부적으로 설명될 것이다. 따라서, 각각의 셀은 N 웰(22) 내로 확산된 쉐도우 P 베이스(32)를 포함한다.
본 발명의 예시적인 실시예에 따른 소자를 위한 상대적 도핑 프로파일은 도면들 중 도 4에 도시되어 있다.
모든 확산들은 상부 표면 사용을 통해 만들어지는데, 예를 들어 많은 전통적인 리소그래피 단계들이 그렇다. 이런 확산들을 성취하기 위해 사용되는 특정 과정은 본 발명에 중요하지 않으며, 확산 영역에 실시되는 어떤 알려진 과정도 사용될 수 있고, 따라서 이 과정은 더 세부적으로 기술되지 않을 것이다. 그렇지만, 선택적으로 그 영역들을 포함하거나 아니면 에피택시와 같이, 이것이 유일하게는 아니지만 특별히 배타적이지는 않지만, 실리콘 카바이드 소자들과 같은 밴드갭 소자들을 확장하기 위해 적용가능하고 성장 과정들과 함께 구조를 형성하는 것이 가능할 수 있다는 것이 본 발명의 기술분야에서 능숙한 사람들에게 이해될 것이다.
이제 도면들 중 도 1b에 대해 참조하면, 이전에 언급된 바와 같이, N 웰은 캐소드 셀들의 클러스터를 담고 있고, 각각의 셀은 동일한 대칭적인 구조로 되어 있다. 셀들은 각 셀의 게이트 구조에 의해 교차되는 단일 P 베이스 영역(32)에서 형성된다. 게이트 구조 표면(26)으로부터 에칭되고 그 표면으로부터 P 웰 영역(20)으로 연장되는 트렌치(40)를 포함한다. 대안적인 실시예에서, 트렌치(40)은 N 웰 영역으로만 연장되거나 P 웰의 두께를 관통해서(통하여) 드레인 영역(20)까지 연장될 수 있다. 폴리실리콘 게이트(38)는 트렌치에 위치하고 있고 게이트 옥사이드(33)에 의해 인접한 실리콘 물질로부터 절연된다.
본 발명의 예시적인 실시예에서, 트렌치 게이트가 형성된 후에, P+ 영역(34)은 선택적으로 P 베이스(32) 내로 확산되고, 그 후에 N+ 캐소드 영역(36)이 P+ 베이스 영역(34)과 비정류성 접합(non-rectifying junction)을 형성하고 있는 캐소드 영역인 P+ 영역(34) 내로 확산된다. 대안적인 예시적인 실시예에서, P+ 영역(34)와 캐소드 영역들(36)은 트렌치(40)가 형성되기 전에 형성될 수 있어, 트렌치들은 P 베이스 영역(32)와 N 웰(22)뿐 아니라 P+ 와 캐소드 영역들(34, 36)를 관통하여 연장된다.
따라서, 어떤 경우에서도, 인접한 표면, N+ 영역(36)은 베이스 물질(32) 내에 형성된다. 영역들(132a 및 132b)은 MOSFET들의 각각의 채널을 구비하고, 이들 각각은 게이트 옆의 P 웰의 부분(122)에 소스(36)와 드레인을 가지고 있다. 게이트는 캐소드/소스 컨택 금속화(140, 도 3a)로부터 P 웰으로의 전도(conduction)를 제어한다. 도 3b에서, 캐소드 컨택들은 각각의 소스 영역(36)으로 연장되는 금속화에 의해 구비되고, 표면(26)에서 컨택들이 N+ 영역(36)과 P 베이스(34) 사이의 PN 접합부를 연결한다는 것이 주목될 것이다.
P+ 애노드 영역(14)는 애노드 컨택(16)이 만들어지는 드리프트 영역(24)의 하부 표면에 형성된다.
일부 경우들에서, 캐소드 셀의 N 웰과 인접한 셀들의 그것 사이의 공간을 늘리기 위해 구조 내에 소위 "더미 셀들(dummy cells)"을 구비하는 것이 요구될 수도 있다. 이것은 도 1b에 도시된 것과 같은 셀들을 포함함으로써 간단하게 성취될 수 있지만, 그것은 플로팅되도록 남겨지거나 그라운드에 연결되고 따라서 작동하지 않는다. 더미 셀에는 n+ 영역이 없다. 따라서 더미 셀은 캐소드에 연결되거나 연결되지 않을 수 있다. 이러한 더미 셀들은 독립적으로 클러스터 내에서 분산될 수 있다. 더 나아가, 작동하는 셀 내의 트렌치들(40a) 중 일부는 "더미 트렌치들(dummy trenches)"로 지정될 수 있다. 이것은, 그것들은 활동을 중단하거나 혹은 비작동적으로 남겨 놓으면서, 더미 트렌치들로 지정된 트렌치들을 위한 캐소드 컨택(37)을 생략함으로써 간단하게 도 1b의 배치에서 성취될 수 있다. 구조 내의 더미 셀들의 수와 작동하는 셀들 내의 더미 트렌치들의 수는 디자인, 이용되는 제조공정 및 요구되는 소자 특성들에 달려있다. 그렇지만, 캐소드 셀 구조 내에서의 더미 셀들의 사용은 온(on) 상태와 턴오프 손실들 사이의 균형을 향상시킬 수 있는 것으로 보여져 왔다. 위에서 언급된 바와 같이, 더미 셀들은 플로팅되도록 남겨지거나 그라운드에 연결될 수 있다. 더미 셀들과 더미 트렌치들은 함께 그라운드에 연결되거나 플로팅되도록 남겨질 수 있다. 더미 트렌치들 또한 플로팅되도록 남겨질 수 있다.
위에 설명된 소자와 함께 사용을 위해 예상되는 많은 다양한 가능한 트렌치 배치들이 있다. 도면들 중 도 2a, 도 2b, 도 2c, 도 2d 및 도 2e를 참조하면, 4개의 가능한 다른 스트라이프된 캐소드 기하학적 구조가 도시되어 있다. 도 2a는 100%의 접촉이 있고 축을 따라 더미 셀들이 구비되지 않는 스트라이프된 디자인을 도시한고, 모든 캐소드 셀들은 "살아있는(live)" 요소들이다. 이것은 도면들 중 도 2g에 명확히 도시되어 있는데, (다른 캐소드 클러스터들에) 연결 트렌치들은 생략되어 있다. 도 2b는 액티브 셀당 하나의 더미 셀이 있는 경우를 도시하는데, 트렌치들(40) 사이의 검은 영역(300)은 더미 영역들이다. 도시된 배열에서, 더미들은 Y 축을 따라 위치한다. 도 2c는 단위 트렌치당 2개의 더미들이 있는 경우를 도시하고, 도 2d는 단위 트렌치당 3개의 더미들이 있는 경우를 도시한다.
도 2e는 트렌치들(40)에 수직으로 위치하는 더미들(300)이 있는 경우를 도시한 것이다.
캐소드 클러스터들은 함께 만들어질 수 있다. 예를 들어, 도면들 중 도 1c와 도 2f를 참조하면, 스트라이프 있는 배열이 도시되는데, 캐소들 셀들의 블록들(100) 사이에, 복수의 나란한 "스트라이프들(stripes)" 또는 트렌치들(40)이 있고, 각 셀에는 게이트 컨택 세트(미도시)가 구비되고, 이에 의해 트렌치들(102)을 경유하여 파워 서플라이에 연결된다. 이런 연결 트렌치들은 도시된 방식으로, 예를 들어 소자를 가로질러 종방향으로 및/또는 횡방향으로 배치될 필요가 없고 - 예를 들어, 지그재그 패턴 같은 대안적인 많은 배치들이 예견되고, 본 발명은 이 관점에서 제한되는 것으로 의도되지 않는다는 것이 이해될 것이다. 많은 트렌치 게이트들은 사용된 세부적 장치의 로딩 상태들에 따라, 클러스터들 사이에 분산될 수 있다. 그렇지만, 도 2b에서 "살아있는(live)" 블록들 사이에 더 넓은 공간들이 있고, 도 2c와 도 2d에는, 이 공간들이 다시 더 넓어진다. 이런 공간들에 "더미(dummy)" 트렌치들이 반드시 필요한 것은 아니다. 그렇지만, 에칭과 리소그래피의 용이함을 포함한 제조 제약들의 관점에서, 이는 각 디자인을 위한 리소그래피 혹은 에칭 마스크들을 변경해야만 하는 것을 피하기 위해 바람직할 수 있다. 모든 배열들에서, 도 1b에 도시된 바와 같이, 동일한 트렌치가 각 소자의 드리프트와 P 웰 영역들을 종방향으로 가로지르는 것 뿐만 아니라 베이스, N 웰 및 P 웰을 횡방향으로 가로지르는 것으로 보여질 수 있다.
도면들 중 도 5에 도시된 바와 같이, 평면 게이트들은 클러스터 셀들을 연결하기 위해 사용될 수 있다는 것이 이해될 것이다.
도 1b를 추가로 참조하면, 문턱전압 이상의 정 바이어스가 게이트에 인가될 때, 캐소드 MOSFET들이 턴온되고 전자들이 N-드리프트 영역(24) 내로 공급된다. 애노트 전압이 바이폴라 온셋 전압 이상일 때, 애노드로부터 홀들이 주입된다. 그렇지만, 직접 캐소드 영역들로 흘러 들어가는 홀들을 위한 경로는 없다. 그 결과, P 웰 영역(20)의 포텐셜이 증가한다. N 영역(22)의 농도는 소자의 전반적인 성능에 있어서 중요한 역할을 하고, 홀들을 위한 장벽을 만들기 위해 요구되는 중요 제약 이상이고, 전하 저장된 IGBT(CS-IGBT)의 경우가 그렇다. 컨트롤 게이트가 온(ON)일 때, N 웰(22)은 N 웰 영역 내에 형성된 축적 영역들과 P 베이스 영역(32) 내의 반전된 채널(inverted channel)들을 통해 캐소드 포텐셜에 묶여진다. 내부 전위 이상의 P 웰과 N 웰 접합부의 포텐셜 차이들에 있어서의 증가와 함께, 사이리스터의 파이어링 온(firing ON)을 가져온다.
일단 사이리스터가 온(ON)되면, 애노드 전압에서의 더 많은 증가와 함께 N 웰/P 웰(22/20) 포텐셜이 증가한다. 포텐셜에 있어서의 이 증가는 P 베이스(32)/ N 웰(22) 디플리션(depletion) 영역의 강화로 이어진다. N 웰(22)의 농도가 P 베이스(32)의 그것보다 낮음에 따라, 디플리션 영역은 대부분 N 웰 영역으로 이동한다. (도핑 농도, N 웰의 깊이, P 베이스의 깊이 그리고 MOS 채널 포화 특성에 의해 결정되는) 특정한 전압에서, 디플리션은 P 웰/N 웰 접합부(junction)(23)을 터치하고 그 지점에서 소자는 클램프된다. 셀프 클램핑 특성은 애노드 포텐셜에 있어서의 어떠한 추가적인 증가도 단지 P 웰/N 드리프트(20/24) 영역을 가로질러서만 떨어지도록 한다.
소자의 턴오프 수행은 IGBT의 그것과 유사하다. 컨트롤 게이트가 턴오프될 때, P 베이스/ N 웰(32/22)를 가로지르는 포텐셜은 셀프 클램핑(self-clamping)이 일어날 때까지 증가한다. 일단 클램프되면, P 웰(20)의 넓은 특성이 P 베이스 영역 (32, 34)에 홀들이 효과적으로 모여질 수 있도록 한다.
다른 디자인들이 단일의 신장형 트렌치가 CIGBT(clustered insulated gate bipolar transistor)의 P 웰과 드리프트 영역들을 종방향으로 가로지르고 베이스, N 웰 그리고 P 웰 영역들을 횡방향으로 가로지르는데에 사용되는 것으로 예견되는 것이 이해될 것이고, 본 발명은 이 관점에서 제한되도록 의도되지 않는다.
예시된 제조 과정은 도면들 중 도 3a 내지 도 3h를 참조해서 이제 설명될 것이다. 그러므로, 도 3a를 참조하면, 본 과정은 상부 표면(201) 및 반대되는 하부 표면(202)를 가지고 있는 준비된 n형 반도체(200)로 시작된다. 다음으로, 도 3b에서 도시된 바와 같이, 예를 들어, 포토리소그래피와 이온 주입법에 의해, P 웰 층(220)이 n형 반도체(200)의 상부 표면(201)을 통해 형성된다. 도면들 중 도 3c를 참조하면, 다시 예를 들어, 포토리소그래피와 이온 주입법에 의해 N 웰 층(222)이 구조 상부 표면(201)을 통해 P 웰 층(220) 내에 형성된다. 도 3d에서, P 베이스 층(232)는 예를 들어 다시 포토리소그래피와 이온 주입법에 의해 다시 상부 표면을 통해, N 웰 층(222) 내에 형성되어진 것으로 보여진다.
이제 도면들 중 도 3e를 참조하면, 게이트들로 역할을 할 트렌치들(240)은 예를 들어 드라이 에칭에 의해 선택적으로 형성된다. 이러한 트렌치들(240)은, 비록 트렌치들이 N 웰 영역(222) 내에서 종료되거나 혹은 P 웰 영역(220)을 통해 드리프트 영역으로 연장될 수도 있지만, P 베이스층(232), N 웰 층(222) 및 P 웰 층(220)을 횡방향으로 가로지르도록 형성된다. 또한 트렌치들은 도 3f의 개략적 평면도에서 도시된 바와 같이, 기판(200), P 웰 층(220) 및 N 웰 층(222)을 종방향으로 가로지른다. 일실시예에서, P+ 층(234)와 캐소드 층(236)은 비록 이런 층들이 트렌치들의 형성 전에 형성될 수도 있지만, 트렌치 게이트들이 형성된 후에 선택적으로 형성된다.
도 3e를 다시 참조하면, 트렌치들(240)의 내부 표면은 게이트 옥사이드(절연막(240))으로 덮여있고, 게이트 전극들(244)은 트렌치들을 채우기 위해 게이트 옥사이드막(242) 상에 형성된다. 게이트 전극들(244)은 예를 들어, CVD(chemical vapour deposition)와 같은 분야에 능숙한 사람들에게 알려진 임의의 적절한 방법에 의해 도핑된 폴리실리콘으로 형성될 수 있다. 절연막(미도시)은 선택적으로 트렌치 개구들(trench openings) 위에 형성되고, 캐소드 전극(미도시)은 구조의 상부 표면 위에 형성된다.
마지막으로, N+ 버퍼층(미도시)과, 필요하다면, P 애노드 층은 n형 기판(200)의 하측(202) 상에 형성된다. 그렇지만, NPT 기술에서는 버퍼층이 요구되지 않는다는 것이 이해될 것이다.
본 발명은 어떤 방식으로도 소자의 각 영역과 층이 형성되는 방법에 제한되도는 것으로 의도하지 않는다는 것이 이해될 것이다. 많은 적합한 증착, 에칭 및 임플란테이션 방법들 중 임의의 하나는 본 기술 분야에서 능숙한 사람들에게 분명해질 것이며 이것들은 모두 본 발명의 범주 내에 속하도록 의도된다.

Claims (20)

  1. 셀들의 클러스터를 포함하는 반도체 소자로서, 상기 셀들의 적어도 일부는 내부에 배치된 제1 및 제2 도전형의 적어도 하나의 캐소드 영역을 갖는 제1 도전형의 베이스 영역, 이때, 상기 캐소드 영역들은 셀들이 작동하도록 도전성 컨택들을 통하여 함께 연결되며, 잔류 셀들의 적어도 일부는 제1 도전형의 베이스 영역을 포함하고 잔류 캐소드 영역들이 비작동이고 더미 셀들로 지정되도록 하기 위해 캐소드 영역들을 포함하지 않음; 제2 도전형의 제1 웰 영역; 제1 도전형의 제2 웰 영역; 제2 도전형의 드리프트 영역; 제1 도전형의 애노드 영역; 및 애노드 컨택을 포함하고; 각 셀은 제1 웰 영역 안에 배치되고, 제1 웰 영역은 제2 웰 영역 내에 배치되고; 상기 반도체 소자는 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고 베이스 영역과 제1 및 제2 웰 영역을 횡방향으로 가로지르는 신장형 트렌치(elongate trench)를 포함하고; 상기 트렌치는 상기 제2 웰 영역의 부분적인 또는 전체 두께를 관통하여 연장되고, 상기 트렌치의 내부 표면을 덮도록 절연막이 구비되고, 상기 트렌치를 채우기 위해 상기 절연막 상에 제1 게이트가 형성되고; 상기 반도체 소자는 소자의 작동동안 베이스 영역과 제1 웰 영역 간의 접합부에 있는 디플리션(depletion) 영역이 제1 웰 영역의 포텐셜이 미리 정해진 문턱값 위의 애노드 컨택들의 포텐셜의 증가로부터 절연되도록 애노드 포텐셜이 미리 정해진 문턱 포텐셜에 도달할 때까지 애노드 포텐셜을 증가시키면서 제1 웰 영역과 제2 웰 영역 간의 접합부까지 연장될 수 있는, 반도체 소자.
  2. 제1항에 따른 반도체 소자 제조 방법으로서, 제2 도전형의 반도체 층 내에 제2 웰 영역을 형성하고, 그래서 잔류하는 반도체 층은 드리프트 영역을 형성하고, 제2 웰 영역 내에 제1 웰 영역을 형성하고, 제1 웰 영역 내에 베이스 영역을 형성하고, 캐소드 영역을 형성하는 단계들을 포함하고; 상기 방법은 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고 베이스 영역과 제1 웰 영역을 횡방향으로 가로지르도록 신장형 트렌지를 형성하는 단계를 추가로 포함하고, 상기 방법은 반도체 기판 상에서 제1항에 따른 복수의 반도체 소자를 형성하는 단계를 추가로 포함하고, 반도체 소자들의 일부가 더미 셀들로 지정되는 잔류 비작동 소자들과 함께 작동하도록 구성되는, 방법.
  3. 제2항에 있어서,
    각각의 상기 트렌치는 각각의 상기 캐소드 영역의 형성에 앞서 형성되는, 방법.
  4. 제2항에 있어서,
    반도체 기판 상에 제1항에 따른 복수의 반도체 소자들을 형성하고, 소자들이 하나 이상의 나란한 행들 내에 배열되고, 반도체 소자들의 행 혹은 행들에 수직으로 지나는 나란한 행들 내에 복수의 신장형 트렌치들을 형성하는 단계들을 포함하여, 각각의 트렌치가 제2 웰 영역과 드리프트 영역을 종방향으로 가로지르고, 적어도 하나의 반도체 소자의 베이스 영역과 제1 웰 영역을 횡방향으로 가로지르도록 하는, 방법.
  5. 제2항에 있어서,
    각각의 트렌치는 각각의 반도체 소자의 제1 및 제2 웰 영역들을 횡방향으로 가로지르는, 방법.
  6. 제5항에 있어서,
    각각의 트렌치는 제2 웰 영역의 전체 두께를 관통하여 연장되지 않는, 방법.
  7. 제5항에 있어서,
    각각의 트렌치는 제2 웰 영역의 전체 두께를 관통하여 드리프트 영역으로 횡방향으로 연장되는, 방법.
  8. 제2항에 있어서,
    각각의 트렌치의 내부 표면 상에 절연층을 형성하고, 각 트렌치를 채우도록 구성되는 게이트를 형성하는 단계를 추가로 포함하는, 방법.
  9. 제4항에 있어서,
    소자들의 하나의 또는 각각의 나란한 행의 각각의 소자가 작동하도록 구성되는, 방법.
  10. 제2항에 있어서,
    소자들의 교대 행들의 각각의 소자는 더미 셀들로 지정되는 잔류 행들의 소자들과 함께, 작동하도록 구성되는, 방법.
  11. 제1항에 따른 복수의 반도체 소자들을 포함하는 반도체 구조로서, 소자들의 나란한 행들로 배열되며, 나란한 행들에 배열된 복수의 트렌치들을 포함하면서, 반도체 소자들의 행들에 수직인 채로, 각각의 트렌치는 각 행의 소자들 상의 소자의 제2 웰 영역과 드리프트 영역들을 종방향으로 가로지르고, 베이스, 제1 웰 그리고 제2 웰 영역들을 횡방향으로 가로지르도록 배치되고; 절연막이, 하나의 또는 각각의 트렌치를 채우기 위해 상기 절연막 상에 형성되는 게이트와 함께, 적어도 하나의 트렌치의 내부 표면을 덮도록 구비되며, 소자들의 하나의 또는 각각의 나란한 행의 소자들의 적어도 일부는 더미 셀들로 지정되는 잔류 비작동 소자들과 함께 작동하도록 구성되는, 반도체 구조.
  12. 제11항에 있어서,
    소자들의 교대 행들의 각 소자는 더미 셀들로 지정되는 잔류하는 행들의 소자들과 함께 작동하도록 배치되는, 반도체 구조.
  13. 제11항에 있어서,
    복수의 셀 또는 소자가 연결부들에 의해 클러스터로 함께 연결되는, 반도체 구조.
  14. 제13항에 있어서,
    상기 연결부들은 하나 이상의 트렌치를 포함하는, 반도체 구조.
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