ES2942334T3 - Dispositivo MOS-bipolar - Google Patents

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ES2942334T3 ES14749944T ES14749944T ES2942334T3 ES 2942334 T3 ES2942334 T3 ES 2942334T3 ES 14749944 T ES14749944 T ES 14749944T ES 14749944 T ES14749944 T ES 14749944T ES 2942334 T3 ES2942334 T3 ES 2942334T3
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Abstract

Un transistor bipolar de puerta aislada agrupado (CIGBT) que comprende una región de derivación (24), una región de pozo P (20) formada dentro de la región de deriva de tipo n, una región de pozo N (22) formada dentro de la región de pozo P (20), una región de base P (32) formada dentro de la región del pocillo N (22) y una región de cátodo (36). Se forman una o más zanjas (40) en el dispositivo y se configuran para intersectar longitudinalmente la región de deriva (24) y, opcionalmente, la región del pozo P (20) así como para intersectar lateralmente la región de la base (32), la región del pozo N (22) y la región del pozo P (20). Se forma una película aislante sobre la superficie interior de las zanjas (40) y se forma óxido de puerta sobre la película aislante para llenar sustancialmente las zanjas y formar una puerta. (Traducción automática con Google Translate, sin valor legal)

Description

DESCRIPCIÓN
Dispositivo MOS-bipolar
Antecedentes de la invención
La presente invención se refiere a un dispositivo MOS-bipolar y, más particularmente, a un transistor bipolar de puerta aislada agrupada (CIGBT) y a un procedimiento para su fabricación.
Tradicionalmente, los transistores de efecto de campo metal-óxido (MOSFET) de potencia se han utilizado en aplicaciones de potencia baja a media. Sin embargo, se ha comprobado que los transistores bipolares de puerta aislada (IGBT) ofrecen un mejor rendimiento de conmutación en este tipo de aplicaciones debido a su menor pérdida de potencia en estado activo y sus mayores densidades de corriente. Las potencias nominales de los IGBT aumentan lentamente y se prevé que sustituyan a los tiristores en aplicaciones de potencia media, como los sistemas de inversores de corriente continua de alta tensión (HDVC) y los controles de transmisión de tracción. Los dispositivos MOS Gated Thyristor (MGT) se han identificado como una alternativa prometedora a los dispositivos basados en transistores, ya que presentan una menor caída de tensión directa y mejores densidades de corriente. El CIGBT descrito en la Solicitud de Patente Internacional No. WO01/18876 es un dispositivo tiristor MOS con puerta que presenta una característica única de autobloqueo que protege las células catódicas de tensiones anódicas elevadas en todas las condiciones operativas. La característica de autobloqueo también permite la saturación de corriente a altas polarizaciones de puerta y proporciona bajas pérdidas de conmutación, y su baja tensión de estado activado y sus capacidades de bloqueo de alta tensión hacen que el CIGBT sea muy adecuado como alternativa al IGBT.
El documento US2009008674A1 divulga un IGBT de puerta doble que tiene ambas puertas referidas a un cátodo en el cual una segunda puerta esté para controlar el flujo de corriente de agujero. En estado activo, la corriente de agujero puede suprimirse en gran medida. Mientras que durante la conmutación, se permite que la corriente de agujero fluya a través de un segundo canal. Incorpora un MOSFET de canal p en modo de agotamiento que tiene un canal de agujero preformado que se activa cuando se aplican 0 V o tensiones positivas por debajo de una tensión umbral especificada entre la segunda puerta y el cátodo, no se utilizan tensiones negativas a la puerta del canal p. Proporciona un control activo de la cantidad de agujeros que se recogen en el estado activo mediante la reducción del factor de transporte de base a través del aumento del dopaje y la anchura del pozo n o mediante la reducción de la eficiencia de inyección a través de la disminución del dopaje del pozo p profundo. El dispositivo incluye al menos un ánodo, un cátodo, un sustrato semiconductor, una región de deriva n, puertas primera y segunda, una región catódica n+, un cátodo p+ corto, un pozo p profundo, un pozo n y un canal de agujeros preformado.
El documento US2012043581 A1 divulga un dispositivo semiconductor en el que una célula IGBT incluye una zanja que pasa a través de una capa base de un sustrato semiconductor a una capa de deriva del sustrato semiconductor, una película aislante de puerta en una superficie interior de la zanja, un electrodo de puerta en la película aislante de puerta, una primera región emisora de tipo conductividad en una porción superficial de la capa base, y una segunda región de primer contacto de tipo conductividad en la porción superficial de la capa base. La célula IGBT incluye además una primera capa flotante de tipo conductividad dispuesta dentro de la capa base para separar la capa base en una primera porción que incluye la región emisora y la región de primer contacto y una segunda porción adyacente a la capa de deriva, y una película aislante entre capas dispuesta para cubrir un extremo del electrodo de puerta. Una célula de diodo incluye una segunda región de segundo contacto de tipo conductividad en la porción superficial de la capa base.
El documento US2004094798A1 divulga un dispositivo semiconductor que comprende: un primer electrodo principal; un segundo electrodo principal; una región base semiconductora de un primer tipo de conductividad; un electrodo de puerta proporcionado en una zanja a través de una película aislante, estando formada la zanja para penetrar en la región base semiconductora; y una primera región semiconductora de un primer tipo de conductividad y una segunda región semiconductora de un segundo tipo de conductividad proporcionadas bajo la región base semiconductora. El flujo de corriente entre los electrodos principales primero y segundo cuando se aplica una tensión de dirección predeterminada entre estos electrodos es controlable en función de la tensión aplicada al electrodo de puerta. Una región agotada se extiende desde una unión entre la primera y la segunda región semiconductora hasta la zanja.
El documento US2007252195A1 divulga un dispositivo semiconductor MOS de puerta aislada de tipo vertical y zanja en el que las superficies de regiones de canal de tipo p y las superficies de porciones de un sustrato semiconductor de tipo n se alternan en la dirección longitudinal de la zanja entre las zanjas dispuestas en paralelo, y una región emisora de tipo n+ formada selectivamente en la superficie de la región de canal de tipo p es ancha por el lado de la zanja y se estrecha hacia el punto central entre las zanjas. De este modo, el dispositivo consigue una baja resistencia a la conexión y una mayor capacidad de desconexión.
Se han divulgado resultados experimentales de estructuras IGBT agrupadas en zanja fabricadas en tecnología sin perforación de 1,2 kV. Los resultados experimentales demuestran una caída de tensión directa significativamente baja en comparación con los IGBT de zanja de la misma tecnología. Además, los resultados muestran que el uso de células ficticias en el dispositivo TCIGBT puede mejorar la compensación entre las pérdidas en estado activo e inactivo. Estos se divulgan en: K. Vershinin et al., "Experimental Demonstration of a 1.2kV Trench Clustered Insulated Gate Bipolar Transistor in Non Punch Through Technology," 2006 IEEE International Symposium on Power Semiconductor Devices and IC's, Naples, 2006, pp. 1-4, doi: 10.1109/ISPSD.2006.1666102. Luther-King et al, disclose the "Performance of a trench PMOS gated, planar, 1.2 kV Clustered insulated gate bipolar transistor in non punch through technology" in the 2009 21st INTERNATIONAL SYMPOSIUM ON POWER SEMICONDUCTOR DEVICES & IC'S (ISPSD) - 14-18 JUNE 2009 - BARCELONA, SPAIN, IEEE, PISCATAWAY, NJ, USA, (20090614), ISBN 978-1-4244-3525-8, pages 164 - 167, XP031485164.
Es objeto de la presente invención proporcionar una estructura de célula catódica, y un procedimiento de fabricación de la misma, utilizando la tecnología CIGBT.
Sumario de la invención
De acuerdo con la presente invención, se proporciona un dispositivo semiconductor según la reivindicación 1 Según la invención, la zanja puede terminar dentro del segundo pozo o puede extenderse a través de todo el espesor del segundo pozo hasta la región de deriva. Esto depende, por ejemplo, de las características requeridas del dispositivo y de las limitaciones de procesamiento.
También de acuerdo con la presente invención, se proporciona un procedimiento de fabricación de un dispositivo semiconductor como se ha definido anteriormente, que comprende las etapas de formar la segunda región de pozo dentro de una capa semiconductora del segundo tipo de conductividad, de tal manera que la capa semiconductora restante forma la región de deriva, formando la primera región de pozo dentro de la segunda región de pozo, formando la región base dentro de la primera región de pozo, y formando la región catódica; el procedimiento comprende además la formación de una zanja alargada tal que interseca longitudinalmente la segunda región de pozo y la región de deriva, y que interseca lateralmente la región base y la primera región de pozo.
En una realización ejemplar de la invención, el procedimiento comprende además las etapas de formar una pluralidad de dispositivos semiconductores según la reivindicación 1 sobre un sustrato semiconductor, estando los dispositivos dispuestos en una o más filas sustancialmente paralelas, y formando una pluralidad de zanjas alargadas en filas sustancialmente paralelas que discurren sustancialmente perpendiculares a la fila o filas de dispositivos semiconductores, de tal manera que cada zanja interseca longitudinalmente la segunda región de pozo y la región de deriva, y lateralmente interseca la región base y la primera región de pozo de al menos un dispositivo semiconductor.
La o cada zanja puede estar configurada para intersecar lateralmente las regiones de pozo primera y segunda del dispositivo semiconductor respectivo, pero preferiblemente la o cada zanja no se extiende a través del espesor total de la segunda región de células.
El procedimiento puede comprender además la etapa de formar una capa aislante en la superficie interior de la o cada zanja, y formar una puerta configurada para llenar sustancialmente la zanja respectiva.
En una realización ejemplar de la invención, cada dispositivo de la o cada fila de dispositivos puede configurarse para ser operativo.
En una realización ejemplar, cada dispositivo de filas alternas de dispositivos puede configurarse para ser operativo, y designándose los dispositivos de las filas restantes como células ficticias.
La presente invención se extiende a una estructura semiconductora que comprende una pluralidad de dispositivos semiconductores como se ha definido anteriormente, dispuestos en filas sustancialmente paralelas de dispositivos, y que incluye una pluralidad de zanjas dispuestas en filas sustancialmente paralelas, sustancialmente perpendiculares a las filas de dispositivos semiconductores, estando configurada cada zanja para intersecar longitudinalmente las segundas regiones de pozo y de deriva, e intersecar lateralmente la base, la primera región de pozo y la segunda región de pozo, de un dispositivo en cada fila de dispositivos; y en el que se proporciona una película aislante para cubrir sustancialmente la superficie interior de al menos una de las zanjas, formándose una puerta en la película aislante para llenar sustancialmente la o cada una de dichas zanjas.
Breve descripción de los dibujos
Una realización ejemplar de la presente invención se describirá ahora a modo de ejemplo únicamente y con referencia a los dibujos adjuntos, en los que:
La figura 1a es una vista esquemática en sección transversal frontal parcial de una estructura catódica de acuerdo con una realización ejemplar de la presente invención;
La figura 1b es una vista esquemática en sección transversal lateral parcial de una estructura catódica, que incluye zanjas ficticias, de acuerdo con una realización ejemplar de la presente invención;
La figura 1c es una vista esquemática en planta de una estructura portadora de una pluralidad de células catódicas;
Las figuras 2a a 2e son vistas esquemáticas en planta de geometrías catódicas de acuerdo con las respectivas realizaciones ejemplares de la presente invención;
La figura 2f es una vista en planta de una estructura portadora de una pluralidad de células catódicas que ilustra cómo pueden construirse juntas sobre un único sustrato;
La figura 2g es una vista en planta de la geometría de la figura 2a, con las zanjas de conexión omitidas para mayor claridad;
Las figuras 3a a 3e son vistas esquemáticas en sección transversal que ilustran las distintas etapas del procedimiento de fabricación de un dispositivo según una realización ejemplar de la presente invención; La figura 3f es una vista esquemática en planta de una única célula de un dispositivo según una realización ejemplar de la invención para ilustrar la configuración de una zanja;
La figura 4 ilustra el perfil de dopaje comparativo de un dispositivo según una realización ejemplar de la presente invención; y
La figura 5 ilustra una estructura según una realización ejemplar de la presente invención, ilustrando el uso de puertas planas para conectar las agrupaciones.
Descripción detallada de las realizaciones de la invención
Haciendo referencia a la Figura 1a de los dibujos, en la que se han omitido las capas de contacto, la región anódica y el contacto anódico, así como las regiones catódicas, para ilustrar la estructura interna de las células fabricadas de acuerdo con una realización ejemplar de la presente invención. Así, la figura 1a muestra una porción 10 de un cuerpo de material semiconductor, típicamente de silicio monocristalino. Se trata de un dispositivo NPT (sin perforación) fabricado a partir de silicio tipo N a través del cual se realizan difusiones para proporcionar un patrón de células catódicas en la superficie superior. Las tecnologías PT (perforación) y/o Field Stop (FS) también entran dentro del ámbito de la invención.
La estructura del dispositivo comprende una región de deriva N 24 en la que se difunde un pozo P 20. El dispositivo incluye además un pozo N 22 que difundido en el pozo P 20, de forma que se sitúa dentro del pozo P tanto vertical como lateralmente, dejando así una región P 20a que se situará en la trayectoria principal de la corriente, en uso. La región 20b proporciona un canal superpuesto por una puerta MOSFET 140. En las figuras 1a, b y c, el óxido de puerta se muestra en negro.
Dentro del pozo N 22, se proporciona una agrupación de células catódicas, separadas por zanjas y cada célula es idéntica en estructura por lo que sólo una de ellas será descrita en detalle. Así, cada célula comprende una base P poco profunda 32 difundida en el pozo N 22.
En la Figura 4 de los dibujos se ilustra un perfil de dopaje comparativo para un dispositivo según una realización ejemplar de la invención.
Todas las difusiones se realizan a través de la superficie superior utilizando, por ejemplo, una pluralidad de etapas litográficas convencionales. El proceso particular utilizado para lograr estas difusiones no es crítico para la invención, cualquier proceso conocido para efectuar regiones de difusión puede ser utilizado, y este proceso, por lo tanto, no se describirá con más detalle. Sin embargo, un experto en la materia apreciará que puede ser posible formar la estructura con procesos de crecimiento que impliquen esas regiones selectivamente o de otro modo, como la epitaxia, y esto es aplicable, en particular, pero no exclusivamente, a dispositivos de banda prohibida ancha, como los dispositivos de carburo de silicio.
Refiriéndonos ahora a las Figuras 1b de los dibujos, y como se indicó anteriormente, el pozo N contiene una agrupación de células catódicas, siendo cada célula de la misma construcción simétrica. Las células se forman en una única región base P 32 que es intersecada por la estructura de puerta de cada célula. La estructura de puerta comprende una zanja 40, grabada desde la superficie 26, y que se extiende desde dicha superficie hasta la región de pozo P 20. En realizaciones alternativas, la zanja 40 puede extenderse sólo en la región del pozo N, o extenderse por todo el camino a través del espesor del pozo P hasta la región de drenaje 20. Una puerta de polisilicio 38 está situada en la zanja y aislada del material de silicio adyacente por el óxido de puerta 33.
En una realización ejemplar de la presente invención, después de que se hayan formado las puertas de zanja, una región P+ 34 se difunde selectivamente en la base P 32, y a continuación las regiones catódicas N+ 36 se difunden en la región P+ 34, formando las regiones catódicas una unión no rectificadora con la región P+ base 34. En una realización ejemplar alternativa, la región P+ 34 y las regiones catódicas 36 pueden formarse antes de que se formen las zanjas 40, de tal manera que las zanjas se formen de modo que se extiendan a través de las regiones P+ y catódicas 34, 36, así como de la región base P 32 y del pozo N 22.
Así, en cualquier caso, adyacente a la superficie, se forman regiones N+ 36 dentro del material base 32. Las regiones 132a y 132b proporcionan canales respectivos de MOSFET, cada uno con una fuente 36 y un drenaje en las porciones 122 del pozo P 20 por la puerta. La puerta controla la conducción desde la metalización del contacto cátodo/fuente (140, Figura 3a) hasta el pozo P En la figura 3b, los contactos catódicos se proporcionan mediante metalización que se extiende a cada región fuente 36 y se observará que en la superficie 26 los contactos puentean las uniones PN entre las regiones N+ 36 y la base P 34.
En la superficie inferior de la región de deriva 24 se forma una región anódica P+ 14, en la que se realiza el contacto anódico 16.
De acuerdo con la invención, se proporcionan las denominadas "células ficticias" dentro de la estructura, con el fin de aumentar el espaciado entre el pozo N de una célula catódica y el de las células adyacentes. Esto puede conseguirse simplemente incluyendo una célula como la que se muestra en la figura 1b, pero que se deja flotando o conectada a tierra y, por tanto, no operativa. En una célula ficticia, no hay región n+. Por lo tanto, se puede conectar o no una célula ficticia al cátodo. Estas células ficticias pueden dispersarse de forma independiente dentro de la agrupación. Además, algunas de las zanjas 40a de una célula operativa pueden designarse como "zanjas ficticias". Esto se consigue en la disposición de la figura 1b, simplemente omitiendo los contactos catódicos 37 para las zanjas designadas como zanjas ficticias, dejándolas inactivas o no operativas. El número de células ficticias dentro de una estructura, y el número de zanjas ficticias dentro de una célula operativa, depende del diseño, del procedimiento de fabricación utilizado y de las características requeridas del dispositivo. Sin embargo, se ha demostrado que el uso de células ficticias en la estructura de la célula catódica puede mejorar la compensación entre las pérdidas en estado activo e inactivo. Como ya se ha dicho, las células ficticias pueden dejarse flotando o conectarse a tierra. Las células ficticias y las zanjas ficticias pueden conectarse juntas a tierra o dejarlas flotando. Las zanjas ficticias también pueden dejarse flotando.
Se prevén muchas diferentes configuraciones de zanja posibles para su uso con el dispositivo descrito anteriormente. Refiriéndonos ahora a las Figuras 2a, b, c, d y e de los dibujos, se ilustran cuatro posibles geometrías diferentes de cátodo en franjas. La figura 2a ilustra un diseño en franjas en el que hay un contacto del 100% y no hay células ficticias a lo largo del eje, de forma que todas las células catódicas son componentes "vivos". Esto se muestra más claramente en la figura 2g de los dibujos, en la que se omiten las zanjas de conexión (a otras agrupaciones de cátodos). La figura 2b ilustra el caso en el que hay una célula ficticia por célula activa, en la que las zonas negras 300 entre las zanjas 40 son las zonas ficticias. En la disposición mostrada, las zonas ficticias están colocadas a lo largo del eje Y. La figura 2c ilustra el caso en que hay dos zonas ficticias por unidad de zanja, y la figura 2d ilustra el caso en que hay tres zonas ficticias por unidad de zanja.
La figura 2e ilustra el caso en el que hay zonas ficticias 300 situadas perpendicularmente a las zanjas 40.
Las agrupaciones de cátodos pueden construirse juntas. Haciendo referencia, por ejemplo, a las Figuras 1c y 2f de los dibujos, se ilustra una configuración en franjas en la que hay una pluralidad de "franjas" paralelas o zanjas 40, entre bloques 100 de células catódicas, en las que cada célula está provista de un conjunto de contactos de puerta (no mostrados) y conectada de este modo, a través de las zanjas 102, a la fuente de alimentación. Se apreciará que estas zanjas de conexión no necesitan estar configuradas de la manera mostrada, es decir, longitudinal y/o horizontalmente a través del dispositivo - se contempla un gran número de configuraciones alternativas, por ejemplo, un patrón en zig-zag, y la presente invención no pretende en modo alguno estar limitada a este respecto. Se pueden dispersar varias puertas de zanja entre las agrupaciones, en función de las condiciones de carga de los equipos específicos utilizados. En la figura 2b, sin embargo, hay espacios más amplios entre los bloques "vivos", y en las figuras 2c y 2d, estos espacios vuelven a ser más amplios. No es necesario que haya zanjas "ficticias" en estos espacios. Sin embargo, en términos de restricciones de fabricación, incluyendo la facilidad de grabado y litografía, esto puede ser deseable, para evitar tener que alterar las máscaras de litografía o grabado para cada diseño. En todas las configuraciones puede observarse que la misma zanja interseca longitudinalmente las regiones de deriva y pozo P de cada dispositivo, así como interseca lateralmente las regiones base, pozo N y pozo P, como se muestra en la figura 1b.
Se apreciará que pueden utilizarse puertas planas para conectar las células de la agrupación, como se muestra en la Figura 5 de los dibujos.
Refiriéndonos adicionalmente a la Figura 1b, cuando se aplica a la puerta una polarización positiva por encima de la tensión umbral, los MOSFET catódicos se activan y los electrones se suministran a la región de deriva N 24. Cuando la tensión del ánodo es superior a la tensión de activación bipolar, se inyectan agujeros desde el ánodo. Sin embargo, no hay ninguna vía para que los agujeros fluyan directamente hacia las regiones catódicas. Como resultado, aumenta el potencial de la región de pozo P 20. La concentración de la región N 22 desempeña un papel importante en el rendimiento global del dispositivo y está por encima del límite crítico necesario para crear una barrera para los agujeros, como es el caso de un IGBT de carga almacenada (CS-IGBT). Cuando las puertas de control están activadas, el pozo N 22 está ligado al potencial catódico a través de la región de acumulación formada en la región del pozo N y los canales invertidos en la región base P 32. Con el aumento de las diferencias de potencial de la unión de los pozos P y N por encima de su potencial incorporado, se produce la activación del tiristor. Una vez que el tiristor está activado, el potencial del pozo N/pozo P (22/20) aumenta con el incremento de la tensión anódica. Este aumento del potencial conduce a la mejora de la región de agotamiento de la base P 32/ pozo N 22. Como la concentración del pozo N 22 es menor que la de la base P 32, la región de agotamiento se desplaza predominantemente hacia la región del pozo N. A una cierta tensión (determinada por la concentración de dopaje, la profundidad del pozo N, la profundidad de la base P y la característica de saturación del canal MOS), el agotamiento toca la unión 23 pozo P/pozo N y en ese punto el dispositivo se bloquea. La característica de autobloqueo garantiza que cualquier aumento adicional del potencial anódico sólo se reduce a través de la región de deriva pozo P /N (20/24).
El rendimiento de desactivación del dispositivo es similar al del IGBT Cuando la puerta de control se desactiva, el potencial a través de la base P/pozo N (32/22) aumenta hasta que se produce el autobloqueo. Una vez bloqueada, la anchura del pozo P 20 permite recoger eficazmente los agujeros en la región base P 32, 34.
Se apreciará que se prevén otros diseños en los que se utiliza una única zanja alargada para intersecar longitudinalmente las regiones de pozo P y de deriva e intersecar lateralmente las regiones base, pozo N y pozo P de un transistor bipolar de puerta aislada agrupada, y no se pretende que la presente invención esté limitada a este respecto.
A continuación se describirá un procedimiento de fabricación ejemplar con referencia a las Figuras 3a a 3h de los dibujos. Así, en referencia a la figura 3a, el procedimiento comienza con un semiconductor de tipo n preparado 200 que tiene una superficie superior 201 y una superficie inferior opuesta 202. A continuación, se forma la capa de pozo P 220 a través de la superficie superior 201 del semiconductor de tipo n 200 mediante, por ejemplo, fotolitografía e implantación iónica, como se muestra en la figura 3b. En referencia a la figura 3c de los dibujos, la capa de pozo N 222 se forma dentro de la capa de pozo P 220, de nuevo a través de la superficie superior 201 de la estructura mediante, por ejemplo, fotolitografía e implantación iónica. En la figura 3d, se observa que la capa base P 232 se ha formado dentro de la capa de pozo N 222, de nuevo a través de la superficie superior y de nuevo mediante, por ejemplo, fotolitografía e implantación iónica.
Refiriéndonos ahora a la Figura 3e de los dibujos, las zanjas 240 que servirán como puertas se forman selectivamente mediante, por ejemplo, grabado en seco. Estas zanjas 240 se forman de manera que intersecan lateralmente la capa base P 232, la capa de pozo N 222 y la capa de pozo P 220, aunque las zanjas pueden terminar dentro de la región de pozo N 222 o extenderse a través de la región de pozo P 220 hacia la región de deriva. Las zanjas también intersecan longitudinalmente el sustrato 200, la capa de pozo P 220 y la capa de pozo N 222, como se muestra en la vista esquemática en planta de la figura 3f. En una realización ejemplar, la capa P+ 234 y la capa catódica 236 se forman selectivamente después de que se hayan formado las puertas de las zanjas, aunque estas capas pueden formarse antes de la formación de las zanjas.
Volviendo a la figura 3e, las superficies interiores de las zanjas 240 están cubiertas con una película aislante de óxido de puerta 240, y los electrodos de puerta 244 están formados sobre la película aislante de óxido de puerta 242 para llenar las zanjas. Los electrodos de puerta 244 pueden estar formados, por ejemplo, de polisilicio dopado mediante cualquier proceso adecuado conocido por un experto en la materia, como, por ejemplo, la deposición química en fase vapor (CVD). Se forma selectivamente una película aislante (no mostrada) sobre las aberturas de la zanja y, a continuación, se forma el electrodo catódico (no mostrado) sobre la superficie superior de la estructura. Por último, la capa tampón N+ (no mostrada), si se requiere, y la capa anódica P se forman en la cara inferior 202 del sustrato tipo n 200. Se apreciará, sin embargo, que la capa tampón no es necesaria en la tecnología NPT Se apreciará que la invención no pretende limitarse en modo alguno a la manera en que se forma cada región y capa del dispositivo.

Claims (11)

REIVINDICACIONES
1. Dispositivo semiconductor que comprende una pluralidad de células, con una región base (32) de un primer tipo de conductividad que tiene dispuesta en ella al menos una región catódica (34,36) de un primer y segundo tipo de conductividad conectadas entre sí a través de contactos conductores (37) de tal manera que las células son operativas, y en el que al menos una porción de las células restantes comprende una región base de un primer tipo de conductividad y ninguna región catódica de tal manera que las regiones catódicas restantes están configuradas para ser inoperativas y designadas como células ficticias; una primera región de pozo de un segundo tipo de conductividad (22); una segunda región de pozo de un primer tipo de conductividad (20); una región de deriva de un segundo tipo de conductividad (24); una región anódica (14) de un primer tipo de conductividad; y un contacto anódico (16); en el que cada célula está dispuesta dentro de la primera región de pozo (22) y la primera región de pozo está dispuesta dentro de la segunda región de pozo (20); en el que el dispositivo comprende una zanja alargada que interseca longitudinalmente la segunda región de pozo y la región de deriva y que interseca lateralmente la región base y la primera y segunda regiones de pozo, extendiéndose la zanja (240) al menos parcialmente a través del espesor de la segunda región de pozo, en el que se proporciona una película aislante (242) para cubrir la superficie interior de la zanja y en el que se forma una primera puerta sobre la película aislante para llenar la zanja; y en el que el dispositivo está configurado de tal manera que, durante la operación del dispositivo, una región de agotamiento en una unión entre la región base (32) y la primera región de pozo (22) se extiende hasta una unión (23) entre la primera región de pozo y la segunda región de pozo, aislando así el potencial de la primera región de pozo de cualquier aumento del potencial del contacto anódico.
2. Un procedimiento de fabricación de un dispositivo semiconductor según la reivindicación 1, que comprende las etapas de formar la segunda región de pozo (20) dentro de una capa semiconductora del segundo tipo de conductividad, de tal manera que la capa semiconductora restante forma la región de deriva (24), formar la primera región de pozo (22) dentro de la segunda región de pozo, formar la región base (32) dentro de la primera región de pozo, y formar la región catódica (36); comprendiendo además el procedimiento formar una zanja alargada (240) de tal manera que interseca longitudinalmente la segunda región de pozo y la región de deriva, e interseca lateralmente la región base y la primera región de pozo.
3. Un procedimiento según la reivindicación 2, en el que dicha zanja (240) se forma antes de la formación de dicha región catódica (36).
4. Un procedimiento según la reivindicación 3, que comprende las etapas de formar una pluralidad de dispositivos semiconductores según la reivindicación 1 sobre un sustrato semiconductor (200), estando los dispositivos dispuestos en una o más filas paralelas, y formar una pluralidad de zanjas alargadas (240) en filas paralelas que discurren perpendiculares a la fila o filas de dispositivos semiconductores, de tal manera que cada zanja interseca longitudinalmente la segunda región de pozo (20) y la región de deriva (24), y lateralmente interseca la región base (36) y la primera región de pozo (22) de al menos un dispositivo semiconductor.
5. Un procedimiento según una cualquiera de las reivindicaciones 2 a 4, en el que la o cada zanja (240) interseca lateralmente la primera (22) y la segunda (20) regiones de pozo del dispositivo semiconductor respectivo; y, opcionalmente, en el que la o cada zanja no se extiende a través de todo el espesor de la segunda región de células; o en el que la o cada zanja se extiende lateralmente a través de todo el espesor de la segunda región de pozo hacia la región de deriva.
6. Un procedimiento según una cualquiera de las reivindicaciones 2 a 5, que comprende además la etapa de formar una capa aislante (242) en la superficie interior de la o cada zanja (240), y formar una puerta configurada para llenar la zanja respectiva.
7. Un procedimiento según la reivindicación 4, en el que cada dispositivo de filas alternas de dispositivos está configurado para ser operativo, con los dispositivos de las filas restantes designados como células ficticias.
8. Una estructura semiconductora que comprende una pluralidad de dispositivos semiconductores según la reivindicación 1, dispuestos en filas paralelas de dispositivos, y que incluye una pluralidad de zanjas (240) dispuestas en filas paralelas, perpendiculares a las filas de dispositivos semiconductores, estando cada zanja configurada para intersecar longitudinalmente la segunda región de pozo (20) y las regiones de deriva (24), e intersecar lateralmente la base (36), la primera región de pozo (22) y la segunda región de pozo, de un dispositivo en cada fila de dispositivos; y en la que se proporciona una película aislante (242) para cubrir la superficie interior de al menos una de las zanjas, estando formada una puerta sobre la película aislante para llenar la o cada una de las zanjas.
9. Una estructura semiconductora según la reivindicación 8, en la que cada dispositivo de filas alternas de dispositivos está configurado para ser operativo, con los dispositivos de las filas restantes designados como células ficticias.
10. Una estructura semiconductora según la reivindicación 8 o la reivindicación 9, en la que una pluralidad de células y/o dispositivos están conectados entre sí en agrupaciones mediante porciones de conexión.
11. Una estructura semiconductora según la reivindicación 10, en la que dichas porciones de conexión comprenden una o más zanjas (240).
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