JP2501810B2 - 縦型ｍｏｓｆｅｔ - Google Patents
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- JP2501810B2 JP2501810B2 JP62007753A JP775387A JP2501810B2 JP 2501810 B2 JP2501810 B2 JP 2501810B2 JP 62007753 A JP62007753 A JP 62007753A JP 775387 A JP775387 A JP 775387A JP 2501810 B2 JP2501810 B2 JP 2501810B2
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- 239000000758 substrate Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 19
- 238000010030 laminating Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 230000003071 parasitic effect Effects 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H01L29/7802—
-
- H01L29/04—
-
- H01L29/1095—
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- Recrystallisation Techniques (AREA)
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は例えば電力用スイッチング素子に利用される
縦型MOSFETに関する。
縦型MOSFETに関する。
B.従来の技術 電力用スイッチング素子に用いられるような縦型MOSF
ETは、例えば第４図に示す米国特許第4,145,700に開示
されている。低比抵抗領域であるN+基板１の上に高比抵
抗領域であるN-領域２が形成され、さらにN-領域２には
導電型が異なるベース領域が形成されている。このベー
ス領域は、Ｐ領域3aとP+領域3bとから形成され、これら
Ｐ領域3aとP+領域3bの表面の一部にN+ソース領域４が形
成され、以上により半導体ウエハが構成されている。ベ
ース領域3a,3bは半導体ウエハの一方の表面を構成する
ように配置されており、またN+ソース領域４とN-領域２
とは、両者間におけるＰ領域3aの表面に所定幅および所
定長さのチャネル領域５が形成されるように配置されて
いる。半導体ウエハの表面にはチャネル領域５の上方で
ゲート絶縁膜６を介してゲート電極７が形成されてい
る。またN+ソース領域４とP+領域3bとの上には層間絶縁
膜８を介してゲート電極７と絶縁されたAl電極すなわち
ソース電極９が形成されている。
ETは、例えば第４図に示す米国特許第4,145,700に開示
されている。低比抵抗領域であるN+基板１の上に高比抵
抗領域であるN-領域２が形成され、さらにN-領域２には
導電型が異なるベース領域が形成されている。このベー
ス領域は、Ｐ領域3aとP+領域3bとから形成され、これら
Ｐ領域3aとP+領域3bの表面の一部にN+ソース領域４が形
成され、以上により半導体ウエハが構成されている。ベ
ース領域3a,3bは半導体ウエハの一方の表面を構成する
ように配置されており、またN+ソース領域４とN-領域２
とは、両者間におけるＰ領域3aの表面に所定幅および所
定長さのチャネル領域５が形成されるように配置されて
いる。半導体ウエハの表面にはチャネル領域５の上方で
ゲート絶縁膜６を介してゲート電極７が形成されてい
る。またN+ソース領域４とP+領域3bとの上には層間絶縁
膜８を介してゲート電極７と絶縁されたAl電極すなわち
ソース電極９が形成されている。
今、N+基板１とN+ソース領域４との間に適宜な電圧が
印加され、N+基板１がN+ソース領域４に対して高い電位
になっているときに、ゲート電極７に電圧が印加されな
いとＰ領域3aとN-領域２との間のPN接合は逆バイアスと
なるので電流は流れず、ゲート電極７に適宜な電圧が印
加されると、チャネル領域５に反転層が形成されてN+ソ
ース領域４とN-領域２とが導通状態となって電流が流れ
る。
印加され、N+基板１がN+ソース領域４に対して高い電位
になっているときに、ゲート電極７に電圧が印加されな
いとＰ領域3aとN-領域２との間のPN接合は逆バイアスと
なるので電流は流れず、ゲート電極７に適宜な電圧が印
加されると、チャネル領域５に反転層が形成されてN+ソ
ース領域４とN-領域２とが導通状態となって電流が流れ
る。
C.発明が解決しようとする問題点 しかしながら、従来の縦型MOSFET内には、N+ソース領
域４をエミッタE,P領域3aをベースB,N-領域２をコレク
タＣとするバイポーラトランジスタが寄生的に形成され
ている。このため、Ｐ領域3aに流れる電流が大きくな
り、N+領域４下のＰ領域3aの横方向抵抗による電圧降下
が大きくなるとＰ領域3aとN+ソース領域４とが順バイア
スされ、寄生NPNトランジスタがオンする。この結果、
ゲート電極７の電圧によっては制御できない大電流が流
れることがある。
域４をエミッタE,P領域3aをベースB,N-領域２をコレク
タＣとするバイポーラトランジスタが寄生的に形成され
ている。このため、Ｐ領域3aに流れる電流が大きくな
り、N+領域４下のＰ領域3aの横方向抵抗による電圧降下
が大きくなるとＰ領域3aとN+ソース領域４とが順バイア
スされ、寄生NPNトランジスタがオンする。この結果、
ゲート電極７の電圧によっては制御できない大電流が流
れることがある。
このため、例えば米国特許第4,072,975号（特開昭60-
202967号）には寄生バイポーラトランジスタのパラメー
タｈfeを小さくするための試みがなされている。米国特
許第4,072,975号ではチャネル領域の形成されているＰ
型基体領域内部にP+型基体領域を設け、P+型基体領域の
表面をソース電極とオーム接触させることで寄生バイポ
ーラトランジスタの影響を少なくしている。
202967号）には寄生バイポーラトランジスタのパラメー
タｈfeを小さくするための試みがなされている。米国特
許第4,072,975号ではチャネル領域の形成されているＰ
型基体領域内部にP+型基体領域を設け、P+型基体領域の
表面をソース電極とオーム接触させることで寄生バイポ
ーラトランジスタの影響を少なくしている。
本発明は、米国特許第4,072,975号に開示されている
技術に比べて寄生バイポーラトランジスタのパラメータ
ｈefをさらに小さくするために、ベース領域内のソース
領域直下に多結晶シリコンの領域を形成することにより
上記問題を解決することを目的としている。
技術に比べて寄生バイポーラトランジスタのパラメータ
ｈefをさらに小さくするために、ベース領域内のソース
領域直下に多結晶シリコンの領域を形成することにより
上記問題を解決することを目的としている。
D.問題点を解決するための手段 第１の発明では、その一実施例を示す第１図に示すと
おり、ベース領域3a,3b内でソース領域４の直下に多結
晶半導体領域11を設けて上述した問題点を解決する。ま
た第２の発明は、その一実施例を示す第３図に示すとお
り、ソース領域４の直下であってベース領域3a,3bと接
する部分に当該ベース領域3a,3bと同一導電型の埋め込
み領域20を設けるとともに、この埋め込み領域20内に同
一導電型の多結晶半導体領域21を設けて問題点を解決し
ている。
おり、ベース領域3a,3b内でソース領域４の直下に多結
晶半導体領域11を設けて上述した問題点を解決する。ま
た第２の発明は、その一実施例を示す第３図に示すとお
り、ソース領域４の直下であってベース領域3a,3bと接
する部分に当該ベース領域3a,3bと同一導電型の埋め込
み領域20を設けるとともに、この埋め込み領域20内に同
一導電型の多結晶半導体領域21を設けて問題点を解決し
ている。
E.作用 第１の発明では、半導体基板１とソース領域４との間
に所定の電圧を印加すると、半導体基板１とソース領域
４とが導通状態となって電流が流れる。このときにソー
ス領域４をエミッタ，ベース領域3a,3bをベース，半導
体基板の高比抵抗領域２をコレクタとするバイポーラト
ランジスタが寄生的に形成される。しかしながらソース
領域４の直下に形成されたベース領域3a,3b内の多結晶
半導体領域11によって、ベース領域3a,3b中を移動する
少数キャリアの寿命が短くなるのでベース領域3a,3bと
ソース領域４とは順バイアスされず、従ってバイポーラ
トランジスタはオンしにくくなる。第２の発明では、こ
のような作用に加え、埋め込み領域20によりベース領域
3a,3b内の横方向抵抗が小さくされベース領域内での電
圧降下が小さくなるので、より一層、寄生バイポーラト
ランジスタがオンしにくくなる。
に所定の電圧を印加すると、半導体基板１とソース領域
４とが導通状態となって電流が流れる。このときにソー
ス領域４をエミッタ，ベース領域3a,3bをベース，半導
体基板の高比抵抗領域２をコレクタとするバイポーラト
ランジスタが寄生的に形成される。しかしながらソース
領域４の直下に形成されたベース領域3a,3b内の多結晶
半導体領域11によって、ベース領域3a,3b中を移動する
少数キャリアの寿命が短くなるのでベース領域3a,3bと
ソース領域４とは順バイアスされず、従ってバイポーラ
トランジスタはオンしにくくなる。第２の発明では、こ
のような作用に加え、埋め込み領域20によりベース領域
3a,3b内の横方向抵抗が小さくされベース領域内での電
圧降下が小さくなるので、より一層、寄生バイポーラト
ランジスタがオンしにくくなる。
F.実施例 以下に本発明の実施例を図面を用いて説明する。
−第１の発明の実施例− 第１図は第一の発明に係る縦型MOSFETの一実施例の構
成図である。同図において第４図と同様の箇所には同一
符号を付し相違点を主に説明する。
成図である。同図において第４図と同様の箇所には同一
符号を付し相違点を主に説明する。
第１図に示す第１の発明の一実施例の縦型MOSFETでは
基板１としてN+基板又はP+型基板を用いている。基板１
としてN+基板を用いる場合には、第４図に示す従来の縦
型MOSFETと同じ構成となるが、基板１としてP+型基板を
用いる場合には基板１からN-領域２に正孔が注入してN-
領域２の電導度が変調する電導度変調型の縦型MOSFETの
構成となる。
基板１としてN+基板又はP+型基板を用いている。基板１
としてN+基板を用いる場合には、第４図に示す従来の縦
型MOSFETと同じ構成となるが、基板１としてP+型基板を
用いる場合には基板１からN-領域２に正孔が注入してN-
領域２の電導度が変調する電導度変調型の縦型MOSFETの
構成となる。
また第１の発明の一実施例の縦型MOSFETでは、N+ソー
ス領域４の直下のベース領域3a,3bの内部に多結晶シリ
コン領域11が形成されている。この多結晶シリコン領域
11は、後述するようにN+ソース領域４をエミッタ,P領域
3aをベース，N-領域２をコレクタとする寄生NPNバイポ
ーラトランジスタのパラメータｈfeを非常に小さくする
のに寄与する。
ス領域４の直下のベース領域3a,3bの内部に多結晶シリ
コン領域11が形成されている。この多結晶シリコン領域
11は、後述するようにN+ソース領域４をエミッタ,P領域
3aをベース，N-領域２をコレクタとする寄生NPNバイポ
ーラトランジスタのパラメータｈfeを非常に小さくする
のに寄与する。
第１図に示す縦型MOSFETの製造工程を第２図（ａ）〜
（ｇ）により説明する。
（ｇ）により説明する。
（ａ）：第２図（ａ）に示すとおり、先ず、N-のシリコ
ン基板15上に溝16を形成する。
ン基板15上に溝16を形成する。
（ｂ）：次いで第２図（ｂ）に示すとおり、形成した溝
16に多結晶シリコン14を埋め込む。
16に多結晶シリコン14を埋め込む。
（ｃ）：しかる後第２図（ｃ）に示すように研剤あるい
はRIE（Reactive Ion Etching）などによって基板表面
から突出する多結晶シリコン14を除去し基板表面を平坦
化する。なお、第２図（ａ）〜（ｃ）に示す工程に代
え、特定の場所にシリコンを高濃度にイオン注入して多
結晶化してもよい。
はRIE（Reactive Ion Etching）などによって基板表面
から突出する多結晶シリコン14を除去し基板表面を平坦
化する。なお、第２図（ａ）〜（ｃ）に示す工程に代
え、特定の場所にシリコンを高濃度にイオン注入して多
結晶化してもよい。
（ｄ）：次に第２図（ｄ）に示すように、N+又はP+の基
板１上にN-領域17を形成して成る基板18と、（ｃ）の工
程で得られた多結晶シリコン14を埋め込まれた基板15の
表面とを貼り合わせる。シリコンウエハ同士の貼り合わ
せには、例えば特開昭60-51700号公報に開示されている
シリコン基板の接合技術が用いられる。
板１上にN-領域17を形成して成る基板18と、（ｃ）の工
程で得られた多結晶シリコン14を埋め込まれた基板15の
表面とを貼り合わせる。シリコンウエハ同士の貼り合わ
せには、例えば特開昭60-51700号公報に開示されている
シリコン基板の接合技術が用いられる。
（ｅ）：接合したウエハのN-領域表面を研剤，エッチン
グ，ポリシングして、多結晶シリコン領域14が、第２図
（ｅ）に示すようにウエハ表面から例えば３〜４μｍの
深さに位置させる。
グ，ポリシングして、多結晶シリコン領域14が、第２図
（ｅ）に示すようにウエハ表面から例えば３〜４μｍの
深さに位置させる。
（ｆ）：次いで第２図（ｆ）に示すとおり、多結晶シリ
コン領域14の上方で基板15の表面に拡散窓19が形成され
るようゲート電極７およびゲート絶縁膜６を位置決めし
て基板表面に形成する。このとき、多結晶シリコン領域
14が基板表面から見えないから、ウエハ上の他の位置に
多結晶領域の位置に対応するマークを形成し、そのマー
クを用いてゲート絶縁膜６とゲート電極７を位置決めす
る。
コン領域14の上方で基板15の表面に拡散窓19が形成され
るようゲート電極７およびゲート絶縁膜６を位置決めし
て基板表面に形成する。このとき、多結晶シリコン領域
14が基板表面から見えないから、ウエハ上の他の位置に
多結晶領域の位置に対応するマークを形成し、そのマー
クを用いてゲート絶縁膜６とゲート電極７を位置決めす
る。
（ｇ）：最後に第２図（ｇ）に示すとおり、ゲート電極
７の窓19から不純物を注入し、通常の２重拡散法により
縦型MOSFETを作成する。
７の窓19から不純物を注入し、通常の２重拡散法により
縦型MOSFETを作成する。
こうして作製された第１の発明の一実施例の縦型MOSF
ETの動作について説明する。
ETの動作について説明する。
第１図においてドレイン電極13とN+ソース領域４の間
に所定電圧が印加され、ドレイン電極13がN+ソース領域
４に対して高い電圧になっているものとする。ゲート電
極７に電圧が印加されないとＰ領域3aとN-領域２との間
のPN接合が逆バイアスされるので電流は流れない。ゲー
ト電極７に所定の正電圧が印加されると、Ｐ領域3aの表
面部分のチャネル領域５に反転層が形成され、ゲート電
圧に相応した電流が流れる。
に所定電圧が印加され、ドレイン電極13がN+ソース領域
４に対して高い電圧になっているものとする。ゲート電
極７に電圧が印加されないとＰ領域3aとN-領域２との間
のPN接合が逆バイアスされるので電流は流れない。ゲー
ト電極７に所定の正電圧が印加されると、Ｐ領域3aの表
面部分のチャネル領域５に反転層が形成され、ゲート電
圧に相応した電流が流れる。
前述のようにN+ソース領域４をエミッタ,P領域3aをベ
ース，N-領域２をコレクタとする寄生NPNバイポーラト
ランジスタは例えば次の場合にオンする。ドレイン電圧
を上昇させるとドレイン空乏層中でインパクトイオンゼ
ーションにより正孔が発生し、それがＰ領域3aを通過す
る際に生ずるＰ領域3aの横方向抵抗による電圧降下でN+
ソース領域４とＰ領域3aが順バイアスされることにより
オンする。また基板１がP+型基板の電導度変調MOSFETの
構成では、P+型の基板１からN-領域２へ注入された正孔
はN-領域２で再結合するが、十分に再結合しない場合に
正孔がＰ領域3aに到達してＰ領域3a中を流れ、上述した
と同様に電圧降下が生じてN+ソース領域４とＰ領域3aが
順バイアスされ寄生NPNバイポーラトランジスタがオン
する。しかしながら、第１の発明の一実施例では、ベー
ス領域3a,3b内に設けた多結晶シリコン領域11により、
Ｐ領域3aを通過する少数キャリアである正孔の寿命を短
くしＰ領域3aの正孔による電圧降下を阻止する。この結
果、寄生NPNバイポーラトランジスタのパラメータｈfe
が極めて小さくなり、寄生バイポーラトランジスタが不
所望にオンしない。
ース，N-領域２をコレクタとする寄生NPNバイポーラト
ランジスタは例えば次の場合にオンする。ドレイン電圧
を上昇させるとドレイン空乏層中でインパクトイオンゼ
ーションにより正孔が発生し、それがＰ領域3aを通過す
る際に生ずるＰ領域3aの横方向抵抗による電圧降下でN+
ソース領域４とＰ領域3aが順バイアスされることにより
オンする。また基板１がP+型基板の電導度変調MOSFETの
構成では、P+型の基板１からN-領域２へ注入された正孔
はN-領域２で再結合するが、十分に再結合しない場合に
正孔がＰ領域3aに到達してＰ領域3a中を流れ、上述した
と同様に電圧降下が生じてN+ソース領域４とＰ領域3aが
順バイアスされ寄生NPNバイポーラトランジスタがオン
する。しかしながら、第１の発明の一実施例では、ベー
ス領域3a,3b内に設けた多結晶シリコン領域11により、
Ｐ領域3aを通過する少数キャリアである正孔の寿命を短
くしＰ領域3aの正孔による電圧降下を阻止する。この結
果、寄生NPNバイポーラトランジスタのパラメータｈfe
が極めて小さくなり、寄生バイポーラトランジスタが不
所望にオンしない。
なお、Ｐ領域3aにのみ多結晶シリコン領域11を形成し
てもよい。
てもよい。
−第２の発明の実施例− 第３図は第２の発明に係る縦型MOSFETの一実施例の構
成図である。第１図および第４図と同様の箇所には同一
符号を付して相違点について説明する。
成図である。第１図および第４図と同様の箇所には同一
符号を付して相違点について説明する。
第３図に示す縦型MOSFETでは、N+ソース領域４の直下
でベース領域3a,3bと接して低抵抗のP+埋め込み領域20
が形成されており、さらにP+埋め込み領域20の中にP+多
結晶シリコン領域21が形成されている。
でベース領域3a,3bと接して低抵抗のP+埋め込み領域20
が形成されており、さらにP+埋め込み領域20の中にP+多
結晶シリコン領域21が形成されている。
N+ソース領域４の直下のP+埋め込み領域20は、Ｐ領域
3aの横方向抵抗を小さくしてＰ領域3aに電流が流れたと
きに電圧降下を小さくするものである。また、P+多結晶
シリコン領域21はP+埋め込み領域20内に自然に形成され
るものでり、P+多結晶シリコン領域21の位置がＰ領域3a
の位置と多少ずれても特性には影響しないようになって
いる。
3aの横方向抵抗を小さくしてＰ領域3aに電流が流れたと
きに電圧降下を小さくするものである。また、P+多結晶
シリコン領域21はP+埋め込み領域20内に自然に形成され
るものでり、P+多結晶シリコン領域21の位置がＰ領域3a
の位置と多少ずれても特性には影響しないようになって
いる。
第３図に示すような縦型MOSFETの製造工程は第１の発
明の一実施例の製造工程とほぼ同じであるが、第２図
（ａ）〜（ｇ）に示す工程中、第２図（ｂ），（ｃ）の
工程で多結晶シリコン14にボロンなどのＰ型不純物を注
入してP+多結晶シリコン領域21を作り、しかる後に通常
の縦型MOSFETの製造過程の熱処理によってP+多結晶シリ
コン領域21からボロンなどのＰ型不純物を拡散させて第
３図に示すP+埋め込み領域20を形成している。このとき
P+埋め込み領域20がウエハ表面まで拡散しないように、
第２図（ｅ）に示すN-基板15表面からP+多結晶シリコン
領域21までの距離およびその後の熱処理条件を制御する
必要がある。
明の一実施例の製造工程とほぼ同じであるが、第２図
（ａ）〜（ｇ）に示す工程中、第２図（ｂ），（ｃ）の
工程で多結晶シリコン14にボロンなどのＰ型不純物を注
入してP+多結晶シリコン領域21を作り、しかる後に通常
の縦型MOSFETの製造過程の熱処理によってP+多結晶シリ
コン領域21からボロンなどのＰ型不純物を拡散させて第
３図に示すP+埋め込み領域20を形成している。このとき
P+埋め込み領域20がウエハ表面まで拡散しないように、
第２図（ｅ）に示すN-基板15表面からP+多結晶シリコン
領域21までの距離およびその後の熱処理条件を制御する
必要がある。
上述した第２の発明の一実施例である縦型MOSFETで
は、第１の発明の一実施例と同様に、N+ソース領域４を
エミッタ,P領域3aをベース，N-領域２をコレクタとする
寄生NPNバイポーラトランジスタが形成されるが、Ｐ領
域3aの横方向抵抗がP+埋め込み領域20によって小さくさ
れているので、正孔がＰ領域3aを通過する際のＰ領域3a
での電圧降下が低減され、第１の発明の実施例の項で述
べたこととあいまって、N+ソース領域４とＰ領域3aがよ
り一層順バイアスされにくくなり、第１の発明と比べて
寄生NPNバイポーラトランジスタはさらにオンしにくく
なる。
は、第１の発明の一実施例と同様に、N+ソース領域４を
エミッタ,P領域3aをベース，N-領域２をコレクタとする
寄生NPNバイポーラトランジスタが形成されるが、Ｐ領
域3aの横方向抵抗がP+埋め込み領域20によって小さくさ
れているので、正孔がＰ領域3aを通過する際のＰ領域3a
での電圧降下が低減され、第１の発明の実施例の項で述
べたこととあいまって、N+ソース領域４とＰ領域3aがよ
り一層順バイアスされにくくなり、第１の発明と比べて
寄生NPNバイポーラトランジスタはさらにオンしにくく
なる。
G.発明の効果 本発明によれば、ベース領域内でソース領域の直下に
多結晶半導体領域を形成しているので、寄生バイポーラ
トランジスタがオンしにくくなりゲート電圧で制御でき
ない大電流が流れるという弊害を阻止できる。
多結晶半導体領域を形成しているので、寄生バイポーラ
トランジスタがオンしにくくなりゲート電圧で制御でき
ない大電流が流れるという弊害を阻止できる。
第１図は第１の発明に係る縦型MOSFETの一実施例を示す
構成図、第２図（ａ）〜（ｇ）は第１図に示す縦型MOSF
ETの製造工程を示す図、第３図は第２の発明に係る縦型
MOSFETの一実施例を示す構成図、第４図は従来の縦型MO
SFETの構成図である。 1:基板、2:N-領域 3a:P領域、3b:P+領域 4:N+ソース領域、5:チャネル領域 6:ゲート絶縁膜、7:ゲート電極 8:層間絶縁膜、9:Al電極 11:多結晶シリコン領域 20:P+埋め込み領域 21:P+多結晶シリコン領域
構成図、第２図（ａ）〜（ｇ）は第１図に示す縦型MOSF
ETの製造工程を示す図、第３図は第２の発明に係る縦型
MOSFETの一実施例を示す構成図、第４図は従来の縦型MO
SFETの構成図である。 1:基板、2:N-領域 3a:P領域、3b:P+領域 4:N+ソース領域、5:チャネル領域 6:ゲート絶縁膜、7:ゲート電極 8:層間絶縁膜、9:Al電極 11:多結晶シリコン領域 20:P+埋め込み領域 21:P+多結晶シリコン領域
Claims (2)
- 【請求項１】低比抵抗領域および高比抵抗領域が順次に
積層されて形成された半導体基板と、この半導体基板の
高比抵抗領域とは反対の導電型であって高比抵抗領域内
に形成されたベース領域と、このベース領域とは反対の
導電型であってベース領域内で前記半導体基板と反対の
側に形成されたソース領域と、前記ベース領域内で前記
ソース領域の直下に形成された多結晶半導体領域とを備
えたことを特徴とする縦型MOSFET。 - 【請求項２】低比抵抗領域および高比抵抗領域が順次に
積層されて形成された半導体基板と、この半導体基板の
高比抵抗領域とは反対の導電型であって高比抵抗領域内
に形成されたベース領域と、このベース領域とは反対の
導電型であってベース領域内で前記半導体基板と反対の
側に形成されたソース領域と、前記ソース領域の直下に
前記ベース領域と接して設けられた該ベース領域と同一
導電型の埋め込み領域と、この埋め込み領域内に設けら
れた前記埋め込み領域と同一導電型の多結晶半導体領域
とを備えたことを特徴とする縦型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007753A JP2501810B2 (ja) | 1987-01-16 | 1987-01-16 | 縦型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62007753A JP2501810B2 (ja) | 1987-01-16 | 1987-01-16 | 縦型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63177473A JPS63177473A (ja) | 1988-07-21 |
| JP2501810B2 true JP2501810B2 (ja) | 1996-05-29 |
Family
ID=11674455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62007753A Expired - Lifetime JP2501810B2 (ja) | 1987-01-16 | 1987-01-16 | 縦型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2501810B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2787921B2 (ja) * | 1989-01-06 | 1998-08-20 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| US4970173A (en) * | 1989-07-03 | 1990-11-13 | Motorola, Inc. | Method of making high voltage vertical field effect transistor with improved safe operating area |
| DE4435458C2 (de) * | 1994-10-04 | 1998-07-02 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| JP4774586B2 (ja) * | 1999-10-21 | 2011-09-14 | 富士電機株式会社 | 半導体素子の製造方法 |
| DE19958694A1 (de) * | 1999-12-06 | 2001-06-13 | Infineon Technologies Ag | Steuerbares Halbleiterschaltelement |
| DE10055765A1 (de) | 2000-11-10 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone |
| JP5036569B2 (ja) * | 2008-01-09 | 2012-09-26 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP5997426B2 (ja) * | 2011-08-19 | 2016-09-28 | 株式会社日立製作所 | 半導体装置および半導体装置の製造方法 |
| JP6643382B2 (ja) * | 2017-03-20 | 2020-02-12 | インフィニオン テクノロジーズ オーストリア アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｕｓｔｒｉａ ＡＧ | パワー半導体デバイス |
-
1987
- 1987-01-16 JP JP62007753A patent/JP2501810B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63177473A (ja) | 1988-07-21 |
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