KR20050039647A - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

단결정 Si웨이퍼(100)상의 소자분리영역을 로코스 산화하여, 필드 산화막(SiO2막)(104)을 형성한다. 또한, 필드 산화막(104)상에 마커(107)를 형성한다. 이로써, 절연기판(2)상에, 단결정 Si웨이퍼(100)상에 형성된 단결정 Si박막 트랜지스터(16a)가 전사되어 이루어진 반도체장치(20)에 있어서, 전사시 및 전사 후에 게이트전극(106)을 중심으로 하는 얼라인먼트를 가능하게 한다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND FABRICATION METHOD FOR THE SAME}
본 발명은, 동일 기판상에 특성이 다른 복수의 회로를 일체형으로 집적화시킨 반도체장치 및 그 제조방법에 관한 것이다.
종래부터, 유리기판상에 비정질 실리콘(비정질 Si)(이하, a-Si로 약기한다)이나 다결정 Si(이하, P-Si로 약기한다)의 박막 트랜지스터(Thin Film Transistor, 이하, TFT로 약기한다)를 형성하고, 액정표시패널이나 유기EL패널 등의 구동을 행하는, 소위 액티브 매트릭스 구동을 행하는 표시장치가 사용되고 있다.
특히, 이동도가 높아 고속으로 동작하는 p-Si를 사용하여, 주변 드라이버를 집적화한 것이 사용되고 있다. 그러나, 고성능이 더 요구되는 이미지 프로세서나 타이밍 컨트롤러 등의 시스템 집적화를 위해서는, 보다 고성능인 Si 디바이스가 요구되고 있다.
이는, P-Si에서는 결정성의 불완전성에 기인하는 갭 내의 국부준위나, 결정입계 부근의 결함 및 갭 내 국부준위에 기인하는 이동도의 저하나 S계수(서브스레숄드 계수)의 증대 때문에, 고성능인 Si의 디바이스를 형성하려면, 트랜지스터의 성능이 충분하지 않은 문제가 있기 때문이다.
그래서, 예를 들면, 단결정 실리콘 박막 등을, 지지기판에 접착시키는 기술이 개발되어 있다. 예컨대, 일본국 특허 제3278944호 명세서(공개일 1994년 7월 22일)에는, 반도체층이 사전에 형성된 기판을, 지지기판에 접착시키는 기술이 개시되어 있다. 이 문헌에 기재되어 있는 기술은, 적층형 SOI(Silicon On Insulator) 구조의 반도체장치에 있어서, 지지기판과, SOI형 반도체층이 형성된 기판을 접착시키는 것이다.
이 문헌의 기술에서는, 반도체층, 소자분리 단차, 절연층, 도전층만이 형성된 반도체기판을, 지지기판에 접착시키고 있다. 이에 대해, 반도체 디바이스 또는 그 주요 부분을 사전에 형성한 반도체 기판을, 지지기판에 접착시키는 기술이 있다. 이와 같이, 반도체 디바이스 또는 그 주요 부분을 형성한 후에 지지기판에 접착시킴으로써, 지지기판상에 반도체 디바이스 또는 그 주요 부분을 형성하는 것보다도, 미세 가공을 용이하게 행할 수 있는 등의 이점이 있다.
예를 들면, 일본국 특허 제2743391호 명세서(공개일 1990년 2월 28일)에는, 반도체 메모리의 제조방법에 있어서, MIS(Metal Insulator Semiconductor) 트랜지스터의 일부를 사전에 형성한 제1 반도체 기판을, 제2의 반도체 기판에 접착함으로써, MIS 트랜지스터를 형성하는 기술이 개시되어 있다.
또한, 일본국 특허 제3141486호 명세서(공개일 1993년 8월 13일)에는, 반도체층의 하부에 커패시터가 배열되고, 커패시터의 하부에 평탄화층을 통해 지지기판이 접착되어 있는 반도체장치에 있어서, 커패시터가 형성되는 셀 영역 이외의 비셀 영역에, 커패시터와 거의 동일한 두께의 더미 패턴층을 형성함으로써, 평탄화층에 의한 평탄화를 용이하게 하고, 접착 강도를 향상시키는 기술이 개시되어 있다.
그런데, 일본국 특허 제2743391호 명세서 또는 일본국 특허 제3141486호 명세서에 기재된 종래의 구성에서는, 반도체 디바이스를 형성한 기판을 지지기판에 전사(트랜스퍼)된 후의 공정에 있어서, 전사된 반도체 디바이스(예컨대, 전사되는 반도체 디바이스의 게이트 전극 등)를 중심으로 하여 얼라인먼트하는 것이 곤란하다는 문제가 있다.
즉, 전사 후의 공정에 있어서, 전사된 반도체 디바이스를 중심으로 하여 얼라인먼트할 필요가 있지만, 반도체 기판이 투명하지 않기 때문에, 전사되는 기판을 투과하여 그 기판의 아래에 형성된 구성 요소(게이트 전극 등)의 위치를 특정할 수 없는 문제가 있다.
본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 그 목적은, 절연기판상에, 전사에 의해 형성된 전사 디바이스를 포함하는 반도체장치에 있어서, 전사 후에 전사 디바이스를 중심으로 하는 얼라인먼트를 확실하게 행할 수 있는 구성을 제공하는 데 있다.
본 발명의 반도체장치는, 상기 과제를 해결하기 위해, 절연기판상에, 상기 절연기판에 적어도 활성층, 게이트 절연막 및 게이트 전극을 포함하는 층이 전사되어지는 전사 디바이스와, 상기 절연기판상에 형성되는 성막 디바이스가 혼재하는 반도체장치에 있어서, 상기 전사된 층에, 광에 의해 위치가 검지되는 마커가 형성되어 있고, 상기 전사된 층 중, 상기 마커에 대해 상기 절연기판의 반대측에 형성된 층이, 광투과성 절연막인 것을 특징으로 하고 있다.
여기서, 광투과성 절연막이란, 상기 마커를 검지하기 위한 광에 대한 투과성을 갖는 절연막이다. 또한, 활성층이란, 예컨대, 트랜지스터의 소스, 드레인, 채널 영역을 포함하는 층이고, 광투과성을 갖지 않는 반도체층이다.
상기 구성에 따르면, 상기 마커에 대해 상기 절연기판의 반대측에 형성되는 막이, 광투과성 절연막으로 형성되어 있다. 이 때문에, 상기 반도체장치의 상기 절연기판의 반대측으로부터, 광에 의해 상기 마커의 위치를 검지하는 것이 가능하다.
그러므로, 상기 마커의 위치를 검지함으로써, 상기 전사된 층에 기초하는 위치정합이 가능해지고, 상기 마커를 중심으로 하는 위치정합을, 정확하고 확실하게 행할 수 있는 효과를 얻을 수 있다.
따라서, 상기 반도체장치의 제조 과정에 있어서, 상기 전사 후의 공정, 예컨대, 금속배선의 형성공정 등에 있어서의 위치정합을 정확하고 확실하게 행할 수 있다. 이 결과, 예컨대, 금속배선 등의 위치 어긋남이 확실히 방지된, 신뢰성이 높은 반도체장치를 실현할 수 있다.
또한, 예를 들면, 본 발명의 반도체장치를 타 기판(예컨대, 액정표시장치의 액티브 매트릭스 기판 등)에 탑재하는 경우의 위치정합을, 상기 마커의 위치에 기초하여 확실히 행할 수 있다.
본 발명의 반도체장치의 제조방법은, 상기 과제를 해결하기 위해, 절연기판상에, 상기 절연기판에 적어도 활성층, 게이트 절연막 및 게이트 전극을 포함하는 전사기판이 전사되어지는 전사 디바이스와, 상기 절연기판상에 형성되는 성막 디바이스가 혼재하는 반도체장치의 제조방법에 있어서, 상기 전사기판을 상기 절연기판에 접합하는 접합공정과, 상기 접합공정 후에, 상기 전사기판의 일부를 제거하는 제거 공정과, 상기 접합공정보다 전에, 광으로 검지할 수 있는 마커를, 상기 전사기판의, 상기 제거 공정 후에 상기 전사기판의 상기 절연기판과는 반대측으로부터 광으로 검지할 수 있는 위치에 형성하는 공정을 포함하고, 상기 접합공정 후의 상기 반도체장치의 형성 공정을, 상기 마커에 기초하여 위치정합시킴으로써 행하는 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 접합공정보다 후의 공정을, 상기 마커의 위치를 검지한 결과에 기초하여 행함으로써, 상기 전사기판에 기초하는 위치정합이 가능해진다. 따라서, 상기 마커를 중심으로 하는 위치정합을, 정확하고 확실하게 행할 수 있는 효과를 얻을 수 있다. 이 결과, 예컨대, 금속배선 등의 위치 어긋남이 확실히 방지된, 신뢰성이 높은 반도체장치를 실현할 수 있다.
본 발명의 타 목적, 특징, 및 장점은, 이하에 나타내는 기재로써 충분히 알 수 있다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백해질 것이다.
(실시예 1)
본 발명의 실시 일례에 대해 도면을 기초하여 설명한다.
또한, 본 실시예에 관한 반도체장치(20)는, MOS(Metal Oxide Semiconductor)형 비단결정 Si박막 트랜지스터(성막 디바이스)와 MOS형 단결정 Si박막 트랜지스터(전사 디바이스(트랜스퍼 디바이스))가 절연기판상의 다른 영역에 형성되어 있다. 이 때문에, 반도체장치(20)는, 고성능화 및 고기능화에 접합하다. 또한, 반도체장치(20)는, TFT에 의한 액티브 매트릭스 기판에 형성된다.
상기 MOS형 박막 트랜지스터는, 활성 반도체층, 게이트 전극, 게이트 절연막, 게이트 양측에 형성된 고농도 불순물 도핑부(소스 전극 및 드레인 전극)로 이루어지고, 게이트 전극에 의해, 게이트 아래의 반도체층의 캐리어 농도가 변조되고, 소스-드레인 사이를 흐르는 전류가 제어되는 일반적인 트랜지스터이다.
MOS형 트랜지스터의 특징으로서는, CMOS(Complementary MOS) 구조로 하면, 소비전력이 적고, 전원전압에 따라 출력을 최대로 할 수 있기 때문에, 소비전력형 로직에 적합하다.
본 실시예의 반도체장치(20)는, 도2(h)에 나타낸 바와 같이, 절연기판(2)상에, SiO2(산화 Si)막(산화막)(3), 단결정 Si박막(5′)(비단결정 Si박막(5′))을 포함하는 MOS형 비단결정 Si박막 트랜지스터(성막 디바이스)(1a), 단결정 Si박막(활성층)(14a)을 구비한 MOS형 단결정 Si박막 트랜지스터(단결정 Si박막 디바이스, 전사 디바이스)(16a), 금속배선(13)을 구비하고 있다.
절연기판(2)에는, 고왜점 유리인 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)가 사용되어 있다.
SiO2막(절연막)(3)은, 절연기판(2)의 표면 전체에, 막두께 약 100nm로 형성되어 있다.
비단결정 Si박막(5′)을 포함하는 MOS형 비단결정 Si박막 트랜지스터(1a)는, 층간절연막으로서의 SiO2막(4)상에, 다결정 Si박막(5′), 게이트 절연막으로서의 SiO2막(6), 폴리실리콘막으로 이루어지는 게이트전극(7)을 구비하고 있다.
한편, 단결정 Si박막(14a)을 포함하는 MOS형 단결정 Si박막 트랜지스터(16a)는, 게이트전극(106), 평탄화막(SiO2막)(110), 게이트 절연막으로서의 SiO2막(105), 단결정 Si박막(14a)을 구비하고 있다.
또한, 이 단결정 Si박막 트랜지스터(16a)의 주요부는, 절연기판(2)에 접합되기 전에 단결정 Si웨이퍼(100)(도1(h)참조)상에 형성된다. 이 단결정 Si웨이퍼(100)는, 필드 산화막(104), 게이트전극(106) 및 얼라인먼트 마크(107), 게이트 절연막(105), 불순물 주입부(109S,109D)를 포함한 상태로, 절연기판(2)상에 접합된다. 이와 같이, 단결정 Si기판상에 게이트 전극 형성이나 소스 및 드레인의 불순물 이온 주입을 행하는 편이, 절연기판(2)상에 단결정 Si박막을 퇴적한 후에, 박막 트랜지스터를 형성하는 것보다도, 단결정 Si박막으로의 미세 가공을 용이하게 행할 수 있다. 또한, 얼라인먼트(107)는, 광투과성을 갖는 SiO2로 이루어지는 필드 산화막(104)상에, 게이트전극(106)과 동일한 재질로 형성되어 있다.
본 실시예의 반도체장치(20)에서는, 이상과 같이, 1개의 절연기판(2)상에, MOS형 비단결정 Si박막 트랜지스터(1a)와, MOS형 단결정 Si박막 트랜지스터(16a)를 공존시킴으로써, 특성이 다른 복수의 회로를 집적화한 고성능이며 고기능인 반도체장치를 얻을 수 있다. 또한, 1개의 절연기판(2)상에, 모두 단결정 Si박막으로 이루어지는 트랜지스터를 형성하는 것보다도, 저렴하게 고성능이며 고기능인 반도체장치를 얻을 수 있다.
또한, 반도체장치(20)를 액정표시장치의 액티브 매트릭스 기판에 적용하기 위해, 액정표시용으로, SiNx(질화 Si), 수지 평탄화막, 비어홀, 투명전극이 더 형성된다. 그리고, 비단결정 Si박막(5′)의 영역에는, 드라이버 및 표시부용 TFT가 형성된다. 또한, 보다 고성능이 요구되는 디바이스에 적응가능한 단결정 Si박막(14a)의 영역에는, 타이밍 컨트롤러가 형성된다. 또한, 드라이버부는, 단결정 Si여도 되고, 코스트와 성능을 고려하여 결정하면 된다.
이와 같이, 단결정 Si박막(14a), 비단결정 Si박막(5′)으로 이루어지는 박막 트랜지스터(디바이스)의 각각의 특성에 따라, 각 박막 트랜지스터(각 디바이스)의 기능 및 용도를 결정함으로써, 고성능이며 고기능인 박막 트랜지스터(디바이스)를 얻을 수 있다.
또한, 반도체장치(20)에 있어서는, 집적회로가 비단결정 Si박막(5′)의 영역과 단결정 Si박막(14a)의 영역에 형성됨으로써, 필요로 하는 구성 및 특성에 맞춰, 예컨대, 화소 어레이를 포함하는 집적회로를 적합한 영역에 형성할 수 있다. 그리고, 각각의 영역에 형성된 집적회로에 있어서, 동작 속도나 동작 전원전압 등이 다른 성능의 집적회로를 만들 수 있다. 예를 들면, 게이트 길이, 게이트 절연막의 막두께, 전원전압, 로직레벨 중 적어도 하나가 영역마다 다른 설계로 할 수 있다.
이로써, 영역마다 다른 특성을 갖는 디바이스를 형성할 수 있어, 보다 다양한 기능을 구비한 반도체장치를 얻을 수 있다.
또한, 반도체장치(20)에 있어서는, 집적회로가 비단결정 Si박막(5′)의 영역과 단결정 Si박막(14a)의 영역에 형성되기 때문에, 각각의 영역에 형성된 집적회로는, 영역마다 다른 가공룰을 적용할 수 있다. 예를 들면, 채널의 길이가 짧은 경우, 단결정 Si박막 영역에는 결정입계가 없기 때문에, TFT 특성의 변화가 거의 증가하지 않는 것에 비해, 다결정 Si박막 영역에서는, 결정입계의 영향으로 변화가 급속히 증가하기 때문에, 가공룰을 각각의 부분에서 변경시킬 필요가 있기 때문이다. 따라서, 가공룰에 맞춰 집적회로를 적합한 영역에 형성할 수 있다.
또한, 본 실시예의 반도체장치(20)에서는, MOS형 단결정 Si박막 트랜지스터(16a)에 있어서, 상기 금속배선 패턴은, 게이트 패턴보다도 완화된 디자인 룰로써 형성할 수 있다.
이로써, MOS형 단결정 Si박막 트랜지스터(16a)를 형성한 반도체장치의 메탈배선 혹은 메탈배선의 일부를 대형기판상의 메탈배선과 동시에 처리할 수 있어, 코스트를 낮추고, 처리능력을 향상시킬 수 있다. 또한, 외부 배선이나 타 회로 블록 또는 TFT 어레이에 대한 접속이 용이해지고, 외부 장치 등에 대한 접속불량에 의한 제품 수율을 저감할 수 있다.
또한, 반도체장치(20)상에 형성되는 단결정 Si박막(14a)의 사이즈는, LSI 제조장치의 웨이퍼 사이즈에 의해 결정된다. 그러나, 단결정 Si박막(14a)을 필요로 하는 고속성, 소비전력, 고속의 로직, 타이밍 제너레이터, 불균일성이 문제되는 고속의 DAC(전류 버퍼), 혹은 프로세서 등을 형성하기 위해서는, 일반적인 LSI 제조장치의 웨이퍼 사이즈로 충분하다. 즉, 6인치 혹은 8인치의 단결정 Si웨이퍼(비저항치:10Ωcm정도, 두께 0.7mm정도)를 사용할 수 있다.
여기서, 반도체장치(20)의 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20)의 제조방법에서는, 단결정 Si박막 트랜지스터(전사 디바이스)(16a)의 일부를 별도로 작입한 단결정 Si기판(반완성 전사용 디바이스)(10a)를 형성하고, 이 단결정 Si박막 트랜지스터(16a)의 일부를 단결정 Si기판(10a)로부터 절연기판(2)상에 전사(트랜스퍼)한다.
우선, 단결정 Si박막 트랜지스터(16a)의 일부를 작입한 단결정 Si기판(10a)의 제조방법에 대해, 도1(a)~도1(h)를 참조하여 설명한다.
단결정 Si기판(10a)은, 6인치 혹은 8인치의 단결정 Si웨이퍼(100)(비저항율:10Ωcm정도, 두께 0.6mm~0.7mm 정도)상에, 1000℃정도의 프로세스인 통상의 집적회로 제조공정에 의해, 이하와 같이 작성된다.
우선, 도1(a)에 나타낸 바와 같이, 단결정 Si웨이퍼(100)의 표면을 산화시켜 SiO2막(101)을 형성한다. 또한, nMOS를 형성하는 영역 이외의 영역상에, 레지스트 패턴(레지스트)(120)을 형성한 후, B이온(불순물)을 주입함으로써, 불순물 주입 영역(채널, 우물)(102n)을 형성한다. 그리고, 불순물 주입 영역(102n)을 형성한 후, 레지스트 패턴(120)을 제거한다. 또한, 여기서는, nMOS를 형성하기 위해, 불순물로서 B이온을 주입했지만, 이에 한정되는 것은 아니다.
다음, 도1(b)에 나타낸 바와 같이, pMOS를 형성할 영역 이외의 영역상에, 레지스트 패턴(레지스트)(121)을 형성한 후, P이온(불순물)을 주입함으로써, 불순물 주입 영역(채널, 우물)(102p)을 형성한다. 그리고, 불순물 주입 영역(102p)을 형성한 후, 레지스트 패턴(121)을 제거한다. 또한, 여기서는, pMOS를 형성하기 위해, 불순물로서 P이온을 주입했지만, 이에 한정되는 것은 아니다.
다음, 도1(c)에 나타낸 바와 같이, 국소적 산화법(로코스 산화법; LOCOS법; Local Oxidation of Silicon법)에 의한 소자분리를 행하기 위해, 단결정 Si웨이퍼(100)상의 소자가 형성되는 개소에 질화Si막(SiNx)(103)을 형성한다. 여기서는, 800℃정도의 열 CVD(Chemical Vapor Deposition)법으로 모노실란 가스와 암모니아 가스를 흘려보냄으로써, 두께 50nm 정도의 질화 Si막(103)을 형성한다. 그리고, 포토리소그래피 공정으로, 질화 Si막(103)을 소자의 부분에만 남도록 패턴화한다.
다음, 도1(d)에 나타낸 바와 같이, 열산화 노(확산로)에 있어서, 필드부를 1050℃의 온도에서 열산화하고, 두께 100nm~300nm 정도의 필드 산화막(SiO2막)(104)을 형성한다. 산화방법으로서는, 드라이 O2산화 또는, 파이로제닉 산화를 이용할 수 있다. 또한, 필드부란, 단결정 Si웨이퍼(100)상의, 트랜지스터로서 이용하는 활성영역(소자형성영역)을 구획하는 영역(소자분리영역)이다.
다음, 도1(e)에 나타낸 바와 같이, 질화Si막(103)은 그 역할을 다 했기 때문에, 드라이 에칭법으로 질화Si막(103)을 제거한다. 에칭가스는, 일반적으로, 사불화탄소 가스와 수소 가스의 혼합 가스를 사용할 수 있다. 또한, 여기서, 상기 에칭시에 데미지를 받은 Si표면(SiO2막(104)의 일부)을 희생 산화, 에칭제거해도 된다.
다음, 열산화로(확산로)에 있어서, 단결정 Si박막 트랜지스터(16a)가 형성되는 개소(소자형성영역)를 열산화하여, 게이트 절연막(SiO2막)(105)을 형성한다. 산화 온도는 1050℃ 정도로 하고, 산화방법은, HCl산화 또는, 파이로제닉 산화법을 이용한다. 이로써, 단결정 Si박막 트랜지스터(16a)의 게이트 길이에 따라 두께 5nm~30nm 정도의 절연막(105)을 형성한다.
다음, 후에 게이트전극(106) 및 얼라인먼트 마크(마커)(107)로 되는, 150nm~300nm의 폴리실리콘막(도시하지 않음)을 열CVD법 등으로 형성한다. 즉, 600℃ 정도 온도의 감압하(50Pa~200Pa)에 있어서, 단결정 Si웨이퍼(100)상에 모노실란 가스를(질소가스 등의 불활성 가스로 희석하여)흘려, 폴리실리콘막(도시하지 않음)을 성막한다. 그 후, 이 폴리실리콘막을, n+확산 등으로 저저항화한다. 즉, n+(POC13)를 퇴적하고, 확산 어닐링을 행한다.
다음, 포토리소그래피 공정에 의해, 폴리실리콘막을 게이트전극(106) 및 얼라인먼트 마크(107)의 형상으로 패터닝한다. 즉, 포토레지스트 도포(레지스트 패턴화), 노광·현상, 실리콘 에칭, 포토레지스트의 박리 공정에 의해, 게이트전극(106) 및 얼라인먼트 마크(107)의 패턴을 형성한다. 즉, 게이트전극 패턴화 및 얼라인먼트 마크 패턴화를 행한다. 또한, 게이트전극(106)은 소자형성영역에 형성되고, 마커(107)는 필드부에 형성된다.
그 후, 도1(f)에 나타낸 바와 같이, 반도체 소스 및 드레인의 LDD(Lightly Doped Drain Structure)영역을 형성하기 위해, 단결정 Si웨이퍼(100)의 소정 위치에, 불순물을 이온주입한다. 즉, n형 MOS의 경우에는 n-(P이온)을, p형 MOS의 경우에는 p-(B이온)을 주입한다.
또한, SiO2막을 LPCVD(Low Pressure Chemical Vapor Deposition; 감압 CVD)등으로 퇴적하고, RIE(Reactive Ion Etching; 반응성 이온 에칭)에 의해 에칭함으로써, 게이트 에지(게이트전극(106)의 측단부) 및 얼라인먼트 마크(107)의 측단부에 사이드벽(108)을 형성한다. 다음, nMOS의 소스영역 및 드레인영역형성을 위해 n+(AS이온)을, pMOS의 소스영역 및 드레인영역 형성을 위해 p+(BF2이온)을, 각각 주입한다. 또한, 게이트 길이가 짧은 경우에는, 필요에 따라 경사방향으로부터 역도전형 불순물을 주입(HALO 주입)한다. 이로써, 불순물 주입부(소스)(109S) 및 불순물 주입부(드레인)(109D)를 형성한다.
또한, 불순물이 주입된 실리콘에 있어서의 결정의 손상을 회복시키고, 불순물을 도너(n형 반도체를 만드는 불순물) 혹은 억셉터(p형 반도체를 만드는 불순물)로서 활성화시키기 위해, 900℃~1000℃정도의 온도에서 열처리를 행한다. 또한, 상기 열처리 시간에 있어서는, 인(P) 혹은 붕소(B)의 과대한 확산이 일어나기 전에 정지되어야 할 필요가 있다.
다음, 도1(g)에 나타낸 바와 같이, 열CVD법 등으로, 층간절연막(110)을 형성한다. 여기서는, 게이트 절연막(105)보다도 온도가 낮은 막이어도 무관하기 때문에, 400℃ 정도의 온도의 감압하(100Pa~200Pa정도)에 있어서, 모노실란 가스와, 산소 가스를 흘려 이산화규소막으로 이루어지는 층간절연막(110)을 두께 300nm~400nm 정도 형성한다. 그 후, 화학기계 연마법(CMP(Chemical Mechanical Polishing)법)등으로, 웨이퍼 표면(층간절연막(110)의 표면)을 평탄화한다. 평탄함의 정도는, Ra로 나타내면, 0.1nm 이하로 한다.
다음, 도1(h)에 나타낸 바와 같이, 단결정 Si웨이퍼(100)상에, 수소이온을 주입하고, 수소이온 주입부(111)를 형성한다. 또한, 가속전압은, 소망하는 실리콘의 두께로 되도록, 적절히 설정하면 된다. 또한, 수소이온 주입량은 5×1016/cm2 정도로 한다. 또한, 본 실시예에서는 수소이온만을 주입하고 있지만, 수소이온과 희가스 이온을 주입함으로써, 수소이온 주입부(111)를 형성해도 된다.
그리고, 이상과 같이 단결정 Si박막 트랜지스터(16a)의 일부를 표면에 형성한 단결정 Si웨이퍼(100)를, 소망하는 사이즈로 절단하고, 단결정 Si기판(10a)을 얻는다.(절단공정에 대해서는 도시를 생략한다.)
다음, 반도체장치(20)의 제조방법에 대해, 도2(a)~도2(h)를 참조하여 설명한다.
우선, 절연기판(2)의 표면이 거칠지 않도록 세정한다. 또한, 본 실시예에서는, 절연기판(절연성기판)(2)으로서, 왜점 600℃ 정도의 고왜점 유리인 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)(두께 0.7mm정도)를 사용한다.
그리고, 도2(a)에 나타낸 바와 같이, 절연기판(2)의 표면 전체에, 플라즈마 CVD로써, 막두께 약 100nm 정도의 SiO2막(3)을 퇴적한다. 즉, 300℃ 정도의 온도, 100 Pa~200 Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate) 가스와, 산소 가스를 흘려 보내고, 플라즈마 방전에 의해, 기판상에 두께 100nm 정도의 이산화 규소계 절연막을 두께 100nm 정도로 성막한다.
다음, 도2(b)에 나타낸 바와 같이, 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10a)과 절연기판(2)을 SC1 세정하여 활성화한 후, 단결정 Si기판(10a)의 수소이온 주입부(111)측을 소정의 위치에 얼라인먼트하고, 실온에서 밀착시켜 접합한다.
여기서, 광투과성 비정질 기판(산화규소막의 코팅막 부착)인 절연기판(2)과, 전사 디바이스 기판(표면을 산화처리 필)인 단결정 Si기판(10a)을 접착제 없이 접합하려면, 상기 기판의 표면 상태의 청정도나, 활성도가 매우 중요하다. 따라서, 상기 기판은, 접합 전에 SC1액이라는 액체로 세정되고, 건조된다.
SC1액은, 시판 암모니아수(NH4OH:30%), 과산화수소(H2O2:30%), 및 순수한 물(H2O)을 혼합하여 제작한다. 일반적으로는, 상기 암모니아수, 과산화수소수, 순수한 물을, 5:12:60의 비율로 혼합한 것이 사용된다. SC1액의 액온은, 실온이어도 된다. 세정은, 상기 SC1액에 기판을 5분간 담금으로써 행해진다. 암모니아수는, 산화규소 표면을 슬라이트 에칭하기 때문에, 상기 기판을 SC1액에 장시간 담그는 것은 바람직하지 않다(울트라 클린 USLI기술 오오미 다다히로 저, 배풍관 p.172). 그 후, 상기 기판을 순수한 물(비저항치 10MΩcm이상)로써 흐르는 물 하에 10분간 세정하고, 스핀 드라이어 등으로 신속하게 건조시킨다. 이러한 세정 및 건조 후의 절연기판(2)과 단결정 Si기판(10a)은, 서로 접촉시켜 적은 힘으로 눌러줌으로써 자발적으로 접합된다.
단결정 Si기판(10a)과 절연기판(2)의 접착제를 사용하지 않은 접합은, Van der Waals 힘에 의한 기여, 전기쌍극자에 의한 기여, 수소결합에 의한 기여로 실현된다. 상기 접합에 있어서, 접합하는 기판 표면의 상기 3가지 기여의 밸런스가 서로 비슷한 것끼리 접합하기 쉽다.
다음, 이 상태에서, 도2(c)에 나타낸 바와 같이, 절연기판(2)의 거의 전체면에, 두께 200nm 정도의 이산화규소계 절연막(SiO2막)(4)과, 두께 50nm 정도의 비정질 실리콘막(5)을 성막한다. 성막법은, 양 막 모두, 플라즈마 CVD법(플라즈마 화학 기상 성장법)을 사용한다.
즉, SiO2막(4)은, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate)가스와, 산소 가스를 흘려보내고, 플라즈마 방전에 의해 성막된다. 또한, 비정질 실리콘막(5)은, 250℃ 정도의 온도에서, 모노실란 가스와 수소가스를 흘려보내고, 또한 플라즈마 방전에 의해 성막된다.
다음, 도2(d)에 나타낸 바와 같이, 450℃~600℃ 정도의 열처리를 행함으로써, 단결정 Si기판(10a)의 일부를 벽개하여 분리시킨다. 이 열처리는, 비정질 Si막(5)의 탈수소처리와, 앞에서 접합한 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10a)의 수소이온 주입부(111)로부터의 박리공정을 겸하는 것이다. 이로써, 단결정 Si박막 트랜지스터(16a)(전사 단결정 Si 디바이스)의 일부와, 절연기판(2)상에서의 막의 퇴적에 의한 비단결정 반도체막(비정질 Si막(5))가 혼재된 기판이 형성된다.
다음, 절연기판(2)상에서의 퇴적에 의해 형성된 반도체막(비정질 Si막(5))을, 비정질(비정질 Si막(5))로부터 다결정질(다결정 Si막(다결정질 Si막, 비단결정 Si박막)(5′))로 개질한다. 개질 방법은, 에너지빔에 의한 다결정화법을 사용한다. 즉, 비정질 Si막(5)에 엑시머 레이저를 조사하여, 가열, 결정화하고, 다결정 Si층을 성장시켜 다결정 Si박막(5′)을 형성한다. 또한, 다결정화법으로서, 축차횡방향 성장법(SLS(Sequential Lateral Solidification)법)을 사용해도 된다. 이로써, 단결정 Si박막 트랜지스터(16a)(단결정 Si디바이스)의 일부와 절연기판(2)상에서의 퇴적에 의한 반도체막이 혼재되어 있는 기판에 있어서의 비정질 실리콘막(5)은, 다결정 실리콘막(5′)으로 개질된다.
다음, 도2(e)에 나타낸 바와 같이, 디바이스의 활성영역으로 되는 부분을 남겨두기 위해, 불필요한 다결정 Si막(5′)을 에칭하여 제거하고, 다결정 Si막(5′)의 섬모양의 패턴을 얻는다. 이 패턴화된 다결정질 Si막(5′)이 비단결정 Si박막 트랜지스터(1a)의 반도체층으로 된다.
또한, 도2(e)에 나타낸 바와 같이, 절연기판(2)상에 접합된 단결정 Si박막 트랜지스터(16a)의 일부에 대해, 드라이 에칭에 의한 박막화를 행하고, 단결정 Si박막(14a)을 형성한다. 또한, 습식 라이트 에칭에 의한 손상제거, 결함회복을 위한 열처리(결함회복 어닐링)를 순차적으로 행한다.
그 후, 도2(f)에 나타낸 바와 같이, 비단결정 Si박막 트랜지스터(1a)의 게이트 절연막으로서 SiH4와 N2O의 혼합 가스를 사용한 플라즈마 CVD에 의해, 막두께 60nm의 SiO2막(6)을 형성한다. 또한, SiO2막(6)상에 비단결정 Si박막 트랜지스터(1a)의 게이트전극(7)을 형성한다.
또한, 도2(g)에 나타낸 바와 같이, TEOS와 O2(산소)의 혼합 가스를 사용하는 P-CVD에 의해, 층간 평탄화 절연막으로서, 막두께 약 350nm의 SiO2막(8)을 퇴적한다.
그리고, 단결정 Si 디바이스 영역의 얼라인먼트 마크(107)를, SiO2막(8,6,104)너머로 검지하여 위치정합(얼라인먼트)시키고, 레지스트 패턴(도시하지 않음)을 형성하여, SiO2막(8,6,104)에 콘택트홀(11) 및 얼라인먼트 마크(마커)(12)를 형성한다. 이로써, 금속배선이 형성되는 층의 위치정합을 행하고, 패턴화한다.
다음, 콘택트홀(11) 및 SiO2막(8)의 소정 영역에 금속층을 충전한다. 그리고, 얼라인먼트 마크(12)로 위치정합하여 레지스트 패턴(도시하지 않음)을 형성하고, 금속층을 에칭한다. 이로써, 도2(h)에 나타낸 바와 같은 금속배선(13)을 얻는다. 이상에 의해, 절연기판(2)상에, 단결정 Si박막 트랜지스터(16a) 및 비단결정 Si박막 트랜지스터(1a)를 각각 형성할 수 있다.
본 실시예에 관한 반도체장치의 제조방법에서는, 이상과 같이, 단결정 Si기판(10a)상에 얼라인먼트 마크(107)가 형성되고, 또한 얼라인먼트 마크(107)의 상층에는, 로코스 산화된 필드 산화막(SiO2막)(104), 게이트절연막(SiO2막)(6), 층간절연막(SiO2막)(8)이 형성되어 있다. 즉, 얼라인먼트 마크(107)의 상층은, SiO2막으로 구성된다. 이 때문에, 단결정 Si기판(10a)을 접합한 후의 절연기판(2)의 상방으로부터 보면, 얼라인먼트 마크(107)와의 사이층은, 광투과성을 갖고 있다.
이로써, 전사 후 프로세스의 마스크 맞춤시의 얼라인먼트를 정확하고 용이하게 행할 수 있다. 즉, 전사 후의 디바이스 형성 프로세스에서는, 전사 디바이스의 게이트전극을 중심으로 하여 얼라인먼트를 행할 필요가 있지만, 그 때의 어긋남을 확실히 방지할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(107)를 단결정 Si박막 트랜지스터(16a)의 소자분리영역에 형성하고 있다. 이 때문에, 얼라인먼트 마크(107)가 단결정 Si박막 트랜지스터(16a)의 성능을 저하시키는 일이 없다.
또한, 본 실시예에 관한 반도체장치의 제조방법에서는, 단결정 Si기판(10a)을, 다결정 Si박막(비단결정 Si박막)(5′)을 형성하기 전에 형성하고 있다. 이로써, 절연기판(2)의 평탄성이 유지된 상태에서 단결정 Si기판(10a)을 접합할 수 있기 때문에, 접합 불량 등의 문제의 발생을 방지할 수 있다.
또한, 본 실시예에서는, 절연기판(2)으로 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)를 사용했지만, 이에 한정되는 것은 아니다.
또한, 본 실시예에 있어서의 반도체장치(20)는, 액티브 매트릭스 기판에 형성되는 것으로 했지만, 이에 한정되는 것은 아니고, 여러가지 용도로 적용할 수 있다.
또한, 본 실시예에서는, 절연기판(2)에 전사되는 트랜지스터가 단결정 Si박막 트랜지스터(16a)인 경우에 대해 설명했다. 그러나, 절연기판(2)에 전사되는 전사 디바이스는, 이에 한정되는 것은 아니다.
또한, 본 실시예에서는, 단결정 Si박막 트랜지스터(16a)가 형성된 단결정 Si기판(10a)을 절연기판(2)에 전사했지만, 이에 한정되는 것은 아니다. 예를 들면, 전사 디바이스의 일부를 형성한 기판을 절연기판(2)에 전사하고, 그 후, 전사 디바이스의 나머지 요소를 형성해도 된다. 다만, 적어도 게이트전극 형성, 불순물 주입 등의 미세 가공을, 전사 전에 행하는 것이 바람직하다.
또한, 본 실시예에서는, 얼라인먼트 마크(107)를, 게이트전극(106)의 형성과 동일한 공정으로써, 게이트전극(106)과 동일한 층에, 동일한 재료로 형성하고 있다. 이 때문에, 얼라인먼트 마크(107)의 형성 공정을 별도로 제공할 필요가 없고, 제조공정을 간략화 할 수 있는 동시에, 제조 코스트를 저감할 수 있다. 또한, 얼라인먼트 마크(107)의 형성 조건이 게이트전극(106)의 형성 조건과 동일하게 되기 때문에, 이후의 공정에서 얼라인먼트 마크(107)의 위치검지를 행함으로써, 게이트전극(106)의 위치를, 게이트전극(106) 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(107)의 위치검출을, 가시광으로 행했지만, 이에 한정되는 것은 아니다. 예를 들면, 적외선이나 UV(Ultraviolet)광을 사용하여 얼라인먼트 마크(107)의 위치를 검출해도 된다.
또한, 본 실시예에서는, 절연막(3), 게이트절연막(6), 층간절연막(8), 필드산화막(104) 및 층간절연막(110)을 SiO2막으로 형성했지만, 이에 한정되는 것은 아니다. 상기 막은, 얼라인먼트 마크(107)의 위치를 검지하기 위한 광을 투과할 수 있는 절연막(광투과성 절연막)이면 된다. 다만, 일반적으로 절연막으로서 흔히 사용되고 있는 SiO2막 혹은 SiO2막을 주성분으로 하는 막으로 상기 막을 형성하면, 제조가 용이하고, 절연의 신뢰성이 높은 막으로 할 수 있다.
또한, 본 실시예에서는, 단결정 Si박막 트랜지스터 게이트전극(106)을, 전사 후에 단결정 Si박막(14a)보다도 절연기판(2)측으로 되는 위치에 형성하고 있다. 이 때문에, 전사 후에, 단결정 Si박막(14a)에 대한 에칭이나 금속배선 등의 처리가 용이하다.
또한, 본 실시예에서는, 절연기판(2)으로의 접합 전의 단결정 Si기판(10a)에 수소이온 주입부(수소이온 또는 수소이온과 희가스를 주입한 층)를 형성해 두고, 접합 후에 열처리를 행함으로써 수소이온 주입부로부터 단결정 Si기판(10a)의 일부를 박리시키고 있다. 그러나, 단결정 Si기판(10a)의 일부를 제거하는 방법은 이에 한정되는 것은 아니다.
또한, 본 실시예에서는, 얼라인먼트 마크(107)를, 단결정 Si기판(10a)의 소자분리영역에 형성하고 있지만, 이에 한정되는 것은 아니고, 단결정 Si기판(10a)을 절연기판(2)에 접합한 후에, 검지가능한 위치이면 된다.
(실시예 2)
본 발명의 타 실시예에 대해 도면을 참조하여 설명한다.
실시예 1에서는, 단결정 Si기판(10a)의 소자분리를 로코스 산화법(필드 산화막(SiO2막)(104))으로 행했지만, 소자분리 방법은 이에 한정되는 것은 아니다. 예를 들면, 쉘로우·트렌치·아이솔레이션법(트렌치 분리법)을 사용하여, 트렌치부의 보충된 개소에 얼라인먼트 마크를 형성해도 된다.
본 실시예에서는, 단결정 Si기판의 소자분리를 트렌치 분리법으로 행하는 경우의 반도체장치 및 그 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20b)는, 단결정 Si기판(10b)에 있어서의 소자분리부의 구성이, 실시예 1에 있어서의 단결정 Si기판(10a)과 다른 것 외에는, 반도체장치(20)와 동일한 구성이다. 이 때문에, 설명의 편의상, 실시예 1에 있어서의 각 재료와 동일한 기능 및 구성을 구비하는 부재의 일부에는, 실시예 1과 동일한 부호를 사용하고, 그 설명을 생략한다.
본 실시예의 반도체장치(20b)는, 도4(h)에 나타낸 바와 같이, 절연기판(2)상에, 비단결정 Si박막 트랜지스터(1a)와, 단결정 Si박막(14b)을 구비한 MOS형 단결정 Si박막 트랜지스터(단결정 Si박막 디바이스)(16b)를 구비하고 있다.
단결정 Si박막(14b)을 포함하는 MOS형 단결정 Si박막 트랜지스터(16b)는, 게이트전극(206)을 갖는 평탄화막(SiO2막)(210), 게이트 절연막으로서의 SiO2막(205), 단결정 Si박막(14b)을 구비하고 있다.
또한, 이 단결정 Si박막 트랜지스터(16b)는, 절연기판(2)에 접합되기 전에 단결정 Si웨이퍼(100b)상에 형성된다. 이 단결정 Si웨이퍼(100b)는, 게이트전극(206) 및 얼라인먼트 마크(207), 게이트절연막(205), 불순물 주입부(209S,209D)를 포함한 상태로, 절연기판(2)상에 접합된다. 또한, 얼라인먼트 마크(207)는, 절연기판(2)에 접합되기 전에 단결정 Si웨이퍼(100b)상에서 소자분리를 위해 트렌치(201a,201b)의 영역(도3(h)참조)에 형성된 절연막(SiO2막)(202), 및 게이트 절연막(205)의 위에 형성된다.
여기서, 반도체장치(20b)의 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20b)의 제조방법에서는, 단결정 Si박막 트랜지스터(전사 디바이스)(16b)의 일부를 별도로 작입한 단결정 Si기판(반완성 전사용 디바이스)(10b)을 형성하고, 이 단결정 Si박막 트랜지스터(16b)의 일부를 단결정 Si기판(10b)으로부터 절연기판(2)상에 전사한다.
우선, 단결정 Si박막 트랜지스터(16b)의 일부를 작입한 단결정 Si기판(10b)의 제조벙법에 대해, 도3(a)~도3(h)를 참조하여 설명한다.
단결정 Si기판(10b)은, 6인치 혹은 8인치의 단결정 Si웨이퍼(100b)(비저항률:10Ωcm 정도, 두께 0.6mm~0.7mm 정도)상에, 이하와 같이 작성된다.
우선, 도3(a)에 나타낸 바와 같이, 단결정 Si웨이퍼(100b)의 표면을 에칭하고, 얕은 트렌치(201a,201b)를 형성한다. 그리고, 단결정 Si웨이퍼(100b)의 거의 전체면에, 양 트렌치의 깊이와 거의 동일한 막두께를 갖는 SiO2막(202)을 퇴적한다.
다음, 양 트렌치의 상부에 레지스트 패턴(레지스트)(220)을 형성한다. 그리고, SiO2막(202)을, 레지스트 패턴(220)의 하측에 위치하는 부분을 남기고, 제거한다. 이 때, 양 트렌치부에 남는 SiO2막(202)은, 양 트렌치의 측벽으로부터 양 트렌치의 깊이 내지 그 2배 정도의 스페이스를 갖는 섬모양의 패턴이 되도록 가공한다. 따라서, 레지스트 패턴(220)은, 이와 같은 섬모양 패턴을 형성하는 데에 적합한 사이즈로 형성해 둔다. 또한, 도3(a)에 나타낸 바와 같이, 각 트렌치의 측벽 부근에, SiO2막(202)이 일부 남아 있어도 상관없다.
다음, 도3(b)에 나타낸 바와 같이, 단결정 Si웨이퍼(100b)의 거의 전체면 상에, 거의 평탄한 구조의 SiO2막(203)을 퇴적한다.
다음, 도3(c)에 나타낸 바와 같이, SiO2막(203) 상의, 트렌치(201a)상 및 트렌치(201b) 상의 일부를 포함하는, 양 트렌치 사이의 영역을 남기고, 레지스트 패턴(레지스트)(221)을 형성한다. 그리고, SiO2막(203) 상의, 레지스트 패턴(221)이 형성되어 있지 않은 영역에, B이온(불순물)을 주입함으로써, 불순물 주입영역(채널, 우물)(204n)을 형성한다. 그리고, 불순물 주입영역(204n)을 형성한 후, 레지스트 패턴(221)을 제거한다. 또한, 여기서는, nMOS를 형성하기 위해, 불순물로서 B이온을 주입했지만, 이에 한정되는 것은 아니다.
다음, 도3(d)에 나타낸 바와 같이, 불순물 주입영역(204n)의 영역상에, 레지스트 패턴(레지스트)(222)을 형성한다. 그리고, SiO2막(203) 상의, 레지스트 패턴(222)이 형성되어 있지 않은 영역에, P이온(불순물)을 주입함으로써, 불순물 주입영역(채널, 우물)(204p)을 형성한다. 그리고, 불순물 주입영역(204p)을 형성한 후, 레지스트 패턴(222)을 제거한다. 또한, 여기서는, pMOS를 형성하기 위해, 불순물로서 P이온을 주입했지만, 이에 한정되는 것은 아니다.
다음, 도3(e)에 나타낸 바와 같이, SiO2막(203)의 일부를 Si표면이 노출될 때까지 제거한다. 즉, 트렌치(201a)부 및 (201b)의 일부를 제외하고, SiO2막(203)을 제거한다. 그리고, 단결정 Si웨이퍼(100b)의 거의 전체면상을 열산화하여, 게이트 절연막(SiO2막)(205)을 형성한다. SiO2막(205)의 형성 방법은, 예컨대, HCl산화, 파이로제닉 산화 등을 사용하고, 1050℃ 정도의 산화 온도에서 형성하면 된다.
다음, 후에 게이트전극(206) 및 얼라인먼트 마크(마커)(207)로 되는, 150nm~300nm의 폴리실리콘막(도시하지 않음)을 열CVD법 등으로 형성한다. 즉, 600℃ 정도의 온도의 감압하(50Pa~200Pa)에 있어서, 단결정 Si웨이퍼(100)상에 모노실란 가스를(질소가스 등의 불활성 가스로 희석하여)흘려, 폴리실리콘막(도시하지 않음)을 성막한다. 그 후, 이 폴리실리콘막을, n+확산 등으로 저저항화한다. 즉, n+(POC13)를 퇴적하고, 확산어닐링을 행한다.
다음, 포토리소그래피 공정에 의해, 폴리실리콘막을 게이트전극(206) 및 얼라인먼트 마크(207)의 형상으로 패터닝한다. 즉, 포토레지스트 도포(레지스트 패터닝화), 노광·현상, 실리콘 에칭, 포토레지스트 박리의 공정에 의해, 게이트전극(206) 및 얼라인먼트 마크(207)의 패턴을 형성한다. 또한, 게이트전극(206)은 소자형성영역(트렌치부에 의해 분리된 영역)에 형성되고, 마커(207)는 트렌치부에 형성된다.
그 후, 도3(f)에 나타낸 바와 같이, 반도체의 소스 및 드레인의 LDD(Lightly Doped Drain Structure)영역을 형성하기 위해, 단결정 Si웨이퍼(100)의 소정의 위치에, 불순물을 이온주입한다. 즉, n형 MOS의경우에는 n-(P이온)을, p형 MOS의 경우에는 p-(B이온)을 주입한다.
또한, SiO2막을 LPCVD 등에 의해 퇴적하고, RIE(반응성 이온 에칭)에 의해 에치백함으로써, 게이트에지(게이트전극(206)의 측단부) 및 얼라인먼트 마크(207)의 측단부에 사이드벽(208)을 형성한다. 다음, nMOS의 소스 영역 및 드레인 영역 형성을 위해 n+(AS이온)을, pMOS의 소스 영역 및 드레인 영역 형성을 위해 P+(BF2이온)을, 각각 주입한다. 또한, 게이트 길이가 짧은 경우에는, 필요에 따라 경사방향으로부터 역도전형 불순물을 주입(HALO주입)한다. 이로써, 불순물 주입부(소스)(209) 및 불순물 주입부(드레인)(209D)를 형성한다.
또한, 불순물이 주입된 실리콘에 있어서의 결정의 손상을 회복하고, 불순물을 도너(n형 반도체를 만드는 불순물) 혹은 억셉터(p형 반도체를 만드는 불순물)로서 활성화시키기 위해, 900℃~1000℃ 정도의 온도에서 열처리를 행한다. 또한, 이 열처리의 시간은, 인(P) 또는 붕소(B)의 과대한 확산이 일어나지 않는 시간까지로 할 필요가 있다.
다음, 도3(g)에 나타낸 바와 같이, 열CVD법 등으로, 층간절연막(210)을 형성한다. 여기서는, 게이트절연막(205)보다도 밀도가 낮은 막이어도 무관하기 때문에, 400℃ 정도의 온도의 감압하(100Pa~200Pa 정도)에 있어서, 모노실란 가스와, 산소 가스를 흘려 이산화규소막으로 이루어지는 층간절연막(210)을 두께 300nm~400nm 정도로 형성했다. 그 후, 화학기계연마법(CMP법) 등으로, 웨이퍼 표면(층간절연막(210)의 표면)을 평탄화한다. 평탄함의 정도는, Ra로 나타내면, 0.1nm 이하로 한다.
다음, 도3(h)에 나타낸 바와 같이, 단결정 Si웨이퍼(100b)상에, 수소이온을 주입하고, 수소이온 주입부(211)를 형성한다. 또한, 가속전압은, 소망하는 실리콘의 두께로 되도록, 적절하게 설정하면 된다. 또한, 수소이온 주입량은 5×1016/cm2 정도로 한다. 또한, 본 실시예에서는 수소이온만을 주입하고 있지만, 수소이온과 희가스 이온을 주입함으로써, 수소이온 주입부(211)를 형성해도 된다.
그리고, 이상과 같이 단결정 Si박막 트랜지스터(16b)의 일부를 표면에 형성한 단결정 Si웨이퍼(100b)를, 소망하는 사이즈로 절단하고, 단결정 Si기판(10b)을 얻는다.(절단하는 공정에 대해서는 도시를 생략한다.)
다음, 반도체장치(20b)의 제조방법에 대해, 도4(a)~도4(h)를 참조하여 설명한다.
우선, 절연기판(2)의 표면이 거칠지 않도록 세정한다. 또한, 절연기판(절연성 기판)(2)에는, 왜점 600℃ 정도의 고왜점 유리인 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)(두께 0.7nm 정도)를 사용했다.
그리고, 절연기판(2)의 표면 전체에, 플라즈마 CVD에 의해, 막두께 약 100nm 정도의 SiO2막(3)을 퇴적한다. 즉, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate)가스와, 산소가스를 흘려 보내고, 플라즈마 방전에 의해, 기판상에 두께 100nm 정도의 이산화규소계 절연막을, 두께 100nm 정도 성막한다.
다음, 도4(a)에 나타낸 바와 같이, 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10b)과 절연기판(2)을 SC1 세정하여 활성화한 후, 단결정 Si기판(10b)의 수소이온 주입부(111)측을 소정의 위치에 얼라인먼트하고, 실온에서 밀착시켜 접합한다.
다음, 이 상태로, 도4(b)에 나타낸 바와 같이, 절연기판(2)의 거의 전체면에, 두께 200nm 정도의 이산화규소계 절연막(SiO2막)(4)과, 두께 50nm 정도의 비정질 실리콘막(5)을 성막한다. 성막법은, 양 막 모두, 플라즈마 CVD법(플라즈마 화학기상성장법)을 사용한다.
즉, SiO2막(4)은, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate)가스와, 산소가스를 흘려보내고, 플라즈마 방전에 의해 성막한다. 또한, 비정질 실리콘막(5)은, 250℃ 정도의 온도에서, 모노실란 가스와 수소가스를 흘려보내고, 역시 플라즈마 방전에 의해 성막한다.
다음, 도4(c)에 나타낸 바와 같이, 450℃~600℃ 정도의 열처리를 행함으로써, 단결정 Si기판(10b)의 일부를 벽개하여 박리시킨다. 이 열처리는, 비정질 Si막(5)의 탈수소 처리와, 먼저 접합된 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10b)의 수소이온 주입부(211)로부터의 박리공정을 겸하는 것이다. 이로써, 단결정 Si박막 트랜지스터(16b)(전사 단결정 Si 디바이스)의 일부와, 절연기판(2)상에서의 막의 퇴적에 의한 비단결정 반도체막(비정질 Si막(5))이 혼재된 기판이 형성된다.
다음, 절연기판(2)상에서의 퇴적에 의해 형성된 반도체막(비정질 Si막(5))을, 비정질(비정질 Si막(5))로부터 다결정질(다결정 Si막(다결정질 Si막, 비단결정 Si박막)(5′))로 개질한다. 개질 방법은, 에너지빔의 의한 다결정화법을 이용한다. 즉, 비정질 Si막(5)에 엑시머 레이저를 조사하여, 가열, 결정화하고, 다결정 Si층을 성장시켜 다결정 Si박막(5′)을 형성한다. 또한, 다결정화법으로서, 축차횡방향성장법(SLS(Sequential Lateral Solidification)법)을 사용해도 된다. 이로써, 단결정 Si박막 트랜지스터(16b)(단결정 Si디바이스)의 일부와 절연기판(2)상에서의 퇴적에 의한 반도체막이 혼재되어 있는 기판에 있어서의 비정질 실리콘막(5)은, 다결정 실리콘막(5′)으로 개질된다.
다음, 도4(d)에 나타낸 바와 같이, 디바이스의 활성영역으로 되는 부분을 남기기 위해, 불필요한 다결정 Si막(5′)을 에칭하여 제거하고, 다결정 Si막(5′)의 섬모양의 패턴을 얻는다. 이 패턴화된 다결정 Si막(5′)이 비단결정 Si박막 트랜지스터(1a)의 반도체층으로 된다.
또한, 도4(e)에 나타낸 바와 같이, 절연기판(2)상에 접합된 단결정 Si박막 트랜지스터(16b)의 일부에 대해, 드레인 에칭에 의한 박막화를 행하고, 단결정 Si박막(14b)을 형성한다. 또한, 습식 라이트 에칭에 의한 손상제거, 결함회복을 위한 열처리(결함회복 어닐링)를 순차적으로 행한다.
그 후, 도4(f)에 나타낸 바와 같이, 비단결정 Si박막 트랜지스터(1a)의 게이트 절연막으로서 SiH4와 N2O의 혼합가스를 사용한 플라즈마 CVD에 의해, 막두께 약 60nm의 SiO2막(6)을 형성한다. 이 때, 상기 단결정 Si박막(14b)의 패턴 및 다결정 Si박막(5′)의 패턴의 단부에 사이드벽이 형성된다. 또한, SiO2막 상에 비단결정 Si박막 트랜지스터(1a)의 게이트 전극(7)을 형성한다.
또한, 도4(g)에 나타낸 바와 같이, TEOS와 O2(산소)의 혼합가스를 사용하는 P-CVD에 의해, 층간 평탄화 절연막으로서, 막두께 약 350nm의 SiO2막(8)을 퇴적한다.
그리고, 단결정 Si디바이스 영역의 얼라인먼트 마크(207)를, SiO2막(8,6,205) 너머로 검지하여 위치정합(얼라인먼트)하고, 레지스트 패턴(도시하지 않음)을 형성하여, SiO2막(8,6,205)에 콘택트홀(11) 및 얼라인먼트 마크(마커)(12)를 형성한다. 이로써, 금속배선이 형성되는 층의 위치정합을 행하고, 패턴화한다.
다음, 콘택트홀(11) 및 SiO2막(8)의 소정 영역에 금속층을 충전한다. 그리고, 얼라인먼트 마크(12)에 의해 위치정합하여 레지스트 패턴(도시하지 않음)을 형성하고, 금속층을 에칭한다. 이상에 의해, 절연기판(2)상에, 단결정 Si박막 트랜지스터(전사 디바이스)(16b) 및 비단결정 Si박막 트랜지스터(성막 디바이스)(1a)를 각각 형성할 수 있다.
다음, 콘택트홀(11) 및 SiO2막(8)의 소정 영역에 금속층을 충전한다. 그리고, 얼라인먼트 마크(12)에 의해 위치정합하여 레지스트 패턴(도시하지 않음)을 형성하고, 금속층을 에칭한다.
본 실시예에 관한 반도체장치의 제조방법에서는, 이상과 같이, 단결정 Si기판(10b)상에 얼라인먼트 마크(207)가 형성되고, 또한, 얼라인먼트 마크(207)의 상층에는, 트렌치 분리법에 의한 소자분리를 위해 형성된 SiO2막(202), 단결정 Si박막 트랜지스터(16b)의 게이트 절연막(SiO2막)(205), 비단결정 Si박막 트랜지스터(1a)의 게이트 절연막(SiO2막)(6), 층간절연막(SiO2막)(8)이 형성되어 있다. 즉, 얼라인먼트 마크(207)의 상층은, SiO2막으로 구성된다. 이 때문에, 단결정 Si기판(10b)을 접합한 후의 절연기판(2)의 상방으로부터 보면, 얼라인먼트 마크(207)와의 사이의 층은, 광투과성을 갖고 있다.
이로써, 전사 후 프로세스의 마스크 맞춤시의 얼라인먼트를 정확하고 용이하게 행할 수 있다. 즉, 전사 후의 트랜지스터 형성 프로세스에서는, 전사 디바이스의 게이트 전극을 중심으로 하여 얼라인먼트를 행할 필요가 있지만, 그 때의 어긋남을 확실히 방지할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(207)를 단결정 Si박막 트랜지스터(16b)의 소자분리영역에 형성하고 있다. 이 때문에, 얼라인먼트 마크(207)가 단결정 Si박막 트랜지스터(16b)의 성능을 저하시키는 일은 없다.
또한, 본 실시예에서는, 얼라인먼트 마크(207)를, 게이트전극(206)의 형성과 동일한 공정에 의해, 게이트전극(206)과 동일한 층에, 동일한 재료로 형성하고 있다. 이 때문에, 얼라인먼트 마크(207)의 형성 공정을 별도로 제공할 필요가 없고, 제조공정을 간략화 할 수 있는 동시에, 제조 코스트를 저감할 수 있다. 또한, 얼라인먼트 마크(207)의 형성 조건이 게이트전극(206)의 형성 조건과 동일하게 되기 때문에, 이하의 공정으로 얼라인먼트 마크(207)의 위치 검지를 행함으로써, 게이트전극(206)의 위치를, 게이트전극(206) 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(207)의 위치 검출을, 가시광으로 행했지만, 이에 한정되는 것은 아니다. 예를 들면, 적외선이나 UV(Ultraviolet)광을 사용하여 얼라인먼트 마크(207)의 위치를 검출해도 된다.
또한, 본 실시예에서는, 절연막(3), 게이트절연막(6), 층간절연막(8), 절연막(202), 게이트절연막(205) 및 층간절연막(210)을 SiO2막으로 형성했지만, 이에 한정되는 것은 아니다. 상기 막은, 얼라인먼크 마크(207)의 위치를 검지하기 위한 광을 투과가능한 절연막(광투과성 절연막)이면 된다. 다만, 일반적으로 절연막으로서 흔히 사용되고 있는 SiO2막 혹은 SiO2막막을 주성분으로 하는 막으로 상기 막을 형성하면, 제조가 용이하고, 신뢰성이 높다.
또한, 본 실시예에서는, 얼라인먼트 마크(207)를, 단결정 Si기판(10b)의 소자분리영역에 형성하고 있지만, 이에 한정되는 것은 아니고, 단결정 Si기판(10b)을 절연기판(2)에 접합한 후에, 검지가능한 위치이면 된다.
또한, 본 실시예에 있어서의 반도체장치(20b) 및 그 제조방법은, 실시예 1에 있어서의 반도체장치(20) 및 그 제조방법과, 단결정 Si기판에 있어서의 소자분리영역의 형성 방법 및 구성이 다른 것 외에는, 거의 동일한 효과를 얻을 수 있다.
(실시예 3)
본 발명의 또 다른 실시예에 대해 도면을 참조하여 설명한다. 도5(a)~도5(k)는, 본 실시예에 있어서, 절연기판(2)상에 전사되는 단결정 Si기판(10c)의 제조공정을 나타내는 단면도이다. 도6(a)~도6(h)는, 본 실시예에 관한 반도체장치의 제조공정을 나타내는 단면도이다.
실시예 1 및 2에서는, 얼라인먼트 마크(107)를, 게이트전극(106)과 동일한 폴리실리콘으로 형성했지만, 얼라인먼트 마크(107)의 재질은 이에 한정되는 것은 아니다. 광으로 검지할 수 있는 재질이면 된다.
본 실시예에서는, 단결정 Si기판(10c)상에 형성하는 금속배선(113)과 동일한 금속재료로 형성했지만 얼라인먼트 마크(114)를 사용하는 경우의 반도체장치 및 그 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20c)는, 얼라인먼트 마크의 형성 공정 및 재료가, 실시예 1에 있어서의 단결정 Si기판(10a)과 다른 것 외에는, 반도체장치(20)와 동일한 구성이다. 이 때문에 설명의 편의상, 실시예 1에 있어서의 각 부재와 동일한 기능 및 구성을 구비하는 부재의 일부에는, 실시예 1과 동일한 부호를 사용하고, 그 설명을 생략한다.
또한, 본 실시예는, 상술한 실시예 1을 기본으로 하고 있지만, 실시예 2를 기본으로 해도 동일한 변경이 가능하다. 즉, 실시예 2에 있어서, 폴리실리콘으로 이루어지는 얼라인먼트 마크(207)를 대신하여, 단결정 Si기판(10c)상에 형성하는 금속배선(13)과 동일한 금소재료로 형성한 얼라인먼트 마크(14)를 사용해도 된다.
본 실시예의 반도체장치(20c)는, 도6(h)에 나타낸 바와 같이, 절연기판(2)상에, 비단결정 Si박막 트랜지스터(성막 디바이스)(1a)와, 단결정 Si박막(14c)을 구비한 MOS형 단결정 Si박막 트랜지스터(단결저 Si박막 디바이스, 전사 디바이스)(16c), 금속배선(13)을 구비하고 있다.
MOS형 단결정 Si박막 트랜지스터(16c)는, 단결정 Si박막(14c), 게이트절연막으로서의 SiO2막(105), 게이트전극(106), 또한, 층간절연막(SiO2막)(110), 금속배선(113), 및 평탄화막(SiO2막)(115)을 구비하고 있다.
또한, 이 단결정 Si박막 트랜지스터(16c)는, 절연기판(2)에 접합되기 전에 단결정 Si웨이퍼(100c)(도5(k)참조)상에 형성된다. 이 단결정 Si웨이퍼(100c)는, 필드 산화막(104), 게이트전극(106), 게이트절연막(105), 불순물 주입부(109S,109D), 층간절연막(110), 금속배선(113) 및 얼라인먼트 마크(114), 평탄화막(SiO2막)(115)을 포함한 상태로, 절연기판(2)상에 접합된다. 또한, 얼라인먼트 마크(114)는, 광투과성을 갖는 SiO2로 이루어지는 필드 산화막(104), 게이트절연막(105), 및 층간절연막(110)상에, 금속배선(113)과 동일한 재질로 형성되어 있다.
여기서, 반도체장치(20c)의 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20c)의 제조방법에서는, 금속배선(113)을 포함하는 단결정 Si박막 트랜지스터(전사 디바이스)(16c)를 별도로 작입한 단결정 Si기판(반완성 전사용 디바이스)(10c)을 형성하고, 이 단결정 Si박막 트랜지스터(16c)를 단결정 Si기판(10c)으로부터 절연기판(2)상에 전사한다.
우선, 금속배선(113)을 포함하는 단결정 Si박막 트랜지스터(16c)를 작입한 단결정 Si기판(10c)의 제조방법에 대해, 도5(a)~도5(k)를 참조하여 설명한다.
단결정 Si기판(10c)은, 실시예 1에 있어서의 단결정 Si웨이퍼(100)와 동일한 단결정 Si웨이퍼(100c)상에, 이하와 같이 작성된다. 또한, 도5(a)~도(d)까지의 공정은, 실시예 1에 있어서의 도1(a)~도1(d)까지의 공정과 동일하기 때문에, 여기서는 설명을 생략한다.
도5(d)까지의 제조공정을 거친 후, 도5(e)에 나타낸 바와 같이, 질화 Si막(103)을 제거하고, 게이트절연막(SiO2막)(105)을 형성한다. 또한, 질화 Si막(103)의 제거 및 게이트 절연막(105)의 형성은, 실시예 1과 동일한 방법을 사용하면 된다.
다음, 실시예 1과 동일한 방법으로 소자형성영역에 게이트전극(106)의 패턴을 형성한다(게이트전극 패턴화를 행한다). 또한, 실시예 1과는 달리, 본 실시예에서는, 상기 공정에 있어서 얼라인먼트 마크(107)는 형성하지 않는다.
그 후, 도5(f)에 나타낸 바와 같이, 실시예 1과 동일한 방법으로, 불순물 주입부(소스)(109S) 및 불순물 주입부(드레인)((109D)를 형성하고, 불순물이 주입된 실리콘에 있어서의 단결정의 손상을 회복시키고, 불순물을 도너(n형 반도체를 만드는 불순물) 혹은 억셉터(p형 반도체를 만드는 불순물)로서 활성화 시키기 위한 열처리를 행한다.
다음, 도5(g)에 나타낸 바와 같이, 실시예 1과 같이, 열CVD법 등으로, 층간절연막(110)을 형성한다.
그리고, 도5(h)에 나타낸 바와 같이, 실시예 1과 같이, 단결정 Si웨이퍼(100c)상에, 수소이온을 주입하고, 수소이온 주입부(11)를 형성한다.
다음, 도5(i)에 나타낸 바와 같이, 층간절연막(110)상에, 콘택트홀(112)을 형성한다.
다음, 후에 금속배선(113) 및 얼라인먼트 마크(114)로 되는, 100nm~500nm의 금속막을 스퍼터링에 의해 형성한다(도시하지 않음). 금속재료로서는, 전사 공정 이후의 열처리에 내성을 갖는 재료를 사용하는 것이 바람직하다. 예를 들면, 티탄 혹은 질화티탄 등이 바람직하지만, 알루미늄을 주성분으로 하고 내열성을 향상시킨 합금이라도 무관하다.
다음, 도5(j)에 나타낸 바와 같이, 포토리소그래피 공정에 의해, 금속막을 금속배선(113) 및 얼라인먼트 마크(114)의 형상으로 패터닝한다. 즉, 포토레지스트 도포(레지스트 패턴화), 노광·현상, 실리콘 에칭, 포토레지스트 박리의 공정에 의해, 도5(j)에 나타낸 바와 같이, 금속배선(113) 및 얼라인먼트 마크(114)의 패턴을 형성한다. 또한, 금속배선(113)은 소자형성영역 또는 소자형성영역으로부터 필드부로 연재하도록 형성되고, 마커(114)는 필드부에 형성된다.
다음, 도5(k)에 나타낸 바와 같이, TEOS와 O2(산소)의 혼합가스를 사용하는 P-CVD에 의해, 층간 평탄화 절연막으로서, 막두께 약 600nm의 SiO2막(115)을 퇴적한다. 그 후, 화학기계 연마법(CMP(Chemical Mechanical Polishing)법) 등으로, 웨이퍼 표면(층간절연막(115)의 표면)을 평탄화한다. 평탄함의 정도는 Ra로 나타내면, 0.1nm 이하로 한다.
그리고, 이상과 같이 단결정 Si박막 트랜지스터(16c)를 표면에 형성한 단결정 Si웨이퍼(100c)를, 소망하는 사이즈로 절단하고, 단결정 Si기판(10c)을 얻는다.(절단 공정에 대해서는 도시를 생략한다.)
다음, 반도체장치(20c)의 제조방법에 대해, 도6(a)~도6(h)를 참조하여 설명한다.
우선, 절연기판(2)의 표면이 거칠지 않도록 세정한다. 또한, 본 실시예에서는, 절연기판(절연성 기판)(2)으로서, 왜점 600℃ 정도의 고왜점 유리인 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)(두께 0.7mm 정도)를 사용했다.
그리고, 도6(a)에 나타낸 바와 같이, 절연기판(2)의 표면 전체에, 플라즈마 CVD에 의해, 막두께 약 100nm 정도의 SiO2막(3)을 퇴적한다. 즉, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate) 가스와, 산소가스를 흘려보내고, 플라즈마 방전에 의해, 기판상에 두께 100nm 정도의 이산화규소계 절연막을, 두께 100nm 정도로 성막한다.
다음, 도6(b)에 나타낸 바와 같이, 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10c)와 절연기판(2)을 SC1세정하여 활성화한 후, 단결정 Si기판(10c)의 수소이온 주입부(111)측을 소정의 위치에 얼라인먼트하고, 실온에서 밀착시켜 접합한다.
여기서, 광투과성 비정질 기판(산화규소막의 코팅막 부착)인 절연기판(2)과, 전사 디바이스 기판(표면을 산화처리 필)인 단결정 Si기판(10c)을 접착제 없이 접합하려면, 이들 기판의 표면 상태의 청정도나, 활성도가 매우 중요하다. 따라서, 이러한 기판은, 접합 전에 SC1액이라는 액체로 접합하기 전에 세정·건조된다.
다음, 이 상태로, 도6(c)에 나타낸 바와 같이, 절연기판(2)의 거의 전체면에, 두께 200nm 정도의 이산화규소계 절연막(SiO2막)(4)과, 두께 50nm 정도의 비정질 실리콘막(5)을 성막한다. 성막법은, 양 막 모두, 플라즈마 CVD법(플라즈마 화학기상성장법)을 사용한다. 즉, SiO2막(4)은, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate)가스와, 산소가스를 흘려보내고, 플라즈마 방전에 의해 성막한다. 또한, 비정질 실리콘막(5)은, 250℃ 정도의 온도에서, 모노실란 가스와 수소가스를 흘려보내고, 역시 플라즈마 방전하에서 성막한다.
다음, 도6(d)에 나타낸 바와 같이, 450℃~600℃ 정도의 열처리를 행함으로써, 단결정 Si기판(10c)의 일부를 벽개하여 박리시킨다. 이 열처리는, 비정질 Si막(5)의 탈수소 처리와, 먼저 접합한 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10c)의 수소이온 주입부(111)로부터의 박리 공정을 겸하는 것이다. 이로써, 단결정 Si박막 트랜지스터(16c)(전사 단결정 Si디바이스)의 일부와, 절연기판(2)상에서의 막의 퇴적에 의한 비단결정 반도체막(비정질 Si막(5))이 혼재된 기판이 형성된다.
다음, 절연기판(2)상에서의 퇴적에 의해 형성된 반도체막(비정질 Si막(5))을, 비정질(비정질 Si막(5))로부터 다결정질(다결정 Si막(다결정질 Si막, 비단결정 Si박막)(5′))로 개질한다. 개질 방법은, 에너지빔에 의한 다결정화법을 사용한다. 즉, 비정질 Si막(5)에 엑시머 레이저를 조사하여, 가열, 결정화 하고, 다결정 Si층을 성장시켜 다결정 Si박막(5′)을 형성한다. 또한, 다결정화법으로서, 축차횡방향 성장법(SLS(Sequential Lateral Solidification)법)을 사용해도 된다. 이로써, 단결정 Si박막 트랜지스터(16c)(단결정 Si디바이스)의 일부와 절연기판(2)상에서의 퇴적에 의한 반도체막이 혼재되어 있는 기판에 있어서의 비정질 실리콘막(5)은, 다결정 실리콘막(5′)으로 개질된다.
다음, 도6(e)에 나타낸 바와 같이, 디바이스의 활성영역으로 되는 부분을 남기기 위해. 불필요한 다결정 Si막(5′)을 에칭에 의해 제거하고, 다결정 Si막(5′)의 섬모양의 패턴을 얻는다. 상기 패턴화된 다결정 Si막(5′)이 비단결정 Si박막 트랜지스터(1a)의 반도체층으로 된다.
또한, 도6(e)에 나타낸 바와 같이, 절연기판(2)상에 접합된 단결정 Si박막 트랜지스터(16c)의 일부에 대해, 드라이 에칭에 의한 박막화를 행하고, 단결정 Si박막(14c)을 형성한다. 또한, 습식 라이트 에칭에 의한 손상제거, 결함회복을 위한 열처리(결함회복 어닐링)를 순차적으로 행한다.
그 후, 도6(f)에 나타낸 바와 같이, 비단결정 Si박막 트랜지스터(1a)의 게이트절연막으로서 SiN4와 N2O의 혼합 가스를 사용한 플라즈마 CVD에 의해, 막두께 약 60nm의 SiO2막(6)을 형성한다. 또한, SiO2막(6)상에 비단결정 Si박막 트랜지스터(1a)의 게이트전극(7)을 형성한다.
또한, 도6(g)에 나타낸 바와 같이, TEOS와 O2(산소)의 혼합 가스를 사용하는 P-CVD에 의해, 층간 평탄화 절연막으로서, 막두께 약 350nm의 SiO2막(8)을 퇴적한다. 그리고, 단결정 Si디바이스 영역의 얼라인먼트 마크(114)를, SiO2막(8,6,104,110)너머로 검지하여 위치정합(얼라인먼트)하고, 레지스트 패턴(도시하지 않음)을 형성하고, SiO2막(8,6,104,110)에 콘택트홀(11) 및 얼라인먼트 마크(마커)(12)를 형성한다. 이로써, 금속배선(13)이 형성되는 층의 위치정합을 행하고, 패턴화한다.
다음, 콘택트홀(11) 및 SiO2막(8)의 소정의 영역에 금속층(도시하지 않음)을 충전한다. 그리고, 얼라인먼트 마크(12)로 위치정합하여 레지스트 패턴(도시하지 않음)을 형성하고, 금속층을 에칭한다. 이로써, 도6(h)에 나타낸 바와 같은 금속배선(13)을 얻는다. 이와 같이 하여, 절연기판(2)상에, 단결정 Si박막 트랜지스터(16c) 및 비단결정 Si박막 트랜지스터(1a)를 각각 형성할 수 있다.
본 실시예의 반도체장치의 제조방법에서는, 이상과 같이, 단결정 Si기판(10c) 상에 얼라인먼트 마크(114)가 형성되고, 또한, 얼라인먼트 마크(114)의 상층에는, 층간절연막(110), 로코스 산화된 필드산화막(SiO2막)(104), 게이트절연막(SiO2막)(6), 층간절연막(SiO2막)(8)이 형성되어 있다. 즉, 얼라인먼트 마크(114)의 상층은, SiO2막으로 구성된다. 이 때문에, 단결정 Si기판(10c)을 접합한 후의 절연기판(2) 상방으로부터 보면, 얼라인먼트 마크(114)의 사이의 층은, 광투과성을 갖고 있다.
이로써, 전사 후 프로세스의 마스크 맞춤 시의 얼라인먼트를 정확하고 용이하게 행할 수 있다. 즉, 전사 후의 트랜지스터 형성 프로세스에서는, 전사 디바이스를 중심으로 하여 얼라인먼트를 행할 필요가 있지만, 그 때의 어긋남을 정확히 방지할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(114)를 단결정 Si박막 트랜지스터(16c)의 소자분리영역에 형성하고 있다. 이 때문에, 얼라인먼트 마크(114)가 단결정 Si박막 트랜지스터(16a)의 성능을 저하시키지 않는다.
또한, 본 실시예에 관한 반도체장치의 제조방법에서는, 단결정 Si기판(10c)을, 다결정 Si박막(비단결정 Si박막)(5′)을 형성하기 전에 형성하고 있다. 이로써, 절연기판(2)의 평탄성이 유지된 상태로 단결정 Si기판(10c)을 접합할 수 있기 때문에, 접합 불량 등의 문제가 발생하는 것을 방지할 수 있다.
또한, 본 실시예에서는, 절연기판(2)으로서 코닝사의 code1737(알칼리토류-알루미노 붕규산 유리)를 사용했지만, 이에 한정되는 것은 아니다.
또한, 본 실시예에 있어서의 반도체장치(20c)는, 액티브 매트릭스 기판에 형성되는 것으로 했지만, 이에 한정되는 것은 아니고, 여러가지 용도로 적용할 수 있다.
또한, 본 실시예에서는, 절연기판(2)에 전사되는 디바이스가 단결정 Si박막 트랜지스터(16c)인 경우에 대해 설명했다. 그러나, 절연기판(2)에 전사되는 전사 디바이스는, 이에 한정되는 것은 아니다.
또한, 본 실시예에서는, 단결정 Si박막 트랜지스터(16c)가 형성된 단결정 Si기판(10c)을 절연기판(2)에 전사했지만, 이에 한정되는 것은 아니다. 예를 들면, 전사 디바이스의 일부를 형성한 기판을 절연기판(2)에 전사하고, 그 후, 전사 디바이스의 나머지 요소를 형성해도 된다. 다만, 적어도 게이트전극 형성, 불순물 주입, 1층 이상의 금속배선 등의 미세 가공을, 전사 전에 행하는 것이 바람직하다.
또한, 본 실시예에서는, 단결정 Si웨이퍼(100c)는 금속배선(113)을 1층만 포함한 경우를 설명했지만, 이에 한정되는 것은 아니고, 다층의 금속배선을 포함한 경우에도, 그 중 어느 쪽이든 금속배선을 형성하는 공정에서 동일한 마크를 형성하면 된다.
또한, 본 실시예에서는, 얼라인먼트 마크(114)를, 금속배선(113)의 형성과 동일한 공정에 의해, 금속배선(113)과 동일한 층에, 동일한 재료로 형성하고 있다. 이 때문에, 얼라인먼트 마크(114)의 형성공정을 별도로 제공할 필요가 없어, 제조공정을 간략화 할 수 있는 동시에, 제조 코스트를 저감할 수 있다. 또한, 얼라인먼트(114)의 형성 조건이 금속배선(113)의 형성 조건과 동일하기 때문에, 이후 공정에서 얼라인먼트 마크(114)의 위치 검지를 행함으로써, 금속배선(113)의 위치를, 금속배선(113) 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다.
또한, 본 실시예에서는, 얼라인먼트 마크(114)의 위치 검출을, 가시광으로 행했지만, 이에 한정되는 것은 아니다. 예를 들면, 적외선이나 UV(Ultraviolet) 광을 사용하여 얼라인먼트 마크(114)의 위치를 검출해도 된다.
또한, 본 실시예에서는, 절연막(3), 게이트절연막(6), 층간절연막(8), 필드 산화막(104), 층간절연막(110) 및 평탄화막(115)을 SiO2막으로 형성했지만, 이에 한정되는 것은 아니다. 이러한 막은, 얼라인먼트 마크(114)의 위치를 검지하기 위한 광을 투과가능한 절연막(광투과성 절연막)이면 된다. 다만, 일반적으로 절연막으로서 흔히 사용되고 있는 SiO2막 혹은 SiO2막을 주성분으로 하는 막으로 상기 막을 형성하면, 제조가 용이해지고, 절연의 신뢰성이 높은 막으로 할 수 있다.
또한, 본 실시예에서는, 단결정 Si박막 트랜지스터의 게이트전극(106)이, 전사 후에, 단결정 Si박막(14c) 보다도 절연기판(2)측으로 되는 위치에 형성하고 있다. 이 때문에, 전사 후에, 단결정 Si박막(14c)에 대한 에칭이나 금속배선 등의 처리가 용이하다.
또한, 본 실시예에서는, 절연기판(2)으로의 접합 전의 단결정 Si기판(10c)에 수소이온 주입부(수소이온 또는 수소이온과 희가스를 주입한 층)를 형성해 두고, 접합 후에 열처리를 행함으로써 수소이온 주입부로부터 단결정 Si기판(10c)의 일부를 박리시키고 있다. 그러나, 단결정 Si기판(10c)의 일부를 제거하는 방법은 이에 한정되는 것은 아니다.
또한, 본 실시예에서는, 얼라인먼트 마크(114)를, 단결정 Si기판(10c)의 소자분리영역에 형성하고 있지만, 이에 한정되는 것은 아니고, 단결정 Si기판(10c)을 절연기판(2)에 접합한 후에, 검지가능한 위치이면 된다.
(실시예 4)
본 발명의 또 다른 실시예에 대해 도면을 참조하여 설명한다. 도7(a)~도7(h)는, 본 실시예에 관한 반도체장치(20d)의 제조공정을 나타내는 단면도이다.
상기 각 실시예에서는, 상기 접합공정 후의 상기 반도체장치의 형성공정에 있어서, 얼라인먼트 마크(107,207,114)를 이용한 위치정합을 실시했지만, 얼라인먼트 마크(107,207,114)의 이용 방법은 이에 한정되는 것은 아니다. 예를 들면, 상기 접합공정에 있어서의 위치정합에, 얼라인먼트 마크(107,207,114)를 이용할 수도 있다.
본 실시예에서는, 상기 접합공정을, 얼라인먼트 마크(107)에 기초하여 위치정합시킴으로써 행하는 경우의 반도체장치 및 그 제조방법에 대해 설명한다.
본 실시예에 관한 반도체장치(20d)의 제조방법은, 상기 접합공정과 상기 절연기판에서의 상기 반도체장치의 형성공정이 상기 각 실시예와 다른 것 외에는, 반도체장치(20a)와 동일하다. 이 때문에, 설명의 편의상, 실시예 1에 있어서의 각 부재와 동일한 기능 및 구성을 구비하는 부재의 일부에는, 실시예 1과 동일한 부호를 사용하여, 그 설명을 생략한다.
또한, 본 실시예는, 상기 실시예 1을 기본으로 하고 있지만, 실시예 2 혹은 3을 기본으로 해도 동일한 변경이 가능하다. 즉, 실시예 2 또는 3에 있어서의 접합공정에 있어서, 얼라인먼트 마크(207) 또는 (114)를 사용하여 위치정합해도 된다.
본 실시예의 반도체장치(20d)는, 도7(h)에 나타낸 바와 같이, 절연기판(2)상에, SiO2(산화 Si)막(산화막)(3), 다결정 Si박막(5′)(비단결정 Si박막(5′))을 포함하는 MOS형 비단결정 Si박막 트랜지스터(성막 디바이스)(1a), 단결정 Si박막(활성층)(14a)을 구비한 MOS형 단결정 Si박막 트랜지스터(단결정 Si박막 디바이스, 전사 디바이스)(16a), 금속배선(13)을 구비하고 있다.
여기서, 반도체장치(20d)의 제조방법에 대해, 도7(a)~도7(h)를 참조하여 설명한다. 또한, 본 실시예에 관한 단결정 Si기판(10a)의 제조방법은, 실시예 1과 동일하기 때문에, 설명을 생략한다.
우선, 절연기판(2)의 표면이 거칠지 않도록 세정한다. 또한, 본 실시예에서는, 절연기판(절연성 기판)(2)으로서, 왜점 600℃ 정도의 고왜점 유리인 코닝사의 code1737(알칼리 토류-알루미노 붕규산 유리)(두께 0.7mm 정도)를 사용한다.
그리고, 도7(a)에 나타낸 바와 같이, 절연기판(2)의 표면 전체에, 플라즈마 CVD에 의해, 막두께 100nm~500nm 정도의 SiO2막(3)을 퇴적한다. 즉, 300℃ 정도의 온도, 100Pa~200Pa 정도의 감압하에서, TEOS(Tetra Ethyl Ortho-Silicate)가스와, 산소 가스를 흘려보내고, 플라즈마 방전에 의해, 기판상에 두께 100nm~500nm 정도의 이산화규소계 절연막을 성막한다.
다음, 포토리소그래피 기술을 이용하여 소망하는 패턴 혹은 마크 형상으로 레지스트를 패터닝하고, 상기 절연막을 에칭함으로써, 절연기판(2)상에 접합 마크(제3 마커)(116)을 성막한다.
다음, 도7(b)에 나타낸 바와 같이, 전사 디바이스 구조 또는 그 일부를 작입한 단결정 Si기판(10a)과 절연기판(2)을 SC1 세정하고 활성화한 후, 단결정 Si기판(10a)의 수소이온 주입부(111)측을 소정의 위치에 얼라인먼트하고, 실온에서 밀착시켜 접합한다. 여기서, 단결정 Si기판(10a)상에 형성된 얼라인먼트 마크(107)를 이용하여, 예컨대, 절연기판(2)상에 형성한 접합마크(116)와의 중첩(얼라인먼트 마크(107)와 접합마크(116)의 위치 관계)을 광학적으로 검지하고, 얼라인먼트 위치의 정밀도를 향상시킬 수 있다. 이로써, 단결정 Si기판(10a)의 절단 사이즈 혹은 절단 위치에 변경이 있어도, 절연기판(2)과 단결정 Si기판(10a)을 고정밀도로 접합할 수 있다. 또한, 본 실시예에서 중요한 점은, 단결정 Si기판(10a) 상의 얼라인먼트 마크(107)를 단결정 Si기판(10d)의 막면측, 이면측 중 어느 측으로부터도 광학적으로 검지할 수 있어, 절연기판(2)상의 접합마크(116)와 중첩을 더 검지할 수 있는 점이고, 접합 장치의 설계 자유도 및 접합 위치 정밀도를 현격히 향싱시킬 수 있게 된다.
이 이후의 공정은, 실시예 1과 동일하기 때문에 설명을 생략한다.
본 실시예에 따르면, 사전에 절연기판(2)에 형성한 패턴에 기초하여, 단결정 Si기판(10a)을 고정밀도로 접합하는 것이 가능해지고, 또한, 전사 후 프로세스는 얼라인먼트 마크(107)에 기초하여, 마스크 맞춤을 정확하고 용이하게 행할 수 있다.
본 실시예에서는, 접합공정 전의 절연기판(2)의 가공을 접합시의 위치정합 마크(116)만으로 하여 설명했지만, 그 뿐만 아니라, 비단결정 Si박막 트랜지스터(1a)의 디바이스 구조 또는 그 일부를 작입한 후에 접합하는 프로세스에 있어서도, 얼라인먼트 마크(107)를 사용한 접합은 가능하다.
또한, 본 실시예에서는, 접합시에 절연기판(2)과 단결정 Si기판(10a)의 쌍방의 패턴 혹은 마크를 중첩시켜 위치결정하는 예를 나타냈지만, 이에 한정되는 것은 아니다. 예를 들면, 전사 디바이스의 영역의 평탄성을 확보하기 쉽게 하기 때문에, 일단 중첩하여 기판의 상대적 위치를 검지한 후, 소망하는 디바이스 형성 위치로 고정밀도로 이동시켜 접합하는 장치의 형태도 고려할 수 있다.
또한, 본 실시예에서는, 접합마크(116)를 SiO2막(3)의 패터닝에 의해 형성했지만, 이에 한정되는 것은 아니고, 접합시의 위치정합에 이용할 수 있는 구조라면, 다른 프로세스, 층에 형성하는 것도 가능하다.
본 발명은 상기 각 실시예에 한정되는 것은 아니고, 청구항에 나타낸 범위에서 여러가지 변경이 가능하고, 다른 실시예에 각각 개시된 기술적 수단을 적절히 조합하여 얻을 수 있는 실시예에 대해서도 본 발명의 기술 범위에 포함된다.
또한, 본 발명의 실시예는 본 내용에 한정되는 것은 아니고, 예컨대, 비단결정 Si 형성법, 혹은 층간 절연막의 재료, 막두께 등에 대해서도 타 동분야의 기술자가 알 수 있는 수단에 의해서도 실현할 수 있다. 또한, 재료에 대해서도, 일반적으로 동일한 목적으로 사용되는 것이라면 다른 재료이어도 동일한 효과를 얻을 수 있다.
또한, 단결정 Si 혹은 비단결정 Si로 형성하는 반도체 디바이스는, MOS 트랜지스터 뿐만 아니라, 예컨대, 바이폴라 트랜지스터, SIT(정전유도형 트랜지스터), 다이오드 등이어도 된다. 또한, 절연기판에 전사되는 전사 디바이스와, 절연기판상에 형성되는 성막 디바이스는, 동종의 반도체 디바이스가 아니어도 된다. 오히려, 상기 디바이스를 동일한 유리기판 위에 일체형으로 집적화할 수 있는 것도 본 발명의 장점이다. 이 장점은, 예컨대, 고기능을 복합시킨 시스템 LSI, 혹은 SOI에 의해 고성능화시킨 고기능 LSI 등에 유효하다.
본 발명의 반도체장치는, 절연기판상에, 상기 절연기판에 적어도 활성층과 게이트 절연막과 게이트 전극을 포함하는 층이 전사되는 전사 디바이스와, 상기 절연기판 상에서 형성되는 성막 디바이스가 혼재하는 반도체장치에 있어서, 상기 전사된 층에, 광에 의해 위치가 검지되는 마커가 형성되어 있고, 상기 전사된 층 중, 상기 마커에 대해 상기 절연기판과 반대즉에 형성된 층이, 광투과성 절연막인 것을 특징으로 한다.
여기서, 광투과성 절연막이란, 상기 마커를 검지하기 위한 광에 대한 투과성을 갖는 절연막이다. 또한, 활성층이란, 예컨대, 트랜지스터의 소스, 드레인 및 채널 영역을 포함하는 층이고, 광투과성을 갖지 않는 반도체층이다.
상기 구성에 따르면, 상기 마커에 대해 상기 절연기판의 반대측에 형성되는 막이, 광투과성 절연막으로 형성되어 있다. 이 때문에, 상기 반도체장치의 상기 절연기판의 반대측으로부터 광에 의해 상기 마커의 위치를 검지할 수 있다.
따라서, 상기 마커의 위치를 검지함으로써, 상기 전사된 층에 기초하는 위치정합이 가능해지고, 상기 마커를 중심으로 하는 위치정합을, 정확하고 확실하게 행할 수 있는 효과를 얻을 수 있다.
따라서, 상기 반도체장치의 제조 과정에 있어서, 상기 전사 후의 공정, 예컨대, 금속배선의 형성 공정 등에 있어서의 위치정합을 정확하고 확실하게 행할 수 있다. 그 결과, 예컨대, 금속배선 등의 위치 어긋남이 확실하게 방지된, 신뢰성이 높은 반도체장치를 실현할 수 있다.
또한, 예를 들면, 본 발명의 반도체장치를 다른 기판(예컨대 액정표시장치의 액티브 매트릭스 기판 등)에 탑재하는 경우의 위치정합을 상기 마커의 위치에 기초하여 확실하게 행할 수 있다.
또한, 본 발명의 반도체장치는, 상기 마커를, 상기 전사 디바이스의 소자분리영역에 형성해도 된다.
이 경우, 상기 마커와 상기 전사 디바이스의 전기적 절연을 확실히 행할 수 있다. 따라서, 상기 마커가, 상기 전사 디바이스의 성능에 영향을 미치는 것을, 확실히 방지할 수 있다.
또한, 상기 구성에 있어서, 상기 소자분리영역을, 국소적으로 형성된 광투과성 절연막에 의해 형성하고, 상기 마커를, 상기 광투과성 절연막상에 형성하는 구성으로 해도 된다.
또는, 상기 전사 디바이스의 소자분리영역이, 얕은 트렌치와, 상기 트렌치에 매립된 광투과성 절연막으로 이루어지고, 상기 마커가, 상기 광투과성 절연막상에 형성되는 구성으로 해도 된다.
상기 소자분리영역을 상기 구성으로 함으로써, 상기 전사 디바이스의 소자분리 및 상기 마커와 상기 전사 디바이스의 전기적 절연을 확실히 행할 수 있다. 또한, 이러한 구성에서는, 상기 반도체장치의 제조공정에 있어서, 상기 전사 디바이스의 소자분리와, 상기 마커를 구비하기 위한 영역을 형성하는 것을, 동일한 공정으로 행할 수 있다. 이 때문에, 에컨대, 소자분리를 위해 상기 활성층을 에칭하는 등의 공정을 별로도 제공할 필요가 없고, 제조공정을 간략화 할 수 있다.
또한, 본 발명의 반도체장치는, 상기 광투과성 절연막이, SiO2막 또는 SiO2막을 주성분으로 하는 막이어도 된다.
상기 구성에 따르면, 막의 형성이 용이한 동시에, 절연의 신뢰성이 높은 막을 형성할 수 있다.
또한, 본 발명의 반도체장치는, 상기 마커가, 상기 전사 디바이스의 게이트전극과 동일한 층에, 상기 게이트 전극과 동일한 재질로 형성되는 구성으로 해도 된다.
이 경우, 상기 마커의 형성 조건이 상기 게이트 전극과 동일하기 때문에, 상기 마커에 기초하여 위치 검지를 행함으로써, 상기 게이트전극의 위치를, 상기 게이트 전극 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다. 또한, 상기 반도체장치의 제조공정에 있어서, 상기 마커의 형성 고정과 상기 게이트 전극의 형성 공정을, 동일한 공정으로 행할 수 있기 때문에, 상기 마커의 형성 공정을 별도로 제공할 필요가 없고, 제조공정을 간략화할 수 있다.
또한, 본 발명의 반도체장치는, 상기 전사된 층에 금속배선이 형성되어 있고, 상기 마커가, 상기 금속배선과 동일한 층에, 상기 금속배선과 동일한 재질로 형성되어 있는 구성이어도 된다. 이 경우, 상기 마커의 형성 조건이 상기 금속배선과 동일하기 때문에, 상기 마커에 기초하여 위치 검지를 행함으로써, 상기 금속배선의 위치를, 상기 금속배선 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다. 또한, 상기 반도체장치의 제조공정에 있어서, 상기 마커의 형성 공정과 상기 금속배선의 형성 공정을, 동일한 공정으로 행할 수 있기 때문에, 상기 마커의 형성공정을 별도로 제공할 필요가 없고, 제조공정을 간략화할 수 있다.
또한, 이 경우, 광에 의해 보다 검지가 쉬운 금속재료로 상기 마커를 형성함으로써, 위치정합 정밀도를 향상시킬 수 있다.
또한, 상기 전사 디바이스가, 단결정 Si박막 트랜지스터이어도 된다.
이 경우, 1개의 절연기판상에, 모두 단결정 Si박막으로 이루어지는 트랜지스터를 형성하는 것보다도, 저렴하게 고성능이고 고기능인 반도체장치를 얻을 수 있다.
본 발명의 반도체장치의 제조방법은, 절연기판상에, 상기 절연기판에 적어도 활성층과 게이트 절연층과 게이트 전극을 포함하는 전사기판이 전사되는 전사 디바이스와, 상기 절연기판상에 형성되는 성막 디바이스가 혼재하는 반도체장치의 제조방법에 있어서, 상기 전사기판을 상기 절연기판에 접합하는 접합공정과, 상기 접합공정 후에, 상기 전사기판의 일부를 제거하는 제거 공정과, 상기 접합공정보다 전에, 광으로 검지할 수 있는 마커를, 상기 전사기판의 상기 제거 공정 후에 상기 전사기판의 상기 절연기판의 반대측으로부터 광으로 검지할 수 있는 위치에 형성하는 공정을 포함하고, 상기 접합공정 후의 상기 반도체장치의 형성공정을, 상기 마커에 기초하여 위치정합시킴으로써 행하는 것을 특징으로 하고 있다.
상기 구성에 따르면, 상기 접합 공정보다 후의 공정을, 상기 마커의 위치를 검출한 결과에 기초하여 행함으로써, 상기 전사기판에 기초하는 위치정합이 가능해 진다. 따라서, 상기 마커를 중심으로 하는 위치정합을, 정확하고 확실하게 행할 수 있는 효과를 얻을 수 있다. 이 결과, 예컨대, 금속배선 등의 위치 어긋남이 확실하게 방지된, 신뢰성이 높은 반도체장치를 실현할 수 있다.
또한, 본 발명의 반도체장치의 제조방법은, 상기 마커를, 상기 전사 디바이스의 소자분리영역에 형성해도 된다.
이 경우, 상기 마커와 상기 전사 디바이스의 전기적 절연을 확실하게 행할 수 있다. 따라서, 상기 마커가, 상기 전사 디바이스의 성능에 영향을 미치는 것을, 확실하게 방지할 수 있다.
또한, 상기 구성의 반도체장치의 제조방법에 있어서, 광투과성 절연막을 국소적으로 형성함으로써, 상기 전사 디바이스의 소자분리를 행해도 된다.
또는, 상기 소자분리영역에 얕은 트렌치를 형성하고, 상기 트렌치에 광투과성 절연막을 매립함으로써, 상기 전사 디바이스의 소자분리를 행해도 된다.
또한, 상기 방법에 의해 상기 전사 디바이스의 소자분리를 행할 경우, 상기 소자분리영역에 형성한 광투과성 절연막상에 상기 마커를 형성하는 것이 바람직하다. 이로써, 전사 디바이스의 소자분리 및 상기 마커와 상기 전사 디바이스의 전기적 절연을 확실하게 행할 수 있다.
또한, 본 발명의 반도체장치의 제조방법은, 상기 제거 공정에 의해 표면에 노출된 상기 활성층의 표면에 적어도 1층의, 광투과성 절연막으로 이루어지는 층간절연막을 형성하는 공정과, 상기 접합공정 후의 상기 반도체장치의 형성공정을, 상기 마커에 기초하여 위치정합시킴으로써 행하는 것을 특징으로 하고 있다.
이 경우, 상기 층간절연막이 광투과성 절연막으로 형성되기 때문에, 상기 층간 절연막 형성 후도, 상기 마커의 위치를 검출하는 것이 가능하다. 그리고, 상기 마커의 위치검출 결과에 기초하여, 그 이후의 공정을 행함으로써, 상기 마커를 중심으로 하는 위치정합을 정확하고 확실하게 행할 수 있다.
또한, 상기 층간 절연막에, 상기 마커에 기초하여 위치정합시킴으로써, 제2 마커를 형성해도 된다. 이 경우, 이후의 반도체장치의 형성 공정을, 상기 제2 마커에 기초하는 위치정합에 의해 행해도 된다.
이 경우에도, 상기 게이트전극 혹은 상기 금속배선으로 형성된 상기 마커를 중심으로 하는 위치정합을 정확하고 확실하게 행할 수 있다.
또한, 상기 접합공정에 있어서, 상기 마커에 기초하여 위치정합해도 된다. 또한, 상기 절연기판상에 제3 마커를 형성하는 공정을 포함하고, 상기 접합공정에 있어서, 상기 마커와 상기 제3 마커에 기초하여 위치정합하도록 해도 된다. 이 경우, 예컨대, 상기 절연기판상의 패턴과의 중첩에 의해, 위치정합을 하는 것도 가능하고, 상기 전사층을 포함하여 전체 공정에 관한 패턴을 정확하고 확실한 위치에 형성할 수 있다.
또한, 상기 마커는, 상기 전사기판의 상기 절연기판과는 반대측으로부터 광으로 검지할 수 있는 위치에 형성되어 있기 때문에, 상기 마커의 중첩을 용이하게 검지할 수 있어, 위치정합을 정확하고 확실하게 행할 수 있다.
또한, 상기 광투과성 절연을, SiO2막 혹은 SiO2막을 주성분으로 하는 막으로 형성해도 된다. 이 경우, 막의 형성이 용이한 동시에, 절연의 신뢰성이 높은 막을 형성할 수 있다.
또한, 상기 마커를, 상기 게이트 전극과 동일한 재료로, 동일한 층에 형성해도 된다. 이 경우, 상기 마커의 제조공정을 별도로 제공할 필요가 없기 때문에, 제조 코스트의 삭감이 가능하다. 또한, 상기 마커의 형성 조건이 상기 게이트 전극과 동일하기 때문에, 상기 마커에 기초하여 위치검지를 행함으로써, 상기 게이트 전극의 위치를, 상기 게이트 전극 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다.
또한, 상기 접합공정 전에, 상기 전사기판에, 금속배선과 상기 마커를, 동일한 층에 동일한 재료로 형성해도 된다. 이 경우, 상기 마커의 제조공정을 별도로 제공할 필요가 없기 때문에, 제조 코스트의 삭감이 가능하다. 또한, 상기 마커의 형성 조건이 상기 금속배선과 동일하기 때문에, 상기 마커에 기초하여 위치검지를 행함으로써, 상기 금속배선의 위치를, 상기 금속배선 자체의 위치를 검지하는 경우와 거의 동일한 정밀도로, 인식할 수 있다.
또한, 상기 제거 공정을, 상기 접합공정 전에, 수소이온 또는 수소 이온과 희가스를 상기 전사기판에 주입함으로써 수소이온 주입부를 형성해 두고, 열처리에 의해, 상기 전사기판의 일부를 상기 수소이온 주입부로부터 박리시킴으로써 이루어도 된다.
또한, 상기 전사 디바이스가, 단결정 Si박막 트랜지스터이어도 된다.
이 경우, 1개의 절연기판 상에, 모두 단결정 Si박막으로 이루어지는 트랜지스터를 형성하는 것보다도, 저렴하게 고성능이고 고기능인 반도체장치를 얻을 수 있다.
본 발명은, 동일한 기판 상에 특성이 다른 복수의 회로를 일체형으로 집적화한 반도체장치에 바람직하게 적용할 수 있다. 예를 들면, TFT로 구동하는 액티브 매트릭스 구동 액정표시장치 등에 있어서, 동일한 기판상에 주변구동회로나 컨트롤 회로를 일체형으로 집적화한 반도체장치에 적용함으로써, 회로성능의 개선을 도모할 수 있다.
발명의 상세한 설명에 있어서 이루어진 구체적인 실시예 또는 실시형태는, 어디까지나, 본 발명의 기술 내용을 명백하게 하는 것으로서, 그와 같은 구체적인 예에만 한정되어 협의로 해석되어서는 아니되고, 본 발명의 정신과 다음 기재하는 특허청구범위 내에서, 여러가지로 변경하여 실시될 수 있다.
도1(a)~도1(h)는, 본 발명의 실시예 1에 관한 반도체장치에 전사되는 단결정 Si기판의 제조공정을 나타내는 단면도이다.
도2(a)~도2(h)는, 본 발명의 실시예 1에 관한 반도체장치의 제조공정을 나타내는 단면도이다.
도3(a)~도3(h)는, 본 발명의 실시예 2에 관한 반도체장치에 전사되는 단결정 Si기판의 제조공정을 나타내는 단면도이다.
도4(a)~도4(h)는, 본 발명의 실시예 2에 관한 반도체장치의 제조공정을 나타내는 단면도이다.
도5(a)~도5(k)는, 본 발명의 실시예 3에 관한 반도체장치에 전사되는 단결정 Si기판의 제조공정을 나타내는 단면도이다.
도6(a)~도6(h)는, 본 발명의 실시예 3에 관한 반도체장치의 제조공정을 나타내는 단면도이다.
도7(a)~도7(h)는, 본 발명의 실시예 4에 관한 반도체장치의 제조공정을 나타내는 단면도이다.

Claims (21)

  1. 절연기판상에, 상기 절연기판에 적어도 활성층, 게이트 절연막 및 게이트 전극을 포함하는 층이 전사되어 이루어진 전사 디바이스와, 상기 절연기판상에 형성되는 성막 디바이스가 혼재해 있고,
    상기 게이트 전극이 상기 활성층보다도 상기 절연기판측에 형성되고,
    상기 전사된 층에, 광에 의해 위치가 검지되는 마커가 형성되고,
    상기 전사된 층 중, 상기 마커에 대해 상기 절연기판의 반대측에 형성된 층이, 광투과성 절연막인 반도체장치.
  2. 제1항에 있어서,
    상기 마커가, 상기 전사된 층에 있어서의 상기 전사 디바이스의 소자분리영역에 형성되어 있는 반도체장치.
  3. 제2항에 있어서,
    상기 전사 디바이스의 소자분리영역이, 국소적으로 형성된 광투과성 절연막으로 이루어지고,
    상기 마커가, 상기 광투과성 절연막상에 형성되어 있는 반도체장치.
  4. 제2항에 있어서,
    상기 전사 디바이스의 소자분리영역이, 얕은 트렌치와, 상기 트렌치에 매립된 광투과성 절연막으로 이루어지고,
    상기 마커가, 상기 광투과성 절연막상에 형성되어 있는 반도체장치.
  5. 제1항에 있어서,
    상기 광투과성 절연막이, SiO2막 또는 SiO2막을 주성분으로 하는 막인 반도체장치.
  6. 제1항에 있어서,
    상기 마커가, 상기 전사 디바이스의 게이트 전극과 동일한 층에, 상기 게이트 전극과 동일한 재질로 형성되어 있는 반도체장치.
  7. 제1항에 있어서,
    상기 전사된 층에 금속배선이 형성되어 있고,
    상기 마커가, 상기 금속배선과 동일한 층에, 상기 금속배선과 동일한 재질로 형성되어 있는 반도체장치.
  8. 제1항에 있어서,
    상기 전사 디바이스가, 단결정 Si박막 트랜지스터인 반도체장치.
  9. 절연기판상에, 상기 절연기판에 적어도 활성층, 게이트 절연막 및 게이트 전극을 포함하는 전사기판이 전사되어 이루어지는 전사 디바이스와, 상기 절연기판상에 형성되는 성막 디바이스가 혼재하는 반도체장치의 제조방법에 있어서,
    상기 전사기판을 상기 절연기판에 접합하는 접합공정과,
    상기 접합공정 후에, 상기 전사기판의 일부를 제거하는 제거공정과,
    상기 접합공정보다 전에, 광으로 검지할 수 있는 마커를, 상기 전사기판의, 상기 제거 공정 후에 상기 전사기판의 상기 절연기판의 반대측으로부터 광으로 검지할 수 있는 위치에 형성하는 마커 형성 공정을 포함하고,
    상기 접합공정 후의 상기 반도체장치의 형성 공정을, 상기 마커에 기초하여 위치정합시킴으로써 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제9항에 있어서,
    상기 마커 형성 공정에 있어서, 상기 마커를, 상기 전사 디바이스의 소자 분리영역에 형성하는 반도체장치의 제조방법.
  11. 제10항에 있어서,
    상기 전사 디바이스의 소자분리영역에, 광투과성 절연막을 국소적으로 형성하는 공정을 더 포함하고,
    상기 마커 형성 공정에 있어서, 상기 마커를, 상기 광투과성 절연기판상에 형성하는 반도체장치의 제조방법.
  12. 제10항에 있어서,
    상기 전사기판에 있어서의 상기 전사 디바이스의 소자분리영역에, 얕은 트렌치를 형성하는 공정과,
    상기 트렌치에 광투과성 절연막을 매립하는 공정을 더 포함하고,
    상기 마커 형성 공정에 있어서, 상기 마커를, 상기 광투과성 절연막상에 형성하는 반도체장치의 제조방법.
  13. 제9항에 있어서,
    상기 제거 공정에 의해 상기 활성층을 상기 절연기판상에 남겨진 전사기판의 표면에 노출시킨 후, 상기 활성층의 표면에 적어도 1층의, 광투과성 절연막으로 이루어지는 층간 절연막을 형성하는 공정을 포함하는 반도체장치의 제조방법.
  14. 제13항에 있어서,
    상기 층간 절연막에, 상기 마커에 기초하여 위치정합시킴으로써, 제2 마커를 형성하는 공정을 포함하고,
    상기 제2 마커를 형성한 후의 상기 반도체장치의 형성 공정을, 상기 제2 마커에 기초하여 위치정합시킴으로써 행하는 반도체장치의 제조방법.
  15. 제9항에 있어서,
    상기 접합공정에 있어서, 상기 마커에 기초하여 위치정합시키는 반도체장치의 제조방법.
  16. 제15항에 있어서,
    상기 절연기판상에 제3 마커를 형성하는 공정을 포함하고,
    상기 접합공정에 있어서, 상기 마커와 상기 제3 마커에 기초하여 위치정합시키는 반도체장치의 제조방법.
  17. 제9항에 있어서,
    상기 전사기판에 있어서의, 상기 접합공정 후에 상기 마커에 대해 상기 절연기판의 반대측으로 되는 층을, SiO2막 또는 SiO2막을 주성분으로 하는 막으로 이루어지는 광투과성 절연막으로 형성하는 반도체장치의 제조방법.
  18. 제9항에 있어서,
    상기 마커를, 상기 게이트 전극과 동일한 재료로, 동일한 층에 형성하는 반도체장치의 제조방법.
  19. 제9항에 있어서,
    상기 마커 형성 공정을, 상기 접합공정 전에, 상기 전사기판에, 금속배선과 상기 마커를, 동일한 층에 동일한 재료로 형성함으로써 행하는 반도체장치의 제조방법.
  20. 제9항에 있어서,
    상기 접합공정 전에, 상기 전사기판에, 수소이온 또는 수소이온 및 희가스를 주입함으로써 수소이온 주입부를 형성하는 공정을 포함하고,
    상기 제거 공정을, 열처리를 행하는 것에 의해, 상기 전사기판의 일부를 상기 수소이온 주입부로부터 박리시킴으로써 행하는 반도체장치의 제조방법.
  21. 제9항에 있어서,
    상기 전사 디바이스가, 단결정 Si박막 트랜지스터인 반도체장치의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737336B1 (ko) * 2004-02-10 2007-07-10 샤프 가부시키가이샤 반도체 장치 및 그 제조방법
JP2020074364A (ja) * 2014-08-26 2020-05-14 株式会社ニコン 転写基板

Families Citing this family (223)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150686A (ja) * 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
JP4175650B2 (ja) * 2004-08-26 2008-11-05 シャープ株式会社 半導体装置の製造方法
US7829400B2 (en) * 2005-01-12 2010-11-09 Sharp Kabushiki Kaisha Semiconductor device fabrication method and semiconductor device
WO2006117900A1 (ja) * 2005-04-26 2006-11-09 Sharp Kabushiki Kaisha 半導体装置の製造方法及び半導体装置
JP4847718B2 (ja) * 2005-06-07 2011-12-28 シャープ株式会社 半導体装置及びその製造方法並びに表示装置
FR2888663B1 (fr) * 2005-07-13 2008-04-18 Soitec Silicon On Insulator Procede de diminution de la rugosite d'une couche epaisse d'isolant
US7674687B2 (en) * 2005-07-27 2010-03-09 Silicon Genesis Corporation Method and structure for fabricating multiple tiled regions onto a plate using a controlled cleaving process
US7354809B2 (en) * 2006-02-13 2008-04-08 Wisconsin Alumi Research Foundation Method for double-sided processing of thin film transistors
CN101351872B (zh) * 2006-03-08 2010-04-14 夏普株式会社 半导体装置及其制造方法
US7863157B2 (en) * 2006-03-17 2011-01-04 Silicon Genesis Corporation Method and structure for fabricating solar cells using a layer transfer process
CN101512721A (zh) 2006-04-05 2009-08-19 硅源公司 利用层转移工艺制造太阳能电池的方法和结构
JP2008004821A (ja) * 2006-06-23 2008-01-10 Sumco Corp 貼り合わせウェーハの製造方法
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process
US7960218B2 (en) 2006-09-08 2011-06-14 Wisconsin Alumni Research Foundation Method for fabricating high-speed thin-film transistors
CN101430507A (zh) * 2007-08-27 2009-05-13 E.I.内穆尔杜邦公司 基片上的可光聚合干膜的湿层叠以及与湿层叠有关的组合物
US20090087774A1 (en) * 2007-08-27 2009-04-02 E.I. Du Pont De Nemours And Company Compositions and methods for wet lamination of photopolymerizable dry films onto substrates
US20090206275A1 (en) * 2007-10-03 2009-08-20 Silcon Genesis Corporation Accelerator particle beam apparatus and method for low contaminate processing
JP2011108673A (ja) * 2008-03-12 2011-06-02 Sharp Corp 半導体装置、その製造方法及び表示装置
JP5391599B2 (ja) * 2008-07-14 2014-01-15 オムロン株式会社 基板接合方法及び電子部品
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US7960242B2 (en) * 2009-04-14 2011-06-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8058137B1 (en) * 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US7964916B2 (en) 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
WO2011036915A1 (ja) * 2009-09-25 2011-03-31 シャープ株式会社 半導体デバイスの製造方法および半導体デバイス
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
JP6016532B2 (ja) * 2011-09-07 2016-10-26 株式会社半導体エネルギー研究所 半導体装置
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
JP2015109343A (ja) * 2013-12-04 2015-06-11 キヤノン株式会社 半導体装置の製造方法
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
CN106410054B (zh) * 2015-12-09 2019-03-12 广东阿格蕾雅光电材料有限公司 仅空穴有机半导体二极管器件
JP6955852B2 (ja) * 2016-07-27 2021-10-27 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4321747A (en) 1978-05-30 1982-03-30 Tokyo Shibaura Denki Kabushiki Kaisha Method of manufacturing a solid-state image sensing device
US4829018A (en) 1986-06-27 1989-05-09 Wahlstrom Sven E Multilevel integrated circuits employing fused oxide layers
JPS63136661A (ja) * 1986-11-28 1988-06-08 Sony Corp 半導体装置の製造方法
JP2743391B2 (ja) * 1988-08-25 1998-04-22 ソニー株式会社 半導体メモリの製造方法
JPH043457A (ja) * 1990-04-19 1992-01-08 Nec Corp 能動層積層素子用配線形成方法
JPH0453230A (ja) * 1990-06-20 1992-02-20 Fujitsu Ltd 半導体装置の製造方法
JP3048686B2 (ja) * 1991-07-22 2000-06-05 日本電気株式会社 半導体装置およびその製造方法
JPH0574667A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 半導体装置の製造方法
US5266511A (en) 1991-10-02 1993-11-30 Fujitsu Limited Process for manufacturing three dimensional IC's
DE69232432T2 (de) * 1991-11-20 2002-07-18 Canon Kk Verfahren zur Herstellung einer Halbleiteranordnung
JP3363496B2 (ja) * 1991-11-20 2003-01-08 キヤノン株式会社 半導体装置及びその製造方法
JP3141486B2 (ja) * 1992-01-27 2001-03-05 ソニー株式会社 半導体装置
JP2948018B2 (ja) * 1992-03-17 1999-09-13 三菱電機株式会社 半導体装置およびその製造方法
JP3278944B2 (ja) * 1992-12-25 2002-04-30 ソニー株式会社 Ｓｏｉ型半導体装置およびその製造方法
JPH0714982A (ja) * 1993-06-21 1995-01-17 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH09503622A (ja) 1993-09-30 1997-04-08 コピン・コーポレーシヨン 転写薄膜回路を使用した３次元プロセッサー
BE1008384A3 (nl) 1994-05-24 1996-04-02 Koninkl Philips Electronics Nv Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met halfgeleiderelementen gevormd in een op een dragerplak aangebrachte laag halfgeleidermateriaal.
US5880010A (en) 1994-07-12 1999-03-09 Sun Microsystems, Inc. Ultrathin electronics
DE19516487C1 (de) 1995-05-05 1996-07-25 Fraunhofer Ges Forschung Verfahren zur vertikalen Integration mikroelektronischer Systeme
JP3738798B2 (ja) * 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
DE19801313C2 (de) * 1998-01-15 2001-01-18 Siemens Ag FET mit Source-Substratanschluß
JP3447231B2 (ja) * 1998-11-20 2003-09-16 セイコーインスツルメンツ株式会社 半導体集積回路の製造方法
US6420791B1 (en) * 1999-11-23 2002-07-16 United Microelectronics Corp. Alignment mark design
JP2001160612A (ja) 1999-12-01 2001-06-12 Takehide Shirato 半導体装置及びその製造方法
US6355501B1 (en) 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP2002244587A (ja) * 2001-02-19 2002-08-30 Sony Corp 薄膜半導体装置及びその製造方法
TW487958B (en) * 2001-06-07 2002-05-21 Ind Tech Res Inst Manufacturing method of thin film transistor panel
JP3696131B2 (ja) 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
JP2003282885A (ja) * 2002-03-26 2003-10-03 Sharp Corp 半導体装置およびその製造方法
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP2005150686A (ja) 2003-10-22 2005-06-09 Sharp Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100737336B1 (ko) * 2004-02-10 2007-07-10 샤프 가부시키가이샤 반도체 장치 및 그 제조방법
JP2020074364A (ja) * 2014-08-26 2020-05-14 株式会社ニコン 転写基板

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