JPH09326376A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09326376A JPH09326376A JP8303661A JP30366196A JPH09326376A JP H09326376 A JPH09326376 A JP H09326376A JP 8303661 A JP8303661 A JP 8303661A JP 30366196 A JP30366196 A JP 30366196A JP H09326376 A JPH09326376 A JP H09326376A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】 （修正有）
【課題】 均一の厚さを有するデバイス形成層が備えら
れたＳＯＩ基板の製造方法を提供する。 【解決手段】 ２枚のシリコン層間の酸化膜１１が介載
されたＳＯＩ基板にデバイス形成されるシリコン層１３
がグラインディングまたは湿式エッチングによって薄膜
になる。シリコン層内に酸化膜表面が露出されるように
トレンチＴが形成されて、トレンチ内に研磨停止層（Ｓ
ＯＧ層）１５がトレンチの中央部分の高さがトレンチ内
壁の高さより小さく形成される。研磨停止層は４００〜
６００℃の低温で熱処理されて、薄膜化されたシリコン
層１３と研磨停止層１５を化学的機械的ポリッシングさ
れる。研磨停止層は研磨された面積が大きいほど水素イ
オンの放出量が増大し、研磨剤のｐＨ値が減少して、研
磨剤中のシリカ分子が凝集して研磨特性が急低下し、研
磨工程が進まなくなり、研磨停止層１５の厚さが均一な
厚さをもつデバイス形成層１３−１が完成する。
れたＳＯＩ基板の製造方法を提供する。 【解決手段】 ２枚のシリコン層間の酸化膜１１が介載
されたＳＯＩ基板にデバイス形成されるシリコン層１３
がグラインディングまたは湿式エッチングによって薄膜
になる。シリコン層内に酸化膜表面が露出されるように
トレンチＴが形成されて、トレンチ内に研磨停止層（Ｓ
ＯＧ層）１５がトレンチの中央部分の高さがトレンチ内
壁の高さより小さく形成される。研磨停止層は４００〜
６００℃の低温で熱処理されて、薄膜化されたシリコン
層１３と研磨停止層１５を化学的機械的ポリッシングさ
れる。研磨停止層は研磨された面積が大きいほど水素イ
オンの放出量が増大し、研磨剤のｐＨ値が減少して、研
磨剤中のシリカ分子が凝集して研磨特性が急低下し、研
磨工程が進まなくなり、研磨停止層１５の厚さが均一な
厚さをもつデバイス形成層１３−１が完成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、均一な表面のデバイス形成層を有す
るＳＯＩ(silicon on imsulator)ウェーハの製造方法に
関する。
方法に関し、特に、均一な表面のデバイス形成層を有す
るＳＯＩ(silicon on imsulator)ウェーハの製造方法に
関する。
【０００２】
【従来の技術】ＳＯＩウェーハは一般に、素子の完全な
分離と寄生容量の減少及び高速動作を容易にするという
長点を有する。このようなＳＯＩウェーハは全体を支持
する基板（以下、支持基板と称する）とデバイスが形成
される基板（以下、デバイス基板と称する）と、２つの
基盤の間に形成された絶縁体とで構成されている。
分離と寄生容量の減少及び高速動作を容易にするという
長点を有する。このようなＳＯＩウェーハは全体を支持
する基板（以下、支持基板と称する）とデバイスが形成
される基板（以下、デバイス基板と称する）と、２つの
基盤の間に形成された絶縁体とで構成されている。
【０００３】このようなＳＯＩウェーハを製造する方法
としては、シリコン基板内部に酸素イオンが注入されて
ＳＯＩウェーハが形成されるＳＩＭＯＸ(seperation by
implanted oxygen)法と、絶縁膜が形成された支持基板
とデバイス基板とを接触させる接合方法がある。
としては、シリコン基板内部に酸素イオンが注入されて
ＳＯＩウェーハが形成されるＳＩＭＯＸ(seperation by
implanted oxygen)法と、絶縁膜が形成された支持基板
とデバイス基板とを接触させる接合方法がある。
【０００４】ここで、ＳＩＭＯＸ法は第１に、イオン注
入によって形成されるので、デバイスが形成されるシリ
コン層の厚さの調節が困難であるという問題点があっ
て、第２に、基板の表面に、イオン注入によって結晶欠
陥が発生される。
入によって形成されるので、デバイスが形成されるシリ
コン層の厚さの調節が困難であるという問題点があっ
て、第２に、基板の表面に、イオン注入によって結晶欠
陥が発生される。
【０００５】又、従来は、２枚のシリコン基板を接着さ
せる方法も用いられていた。図２は、従来のデバイス形
成層を有する接着方法によるＳＯＩウェーハ製造方法を
説明するための図面である。
せる方法も用いられていた。図２は、従来のデバイス形
成層を有する接着方法によるＳＯＩウェーハ製造方法を
説明するための図面である。
【０００６】図２(A) に示されたように、第１酸化膜１
１が熱酸化方法によって形成されたデバイス基板１０と
支持基板２０は公知の方法によって接合されている。
１が熱酸化方法によって形成されたデバイス基板１０と
支持基板２０は公知の方法によって接合されている。
【０００７】図２(B) に示されたように、デバイス基板
１０は一定の厚さ、例えば、９〜１１μｍ程度にグライ
ンディングされてシリコン層１３が形成される。トラン
チＴは第１酸化膜１１表面が露出されるようにシリコン
層１３の所定領域がエッチングされて形成される。第２
酸化膜１４はＣＶＤ方式によって結果物の上部に均一に
蒸着した後、トランチ内のみに存在するようにパターニ
ングする。
１０は一定の厚さ、例えば、９〜１１μｍ程度にグライ
ンディングされてシリコン層１３が形成される。トラン
チＴは第１酸化膜１１表面が露出されるようにシリコン
層１３の所定領域がエッチングされて形成される。第２
酸化膜１４はＣＶＤ方式によって結果物の上部に均一に
蒸着した後、トランチ内のみに存在するようにパターニ
ングする。
【０００８】図２(C) を参照すると、シリコン層１３は
パターニングされた第２酸化膜１４を研摩停止層として
用いることにより、化学的、機械的ポリッシング（以
下、ＣＭＰ：chemical mechanicalpolishingと称する)
工程によって研磨されて、デバイス形成層１３−１が形
成される。
パターニングされた第２酸化膜１４を研摩停止層として
用いることにより、化学的、機械的ポリッシング（以
下、ＣＭＰ：chemical mechanicalpolishingと称する)
工程によって研磨されて、デバイス形成層１３−１が形
成される。
【０００９】しかし、上記の方法によれば、第２酸化膜
１４を研磨停止層としてシリコン層１３を研磨する工程
の際、研磨器の研磨ぺード（パッド）はデバイス基板１
０と第２酸化膜１４のように研磨速度が相違なる物質に
同時に接触することによってぺードの変形が発生する。
１４を研磨停止層としてシリコン層１３を研磨する工程
の際、研磨器の研磨ぺード（パッド）はデバイス基板１
０と第２酸化膜１４のように研磨速度が相違なる物質に
同時に接触することによってぺードの変形が発生する。
【００１０】即ち、シリコン層１３と第２酸化膜１４が
同時に研磨される際には、研磨ぺードが第２酸化膜に到
達すると、研磨ぺードに加えられる圧力は研磨速度の遅
い第２酸化膜上に集中されてシリコン層１３が研磨され
る。
同時に研磨される際には、研磨ぺードが第２酸化膜に到
達すると、研磨ぺードに加えられる圧力は研磨速度の遅
い第２酸化膜上に集中されてシリコン層１３が研磨され
る。
【００１１】しかし、研磨ぺードが変形されることによ
り、研磨ぺードが第２酸化膜１４に到達されうる際、シ
リコン層１３は研磨が中止されることなく研磨されるか
ら、図２(C) に示すようにパターンの中央部分が薄くな
るディシング現象が発生する。
り、研磨ぺードが第２酸化膜１４に到達されうる際、シ
リコン層１３は研磨が中止されることなく研磨されるか
ら、図２(C) に示すようにパターンの中央部分が薄くな
るディシング現象が発生する。
【００１２】このようなディシング現象が発生するＳＯ
Ｉウェーハは、１０００ű１０％の厚さの精密度を要
求する完全空乏型ＣＭＯＳトランジスタを製作するに適
用しにくく、第２酸化膜１４を別途に除去しなければな
らないので工程が複雑になる。
Ｉウェーハは、１０００ű１０％の厚さの精密度を要
求する完全空乏型ＣＭＯＳトランジスタを製作するに適
用しにくく、第２酸化膜１４を別途に除去しなければな
らないので工程が複雑になる。
【００１３】
【発明が解決しようとする課題】従って、本発明の主な
目的は、ディシング部分のない均一のデバイス形成層を
形成する半導体装置の製造方法を提供することである。
目的は、ディシング部分のない均一のデバイス形成層を
形成する半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、ベース基板と
デバイス基板との間に酸化膜が形成されたＳＯＩウェー
ハを提供する過程と、シリコン層を形成するためデバイ
ス基板を薄膜化する過程と、前記シリコン層をエッチン
グして前記酸化膜表面が露出されるようにトランチを形
成する過程と、前記トランチの中央部分の厚さよりその
外側部分の厚さが大である前記トランチ内に形成した研
磨停止層を形成する過程と、研磨停止層を用いて化学
的、機械的ポリッシングしてデバイス形成層を形成する
過程とを含み、前記研磨停止層は研磨される面積が大き
くなればなるほど水素イオンの放出量が増大することを
特徴とする。
めに、本発明の半導体装置の製造方法は、ベース基板と
デバイス基板との間に酸化膜が形成されたＳＯＩウェー
ハを提供する過程と、シリコン層を形成するためデバイ
ス基板を薄膜化する過程と、前記シリコン層をエッチン
グして前記酸化膜表面が露出されるようにトランチを形
成する過程と、前記トランチの中央部分の厚さよりその
外側部分の厚さが大である前記トランチ内に形成した研
磨停止層を形成する過程と、研磨停止層を用いて化学
的、機械的ポリッシングしてデバイス形成層を形成する
過程とを含み、前記研磨停止層は研磨される面積が大き
くなればなるほど水素イオンの放出量が増大することを
特徴とする。
【００１５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について図面を参照しながらより詳しく説明する。ま
ず、図１(A) に示すように、５００〜１００００Åの厚
さを有する酸化膜１１が熱酸化方式またはＣＶＤ方式に
よって形成されたデバイス基板１０と、ベアシリコンの
支持基板２０とを準備する。その後、酸化膜１１と支持
基板２０の表面が当たるように重ねて置いた後、デバイ
ス基板１０と支持基板２０とは高圧状態で高温処理工程
によって接合される。
について図面を参照しながらより詳しく説明する。ま
ず、図１(A) に示すように、５００〜１００００Åの厚
さを有する酸化膜１１が熱酸化方式またはＣＶＤ方式に
よって形成されたデバイス基板１０と、ベアシリコンの
支持基板２０とを準備する。その後、酸化膜１１と支持
基板２０の表面が当たるように重ねて置いた後、デバイ
ス基板１０と支持基板２０とは高圧状態で高温処理工程
によって接合される。
【００１６】次に、図１(B) に示すように、デバイス基
板１０は選択的に湿式エッチングまたはグライング工程
によって、１０〜３０μｍの厚さを有するように研磨さ
れる。続いて、シリコン層１３はＣＭＰ工程で研磨さ
れ、２μｍ以下の厚さを有するようになる。この時点で
は、ＣＭＰ工程条件とＴＴＶ(total thickness variati
on) の影響でシリコン層１３の厚さは均一ではない。
板１０は選択的に湿式エッチングまたはグライング工程
によって、１０〜３０μｍの厚さを有するように研磨さ
れる。続いて、シリコン層１３はＣＭＰ工程で研磨さ
れ、２μｍ以下の厚さを有するようになる。この時点で
は、ＣＭＰ工程条件とＴＴＶ(total thickness variati
on) の影響でシリコン層１３の厚さは均一ではない。
【００１７】図１(C) に示すように、酸化膜１１の所定
部分が露出されるようにシリコン層１３がエッチングさ
れてトランチＴが形成される。ここで、トランチＴの幅
は１００μｍ〜１ｍｍ程度が好ましく、トランチＴの間
のシリコン層１３の幅は２〜５ｍｍ程度になる。
部分が露出されるようにシリコン層１３がエッチングさ
れてトランチＴが形成される。ここで、トランチＴの幅
は１００μｍ〜１ｍｍ程度が好ましく、トランチＴの間
のシリコン層１３の幅は２〜５ｍｍ程度になる。
【００１８】次に、ＳＯＧ膜１５は、図１(C) に示すよ
うに、トランチ内を完全に埋めず、トレンチの中心部分
が窪んだ状態で形成される。ここで、ＳＯＧ１５は、シ
リケートＳＯＧ膜が用いられる。また、ＳＯＧ膜１５は
トランチＴ内部のみに形成され、トランチの中央部分に
形成されるＳＯＧ膜１５の厚さはコーティング器の回転
数、ＳＯＧに含まれるシリケート型ポリマーの重量パー
セントを調節することで決められる。そして、この中央
に該当する部分の厚さは以後に形成されるデバイスの厚
さになる。好ましくはＳＯＧ膜１５の厚さは５００〜３
０００Åである。
うに、トランチ内を完全に埋めず、トレンチの中心部分
が窪んだ状態で形成される。ここで、ＳＯＧ１５は、シ
リケートＳＯＧ膜が用いられる。また、ＳＯＧ膜１５は
トランチＴ内部のみに形成され、トランチの中央部分に
形成されるＳＯＧ膜１５の厚さはコーティング器の回転
数、ＳＯＧに含まれるシリケート型ポリマーの重量パー
セントを調節することで決められる。そして、この中央
に該当する部分の厚さは以後に形成されるデバイスの厚
さになる。好ましくはＳＯＧ膜１５の厚さは５００〜３
０００Åである。
【００１９】ＳＯＧ膜１５は、通常の硬化温度の８００
℃の温度より低く、好ましくは４００〜６００℃の温度
の範囲で硬化または焼成される。ここで、４００〜６０
０℃の温度の範囲でＳＯＧ膜１５を硬化または焼成する
のは、ＳＯＧ膜１５に含まれる多量のシラノル(silano
l) が反応されない状態で残留させるためであり、かつ
膜の稠密度を減少させて、以後の機械的研磨が容易にな
るようにするためである。
℃の温度より低く、好ましくは４００〜６００℃の温度
の範囲で硬化または焼成される。ここで、４００〜６０
０℃の温度の範囲でＳＯＧ膜１５を硬化または焼成する
のは、ＳＯＧ膜１５に含まれる多量のシラノル(silano
l) が反応されない状態で残留させるためであり、かつ
膜の稠密度を減少させて、以後の機械的研磨が容易にな
るようにするためである。
【００２０】次に、結果物表面は、研磨溶液を用いるＣ
ＭＰ工程によって研磨される。ここで、本実施例におい
てのＣＭＰ工程は２つに分けられる。初期工程は、ＳＯ
Ｇ膜１５と研磨器のぺードとの接触面積がトランチの幅
より少ない場合の研磨工程であって、ＳＯＧ膜１５はぺ
ードとの接触面積が小さくて、低温硬化または焼成によ
って膜質が稠密でないので、シリコン層１３と殆ど同様
な研磨速度で研磨される。これにより、シリコン層１３
とＳＯＧ膜１５の表面は殆ど平坦になる。
ＭＰ工程によって研磨される。ここで、本実施例におい
てのＣＭＰ工程は２つに分けられる。初期工程は、ＳＯ
Ｇ膜１５と研磨器のぺードとの接触面積がトランチの幅
より少ない場合の研磨工程であって、ＳＯＧ膜１５はぺ
ードとの接触面積が小さくて、低温硬化または焼成によ
って膜質が稠密でないので、シリコン層１３と殆ど同様
な研磨速度で研磨される。これにより、シリコン層１３
とＳＯＧ膜１５の表面は殆ど平坦になる。
【００２１】次の工程は、ＳＯＧ膜１５と研磨器のぺー
ドとの接触面積がトランチ幅と略同一の工程であって、
即ち、窪んだＳＯＧ膜１５部分が露出され始める際の研
磨工程である。この際には、ＳＯＧ膜１５に未反応状態
で残留していたシラノルＳｉ−ＯＨが多量にＳＯＧ膜１
５表面に露出されて、露出されたシラノルＳｉ−Ｏ+と
Ｈ+ に解離され、このＨ+ イオンによってＣＭＰ工程に
用いられる研磨剤の水素イオン濃度が増加される。
ドとの接触面積がトランチ幅と略同一の工程であって、
即ち、窪んだＳＯＧ膜１５部分が露出され始める際の研
磨工程である。この際には、ＳＯＧ膜１５に未反応状態
で残留していたシラノルＳｉ−ＯＨが多量にＳＯＧ膜１
５表面に露出されて、露出されたシラノルＳｉ−Ｏ+と
Ｈ+ に解離され、このＨ+ イオンによってＣＭＰ工程に
用いられる研磨剤の水素イオン濃度が増加される。
【００２２】一般に、ＣＭＰ工程に用いられる研磨剤の
ｐＨは約１０〜１１程度に調節されるが、本実施例で
は、研磨剤の水素イオン濃度は低温硬化または焼成によ
るシラノルの露出によって増加されるので、研磨剤のｐ
Ｈが減少される。この現象により、研磨剤に含まれたシ
リカ分子が凝集されることによって、研磨剤内に大きな
粒子が形成され、研磨特性が急激に落ちる。この結果、
研磨ぺードとＳＯＧ膜１５間の接触面積が増大されれば
されるほどｐＨが減少して、ＣＭＰ工程が進まなくな
る。従って、図１(D) に示すように、ＳＯＧ膜１５の厚
さの均一な厚さを有するデバイス形成層（１３−１）が
完成される。
ｐＨは約１０〜１１程度に調節されるが、本実施例で
は、研磨剤の水素イオン濃度は低温硬化または焼成によ
るシラノルの露出によって増加されるので、研磨剤のｐ
Ｈが減少される。この現象により、研磨剤に含まれたシ
リカ分子が凝集されることによって、研磨剤内に大きな
粒子が形成され、研磨特性が急激に落ちる。この結果、
研磨ぺードとＳＯＧ膜１５間の接触面積が増大されれば
されるほどｐＨが減少して、ＣＭＰ工程が進まなくな
る。従って、図１(D) に示すように、ＳＯＧ膜１５の厚
さの均一な厚さを有するデバイス形成層（１３−１）が
完成される。
【００２３】本発明では、ＳＯＧの代わり、Ｐ２０５を
含むＰＳＧを用いている。その理由は、ＰＳＧ内に含ま
れたＰ２０５と研磨剤に含まれたＨ2 Ｏが反応して、簡
単にＨ3 ＰＯ4 を形成することによって、ｐＨ値を減少
させるようになり、さらに均一な厚さのデバイス形成層
を形成することができる。本発明の実施例では、酸化膜
１１がデバイス基板に形成されたものでも、支持基板に
も形成可能である。
含むＰＳＧを用いている。その理由は、ＰＳＧ内に含ま
れたＰ２０５と研磨剤に含まれたＨ2 Ｏが反応して、簡
単にＨ3 ＰＯ4 を形成することによって、ｐＨ値を減少
させるようになり、さらに均一な厚さのデバイス形成層
を形成することができる。本発明の実施例では、酸化膜
１１がデバイス基板に形成されたものでも、支持基板に
も形成可能である。
【００２４】このように、本発明に係る半導体装置の製
造方法は、ベース基板とデバイス基板との間に酸化膜が
形成されたＳＯＩウェーハを提供する過程と、デバイス
基板を薄膜化してシリコン層を形成する過程と、シリコ
ン層をエッチングして酸化膜表面が露出されるようにト
ランチを形成する過程と、前記トランチ中央部分の厚さ
より外側部分の厚さが大であるような研磨停止層を形成
する過程と、研磨停止層を熱処理する過程と、研磨停止
層を用いて科学的、機械的ポリッシングして、デバイス
形成層を形成する過程とを含み、前記研磨停止層は研磨
される面積が大きくなればなるほど水素イオンの放出量
が増大することを特徴とする。
造方法は、ベース基板とデバイス基板との間に酸化膜が
形成されたＳＯＩウェーハを提供する過程と、デバイス
基板を薄膜化してシリコン層を形成する過程と、シリコ
ン層をエッチングして酸化膜表面が露出されるようにト
ランチを形成する過程と、前記トランチ中央部分の厚さ
より外側部分の厚さが大であるような研磨停止層を形成
する過程と、研磨停止層を熱処理する過程と、研磨停止
層を用いて科学的、機械的ポリッシングして、デバイス
形成層を形成する過程とを含み、前記研磨停止層は研磨
される面積が大きくなればなるほど水素イオンの放出量
が増大することを特徴とする。
【００２５】又、前記シリコン層を薄膜化する過程は、
シリコン層をグラインディングする過程と、前記グライ
ンディング済みのシリコン層の表面を科学的、機械的ポ
リッシングする過程と、を含むことを特徴とする。
シリコン層をグラインディングする過程と、前記グライ
ンディング済みのシリコン層の表面を科学的、機械的ポ
リッシングする過程と、を含むことを特徴とする。
【００２６】又、前記シリコン層を薄膜化する過程は、
シリコン層を湿式エッチングする過程と、シリコン層表
面を化学的、機械的ポリッシングする過程と、を含むこ
とを特徴とする。又、前記デバイス基板は厚さが２μｍ
以下になるように薄膜化することを特徴とする。又、前
記トランチの幅は１００μｍ〜１ｍｍに形成することを
特徴とする。
シリコン層を湿式エッチングする過程と、シリコン層表
面を化学的、機械的ポリッシングする過程と、を含むこ
とを特徴とする。又、前記デバイス基板は厚さが２μｍ
以下になるように薄膜化することを特徴とする。又、前
記トランチの幅は１００μｍ〜１ｍｍに形成することを
特徴とする。
【００２７】又、前記トランチ間のシリコン層の幅は２
〜５ｍｍに形成することを特徴とする。又、前記研磨停
止層はシリケート系列のＳＯＧ層であることを特徴とす
る。又、前記研磨停止層は燐を含むＰＳＧであることを
特徴とする。
〜５ｍｍに形成することを特徴とする。又、前記研磨停
止層はシリケート系列のＳＯＧ層であることを特徴とす
る。又、前記研磨停止層は燐を含むＰＳＧであることを
特徴とする。
【００２８】又、前記トランチ内の中央部分の研磨停止
層の厚さによりデバイス形成層の厚さが調節されること
を特徴とする。又、前記トランチ内の中央部分に該当す
る研磨停止層の厚さは５００〜３０００Åであることを
特徴とする。又、前記研磨停止層は４００〜６００℃の
温度範囲で熱処理することを特徴とする。
層の厚さによりデバイス形成層の厚さが調節されること
を特徴とする。又、前記トランチ内の中央部分に該当す
る研磨停止層の厚さは５００〜３０００Åであることを
特徴とする。又、前記研磨停止層は４００〜６００℃の
温度範囲で熱処理することを特徴とする。
【００２９】又、前記ＳＯＩウェーハを提供する過程
は、酸化膜が形成されたデバイス基板と支持基板とを具
える過程と、デバイス形成用基板の酸化膜と支持用シリ
コン基板の表面とを接触させる過程と、前記構造物を熱
処理してボンヂングする過程と、を含むことを特徴とす
る。
は、酸化膜が形成されたデバイス基板と支持基板とを具
える過程と、デバイス形成用基板の酸化膜と支持用シリ
コン基板の表面とを接触させる過程と、前記構造物を熱
処理してボンヂングする過程と、を含むことを特徴とす
る。
【００３０】又、前記ＳＯＩウェーハを提供する過程
は、酸化膜が形成された支持基板とデバイス基板とを具
える過程と、支持基板の酸化膜と酸化膜デバイス基板と
を接触させる過程と、前記構造物を熱処理してボンジン
グする過程と、を含むことを特徴とする。上記におい
て、本発明の特定の実施例について説明したが、本明細
書に記載した特許請求の範囲を逸脱することなく、当業
者は種々の変更を加え得ることは勿論である。
は、酸化膜が形成された支持基板とデバイス基板とを具
える過程と、支持基板の酸化膜と酸化膜デバイス基板と
を接触させる過程と、前記構造物を熱処理してボンジン
グする過程と、を含むことを特徴とする。上記におい
て、本発明の特定の実施例について説明したが、本明細
書に記載した特許請求の範囲を逸脱することなく、当業
者は種々の変更を加え得ることは勿論である。
【００３１】
【発明の効果】従って、本発明によれば、ディシング部
分のない均一のデバイス形成層を形成する半導体装置の
製造方法を提供することができる。
分のない均一のデバイス形成層を形成する半導体装置の
製造方法を提供することができる。
【図１】(A) 〜(D) は本発明の半導体デバイスの形成の
ための工程を示した図面である。
ための工程を示した図面である。
【図２】(A) 〜(C) は、従来の半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
１０ デバイス基板 １１ 酸化膜 １３ シリコン層 １３−１ デバイス形成層 １４ 第２酸化膜 １５ ＳＯＧ膜 ２０ 支持基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 21/306 Ｍ
Claims (13)
- 【請求項１】 ベース基板とデバイス基板との間に酸化
膜が形成されたＳＯＩウェーハを提供する過程と、 デバイス基板を薄膜化してシリコン層を形成する過程
と、 シリコン層をエッチングして酸化膜表面が露出されるよ
うにトランチを形成する過程と、 前記トランチ中央部分の厚さより外側部分の厚さが大で
あるような研磨停止層を形成する過程と、 研磨停止層を熱処理する過程と、 研磨停止層を用いて科学的、機械的ポリッシングして、
デバイス形成層を形成する過程とを含み、 前記研磨停止層は研磨される面積が大きくなればなるほ
ど水素イオンの放出量が増大することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記シリコン層を薄膜化する過程は、シ
リコン層をグラインディングする過程と、 前記グラインディング済みのシリコン層の表面を科学
的、機械的ポリッシングする過程と、 を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記シリコン層を薄膜化する過程は、シ
リコン層を湿式エッチングする過程と、 シリコン層表面を化学的、機械的ポリッシングする過程
と、 を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項４】 前記デバイス基板は厚さが２μｍ以下に
なるように薄膜化することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項５】 前記トランチの幅は１００μｍ〜１ｍｍ
に形成することを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項６】 前記トランチ間のシリコン層の幅は２〜
５ｍｍに形成することを特徴とする請求項１に記載の半
導体装置の製造方法。 - 【請求項７】 前記研磨停止層はシリケート系列のＳＯ
Ｇ層であることを特徴とする請求項１に記載の半導体装
置の製造方法。 - 【請求項８】 前記研磨停止層は燐を含むＰＳＧである
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項９】 前記トランチ内の中央部分の研磨停止層
の厚さによりデバイス形成層の厚さが調節されることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項１０】 前記トランチ内の中央部分に該当する
研磨停止層の厚さは５００〜３０００Åであることを特
徴とする請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記研磨停止層は４００〜６００℃の
温度範囲で熱処理することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項１２】 前記ＳＯＩウェーハを提供する過程
は、 酸化膜が形成されたデバイス基板と支持基板とを具える
過程と、 デバイス形成用基板の酸化膜と支持用シリコン基板の表
面とを接触させる過程と、 前記構造物を熱処理してボンヂングする過程と、 を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項１３】 前記ＳＯＩウェーハを提供する過程
は、 酸化膜が形成された支持基板とデバイス基板とを具える
過程と、 支持基板の酸化膜と酸化膜デバイス基板とを接触させる
過程と、 前記構造物を熱処理してボンジングする過程と、 を含むことを特徴とする請求項１に記載の半導体装置の
製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1995P39164 | 1995-11-01 | ||
| KR1019950039164A KR100209365B1 (ko) | 1995-11-01 | 1995-11-01 | 에스.오.아이 반도체 웨이퍼의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09326376A true JPH09326376A (ja) | 1997-12-16 |
| JP2876470B2 JP2876470B2 (ja) | 1999-03-31 |
Family
ID=19432608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8303661A Expired - Fee Related JP2876470B2 (ja) | 1995-11-01 | 1996-10-29 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6051477A (ja) |
| JP (1) | JP2876470B2 (ja) |
| KR (1) | KR100209365B1 (ja) |
| DE (1) | DE19643898C2 (ja) |
| GB (1) | GB2306779B (ja) |
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