KR100415096B1 - 반도체장치의소자분리막의형성방법 - Google Patents

Abstract

본 발명에 따른 반도체 장치의 소자 분리막의 형성 방법에 관한 것으로, 트렌치를 이용하여 소자 분리막의 형성시 트렌치의 상단 모서리 부분의 반도체 기판을 완만하게 형성함으로써, 그 상부에 형성되는 배선으로부터의 전계 집중을 최소화할 수 있다.

Description

반도체 장치의 소자 분리막의 형성 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 트렌치를 이용한 소자 분리막에서 그 상부에 배치된 배선으로부터 트렌치 상단 모서리 부분에 전계 집중을 최소화할 수 있는 반도체 장치의 소자 분리막의 형성 방법에 관한 것이다.

최근, 반도체 제조 기술의 발달로 메모리 소자가 고집적화되고 있다. 이러한메모리 소자의 고집적화는 고해상도의 포토 리소그라피 공정과 식각 기술의 발달로 인해 미세 패턴을 형성할 수 있어 가능하다.

특히, 집적 소자를 구성하는 개별 소자를 전기적, 구조적으로 서로 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술의 중요한 항목 중에 하나이다. 종래, 가장 널리 알려진 소자 분리 기술은 선택적 산화에 의한 로코스(LOCOS) 기술과 반도체 기판내에 형성된 트렌치를 이용한 소자 분리 기술이다.

그러나, 로코스 기술을 이용한 소자 분리막 형성 방법은 열공정시 반도체 기판의 측면으로 산화막이 확장되는 버즈빅(Bird's beak)으로 인해, 필요 이상의 면적이 요구된다. 따라서, 이 공정은 반도체 장치의 고집적화에 한계가 있다.

따라서, 이러한 문제를 해결하기 위하여 트렌치를 이용한 소자 분리 영역의 형성 방법이 이용되고 있다. 트렌치를 이용한 소자 분리 기술을 반도체 기판내에 트렌치를 형성하고, 이 트렌치를 절연막으로 매립하고 평탄화함으로써 형성한다.

도 1은 종래 반도체 장치의 트렌치를 이용한 소자 분리 영역이 반도체 기판에 형성된 단면도이다. 도면을 참조로 하면, 반도체 기판(100)내에 형성된 트렌치에 절연막(110)이 매립되어 소자 분리막을 형성하고 있으며, 그 상부에 트랜지스터를 형성하기 위한 게이트 절연막(120)과 게이트 전극 배선용 게이트 전극 물질(130)이 순차적으로 형성되어 있다.

상기 소자 분리막의 형성 방법은 공지된 방법으로 간략하게 설명하면, 반도체 기판(100)내에 트렌치를 형성하고, 이 트렌치가 충분히 매립되도록 절연막(110)을 증착한다. 그런 다음, 반도체 기판(100)이 노출될 때까지 에치백하여 소자 분리막을 형성한다. 계속해서, 게이트 절연막(120)과 게이트 전극 물질(130)을 차례로 증착한다.

그러나, 종래와 같이 소자 분리막을 형성하는 경우 에치백 공정시 절연막의 과도 식각으로 인하여 소자 분리막의 상단이 반도체 기판의 상단보다 아래에 위치하게 되는 경우가 발생한다. 따라서, 트렌치의 상단은 후속되는 공정에 의해 게이트 절연막과 게이트 배선으로 채워지게 된다. 이에 따라, 반도체 장치의 구동시 이 게이트 배선에 전압이 인가되면, 트렌치 상단의 각진 모서리 부분(E)에 전계가 집중되게 되어 반도체 장치의 전기적 특성을 저하시키는 문제가 있다.

따라서, 상기의 문제를 해결하기 위하여 본 발명은 트렌치의 상단 모서리 부분을 완만하게 형성하여 배선으로부터의 트렌치 상단의 전계 집중을 최소화할 수 있는 반도체 장치의 소자 분리막의 형성 방법을 제공하는데 그 목적이 있다.

도 1은 종래 반도체 장치의 트렌치를 이용한 소자 분리 영역이 형성된 단면도.

도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 트렌치를 이용한 소자 분리막의 형성 방법을 설명하기 위한 공정 단면도.

(도면의 주요 부분에 대한 부호의 설명)

100, 200: 반도체 기판 110, 260 : 절연막

120, 270: 게이트 산화막 130, 280: 게이트 전극 물질

220: 포토레지스트 230: 트렌치

240: 액상 산화막 250: 금속 실리사이드층

상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 소자 분리막의 형성 방법은, 패드 산화막이 형성된 반도체 기판상에 예정된 소자 분리 영역의 상기 패드 산화막이 노출되도록, 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로하여 상기 패드 절연막과 그의 하부의 상기 반도체 기판을 소정 깊이 식각함으로써, 트렌치를 형성하는 단계; 상기 트렌치 내부 및 상기 포토레지스트 패턴으로 인해 형성된 상기 트렌치 상부의 공간의 소정 부분을 액상 산화막으로 매립하는 단계; 상기 액상 산화막을 소정 두께 식각함에 따라, 노출되는 상기패드 산화막의 측면의 소정 폭이 식각되어 상기 트렌치 상단의 상기 반도체 기판의 각진 부분이 노출되도록 습식 식각하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 화학 기상 증착법에 의하여, 노출된 상기 반도체 기판이 반응하여 금속 실리사이드층을 형성하는 단계; 상기 금속 실리사이드층을 충분히 제거하여, 상기 금속 실리사이드의 제거로 인해 노출되는 상기 트렌치 상단의 상기 반도체 기판의 각진 부분이 완만한 곡선 형태를 이루도록, 상기 금속 실리사이드층을 식각하는 단계;

상기 트렌치 내부에 잔존하는 상기 액상 산화막을 제거하는 단계; 결과적인 상기 트렌치를 충분히 매립하도록 상기 결과물상에 절연막을 증착하는 단계;및 상기 반도체 기판이 노출되도록 상기 절연막을 에치백하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 한다.

(실시예)

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.

도 2a 내지 도 2f는 본 발명에 따른 반도체 장치의 트렌치를 이용한 소자 분리막의 형성 방법을 설명하기 위한 공정 단면도이다.

먼저, 도 2a에 도시된 바와 같이, 반도체 기판(200)상에 약 300∼500Å 두께의 패드 산화막(210)과 포토레지스트(220)를 도포한 다음, 소자 분리 영역으로 예정된 영역의 패드 산화막(210)이 노출되도록 포토레지스트 패턴을 형성한다. 계속해서, 포토레지스트 패턴을 마스크로하여 패드 절연막(220)과 그 하부의 반도체 기판(200)을 약 0.5∼1.2㎛ 정도 식각하여 트렌치(230)를 형성한다.

그런 다음, 도 2b에 도시된 바와 같이, 트렌치(230) 내부와 그 상부의 공간의 소정 부분을 보릭에시드(H₃BO₃)에 하이드로플루오실리식 에시드(H₂SiF₆)를 포화한 상태로 혼합한 액상 산화막(240)에 의하여 상온에서 매립한다.

여기서 사용되는 하이드로플루오실리식 에시드는, 분말 형태의 실리콘 산화물(SiO₂)을 플루오르산(HF)에 용해시켜 과포화 상태로 만든 것으로, 상기의 과포화 상태의 용액에 반도체 기판을 담궈 액상 산화막(240)을 증착시킨다. 즉, 실록산 Si-O-Si 올리고머(Oligomor)가 선택적으로 흡착되도록 만드는 탈수 반응이, 트렌치(230)에 형성된 약 20Å 내외의 자연 산화막의 표면에서 발생하게 되고 이로 인하여 산화막의 표면에서 선택적인 액상 산화막이 증착된다.

이어서, 도 2c에 도시된 바와 같이, 플루오르산(HF)과 같은 용액으로 액상 산화막(240)을 식각한다. 이 때, 액상 산화막(204)이 식각됨에 따라 패드 산화막(220)의 측면이 식각되어 트렌치 상단의 반도체 기판(200)의 각진 부분이 노출된다. 또한, 패드 산화막에 비하여 액상 산화막의 식각율이 상대적으로 크기 때문에, 패드 산화막의 식각에 의하여 노출되는 반도체 기판의 폭보다 액상 산화막의 식각으로 인해 노출되는 트랜치 내벽의 반도체 기판의 깊이가 크다.

계속해서, 도 2d에 도시된 바와 같이, 포토레지스트 패턴을 제거한 다음, 결과적으로 노출된 반도체 기판(200)의 실리콘이 반응하도록 화학 기상 증착법으로 금속 실리사이드층(250)을 형성한다. 이 때, 공급되는 금속은 티타늄, 텅스텐, 탄탈늄 또는 몰리브덴 중의 하나이며, 이에 따라 각각의 실리사이드가 형성된다.

그런 다음, 도 2e에 도시된 바와 같이, 상기 반도체 기판을 수산화암모늄(NH₄OH) 용액과 인산(H₃PO₄) 용액에 차례로 담궈 금속 실리사이드층(250)을 충분히 제거한다. 이에 따라, 트렌치 상단의 상기 반도체 기판의 각진 부분이 완만한 곡선 형태가 된다. 이어서, 트렌치 내부에 잔존하는 액상 산화막(240)을 제거하여 완만한 곡선을 갖는 트렌치(230a)를 형성한다.

마지막으로, 결과적으로 형성된 상기 트렌치(230a)를 충분히 매립하도록 절연막(260)을 증착한 다음, 그 하부의 반도체 기판(200)이 노출되도록 절연막을 에치백하여 평탄화된 소자 분리막을 형성한다. 그런 다음, 그 상부에 게이트 절연막(270)과 게이트 전극 물질(280)을 순차적으로 형성한다. 도 2f는 본 공정의 결과물을 보여준다.

이상에서 설명한 바와 같이, 본 발명은 트렌치의 상단 모서리 부분을 완만하게 형성하여 그 상부에 형성되는 배선으로부터의 전계 집중을 최소화할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (7)

1. 패드 산화막이 형성된 반도체 기판상에 예정된 소자 분리 영역의 상기 패드 산화막이 노출되도록, 포토레지스트 패턴을 형성하는 단계;

   상기 포토레지스트 패턴을 마스크로하여 상기 패드 절연막과 그의 하부의 상기 반도체 기판을 소정 깊이 식각함으로써, 트렌치를 형성하는 단계;

   상기 트렌치 내부 및 상기 포토레지스트 패턴으로 인해 형성된 상기 트렌치 상부의 공간의 소정 부분을 액상 산화막으로 매립하는 단계;

   상기 액상 산화막을 소정 두께 식각함에 따라, 노출되는 상기 패드 산화막의 측면의 소정 폭이 식각되어 상기 트렌치 상단의 상기 반도체 기판의 각진 부분이 노출되도록 습식 식각하는 단계;

   상기 포토레지스트 패턴을 제거하는 단계;

   화학 기상 증착법에 의하여, 노출된 상기 반도체 기판이 반응하여 금속 실리사이드층을 형성하는 단계;

   상기 금속 실리사이드층을 충분히 제거하여, 상기 금속 실리사이드의 제거로 인해 노출되는 상기 트렌치 상단의 상기 반도체 기판의 각진 부분이 완만한 곡선 형태를 이루도록, 상기 금속 실리사이드층을 식각하는 단계;

   상기 트렌치 내부에 잔존하는 상기 액상 산화막을 제거하는 단계;

   결과적인 상기 트렌치를 충분히 매립하도록 상기 결과물상에 절연막을 증착하는 단계; 및

   상기 반도체 기판이 노출되도록 상기 절연막을 에치백하여 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
2. 제 1항에 있어서, 상기 트렌치의 깊이는 0.5 내지 1.2㎛인 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
3. 제 1항에 있어서, 상기 액상 산화막은 보릭에시드에 하이드로플루오실리식을 포화 상태로 혼합한 산화막인 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
4. 제 1항에 있어서, 상기 액상 산화막의 식각 용액은 플루오르산인 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
5. 제 1항에 있어서, 상기 액상 산화막과 상기 패드 산화막의 소정 부분을 습식 식각하는 단계에서 상기 액상 산화막이 식각되어 노출되는 상기 트렌치 내벽의 상기 반도체 기판의 깊이가, 상기 패드 산화막이 식각되어 노출되는 상기 반도체 기판의 표면부의 폭보다 큰 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
6. 제 1항에 있어서, 상기 금속 실리사이드층을 형성하는데 사용되는 금속은 텅스텐, 티타늄, 몰리브덴 또는 탄탈늄 중의 하나인 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.
7. 제 1항에 있어서, 상기 금속 실리사이드층의 식각 용액은 수산화암모늄과 인산인 것을 특징으로 하는 반도체 장치의 소자 분리막의 형성 방법.

Images