CN112750758A - 集成芯片结构和其形成方法以及形成多维集成芯片的方法 - Google Patents

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CN112750758A
CN112750758A CN202010940991.7A CN202010940991A CN112750758A CN 112750758 A CN112750758 A CN 112750758A CN 202010940991 A CN202010940991 A CN 202010940991A CN 112750758 A CN112750758 A CN 112750758A
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semiconductor substrate
dielectric
substrate
protection layer
sidewalls
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李昇展
周正贤
陈昇照
蔡正原
吴国铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

在一些实施例中，本公开涉及一种形成集成芯片结构的方法。可以通过在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层来执行该方法。执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分。边缘修整工艺导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁而耦合到上表面的凹进表面。在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电保护层。本公开还涉及形成多维集成芯片的方法以及集成芯片结构。

Description

集成芯片结构和其形成方法以及形成多维集成芯片的方法
技术领域
本发明的实施例涉及集成芯片结构和其形成方法以及形成多维集成芯片的方法。
背景技术
多维集成芯片是具有多个半导体管芯的集成芯片，多个半导体管芯彼此垂直堆叠并且通过延伸穿过一个或多个半导体管芯的衬底贯通孔(TSV)进行电连接。随着光刻缩放变得越来越困难，多维集成芯片已经成为单管芯集成芯片(IC)的有吸引力的替代品。与单管芯IC相比，多维集成芯片提供许多优势，诸如占用面积小、相邻管芯之间的互连更短、器件密度更高以及能够将不同类型的半导体管芯(例如，存储器、逻辑、MEMS等)集成为单个集成芯片结构。
发明内容
根据本发明的一个方面，提供了一种形成集成芯片结构的方法，包括：在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层；执行边缘修整工艺以沿着第一半导体衬底的周边去除所述第一互连结构和所述第一半导体衬底的部分，其中，所述边缘修整工艺导致所述第一半导体衬底具有通过直接设置在所述第一半导体衬底上方的内侧壁耦接到所述上表面的凹进表面；以及在执行所述边缘修整工艺之后，在所述第一互连结构的侧壁上形成介电保护层。
根据本发明的另一个方面，提供了一种形成多维集成芯片的方法，包括：在第一衬底的上表面上方的介电结构内形成多个互连层；将所述第一衬底接合到第二衬底，其中，在接合之后所述介电结构位于所述第一衬底与所述第二衬底之间；执行边缘修整工艺，以沿着所述第一衬底的周边去除所述介电结构和所述第一衬底的部分；以及在执行所述边缘修整工艺之后，沿着所述介电结构和所述第一衬底的侧壁形成介电保护层。
根据本发明的又一个方面，提供了一种集成芯片结构，包括：第一衬底，具有在中心区域内的上表面和在围绕所述中心区域的凹进区域内的凹进表面，其中，所述凹进表面从所述中心区域横向延伸到所述第一衬底的最外表面，并且垂直地位于第一衬底的相对于所述上表面的下表面之间；第一多个互连层，设置在所述上表面上的第一介电结构内；以及介电保护层，位于所述凹进表面上方并且沿着所述第一介电结构的侧壁和沿着所述第一衬底的侧壁。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。
图1A至图1B示出了具有介电保护层的集成芯片结构的一些实施例，介电保护层被配置为减轻由边缘修整工艺导致的损坏。
图2A至图2D示出了具有介电保护层的多维集成芯片结构的一些实施例的截面图。
图3A至图3B示出了具有介电保护层的多维集成芯片结构的一些附加的实施例的截面图。
图4A至图4D示出了具有混合接合区域和介电保护层的多维集成芯片结构的一些实施例的截面图。
图5示出了具有介电接合区域和介电保护层的多维集成芯片结构的一些实施例的截面图。
图6至图7示出了具有介电保护层的分割的集成芯片结构的一些实施例的截面图。
图8至图12B示出了形成具有介电保护层的集成芯片结构的方法的一些实施例的截面图，介电保护层被配置为减轻由边缘修整工艺导致的损坏。
图13示出了形成具有介电保护层的集成芯片结构的方法的一些实施例的流程图。
图14至图17D示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施例的截面图。
图18示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施例的流程图。
图19至图22H示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例的截面图。
图23示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例的流程图。
图24至图27H示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例的截面图。
图28示出了形成具有介电保护层的多维集成芯片结构的方法的一些附加实施例的流程图。
具体实施例
下列公开提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面将描述元件和布置的特定实例以简化本发明。当然这些仅仅是实例并不旨在限定本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括在第一部件和第二部件之间形成额外的部件使得第一部件和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地作相应地解释。
通常通过将多个半导体衬底(例如，半导体晶圆)彼此堆叠来形成多维集成芯片。例如，在多维集成芯片制造工艺期间，第一晶圆可以接合到上覆的第二晶圆。在接合工艺完成之后，第二晶圆可以随后被减薄以减小第二晶圆的厚度。通过减薄第二晶圆，衬底贯通孔(TSV)能够穿过第二晶圆延伸到上覆的晶圆或接合结构(例如，接合焊盘)。
半导体晶圆的外表面通常具有圆形形状，如从半导体晶圆的截面图中观察的那样。由于圆形形状，因此减薄工艺将导致半导体晶圆沿外边缘变薄，从而导致尖锐的外边缘具有低的机械强度。尖锐的外边缘会导致在随后的工艺期间晶圆碎裂和/或剥落。为了防止碎裂或剥落，可以在晶圆上执行边缘修整工艺。边缘修整工艺是机械切分工具使用锯切刀片沿晶圆的外边缘去除材料的工艺。通过沿着晶圆的外边缘去除材料，可以消除具有低机械强度的尖锐边缘，并且可以减轻碎裂和/或剥落。
然而，已经认识到，在边缘修整工艺期间使用的锯切刀片会导致对上覆在晶圆上的层间介电(ILD)层的损坏。例如，边缘修整工艺可以在ILD层上施加应力，从而导致裂纹在低k和/或极低k介电材料内延伸。在随后的制造工艺(例如晶圆减薄工艺、晶圆接合工艺等)期间，热机械力会加剧由边缘修整工艺引起的损坏，从而导致管芯失效和/或成品率降低。
本公开涉及减少由于边缘修整工艺对上覆半导体衬底的一个或多个层间介电(ILD)层的损害的方法。在一些实施例中，方法包括在半导体衬底上方形成一个或多个ILD层。进行边缘修整工艺以沿着半导体衬底的周边去除ILD层和半导体衬底的部分。随后在一个或多个ILD层的侧壁上方形成介电保护层。介电保护层保护可能在边缘修整工艺中形成的一个或多个ILD层内的受损区域，从而防止在后续的制造工艺期间对一个或多个ILD层的损坏加剧。
图1A至图1B示出了具有介电保护层的集成芯片结构的一些实施例，介电保护层被配置为防止由边缘修整工艺导致的损坏。
如图1A的截面图100所示，集成芯片结构包括互连结构104，互连结构104布置在半导体衬底102的上表面102u上方。半导体衬底102包括将半导体衬底102的上表面102u耦合到半导体衬底102的凹进表面102r的内侧壁102s。凹进表面102r限定围绕半导体衬底102的中心区域110的凹进区域112。在凹进区域112内，半导体衬底102具有第一厚度，第一厚度小于中心区域110内的半导体衬底102的厚度。如图1B的顶视图120所示，凹进区域112围绕半导体衬底102的周边延伸并且从半导体衬底102的中心区域110延伸到最外表面。
再次参考图1A的截面图100，多个晶体管器件103布置在半导体衬底102的上表面102u内。在一些实施例中，半导体衬底102可以包括半导体晶圆，并且多个晶体管器件103可以设置在多个单独的管芯区域内，管芯区域分别对应于半导体晶圆内的集成芯片管芯。互连结构104在半导体衬底102的上表面102u上方。互连结构104包括多个互连层108，多个互连层108布置在包含一种或多种介电材料的介电结构106内。多个互连层108电耦合到多个晶体管器件103。在一些实施例中，多个互连层108可以包括导电接触件108a、互连线108b和/或互连通孔108c。在一些实施例中，多个互连层108可以包括铜、钨、铝和/或诸如此类。
介电结构106包括围绕多个互连层108的多个堆叠的层间介电(ILD)层106a-106e。在一些实施例(未示出)中，多个堆叠的ILD层106a-106e可以通过蚀刻停止层彼此垂直地分离。多个堆叠的ILD层106a-106e中的一个或多个可以包括低k介电层(即，介电层的介电常数小于二氧化硅的介电常数)、超低k介电材料、极低k介电材料等。在一些实施例中，多个堆叠的ILD层106a-106e中的一个或多个可以具有沿着互连结构104的最外侧壁104s布置的受损区域114。受损区域114可以是来自在互连结构104上执行的边缘修整工艺的应力的结果，并且可以在多个堆叠的ILD层106a-106e中的一个或多个内限定凹进。在一些实施例中，受损区域114可以在包括低k介电材料或极低k介电材料的ILD层内。
介电保护层118设置在半导体衬底102上方并且沿着互连结构104的最外侧壁104s设置。在一些实施例中，介电保护层118也可以衬垫半导体衬底102的凹进表面102r、内侧壁102s、和/或设置在互连结构104上方。在一些实施例中，介电保护层118可以进一步延伸到受损区域114内的凹进116内。因为介电保护层118衬垫互连结构104的最外侧壁104s，所以介电保护层118覆盖和/或密封受损区域114。通过覆盖和/或密封互连结构104的受损区域114，保护互连结构104免受由后续制造工艺(例如，接合工艺、研磨工艺等)的应力(例如，热应力、机械应力、热机械应力等)导致的进一步损坏，从而提高了集成芯片成品率。
应当理解，在各种实施例中，所公开的介电保护层可以沿着多维集成芯片结构位于不同的位置。图2A至图2D示出了在具有多个层级(tier)的多维集成芯片结构上的介电保护层的各种实施例的截面图。
图2A示出了具有介电保护层的多维集成芯片结构200的一些实施例的截面图。
多维集成芯片结构200包括第一层级202a和设置在第一层级202a上方的第二层级202b。第一层级202a和第二层级202b分别包括半导体衬底(例如，硅衬底、锗衬底等)。在一些实施例中，第一层级202a和/或第二层级202b可以进一步包括布置在半导体衬底上的互连结构。在各种实施例中，第一层级202a可以包括插入衬底、一个或多个TSV、和/或一个或多个逻辑器件。在各种实施例中，第二层级202b可以包括一个或多个逻辑器件、MEMS(微机电系统)器件、存储器件、图像传感器器件(例如，光电二极管)等。
第一层级202a具有下表面202L和上表面202U。上表面202U耦接到直接在下表面202L上方的第一层级202a的内侧壁202S1。内侧壁202S1还耦合到限定凹进区域112的凹进表面202R。凹进表面202R从第一层级202a的内侧壁202S1延伸到第一层级202a的最外侧壁202S2。第二层级202b设置在第一层级202a的上表面202U上方，并且从第一层级202a的最外侧壁202S2缩回非零距离。
介电保护层118设置在第一层级202a的内侧壁202S1上和第二层级202b的最外侧壁202S3上。介电保护层118进一步衬垫凹进表面202R。在一些实施例中，介电保护层118可以包括氮化硅、氮氧化硅、碳化硅、二氧化硅、二氧化铪、五氧化钽、氧化铝、过氧化锌等。在一些实施例中，介电保护层118可以具有大于或等于大约200埃的第一厚度t1。在一些实施例中，介电保护层118可以具有在大约200埃与大约2000埃之间的第一厚度t1。
在一些实施例中，介电保护层118可以在第二层级202b的顶表面202T上连续地延伸，使得顶表面202T被介电保护层118完全覆盖。在其他实施例中(未示出)，第二层级202b的顶表面202T没有介电保护层118。在一些这样的实施例中，介电保护层118可以具有与第二层级202b的顶表面202T基本对准的顶表面，或者是在第二层级202b的顶表面202T下方。
图2B示出了具有介电保护层的多维集成芯片结构的一些另外的实施例的截面图204。
如图2B的截面图204所示，介电保护层118设置在第一层级202a的内侧壁202S1上和第二层级202b的最外侧壁202S3上。凹进表面202R从介电保护层118的正下方连续延伸以横向地越过介电保护层118的最外侧壁。
图2C示出了具有介电保护层的多维集成芯片结构的一些另外实施例的截面图206。
如图2C的截面图206所示，介电保护层118设置在第一层级202a的内侧壁202S1上和第二层级202b的最外侧壁202S3上。介电保护层118从第一层级202a的内侧壁202S1连续地延伸到凹进表面202R上方并延伸到第一层级202a的最外侧壁202S2。
图2D示出了具有介电保护层的多维集成芯片结构的一些另外的实施例的截面图208。
如图2D的截面图208所示，介电保护层118从凹进表面202R沿着第一层级202a的内侧壁202S1和第二层级202b的最外侧壁202S3延伸到第二层级202b的顶表面202T上。介电保护层118包括一个或多个侧壁118s，侧壁118s在第二层级202b的顶表面202T上方限定开口210。在一些实施例中，一个或多个侧壁118s直接设置在第二层级202b的顶表面202T上方。在一些这样的实施例中，介电保护层118以非零距离212延伸超过第二层级202的最外侧壁202S3。在一些实施例中，非零距离212大于大约500埃。在一些这样的实施例中，非零距离在大约500埃与大约2mm之间的范围内。在其他实施例中，非零距离212可以大于大约100埃、大于大约250埃、大于大约350埃或大于大约400埃。
图3A示出了具有介电保护层的多维集成芯片结构300的一些另外实施例的截面图。
多维集成芯片结构300包括第一层级202a和第二层级202b。第一层级202a包括第一半导体衬底102a。第二层级202b包括互连结构104，互连结构104包括设置在第二半导体衬底102b的前侧上的介电结构内的多个互连层。在一些实施例中，第一半导体衬底102a的上表面102u横向延伸超过第二层级202b的相对侧。多个衬底贯通孔(TSV)302从第二半导体衬底102b的前侧延伸到第二半导体衬底102b的背侧。在一些实施例中，第一半导体衬底102a可以具有大于第二半导体衬底102b的第二厚度的第一厚度。
介电保护层118设置在第二半导体衬底102b和互连结构104的侧壁上。介电保护层118将第一半导体衬底102a与互连结构104分开。在一些实施例中，介电保护层118可以具有顶表面118t，顶表面118t与第二半导体衬底102b的背离第一半导体衬底102a的背侧基本对准。
图3B示出了具有介电保护层的多维集成芯片结构304的一些另外实施例的截面图。
多维集成芯片结构304包括第一层级202a和第二层级202b。第一层级202a包括第一半导体衬底102a，第一半导体衬底102a具有由凹进区域112围绕的中心区域110。中心区域110由第一半导体衬底102a的上表面102u限定。凹进区域112由第一半导体衬底102a的内侧壁102s和第一半导体衬底102a的凹进表面102r限定。第二层级202b包括在第二半导体衬底102b的前侧上的互连结构104。在一些实施例中，互连结构104通过接合区域308被接合到上表面102u。
在一些实施例中，第一半导体衬底102a的凹进表面102r可以具有第一宽度310。在一些实施例中，第一宽度310可以小于或等于大约2微米。在其他实施例中，第一宽度310可以在大约5毫米(mm)和大约20mm之间的范围内。在其他实施例中，第一宽度310可以在大约10mm与大约30mm之间的范围内。在一些实施例中，第一半导体衬底102a的内侧壁102s可以具有第一深度312。在一些实施例中，第一深度312可以大于或等于大约20微米。
介电保护层118设置在第一半导体衬底102a的凹进表面102r上，并沿着第一半导体衬底102a、互连结构104和第二半导体衬底102b的内侧壁102s布置。在一些实施例中，介电保护层118可以在第二半导体衬底102b的背侧上方延伸。
图4A至图4D示出了包括介电保护层和混合接合界面的多维集成芯片结构的一些实施例。
图4A示出了以面对面配置接合具有介电保护层的多维集成芯片结构400的一些实施例的截面图。
多维集成芯片结构400包括第一层级202a和第二层级202b。第一层级202a包括第一半导体衬底102a，第一半导体衬底102a具有由凹进区域112围绕的中心区域110。第一互连结构104a设置在第一半导体衬底102a的中心区域110上。第二层级202b包括设置在第二半导体衬底102b的前侧上的第二互连结构104b。在一些实施例中，第一半导体衬底102a可以具有小于第二半导体衬底102b的第二厚度的第一厚度。
第一互连结构104a沿着混合接合区域402接合到第二互连结构104b。混合接合区域402包括设置在第一介电层406a内的第一多个导电接合部件404a和设置在第二介电层406b内的第二多个导电接合部件404b。在一些实施例中，第一多个导电接合部件404a和第二多个导电接合部件404b可以包括铜、铝等。在一些实施例中，第一介电层406a和第二介电层406b可以包括氧化物、氮化物等。沿着混合界面408，第一多个导电接合部件404a沿着第一界面接触第二多个导电接合部件404b，并且第一介电层406a沿着第二界面接触第二介电层406b。
介电保护层118设置在第一半导体衬底102a、第一互连结构104a、第二半导体衬底102b、第二互连结构104b和混合接合区域402的侧壁上。
图4B示出了以面对面配置接合具有介电保护层的多维集成芯片结构410的一些另外实施例的截面图。
多维集成芯片结构410包括设置在第一半导体衬底102a的侧壁上的第一介电保护层118a和第一互连结构104a。第一介电保护层118a可以进一步在第一互连结构104a的顶部上方延伸。第二介电保护层118b设置在第二半导体衬底102b和第二互连结构104b的侧壁上。第二介电保护层118b可以进一步在第二互连结构104b的顶部上方延伸。
第一互连结构104a沿着设置在第一介电保护层118a和第二介电保护层118b之间的混合接合区域402接合到第二互连结构104b。混合接合区域402包括设置在第一介电层406a内的第一多个导电接合部件404a和设置在第二介电层406b内的第二多个导电接合部件404b。第一多个导电接合部件404a通过延伸穿过第一介电保护层118a的第一导电部件405a耦合到第一互连结构104a。第二多个导电接合部件404b通过延伸穿过第二介电保护层118b的第二导电部件405b耦合到第二互连结构104b。
在一些实施例中，第一介电层406a和第二介电层406b可以延伸到第一介电保护层118a和/或第二介电保护层118b的外侧壁。在一些这样的实施例中，第一介电保护层118a或第二介电保护层118b不覆盖第一介电层406a和第二介电层406b的最外侧壁。
图4C示出了以面对面和面对背配置接合具有介电保护层的多维集成芯片结构412的一些另外实施例的截面图。
多维集成芯片结构412包括：第一层级202a，第一层级202a包括设置在第一半导体衬底102a上的第一互连结构104a；第二层级202b，第二层级202b包括设置在第二半导体衬底102b上的第二互连结构104b；以及第三层级202c，第三层级202c包括设置在第三半导体衬底102c上的第三互连结构104c。
第一层级202a以面对面配置接合到第二层级202b，使得第一互连结构104a和第二互连结构104b设置在第一半导体衬底102a的前侧和第二半导体结构102b的前侧之间。在一些实施例中，第一互连结构104a和第二互连结构104b通过第一混合接合区域402a接合在一起。
第二层级202b以背对面配置接合到第三层级202c，从而第三互连结构104c设置在第二半导体衬底102b的背侧和第三半导体衬底102c的前侧之间。在一些实施例中，第二半导体衬底102b和第三互连结构104c通过第二混合接合区域402b接合在一起。
第一介电保护层118a覆盖第一半导体衬底102a、第一互连结构104a、第一混合接合区域402a、第二互连结构104b和第二半导体衬底102b的侧壁。第一介电保护层118a进一步覆盖第二半导体衬底102b的背侧。第二介电保护层118b覆盖第一介电保护层118a、第二混合接合区域402b、第三互连结构104c和第三半导体衬底102c的侧壁。第二介电保护层118b进一步覆盖第三半导体衬底102c的背侧。
第一BTSV(back-side through substrate via，背侧衬底贯通孔)414a延伸穿过第二半导体衬底102b和第一介电保护层118a，以将第二互连结构104b电耦合到第三互连结构104c。第二BTSV 414b延伸穿过第三半导体衬底102c和第二介电保护层118b。
图4D示出了以面对面和面对背配置接合具有介电保护层的多维集成芯片结构416的一些另外实施例的截面图。
多维集成芯片结构416包括第一层级202a、第二层级202b和第三层级202c。第一层级202a通过第一混合接合区域402a以面对面配置耦合到第二层级202b。第二层级202b通过第二混合接合区域402b以面对面配置耦合到第三层级202c。第一介电保护层118a覆盖第一层级202a的侧壁和水平延伸的表面。第二介电保护层118b覆盖第二层级202b的侧壁和水平延伸的表面。第三介电保护层118c覆盖第一介电保护层118a、第二介电保护层118b、第一混合接合区域402a、第二混合接合区域402b和第三层级202c的侧壁。
图5示出了包括介电保护层和介电接合界面的多维集成芯片结构500的一些另外实施例的截面图。
多维集成芯片结构500包括第一层级202a、第二层级202b和第三层级202c。第一层级202a通过第一介电接合区域502a以面对面配置耦合到第二层级202b，第一介电接合区域502a具有沿着第一介电界面506a相遇的两个不同的介电接合结构504a-504b。第二层级202b通过第二介电接合区域502b以面对面配置耦合到第三层级202c，第二介电接合区域502b具有沿着第二介电界面506b相遇的两个不同的介电接合结构504c-504d。在一些实施例中，第三介电接合结构504c可以围绕包括导电材料的一个或多个重新分布层507。第一介电保护层118a覆盖第一层级202a、第二层级202b和第一介电接合区域502a的侧壁。第二介电保护层118b覆盖第一介电保护层118a、第二介电接合区域502b和第三层级202c的侧壁。
第一BTSV 508a延伸穿过第一介电接合区域502a的第一介电保护层118a、第二层级202b和第一介电界面506a。第一BTSV 508a电接触第一层级202a和第二层级202b内的互连层。第二BTSV 508b延伸穿过第二介电接合区域502b的第二介电保护层118b、第三层级202c和第二介电界面506b。第二BTSV 508b电接触第二层级202b和第三层级202c内的互连层。
图6至图7示出了具有介电保护层的单个(例如，切分)的集成芯片结构的一些实施例的截面图。
图6示出了单个的集成芯片结构600的一些实施例的截面图。
单个的集成芯片结构600包括彼此堆叠的多个集成芯片(IC)管芯602a-602c。在一些实施例中，多个IC管芯602a-602c可以包括第一IC管芯602a、第二IC管芯602b和第三IC管芯602c。第一IC管芯602a、第二IC管芯602b和第三IC管芯602c分别包括设置在半导体衬底102上的互连结构104。第一IC管芯602a通过第一混合接合区域402a接合到第二IC管芯602b，并且第二IC管芯602b通过第二混合接合区域402b接合到第三IC管芯602c。第一IC管芯602a、第二IC管芯602b和第三IC管芯602c的侧壁基本上沿着垂直于第一IC管芯602a的顶表面的线对准。
第一介电保护层118a设置在两个IC管芯之间。例如，在一些实施例中，第一介电保护层118a可以设置在第二IC管芯602b和第三IC管芯602c之间。在一些实施例中，第二介电保护层118b设置在第三IC管芯602c上方。第一介电保护层118a和第二介电保护层118b具有分别在第一介电保护层118a和第二介电保护层118b的相对的最外侧壁之间延伸的顶表面和底表面。在一些实施例中，第一介电保护层118a和第二介电保护层118b的最外侧壁与第一IC管芯602a、第二IC管芯602b和第三IC管芯602c的最外侧壁基本对准。在一些这样的实施例中，第一介电保护层118a和第二介电保护层118b不沿着多个IC管芯602a-602c中的一个或多个的侧壁设置。
在一些实施例中，第一IC管芯602a、第二IC管芯602b和/或第三IC管芯602c可以包括沿着单个的集成芯片结构600的第一侧布置的受损区域114。受损区域114可以限定介电材料内的一个或多个凹部116。在一些这样的实施例中，单个的集成芯片结构600的相对的第二侧可以没有损坏的区域。
在一些实施例中，包括一个或多个钝化层604a-604b的钝化结构604设置在第二介电保护层118b上方。在一些实施例中，可以在钝化结构604内设置一个或多个重新分布层606。可以将一个或多个重新分布层606配置为将多个IC管芯602a-602c电耦合到设置在钝化结构604上或上方的接合焊盘608。在一些实施例中，导电焊料凸块610设置在接合焊盘608上。
图7示出了单个的集成芯片结构700的一些另外实施例的截面图。
单个的集成芯片结构700包括彼此堆叠的多个集成芯片(IC)管芯602a-602b。在一些实施例中，多个IC管芯602a-602b可包括第一IC管芯602a和第二IC管芯602b。第一IC管芯602a通过混合接合区域402接合至第二IC管芯602b。第一介电保护层118a和第二介电保护层118b设置在混合接合区域402的相对侧。第一介电保护层118a将混合接合区域402与第一互连结构104a分开。第二介电保护层118b将混合接合区域402与第二互连结构104b分开。
图8至图12B示出了形成具有介电保护层的集成芯片结构的方法的一些实施例的截面图800-1202。虽然。相对于方法描述了图8至图12B，应当理解，图8至图12B并不限于这种方法，而是可以作为独立于该方法的结构而单独存在。
如图8的截面图800所示，一个或多个晶体管器件103形成在第一半导体衬底102a内。在各种实施例中，第一半导体衬底102a可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯，以及与之相关的任何其他类型的半导体和/或外延层。在一些实施例中，晶体管器件103可以包括通过在第一半导体衬底102a上沉积栅极介电膜和栅电极膜而形成的晶体管。随后对栅极介电膜和栅电极膜进行图案化，以形成栅极介电和栅电极。可以随后注入第一半导体衬底102a以在栅电极的相对侧上在第一半导体衬底102a内形成源极区和漏极区。
在形成晶体管器件103之后，在第一半导体衬底102a的上表面102u上方形成第一互连结构104a。第一互连结构104a包括介电结构106，介电结构106具有分别围绕一个或多个互连层108的一个或多个堆叠的ILD层106a-106d。在一些实施例中，可以通过在第一半导体衬底102a上方形成ILD层来形成第一互连结构104a，选择性地蚀刻ILD层(例如，氧化物、低k介电或超低k介电)以在ILD层内限定通孔和/或沟槽，在通孔和/或沟槽内形成导电材料(例如，铜、铝等)以填充开口，并且执行平坦化工艺(例如，化学机械平坦化工艺)。在一些实施例中，ILD层可以包括二氧化硅、掺杂的二氧化硅(例如，碳掺杂的二氧化硅)、氮氧化硅、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟化硅酸盐玻璃(FSG)中的一种或多种等。
如图9的截面图900所示，执行边缘修整工艺。边缘修整工艺沿着第一半导体衬底102a的周边去除第一半导体衬底102a和第一互连结构104a的部分。通过去除第一半导体衬底102a的部分，边缘修整工艺限定了第一半导体衬底102a的中心区域110和凹进区域112。在一些实施例中，凹进区域112由通过第一半导体衬底102a的内侧壁102s耦合到上表面102u的凹进表面限定。
在一些实施例中，可以沿着第一半导体衬底102a的周边延伸的闭合环通过使刀片902沿着与第一半导体衬底102a和第一互连结构104a接触来执行边缘修整工艺。刀片902具有接合到具有圆形横截面的芯906的研磨元件904(例如，金刚石颗粒)。当研磨元件904与第一半导体衬底102a和第一互连结构104a接触时，芯906被配置为绕轴线908旋转。在边缘修整工艺中，刀片902在第一互连结构104a上施加应力。应力会损坏第一互连结构104a并形成受损区域114，受损区域114在第一互连结构104a内限定一个或多个凹部116。
如图10的截面图1000所示，可以在边缘修整工艺完成之后执行清洁工艺。在一些实施例中，清洁工艺可以包括湿清洁工艺。在这样的实施例中，湿清洁工艺可以将第一半导体衬底102a和第一互连结构104a暴露于一种或多种液体1002(例如，丙酮、去离子水等)，以从边缘修整工艺中去除碎屑。在其他实施例中，清洁工艺可以包括干清洁工艺。
如图11的截面图1100所示，可以在清洁工艺完成之后执行退火工艺1102。执行退火工艺1102以从第一半导体衬底102a和第一互连结构104a去除不想要的水分(例如，来自湿清洁工艺的水分)。可以通过将第一半导体衬底102a和第一互连结构104a暴露于升高的温度来执行退火工艺。在一些实施例中，升高的温度可以大于大约100℃。在一些其他实施例中，升高的温度可以大于大约200℃、大于大约300℃、大于大约400℃或大于大约500℃。在一些实施例中，升高的温度可以在大约100℃与大约300℃之间的范围内。
如图12A的截面图1200所示，沿着由边缘修整工艺限定的第一互连结构104a的最外侧壁104s形成介电保护层118。在一些实施例中，介电保护层118还可以沿着第一半导体衬底102a的凹进表面102r和/或在受损区域114的凹部116内形成在第一半导体衬底102a的侧壁上。
在一些实施例中，介电保护层118包括氮化硅、氮氧化硅、碳化硅、二氧化硅、二氧化铪、五氧化钽、氧化铝、过氧化锌等。介电保护层118具有沿着第一互连结构104a的侧壁的第一厚度t1和直接在第一互连结构104a上方的第二厚度t2。在一些实施例中，第一厚度t1大于或等于第二厚度t2的大约80％。在一些实施例中，第一厚度t1大于或等于第二厚度t2的大约90％。在一些实施例中，第一厚度t1在第二厚度t2的大约80％与大约100％之间。
在一些实施例中，介电保护层118可以在随后的制造工艺期间暴露于一种或多种蚀刻剂(例如，用于去除在图案化BTSV中使用的光致抗蚀剂的湿蚀刻剂)。因此，介电保护层118必须具有提供足够的抗蚀刻性的厚度和/或密度，以保护第一互连结构104a免受进一步的损坏。在一些实施例中，介电保护层118的第一厚度t1大于或等于大约200埃。大于或等于大约200埃的第一厚度t1能够保护第一互连结构104免受随后的蚀刻工艺的影响。在一些这样的实施例中，第一厚度t1在大约200埃与大约2000埃之间的范围内。在其他实施例中，介电保护层118的第一厚度t1可以大于或等于大约500埃、大于或等于大约750埃、或者大于或等于大约1000埃。具有大于第二厚度t2的80％的第一厚度t1允许将介电保护层118有效地且成本有效地沉积到第一厚度t1，第一厚度t1能够保护第一互连结构104a免受进一步的破坏(例如，第一厚度t1大于200埃)。
在一些实施例中，介电保护层118可以具有相对较低的湿蚀刻速率，以在随后的湿蚀刻工艺期间保护第一互连结构104a。例如，在一些实施例中，介电保护层118可以具有小于大约500埃/分钟的湿蚀刻速率。在一些实施例中，当暴露于包含稀氢氟酸的湿蚀刻剂中时，介电保护层118的湿蚀刻速率可以小于大约
Figure BDA0002673625990000161
min(例如，在室温下H2O与HF比率为100：1)。
在一些实施例中(在图12A的截面图1200中示出)，可以通过等离子体增强原子层沉积(PEALD)工艺、原子层沉积(ALD)工艺、高密度等离子体化学气相沉积(HDP-CVD)工艺、集成轮廓调制(IPM)沉积工艺或金属有机化学气相沉积(MOCVD)工艺来沉积介电保护层118。在一些这样的实施例中，介电保护层118可以完全覆盖第一半导体衬底102a和第一互连结构104a。
在其他实施例中(在图12B的截面图1202中示出)，介电保护层118可以通过斜角沉积工艺形成。在这样的实施例中，介电保护层118形成在第一半导体衬底102a的外部区域上方，而不形成在第一半导体衬底102a的中心上方。所得的介电保护层118包括一个或多个侧壁118s，侧壁118s在第一互连结构104a上方限定了开口210。
图13示出了形成具有介电保护层的集成芯片结构的方法1300的一些实施例的流程图。
虽然本文将本文公开的方法(例如，方法1300、1800、2300和2800)作为一系列动作或事件进行了说明和描述，但应了解，此类动作或事件的说明顺序并不被解释为限制性的。例如，除了本文图示和/或描述的那些动作或事件之外，某些动作可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，实现本文描述的一个或多个方面或实施例可能不需要所有示出的动作。此外，本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。
在1302处，在第一半导体衬底上方形成第一互连结构。图8示出了对应于动作1302的一些实施例的截面图800。
在1304处，执行边缘修整工艺以沿着第一半导体衬底的周边去除第一半导体衬底和第一互连结构的部分。图9示出了对应于动作1304的一些实施例的截面图900。
在1306处，在第一半导体衬底和第一互连结构上执行湿清洁工艺。图10示出了对应于动作1306的一些实施例的截面图1000。
在1308处，在第一半导体衬底和第一互连结构上执行退火工艺。图11示出了对应于动作1308的一些实施例的截面图1100。
在1310处，沿着由边缘修整工艺限定的第一互连结构的侧壁形成介电保护层。图12A示出了对应于动作1310的一些实施例的截面图1200。图12B示出了对应于动作1310的一些替代实施例的截面图1202。
图14至图17D示出了形成具有介电保护层的多维集成芯片结构的方法的一些实施例的截面图1400-1706。虽然相对于方法描述了图14至图17D，将理解的是，图14至图17D中公开的结构不限于这种方法，而是可以独立地作为独立于该方法的结构。此外，尽管图14至图17D的方法被图示为晶圆到晶圆(W2W)接合工艺，但是应当理解，该方法可以被应用于芯片到晶圆(C2W)接合工艺。
如图14的截面图1400所示，一个或多个晶体管器件103形成在第一半导体衬底102a内。导电接触件108a形成在第一ILD层106a内，第一ILD层106a形成在第一半导体衬底102a上方。导电接触件108a耦合到一个或多个晶体管器件103。在一些实施例中，可以蚀刻第一半导体衬底102a和第一ILD层106a以限定延伸到第一半导体衬底102a中的TSV开口1402。在这样的实施例中，可以在TSV开口1402内形成导电材料，然后进行平坦化工艺以限定TSV 302。
如图15的截面图1500所示，在第一ILD层106a上方形成一个或多个附加ILD层106b-106d，以在第一半导体衬底102a上限定介电结构106。一个或多个互连层108形成在一个或多个附加ILD层106b-106d内，以限定第一互连结构104a。
图16A至图16D示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些实施例。
如图16A的截面图1600所示，执行边缘修整工艺以沿着第一半导体衬底102a的周边去除第一半导体衬底102a和第一互连结构104a的部分。在一些实施例中，可以通过使刀片902沿着闭环路径与第一半导体衬底102a和第一互连结构104a接触来执行边缘修整工艺。
如图16B的截面图1602所示，沿着由边缘修整工艺限定的第一互连结构104a的侧壁形成介电保护层118。在一些实施例中，介电保护层118还可以形成在第一半导体衬底102a的侧壁上和/或沿着由边缘修整工艺限定的第一半导体衬底102a的凹进表面。
如图16C的截面图1604所示，第一半导体衬底102a接合到第二半导体衬底102b，以形成具有第一层级202a和第二层级202b的多层级半导体结构。在一些实施例中，第一半导体衬底102a通过介电保护层118接合到第二半导体衬底102b。在其他实施例(未示出)中，第一半导体衬底102a可以通过附加接合区域层接合到第二半导体衬底102b。
如图16D的截面图1606所示，减薄第一半导体衬底102a。在各个实施例中，可以通过沿线1608对第一半导体衬底102a的背侧进行蚀刻和/或机械研磨来使第一半导体衬底102a减薄。在一些实施例中，可以通过第一研磨工艺、随后的第二研磨工艺和化学机械抛光(CMP)工艺来使第一半导体衬底102a减薄。在一些实施例中，第一研磨工艺可以实现第一表面粗糙度，第二研磨工艺可以实现小于第一表面粗糙度的第二表面粗糙度，并且CMP工艺可以实现小于第二表面粗糙度的第三表面粗糙度。
图17A至图17D示出了边缘修整工艺的一些替代实施例以及形成多层级半导体结构的接合工艺。
如图17A的截面图1700所示，执行边缘修整工艺以沿着第一半导体衬底102a的周边去除第一半导体衬底102a和第一互连结构104a的部分。
如图17B的截面图1702所示，沿着由边缘修整工艺限定的第一互连结构104a的侧壁形成第一介电保护层118a。在一些实施例中，第一介电保护层118a也可以形成在第一半导体衬底102a的侧壁上和/或沿着由边缘修整工艺限定的第一半导体衬底102a的凹进表面。
如图17C的截面图1704所示，第一半导体衬底102a接合到第二半导体衬底102b，以形成具有第一层级202a和第二层级202b的多层级半导体结构。在一些实施例中，可以在接合之前在第二半导体衬底102b上执行第二边缘修整工艺。在这样的实施例中，可以在接合之前在第二半导体衬底102b上方形成第二介电保护层118b。
在一些实施例中，在接合之前，可以形成一个或多个导电部件405以延伸穿过第一介电保护层118a和第二介电保护层118b。在一些这样的实施例中，第一半导体衬底102a通过第一介电保护层118a和第二介电保护层118b接合到第二半导体衬底102b。在其他实施例(未示出)中，第一半导体衬底102a通过接合区域(例如，混合接合区域或介电接合区域)接合到第二半导体衬底102b。
如图17D的截面图1706所示，沿线1708减薄第一半导体衬底102a。
图18示出了形成具有介电保护层的多层极半导体结构的方法1800的一些实施例的流程图。
在1802处，在第一半导体衬底内形成一个或多个晶体管器件。图14示出了对应于动作1802的一些实施例的截面图1400。
在1804处，在第一半导体衬底内形成衬底贯通孔(TSV)。图14示出了对应于动作1804的一些实施例的截面图1400。
在1806处，在第一半导体衬底上方形成第一互连结构。图15示出了对应于动作1806的一些实施例的截面图1500。
在1808处，在第一互连结构和第一半导体衬底上执行边缘修整工艺。图16A示出了对应于动作1808的一些实施例的截面图1600。图17A示出了对应于动作1808的一些替代实施例的截面图1700。
在1810处，沿着第一互连结构的侧壁形成介电保护层。图16B示出了对应于动作1810的一些实施例的截面图1602。图17B示出了对应于动作1810的一些替代实施例的截面图1702。
在1812处，将第一半导体衬底接合到第二半导体衬底以形成多层级半导体结构。图16C示出了对应于动作1812的一些实施例的截面图1604。图17C示出了对应于动作1812的一些替代实施例的截面图1704。
在1814处，减薄第一半导体衬底。图16D示出了对应于动作1814的一些实施例的截面图1606。图17D示出了对应于动作1814的一些替代实施例的截面图1706。
在1816处，切分多层极半导体结构以形成多个多维集成芯片。
图19至图22H示出了形成具有介电保护层的多维集成芯片结构的方法的一些另外实施例的截面图1900-2216。虽然。相对于方法描述了图19-22H，应当理解，在图19至图22H中公开的结构可以不限于这种方法，而是可以作为独立于该方法的结构而单独存在。此外，尽管图19至图22H的方法被图示为晶圆到晶圆(W2W)接合工艺，但是应当理解，该方法可以应用于芯片到晶圆(C2W)接合工艺。
如图19的截面图1900所示，在第一半导体衬底102a内形成一个或多个晶体管器件103。导电接触件108a形成在形成在第一半导体衬底102a上方的第一ILD层106a内。在一些实施例中，可以随后在第一半导体衬底102a内形成TSV 302。
如图20的截面图2000所示，在第一ILD层106a上形成一个或多个附加ILD层106b-106d，以在第一半导体衬底102a上限定介电结构106。一个或多个互连层108形成在一个或多个附加ILD层106b-106d内，以限定第一互连结构104a。
图21A至图21D示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些实施例的截面图。
如图21A的截面图2100所示，第一半导体衬底102a接合到第二半导体衬底102b，以形成具有第一层级202a和第二层级202b的多层级半导体结构。在一些实施例中，第一半导体衬底102a通过接合区域308接合到第二半导体衬底102b。
如图21B的截面图2102所示，减薄第一半导体衬底102a。在各种实施例中，可以通过沿着线2104蚀刻和/或机械研磨第一半导体衬底102a的背侧来减薄第一半导体衬底102a。
如图21C的截面图2106所示，执行边缘修整工艺以沿着第二半导体衬底102a的周边去除第一半导体衬底102a、第二半导体衬底102b和第一互连结构104a的部分。
如图21D的截面图2108所示，沿着由边缘修整工艺限定的第一互连结构104a的侧壁形成介电保护层118。在一些实施例中，介电保护层118还可以形成在第一半导体衬底102a的侧壁、第二半导体衬底102b的侧壁和/或沿着第二半导体衬底102b的凹进表面上。
图22A至图22H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些另外实施例。
如图22A的截面图2200所示，在形成于第一互连结构104a上方的第一介电层406a内形成第一多个导电接合部件404a。
如图22B的截面图2202所示，第一半导体衬底102a接合到第二半导体衬底102b，以限定包括第一层级202a和第二层级202b的多层级半导体结构。在一些实施例中，通过使第一介电层406a内的第一多个导电接合部件404a与第二介电层406b内的第二多个导电接合部件404b接触而形成的第一混合接合区域402a，将第一半导体衬底102a接合到第二半导体衬底102b。
如图22C的截面图2204所示，执行第一边缘修整工艺以沿着第二半导体衬底102b的周边去除多层级半导体结构的部分。
如图22D的截面图2206所示，沿着由第一边缘修整工艺限定的第一层级202a和第二层级202b的侧壁形成第一介电保护层118a。在一些实施例中，第一介电保护层118a也可以形成在第二半导体衬底102b的凹进表面上。
如图22E的截面图2208所示，可以沿着线2210减薄第一半导体衬底102a。
如图22F的截面图2212所示，第三半导体衬底102c和第三互连结构104c通过第二混合接合区域402b接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级202c。
如图22G的截面图2214所示，执行第二边缘修整工艺以去除第三半导体衬底102c和第三互连结构104c的部分。在一些实施例中，第二边缘修整工艺还可以去除第一介电保护层118a的部分。
如图22H的截面图2214所示，沿着由第二边缘修整工艺限定的第一层级202a、第二层级202b和第三层级202c的侧壁形成第二介电保护层118b。在形成第二介电保护层118b之后，可以沿着线2218执行第二减薄工艺以减小第三半导体衬底102c的厚度。
图23示出了形成具有介电保护层的多层级半导体结构的方法2300的一些其他实施例的流程图。
在2302处，在第一半导体衬底内形成一个或多个晶体管器件。图19示出了对应于动作2302的一些实施例的截面图1900。
在2304处，在第一半导体衬底内形成衬底贯通孔(TSV)。图19示出了对应于动作2304的一些实施例的截面图1900。
在2306处，在第一半导体衬底上方形成第一互连结构。图20示出了对应于动作2306的一些实施例的截面图2000。
在2308处，将第一半导体衬底接合到第二半导体衬底以限定多层级半导体结构。图21A示出了对应于动作2308的一些实施例的截面图2100。图22A至图22B示出了对应于动作2308的一些替代实施例的截面图2200-2202。
在2310处，在多层级半导体结构上执行减薄工艺。在一些实施例中，可以在动作2312-2314之前执行减薄工艺。图21B示出了一些这样的实施例的截面图2102。在一些实施例中，可以在步骤2312-2314之后执行减薄工艺。图22E示出了一些这样的实施例的截面图2208。
在2312处，在多层级半导体结构上执行边缘修整工艺。图21C示出了对应于动作2312的一些实施例的截面图2106。图22C示出了对应于动作2312的一些替代实施例的截面图2204。
在2314处，沿着多层级半导体结构的侧壁形成介电保护层。图21D示出了对应于动作2314的一些实施例的截面图2108。图22D示出了对应于动作2314的一些替代实施例的截面图2206。
在一些实施例中，可以重复动作2308-2314(沿着线2316)以形成具有多于两层级的多维半导体结构。图22F至图22H示出了对应于动作2308-2314的重复的一些实施例的截面图2212-2216。
在2318处，切分多层级半导体结构以形成多个多维集成芯片。
图24至图27H示出了形成具有介电保护层的多维集成芯片结构的方法的一些另外实施例的截面图2400-2720。虽然相对于方法描述了图24至图27H，将理解，在图24至图27H中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而单独存在。
如图24的截面图2400所示，一个或多个晶体管器件103形成在第一半导体衬底102a内。导电接触件108a形成在形成在第一半导体衬底102a上方的第一ILD层106a内。
如图25的截面图2500所示，在第一ILD层106a上方形成一个或多个附加ILD层106b-106d，以在第一半导体衬底102a上限定介电结构106。一个或多个互连层108形成在一个或多个附加ILD层106b-106d内，以限定第一互连结构104a。
图26A至图26H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些实施例的截面图。
如图26A的截面图2600所示，在形成于第一互连结构104a上方的第一介电层406a内形成第一多个导电接合部件404a。
如图26B的截面图2602所示，第一半导体衬底102a接合到第二半导体衬底102b，以限定包括第一层级202a和第二层级202b的多层级半导体结构。
如图26C的截面图2604所示，执行第一边缘修整工艺以沿着第二半导体衬底102b的周边去除第一半导体衬底102a和第一互连结构104a的部分。在一些实施例中，还可以执行第一减薄工艺以沿着线2606减薄第一半导体衬底102a。
如图26D的截面图2608所示，沿着由第一边缘修整工艺限定的第一层级202a和第二层级202b的侧壁形成第一介电保护层118a。在一些实施例中，第一介电保护层118a也可以形成在第二半导体衬底102b的凹进表面上。
在形成第一介电保护层118a之后，形成第一背侧衬底贯通孔(BTSV)开口2610。第一BTSV开口2610穿过第一介电保护层118a和第一半导体衬底102a延伸到第一互连结构104a内的互连层。随后，第一BTSV开口2610填充导电材料，以限定第一背侧衬底贯通孔(BTSV)414a。
如图26E的截面图2612所示，通过第二混合接合区域402b将第三半导体衬底102c和第三互连结构104c接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级202c。
如图26F的截面图2614所示，执行第二边缘修整工艺以去除第三半导体衬底102c和第三互连结构104c的部分。在一些实施例中，第二边缘修整工艺还可去除第一介电保护层118a的部分。
如图26G的截面图2616所示，可以执行第二减薄工艺以沿着线2618减薄第三半导体衬底102c。
如图26H的截面图2620所示，沿着由边缘修整工艺限定的第一层级202a、第二层级202b和第三层级202c的侧壁形成第二介电保护层118b。在形成第二介电保护层118b之后，形成第二BTSV开口2622。第二BTSV开口2622延伸穿过第二介电保护层118b和第三半导体衬底102c到达第三互连结构104c内的互连层。随后，第二BTSV开口2622填充导电材料以限定第二BTSV 414b。
图27A至图27H示出了形成多层级半导体结构的边缘修整工艺和接合工艺的一些其他实施例。
如图27A的截面图2700所示，在第一互连结构104a上方形成第一介电接合结构504a。
如图27B的截面图2702所示，第一半导体衬底102a通过第一介电接合区域502a接合到第二半导体衬底102b，以限定包括第一层级202a和第二层级202b的多层级半导体结构。在一些实施例中，第一介电接合结构504a可以在第一介电接合区域502a内沿着第一介电界面506a接触第二介电接合结构504b。
如图27C的截面图2704所示，执行第一边缘修整工艺以沿着多层级半导体结构的周边去除多层级半导体结构的部分。在一些实施例中，还可以执行第一减薄工艺以沿着线2706减薄第一半导体衬底102a。
如图27D的截面图2708所示，沿着由第一边缘修整工艺限定的第一层级202a和第二层级202b的侧壁形成第一介电保护层118a。在一些实施例中，第一介电保护层118a也可以形成在第二半导体衬底102b的凹进表面上。
在形成第一介电保护层118a之后，形成第一BTSV开口2710。第一BTSV开口2710延伸穿过第一介电保护层118a、第一半导体衬底102a和第一介电接合区域502a到达第二互连结构104b内的互连层。随后，第一BTSV开口2710填充导电材料以限定第一BTSV 508a。
如图27E的截面图2712所示，第三半导体衬底102c和第三互连结构104c通过第二介电接合区域502b接合到第二半导体衬底102b，以形成多层级半导体结构的第三层级202c。
如图27F的截面图2714所示，执行第二边缘修整工艺以去除第三半导体衬底102c和第三互连结构104c的部分。在一些实施例中，第二边缘修整工艺还可去除第一介电保护层118a的部分。
如图27G的截面图2716所示，可以执行第二减薄工艺以沿着线2718减薄第三半导体衬底102c。
如图27H的截面图2720所示，沿着由边缘修整工艺限定的第一层级202a、第二层级202b和第三层级202c的侧壁形成第二介电保护层118b。在形成第二介电保护层118b之后，形成第二BTSV开口2722。第二BTSV开口2722延伸穿过第二介电保护层118b和第三半导体衬底102c到达第三互连结构104c内的互连层。第二BTSV开口2722随后填充导电材料以限定第二BTSV 508b。
图28示出了形成具有介电保护层的多维集成芯片结构的方法2800的一些其他实施例的流程图。
在2802处，在第一半导体衬底内形成一个或多个晶体管器件。图24示出了对应于动作2802的一些实施例的截面图2400。
在2804处，在第一半导体衬底上方形成第一互连结构。图25示出了对应于动作2804的一些实施例的截面图2500。
在2806处，将第一半导体衬底接合到附加半导体衬底以限定多层级半导体结构。图26A至图26B示出了对应于动作2806的一些实施例的截面图。图27A至图27B示出了对应于动作2806的一些替代实施例的截面图。
在2808处，在多层级半导体结构上执行减薄工艺。图26C示出了对应于动作2808的一些实施例的截面图2604。图27C示出了对应于动作2808的一些实施例的截面图2704。
在2810处，在多层级半导体结构上执行边缘修整工艺。图26C示出了对应于动作2810的一些实施例的截面图2604。图27C示出了对应于动作2810的一些实施例的截面图2704。
在2812处，沿着多层级半导体结构的侧壁形成介电保护层。图26D示出了对应于动作2812的一些实施例的截面图2608。图27D示出了对应于动作2812的一些实施例的截面图2708。
在2814处，穿过介电保护层形成BTSV。图26D示出了对应于动作2814的一些实施例的截面图2608。图27D示出了对应于动作2814的一些实施例的截面图2708。
在一些实施例中，可以重复动作2806-2814(沿着线2816)以形成具有多于两个的堆叠晶圆的多维芯片。图26E至图26H示出了对应于动作2806-2814的重复的一些实施例的截面图。图27E至图27H示出了与动作2806-2814的重复相对应的一些实施例的截面图。
在2818处，切分多层级半导体结构以形成多个多维集成芯片。
因此，在一些实施例中，本公开涉及一种方法，在边缘修整工艺期间通过沿着一个或多个层间介电(ILD)层的侧壁形成介电保护层，来在边缘修整工艺之后减少对覆盖衬底的一个或多个ILD层的损害。
在一些实施例中，本公开涉及形成集成芯片结构的方法。该方法包括在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层；执行边缘修整工艺以沿着第一半导体衬底的周边去除第一互连结构和第一半导体衬底的部分，其中，边缘修整工艺导致第一半导体衬底具有通过直接设置在第一半导体衬底上方的内侧壁耦接到上表面的凹进表面；以及在执行边缘修整工艺之后，在第一互连结构的侧壁上形成介电保护层。在一些实施例中，该方法可以进一步包括将第一半导体衬底接合到第二半导体衬底；以及在将第一半导体衬底接合到第二半导体衬底之后，减小第一半导体衬底的厚度。在一些实施例中，在减小第一半导体衬底的厚度之前，将介电保护层形成在第一互连结构的侧壁上。在一些实施例中，在减小第一半导体衬底的厚度之后，将介电保护层形成在第一互连结构的侧壁上。在一些实施例中，该方法可以进一步包括在将第一半导体衬底接合到第二半导体衬底之前，在第二半导体衬底上执行第二边缘修整工艺。在一些实施例中，该方法可以进一步包括在介电保护层形成在第一互连结构的侧壁上之后，将第三半导体衬底接合到第二半导体衬底；在第三半导体衬底上执行第二边缘修整工艺；以及在介电保护层上和第三半导体衬底的侧壁上形成第二介电保护层。在一些实施例中，介电保护层直接位于第一半导体衬底和第二半导体衬底之间。在一些实施例中，介电保护层包括氮化硅、氧氮化硅、碳化硅、二氧化硅、二氧化铪、五氧化钽、氧化铝或过氧化锌。在一些实施例中，介电保护层的厚度大于或等于200埃。在一些实施例中，边缘修整工艺损坏第一互连结构内的一种或多种介电材料，从而导致一种或多种介电材料的侧面内形成凹部；介电保护层形成在凹部内。在一些实施例中，通过斜角沉积工艺沉积介电保护层。在一些实施例中，介电保护层沿第一互连结构的侧壁具有第一厚度，第一厚度在第一互连结构正上方的介电保护层的第二厚度的80％至100％之间。
在其他实施例中，本公开涉及形成多维集成芯片的方法。该方法包括在第一衬底的上表面上方的介电结构内形成多个互连层；将第一衬底接合到第二衬底，其中，在接合之后介电结构位于第一衬底与第二衬底之间；执行边缘修整工艺，以沿着第一衬底的周边去除介电结构和第一衬底的部分；以及在执行边缘修整工艺之后，沿着介电结构和第一衬底的侧壁形成介电保护层。在一些实施例中，该方法可以进一步包括减小第一衬底的厚度，其中，在减小第一衬底的厚度之前，介电保护层形成在介电结构的侧壁上。在一些实施例中，该方法可以进一步包括在执行边缘修整工艺之后执行湿清洁工艺；以及在执行湿清洁工艺之后并且在形成介电保护层之前，执行退火工艺。在一些实施例中，该方法可以进一步包括减小第一衬底的厚度，其中，在减小第一衬底的厚度之后，介电保护层形成在介电结构的侧壁上。在一些实施例中，该方法可以进一步包括将第三衬底接合到第一衬底，其中，介电保护层直接设置在第一衬底和第三衬底之间。
在其他实施例中，本公开涉及集成芯片结构。该集成芯片结构包括第一衬底，具有在中心区域内的上表面和在围绕中心区域的凹进区域内的凹进表面，其中，凹进表面从中心区域横向延伸到第一衬底的最外表面，并且垂直地位于第一衬底的相对于上表面的下表面之间；第一多个互连层，设置在上表面上的第一介电结构内；以及介电保护层，位于凹进表面上方并且沿着第一介电结构的侧壁和沿着第一衬底的侧壁。在一些实施例中，介电保护层具有沿着第一介电结构的侧壁的第一厚度，第一厚度大于或等于第一介电结构的顶表面上的介电保护层的第二厚度的大约80％。在一些实施例中，凹进表面横向延伸超过介电保护层的最外侧壁。
上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种形成集成芯片结构的方法，包括：
在设置在第一半导体衬底的上表面上方的第一互连结构内形成多个互连层；
执行边缘修整工艺以沿着第一半导体衬底的周边去除所述第一互连结构和所述第一半导体衬底的部分，其中，所述边缘修整工艺导致所述第一半导体衬底具有通过直接设置在所述第一半导体衬底上方的内侧壁耦接到所述上表面的凹进表面；以及
在执行所述边缘修整工艺之后，在所述第一互连结构的侧壁上形成介电保护层。
2.根据权利要求1所述的方法，还包括：
将所述第一半导体衬底接合到第二半导体衬底；以及
在将所述第一半导体衬底接合到所述第二半导体衬底之后，减小所述第一半导体衬底的厚度。
3.根据权利要求2所述的方法，其中，在减小所述第一半导体衬底的厚度之前，将所述介电保护层形成在所述第一互连结构的所述侧壁上。
4.根据权利要求2所述的方法，其中，在减小所述第一半导体衬底的厚度之后，将所述介电保护层形成在所述第一互连结构的所述侧壁上。
5.根据权利要求2所述的方法，还包括：
在将所述第一半导体衬底接合到所述第二半导体衬底之前，在所述第二半导体衬底上执行第二边缘修整工艺。
6.根据权利要求2所述的方法，还包括：
在所述介电保护层形成在所述第一互连结构的侧壁上之后，将第三半导体衬底接合到所述第二半导体衬底；
在所述第三半导体衬底上执行第二边缘修整工艺；以及
在所述介电保护层上和所述第三半导体衬底的侧壁上形成第二介电保护层。
7.根据权利要求2所述的方法，其中，所述介电保护层直接位于所述第一半导体衬底和所述第二半导体衬底之间。
8.根据权利要求1所述的方法，其中，所述介电保护层包括氮化硅、氧氮化硅、碳化硅、二氧化硅、二氧化铪、五氧化钽、氧化铝或过氧化锌。
9.一种形成多维集成芯片的方法，包括：
在第一衬底的上表面上方的介电结构内形成多个互连层；
将所述第一衬底接合到第二衬底，其中，在接合之后所述介电结构位于所述第一衬底与所述第二衬底之间；
执行边缘修整工艺，以沿着所述第一衬底的周边去除所述介电结构和所述第一衬底的部分；以及
在执行所述边缘修整工艺之后，沿着所述介电结构和所述第一衬底的侧壁形成介电保护层。
10.一种集成芯片结构，包括：
第一衬底，具有在中心区域内的上表面和在围绕所述中心区域的凹进区域内的凹进表面，其中，所述凹进表面从所述中心区域横向延伸到所述第一衬底的最外表面，并且垂直地位于第一衬底的相对于所述上表面的下表面之间；
第一多个互连层，设置在所述上表面上的第一介电结构内；以及
介电保护层，位于所述凹进表面上方并且沿着所述第一介电结构的侧壁和沿着所述第一衬底的侧壁。
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