DE102013103206B4 - Via structure and method - Google Patents

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Abstract

Vorrichtung, die aufweist:eine dielektrische Zwischenschicht (115), die auf einer ersten Seite (101) eines Substrates (102) ausgebildet ist;eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen (184, 186) aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet ist; undeine Durchkontaktierung (142), die in dem Substrat (102) und der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die Durchkontaktierung (142) aufweist:einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite (103) des Substrates (102) angeordnet ist;Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Endabschnitte der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Endabschnitte der Seitenwandabschnitte mit den Metallleitungen (184, 186) der ersten Metallisierungsschicht verbunden sind; undeinen Mittelabschnitt, der zwischen den Seitenwandabschnitten über dem Bodenabschnitt ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist,dadurch gekennzeichnet, dass der Bodenabschnitt der Durchkontaktierung (142) eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.An apparatus comprising: an interlayer dielectric layer (115) formed on a first side (101) of a substrate (102); a first metallization layer formed over the interlayer dielectric layer (115), the first metallization layer, a plurality of metal lines (184, 186) formed in a first inter-metal dielectric material (182); anda via (142) formed in the substrate (102) and the interlayer dielectric (115), the via (142) comprising: a bottom portion formed of a conductive material, the bottom portion adjacent a second side (103) of the substrate (102); sidewall portions formed of the conductive material, first end portions of the sidewall portions connected to the bottom portion and second end portions of the sidewall portions connected to the metal lines (184, 186) of the first metallization layer are; anda central portion formed between the sidewall portions over the bottom portion, the central portion formed of a dielectric material, characterized in that the bottom portion of the via (142) has a thickness that is approximately 10 to 50 times greater than the thickness of the metal lines (184, 186).

Description

Hintergrundbackground

Die Halbleiterindustrie hat aufgrund fortwährender Verbesserungen der Integrationsdichte einer Vielfalt elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, usw.) ein rasches Wachstum erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte in den wiederholten Verkleinerungen der minimalen Bauteilgröße begründet, welche es erlaubt, dass mehr Komponenten in einen gegebenen Bereich integriert werden. Da das Verlangen nach noch kleineren elektronischen Bauteilen kürzlich angestiegen ist, besteht gesteigerter Bedarf nach kleineren und ausgefalleneren Packungstechniken für Halbleiterchips.The semiconductor industry has experienced rapid growth due to continuous improvements in the integration density of a variety of electronic components (e.g. transistors, diodes, resistors, capacitors, etc.). For the most part, this improvement in integration density is due to the repeated reductions in the minimum component size, which allows more components to be integrated into a given area. As the demand for even smaller electronic components has recently increased, there is an increasing need for smaller and more unusual packaging techniques for semiconductor chips.

Mit der Fortentwicklung der Halbleitertechnologien haben sich dreidimensionale integrierte Schaltkreise als eine effektive Alternative zu der weiteren Verringerung der physikalischen Abmessungen eines Halbleiterchips erwiesen. Bei einem dreidimensionalen integrierten Schaltkreis werden aktive Bereiche, wie Logik, Speicher, Prozessorschaltkreise und/oder dergleichen auf unterschiedlichen Wafern hergestellt, wobei jeder Wafer-Chip auf der Oberseite einer Verpackungskomponente unter der Verwendung von Hub- und Schwenkeinheiten aufgestapelt ist. Durch die Verwendung dreidimensionaler integrierter Schaltkreise kann eine wesentlich höhere Dichte erreicht werden. Daraus resultiert, dass dreidimensionale integrierte Schaltkreise kleinere Formfaktoren erreichen können, kosteneffizient sind sowie eine verbesserte Leistungsfähigkeit bei niedriger Leistungsaufnahme aufweisen.With the advancement of semiconductor technologies, three-dimensional integrated circuits have proven to be an effective alternative to further reducing the physical dimensions of a semiconductor chip. In a three-dimensional integrated circuit, active areas such as logic, memory, processor circuits and / or the like are produced on different wafers, each wafer chip being stacked on top of a packaging component using lifting and pivoting units. A much higher density can be achieved by using three-dimensional integrated circuits. As a result, three-dimensional integrated circuits can achieve smaller form factors, are cost-effective, and have improved performance with low power consumption.

Um elektrische Schaltkreise in dem gestapelten Halbleiter-Chip miteinander zu verbinden, werden Silizium-Durchkontaktierungen verwendet, um einen vertikalen Verbindungskanal durch den Körper des gestapelten Chips bereitzustellen. Silizium-Durchkontaktierungen können unter Verwendung geeigneter Techniken ausgebildet werden. Beispielsweise wird zur Ausbildung einer Silizium-Durchkontaktierung eine Öffnung auf einer aktiven Seite des Halbleitersubstrates ausgebildet, wobei sich die Öffnung noch tiefer als die aktiven Bereiche des Halbleitersubstrates in das Halbleitersubstrat hinein erstreckt. Diese Öffnungen können daraufhin mit einem leitfähigen Material wie Kupfer, Aluminium, Wolfram, Silber, Gold und/oder dergleichen aufgefüllt werden. Nachdem die Öffnungen aufgefüllt worden sind, kann die Rückseite des Halbleitersubstrates mit Hilfe eines Verdünnungsprozesses verdünnt werden, etwa mit Hilfe eines chemisch-mechanischen Polierprozesses oder mit Hilfe eines Ätzprozesses. Der Verdünnungsprozess wird auf die Rückseite des Substrates angewendet, bis das leitfähige Material der Silizium-Durchkontaktierung freigelegt ist.Silicon vias are used to interconnect electrical circuits in the stacked semiconductor chip to provide a vertical connection channel through the body of the stacked chip. Silicon vias can be formed using appropriate techniques. For example, an opening is formed on an active side of the semiconductor substrate in order to form a silicon plated-through hole, the opening extending even deeper than the active regions of the semiconductor substrate into the semiconductor substrate. These openings can then be filled with a conductive material such as copper, aluminum, tungsten, silver, gold and / or the like. After the openings have been filled, the back of the semiconductor substrate can be thinned using a thinning process, for example using a chemical-mechanical polishing process or using an etching process. The thinning process is applied to the back of the substrate until the conductive material of the silicon via is exposed.

Aus der US 2011/0316168 A1 und der US 2011/0200937 A1 sind eine Vorrichtung sowie ein entsprechendes Herstellungsverfahren bekannt, wobei die Vorrichtung aufweist:

  • eine dielektrische Zwischenschicht, die auf einer ersten Seite eines Substrates ausgebildet ist;
  • eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial ausgebildet sind; und
  • eine Durchkontaktierung, die in dem Substrat ausgebildet ist, wobei die Durchkontaktierung aufweist:
    • einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite des Substrates ausgebildet ist;
    • Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Anschlüsse der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Anschlüsse der Seitenwandabschnitte mit den Metallleitungen der ersten Metallisierungsschicht verbunden sind; und
    • einen Mittelabschnitt, der zwischen den Seitenwandabschnitten ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist.
From the US 2011/0316168 A1 and the US 2011/0200937 A1 A device and a corresponding manufacturing method are known, the device comprising:
  • a dielectric interlayer formed on a first side of a substrate;
  • a first metallization layer formed over the intermediate dielectric layer, the first metallization layer having a plurality of metal lines formed in a first intermediate dielectric metal material; and
  • a via formed in the substrate, the via having:
    • a bottom portion formed of a conductive material, the bottom portion being formed adjacent a second side of the substrate;
    • Sidewall portions formed of the conductive material, first terminals of the sidewall portions connected to the bottom portion and second terminals of the sidewall portions connected to the metal lines of the first metallization layer; and
    • a middle section formed between the side wall sections, the middle section being formed of a dielectric material.

Zusammenfassung der ErfindungSummary of the invention

Die vorliegende Erfindung stellt eine Vorrichtung mit einer Durchkontaktierung gemäß dem unabhängigen Anspruch 1 bereit. Die Erfindung stellt weiterhin ein Verfahren gemäß dem unabhängigen Anspruch 5 und dem unabhängigen Anspruch 8 bereit. Die vorteilhaften Weiterentwicklungen der Erfindung werden in den abhängigen Ansprüchen definiert.The present invention provides a via device according to independent claim 1. The invention further provides a method according to independent claim 5 and independent claim 8. The advantageous further developments of the invention are defined in the dependent claims.

FigurenlisteFigure list

Für ein umfassenderes Verständnis der vorliegenden Offenbarung sowie deren Vorteile wird nunmehr Bezug auf die nachstehende Beschreibung in Verbindung mit den begleitenden Figuren genommen, bei welchen:

  • 1 veranschaulicht eine Querschnittsansicht eines Halbleiterbauteils gemäß einer Ausführungsform;
  • 2 veranschaulicht ein Halbleiterbauteil, nachdem eine Mehrzahl elektrischer Schaltkreise in dem Substrat ausgebildet worden sind, gemäß einer Ausführungsform;
  • 3 veranschaulicht eine Querschnittsansicht des in 2 gezeigten Halbleiterbauteils, nachdem eine Öffnung in dem Substrat ausgebildet worden ist, gemäß einer Ausführungsform;
  • 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils, nachdem eine Deckschicht auf den Seitenwänden sowie dem Boden der Öffnung ausgebildet worden ist, gemäß einer Ausführungsform;
  • 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils, nachdem eine Sperrschicht über der Deckschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 6 veranschaulicht eine Querschnittsansicht des in 5 gezeigten Halbleiterbauteils, nachdem eine Saatschicht über der Sperrschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 7 veranschaulicht eine Querschnittsansicht des in 6 gezeigten Halbleiterbauteils, nachdem eine dielektrische Schicht über der Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 8 veranschaulicht eine Querschnittsansicht des in 7 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die dielektrische Schicht angewendet worden ist, gemäß einer Ausführungsform;
  • 9 veranschaulicht eine Querschnittsansicht des in 8 gezeigten Halbleiterbauteils, nachdem ein leitfähiges Material in die Öffnung eingefüllt worden ist, gemäß einer Ausführungsform;
  • 10 veranschaulicht eine Querschnittsansicht des in 9 gezeigten Halbleiterbauteils, nachdem die verbleibende Fotolackschicht entfernt worden ist, gemäß einer Ausführungsform;
  • 11 veranschaulicht eine Querschnittsansicht des in 10 gezeigten Halbleiterbauteils, nachdem eine dielektrische Zwischenmetallschicht abgeschieden worden ist, gemäß einer Ausführungsform;
  • 12 veranschaulicht eine Querschnittsansicht des in 11 gezeigten Halbleiterbauteils, nachdem zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet worden sind, gemäß einer Ausführungsform;
  • 13 veranschaulicht eine Querschnittsansicht des in 12 gezeigten Halbleiterbauteils, nachdem eine Passivierungsschicht auf der Oberseite der dielektrischen Zwischenmetallschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 14 veranschaulicht eine Querschnittsansicht des in 13 gezeigten Halbleiterbauteils, nachdem eine erste Polymerschicht auf der Oberseite der Passivierungsschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 15 veranschaulicht eine Querschnittsansicht des in 14 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die Oberseite der ersten Polymerschicht angewendet worden ist, gemäß einer Ausführungsform;
  • 16 veranschaulicht eine Querschnittsansicht des in 15 gezeigten Halbleiterbauteils, nachdem eine Saatschicht auf der Oberseite der ersten Polymerschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 17 veranschaulicht eine Querschnittsansicht des in 5 gezeigten Halbleiterbauteils, nachdem eine Umverteilungsleitung auf der Oberseite der Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 18 veranschaulicht eine Querschnittsansicht des in 17 gezeigten Halbleiterbauteils, nachdem eine zweite Polymerschicht über dem Halbleiterbauteil ausgebildet worden ist, gemäß einer Ausführungsform;
  • 19 veranschaulicht eine Querschnittsansicht des in 18 gezeigten Halbleiterbauteils, nachdem ein Strukturierungsprozess auf die Oberfläche der zweiten Polymerschicht angewendet worden ist, gemäß einer Ausführungsform;
  • 20 veranschaulicht eine Querschnittsansicht des in 19 gezeigten Halbleiterbauteils, nachdem eine UBM-Saatschicht auf der Oberseite der zweiten Polymerschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 21 veranschaulicht eine Querschnittsansicht des in 20 gezeigten Halbleiterbauteils, nachdem eine zweite leitfähige Schicht auf der Oberseite der UBM-Saatschicht ausgebildet worden ist, gemäß einer Ausführungsform;
  • 22 veranschaulicht eine Querschnittsansicht des in 21 gezeigten Halbleiterbauteils, nachdem ein Verbindungshügel auf der UBM-Struktur ausgebildet worden ist, gemäß einer Ausführungsform;
  • 23 ist eine Querschnittsansicht des in 22 gezeigten Halbleiterbauteils, nachdem ein Verdünnungsprozess auf die zweite Seite des Substrates angewendet worden ist, gemäß einer Ausführungsform; und
  • 24 veranschaulicht eine Querschnittsansicht des in 23 gezeigten Halbleiterbauteils, nachdem ein Rückseitenkontakt auf der zweiten Seite des Substrates ausgebildet worden ist, gemäß einer Ausführungsform.
For a more complete understanding of the present disclosure and its advantages, reference is now made to the following description in conjunction with the accompanying figures, in which:
  • 1 13 illustrates a cross-sectional view of a semiconductor device according to an embodiment;
  • 2nd 10 illustrates a semiconductor device after a plurality of electrical circuits have been formed in the substrate, according to an embodiment;
  • 3rd illustrates a cross-sectional view of FIG 2nd The semiconductor device shown after an opening has been formed in the substrate, according to an embodiment;
  • 4th illustrates a cross-sectional view of FIG 3rd Semiconductor device shown, after a cover layer has been formed on the side walls and the bottom of the opening, according to an embodiment;
  • 5 illustrates a cross-sectional view of FIG 4th The semiconductor device shown after a barrier layer has been formed over the cover layer, according to one embodiment;
  • 6 illustrates a cross-sectional view of FIG 5 The semiconductor device shown after a seed layer has been formed over the barrier layer, according to one embodiment;
  • 7 illustrates a cross-sectional view of FIG 6 The semiconductor device shown after a dielectric layer has been formed over the seed layer, according to one embodiment;
  • 8th illustrates a cross-sectional view of FIG 7 The semiconductor device shown after a patterning process has been applied to the dielectric layer, according to an embodiment;
  • 9 illustrates a cross-sectional view of FIG 8th The semiconductor device shown after a conductive material has been filled into the opening, according to an embodiment;
  • 10th illustrates a cross-sectional view of FIG 9 The semiconductor device shown after the remaining photoresist layer has been removed, according to one embodiment;
  • 11 illustrates a cross-sectional view of FIG 10th The semiconductor device shown after a dielectric intermetallic layer has been deposited, according to an embodiment;
  • 12 illustrates a cross-sectional view of FIG 11 The semiconductor device shown after two additional metallization layers have been formed over the first metallization layer, according to one embodiment;
  • 13 illustrates a cross-sectional view of FIG 12 The semiconductor device shown after a passivation layer has been formed on the top of the intermetallic dielectric layer, according to one embodiment;
  • 14 illustrates a cross-sectional view of FIG 13 The semiconductor device shown after a first polymer layer has been formed on the top of the passivation layer, according to one embodiment;
  • 15 illustrates a cross-sectional view of FIG 14 The semiconductor device shown after a patterning process has been applied to the top of the first polymer layer, according to an embodiment;
  • 16 illustrates a cross-sectional view of FIG 15 The semiconductor device shown after a seed layer has been formed on the top of the first polymer layer, according to an embodiment;
  • 17th illustrates a cross-sectional view of FIG 5 The semiconductor device shown after a redistribution line has been formed on the top of the seed layer, according to an embodiment;
  • 18th illustrates a cross-sectional view of FIG 17th The semiconductor device shown after a second polymer layer has been formed over the semiconductor device, according to one embodiment;
  • 19th illustrates a cross-sectional view of FIG 18th The semiconductor device shown after a patterning process has been applied to the surface of the second polymer layer, according to an embodiment;
  • 20th illustrates a cross-sectional view of FIG 19th The semiconductor device shown after a UBM seed layer has been formed on the top of the second polymer layer, according to one embodiment;
  • 21st illustrates a cross-sectional view of FIG 20th The semiconductor device shown after a second conductive layer has been formed on the top of the UBM seed layer, according to one embodiment;
  • 22 illustrates a cross-sectional view of FIG 21st The semiconductor device shown after a connection bump has been formed on the UBM structure, according to an embodiment;
  • 23 is a cross-sectional view of the in 22 The semiconductor device shown after a thinning process has been applied to the second side of the substrate, according to an embodiment; and
  • 24th illustrates a cross-sectional view of FIG 23 Semiconductor device shown, after a back contact has been formed on the second side of the substrate, according to an embodiment.

Übereinstimmende Bezugszeichen und -symbole in den unterschiedlichen Figuren beziehen sich grundsätzlich auf entsprechende Teile, soweit nichts anderes angegeben ist. Die Figuren sind derart gezeichnet, dass sie deutlich die relevanten Aspekte der verschiedenen Ausführungsformen veranschaulichen, sie sind jedoch nicht notwendigerweise maßstabsgetreu gezeichnet.Corresponding reference numerals and symbols in the different figures generally refer to corresponding parts, unless stated otherwise. The figures are drawn to clearly illustrate the relevant aspects of the various embodiments, but are not necessarily drawn to scale.

Genaue Beschreibung der veranschaulichenden AusführungsformenDetailed description of the illustrative embodiments

Die Herstellung und die Verwendung der vorliegenden Ausführungsformen werden nachstehend im Detail diskutiert. Es sollte jedoch verstanden werden, dass die vorliegende Offenbarung eine Vielzahl anwendbarer erfindungsgemäßer Konzepte bereitstellt, welche auf einem breiten Gebiet spezifischer Zusammenhänge umgesetzt werden können. Die diskutierten, spezifischen Ausführungsformen sind lediglich veranschaulichend für spezifische Weisen, um von den Ausführungsformen der Offenbarung Nutzen zu machen, sie sollen jedoch nicht den Umfang der Offenbarung beschränken.The manufacture and use of the present embodiments are discussed in detail below. However, it should be understood that the present disclosure provides a variety of applicable inventive concepts that can be implemented in a wide range of specific contexts. The specific embodiments discussed are merely illustrative of specific ways to benefit from the embodiments of the disclosure, but are not intended to limit the scope of the disclosure.

Die vorliegende Offenbarung wird mit Bezug auf Ausführungsformen in einem spezifischen Zusammenhang beschrieben, nämlich eine Durchkontaktierungsstruktur eines Halbleiterpaketes. Die Ausführungsformen der Offenbarung können jedoch ebenso auf eine Vielfalt von Paketen der Halbleiterindustrie angewendet werden. Im Folgenden werden verschiedene Ausführungsformen im Detail mit Bezug auf die begleitenden Figuren erklärt.The present disclosure is described with reference to embodiments in a specific context, namely a via structure of a semiconductor package. However, the embodiments of the disclosure can also be applied to a variety of packages in the semiconductor industry. Various embodiments are explained in detail below with reference to the accompanying figures.

1 veranschaulicht eine Querschnittsansicht eines Halbleiterbauteils gemäß einer Ausführungsform. Das Halbleiterbauteil 100 ist in einem Substrat 102 ausgebildet. Das Substrat 102 weist eine erste Seite 101 und eine zweite Seite 103 auf. Eine erste seitliche Verbindungsstruktur 110 ist über der ersten Seite 101 des Substrates 102 ausgebildet. Eine zweite seitliche Verbindungsstruktur 120 ist über der zweiten Seite 103 des Substrates 102 ausgebildet. Die Einzelheiten der ersten seitlichen Verbindungsstruktur 110 sowie der zweiten seitlichen Verbindungsstruktur 120 werden nachstehend mit Bezug auf die 2 - 24 im Detail erklärt. 1 illustrates a cross-sectional view of a semiconductor device according to an embodiment. The semiconductor device 100 is in a substrate 102 educated. The substrate 102 has a first page 101 and a second page 103 on. A first side connection structure 110 is over the first page 101 of the substrate 102 educated. A second side connection structure 120 is over the second page 103 of the substrate 102 educated. The details of the first side connection structure 110 and the second side connection structure 120 are discussed below with reference to the 2nd - 24th explained in detail.

Das Halbleiterbauteil 100 kann eine Vielzahl Durchkontaktierungen aufweisen. Der Einfachheit halber ist in 1 lediglich eine Durchkontaktierung 142 gezeigt. Die Durchkontaktierung 142 kann in drei Abschnitte unterteilt werden. Der Bodenabschnitt ist angrenzend an die zweite Seite 103 des Substrates 102 angeordnet. Die Seitenwandabschnitte sind entlang den Seitenwänden der Durchkontaktierungsöffnung ausgebildet. Genauer sind, wie in 1 gezeigt ist, die Seitenwandabschnitte der Durchkontaktierung 142 zwischen dem Bodenabschnitt und den Metallleitungen 184 bzw. 186 der ersten Metallisierungsschicht verbunden.The semiconductor device 100 can have a large number of vias. For the sake of simplicity it is in 1 just a via 142 shown. The via 142 can be divided into three sections. The bottom section is adjacent to the second side 103 of the substrate 102 arranged. The side wall sections are formed along the side walls of the via opening. Are more precise, as in 1 is shown, the side wall sections of the via 142 between the bottom section and the metal lines 184 or. 186 connected to the first metallization layer.

Wie in 1 gezeigt ist, können drei dünne Schichten 122, 124 und 126 zwischen dem Substrat 102 und den Seitenwandabschnitten der Durchkontaktierung 142 ausgebildet sein. Gemäß einer Ausführungsform sind die dünnen Schichten 122, 124 und 126 eine Deckschicht, eine Sperrschicht bzw. eine Saatschicht. Der genaue Herstellungsprozess dieser drei dünnen Schichten wird nachstehend mit Bezug auf die 4 - 6 beschrieben.As in 1 shown can be three thin layers 122 , 124 and 126 between the substrate 102 and the sidewall portions of the via 142 be trained. In one embodiment, the thin layers are 122 , 124 and 126 a top layer, a barrier layer or a seed layer. The exact manufacturing process of these three thin layers is described below with reference to FIG 4th - 6 described.

Die Durchkontaktierung 142 kann weiterhin einen Mittelabschnitt aufweisen, der zwischen zwei Seitenwandabschnitten ausgebildet ist. Der Mittelabschnitt kann ein dielektrisches Material aufweisen. Genauer kann das Material des Mittelabschnittes dasselbe Material wie jenes der ersten dielektrischen Zwischenmetallschicht 182 sein. Die genaue Ausbildung der Durchkontaktierung 142 wird nachstehend mit Bezug auf die 9 - 11 beschrieben.The via 142 can furthermore have a middle section which is formed between two side wall sections. The middle section can have a dielectric material. More specifically, the material of the central portion may be the same material as that of the first inter-metal dielectric layer 182 be. The exact formation of the via 142 will be discussed below with reference to the 9 - 11 described.

Das Substrat 102 kann aus Silizium ausgebildet sein, obwohl es ebenso aus anderen Gruppe-III-, Gruppe-IV- und/oder Gruppe-V-Elementen wie Silizium, Germanium, Gallium, Arsen und Kombinationen dieser ausgebildet sein kann. Das Substrat 102 kann ebenso die Form eines Silizium-auf-Nichtleiter (SOI) aufweisen. Das SOI-Substrat kann eine Schicht eines Halbleitermaterials aufweisen (z.B. Silizium, Germanium und/oder dergleichen), das über einer Nichtleiterschicht (z.B. verborgenes Oxid oder dergleichen) ausgebildet ist, welches in einem Siliziumsubstrat ausgebildet ist. Darüber hinaus umfassen andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradientensubstrate, Substrate mit hybrider Orientierung und/oder dergleichen.The substrate 102 may be formed from silicon, although it may also be formed from other Group III, Group IV and / or Group V elements such as silicon, germanium, gallium, arsenic, and combinations thereof. The substrate 102 can also be in the form of a silicon-on-non-conductor (SOI). The SOI substrate can have a layer of a semiconductor material (eg silicon, germanium and / or the like) which is formed over a non-conductor layer (eg hidden oxide or the like) which is formed in a silicon substrate. In addition, other substrates that can be used include multilayer substrates, gradient substrates, substrates with hybrid orientation, and / or the like.

Das Substrat 102 kann weiterhin eine Vielfalt elektrischer Schaltkreise (nicht dargestellt) aufweisen. Die auf dem Substrat 102 ausgebildeten elektrischen Schaltkreise können jede Art von Schaltkreis sein, der für eine bestimmte Anwendung geeignet ist. Gemäß einer Ausführungsform kann der elektrische Schaltkreis verschiedene n-Typ-Metalloxidhalbleiter (NMOS)- und/oder p-Typ-Metalloxidhalbleiter (PMOS)-Bauteile wie Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und/oder dergleichen umfassen. Die elektrischen Schaltkreise können miteinander verbunden sein, um ein oder mehrere Funktionen auszuführen. Diese Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Leistungsverteiler, Eingabe-/Ausgabe-Schaltkreise und/oder dergleichen umfassen. Der Fachmann wird anerkennen, dass die obigen Beispiele lediglich zur Veranschaulichung angegeben und nicht dazu vorgesehen sind, die verschiedenen Ausführungsformen auf eine bestimmte Anwendung zu beschränken.The substrate 102 may further include a variety of electrical circuits (not shown). The one on the substrate 102 Trained electrical circuits can be any type of circuit suitable for a particular application. In one embodiment, the electrical circuitry may include various n-type metal oxide semiconductors (NMOS) and / or p-type metal oxide semiconductors (PMOS) components such as transistors, capacitors, resistors, diodes, photodiodes, fuses and / or the like. The electrical circuits can be interconnected to perform one or more functions. These functions can be memory structures, Processing structures, sensors, amplifiers, power distributors, input / output circuits and / or the like include. Those skilled in the art will recognize that the above examples are provided for illustration only and are not intended to limit the various embodiments to any particular application.

Eine dielektrische Zwischenschicht 115 ist auf der Oberseite des Substrates 102 ausgebildet. Die dielektrische Zwischenschicht 115 kann beispielsweise aus einem dielektrischen Material mit niedrigem k-Wert ausgebildet sein, etwa aus Siliziumoxid. Die dielektrische Zwischenschicht 115 kann mit Hilfe irgendeines geeigneten Verfahrens, das aus dem Stand der Technik bekannt ist, hergestellt werden, etwa mittels Spinning, chemischer Dampfabscheidung (CVD) und Plasma-verstärkter chemischer Dampfabscheidung (PECVD). Es sollte ebenso festgehalten werden, dass der Fachmann anerkennen wird, dass während in 1 eine einzelne dielektrische Zwischenschicht gezeigt ist, die dielektrische Zwischenschicht eine Vielzahl dielektrischer Schichten aufweisen kann.A dielectric interlayer 115 is on top of the substrate 102 educated. The dielectric interlayer 115 can be formed, for example, from a dielectric material with a low k-value, such as silicon oxide. The dielectric interlayer 115 can be made by any suitable method known in the art, such as spinning, chemical vapor deposition (CVD) and plasma enhanced chemical vapor deposition (PECVD). It should also be noted that those skilled in the art will recognize that while in 1 a single interlayer dielectric is shown, the interlayer dielectric may include a plurality of dielectric layers.

Die 1 veranschaulicht weiterhin eine erste dielektrische Zwischenmetallschicht 182, die über der dielektrischen Zwischenschicht 115 ausgebildet ist. Wie in 1 gezeigt ist, können zwei Metallleitungen 184 und 186 in der ersten dielektrischen Zwischenmetallschicht 182 ausgebildet sein. Die Durchkontaktierung 182 ist mit den Metallleitungen 184 und 186 verbunden. Insbesondere können die Metallabschnitte der Durchkontaktierung 142 sowie die Metallleitungen 184 und 186 während desselben Herstellungsschrittes ausgebildet werden. Die genaue Ausbildung der Metallleitungen sowie der Durchkontaktierung 142 wird nachstehend mit Bezug auf die 7 - 10 beschrieben.The 1 further illustrates a first inter-metal dielectric layer 182 that over the dielectric interlayer 115 is trained. As in 1 is shown, two metal lines 184 and 186 in the first intermetallic dielectric layer 182 be trained. The via 182 is with the metal lines 184 and 186 connected. In particular, the metal sections of the plated-through hole 142 as well as the metal lines 184 and 186 are formed during the same manufacturing step. The exact design of the metal lines and the through-plating 142 will be discussed below with reference to the 7 - 10th described.

Es sollte festgehalten werden, dass während in 1 Metallleitungen 184 und 186 veranschaulicht sind, die in der ersten dielektrischen Zwischenmetallschicht 182 ausgebildet sind, der Fachmann ohne weiteres anerkennen wird, dass noch mehr dielektrische Zwischenmetallschichten sowie zugeordnete Metallisierungsschichten dazu verwendet werden können, um die elektrischen Schaltkreise in dem Substrat 102 miteinander zu verbinden, um einen funktionalen Schaltkreis auszubilden und um eine externe elektrische Verbindung bereitzustellen. Ein Herstellungsprozess des Halbleiterbauteils 100, welches eine Mehrzahl dielektrischer Zwischenmetallschichten und zugehöriger Metallisierungsschichten aufweist, wird nachstehend mit Bezug auf die 2 bis 24 beschrieben.It should be noted that while in 1 Metal lines 184 and 186 illustrated in the first inter-metal dielectric layer 182 are formed, the person skilled in the art will readily recognize that even more intermetallic dielectric layers and associated metallization layers can be used to connect the electrical circuits in the substrate 102 interconnect to form a functional circuit and to provide an external electrical connection. A manufacturing process of the semiconductor device 100 having a plurality of inter-metal dielectric layers and associated metallization layers is discussed below with reference to 2nd to 24th described.

Die 2 bis 24 veranschaulichen Zwischenschritte bei der Herstellung der Durchkontaktierung, die in 1 gemäß einer Ausführungsform gezeigt ist. Der nachstehend beschriebene Herstellungsprozess basiert auf einem Durchkontaktierungs-zuerst-Herstellungsprozess. Der Fachmann wird jedoch ohne weiteres erkennen, dass der nachstehend beschriebene Durchkontaktierungs-zuerst-Herstellungsprozess lediglich ein beispielhafter Prozess ist und nicht dazu vorgesehen ist, die verschiedenen Ausführungsformen zu beschränken. Andere Durchkontaktierungs-Herstellungsprozesse, etwa Durchkontaktierungs-mittel- und Durchkontaktierungs-zuletzt-Herstellungstechniken können alternativ verwendet werden. Zusammenfassend kann irgendein geeigneter Durchkontaktierung-Herstellungsprozess verwendet werden, und sämtliche derartiger Prozesse sind vollständig dazu vorgesehen, im Umfang der hier beschriebenen Ausführungsformen mit umfasst zu sein.The 2nd to 24th illustrate intermediate steps in the production of the via, which are described in 1 according to one embodiment. The manufacturing process described below is based on a via-first manufacturing process. However, those skilled in the art will readily recognize that the via first fabrication process described below is merely an exemplary process and is not intended to limit the various embodiments. Other via manufacturing processes, such as via middle and via last manufacturing techniques, may alternatively be used. In summary, any suitable via fabrication process can be used, and all such processes are fully intended to be included within the scope of the embodiments described herein.

Die 2 veranschaulicht ein Halbleiterbauteil, nachdem eine Vielfalt elektrischer Schaltkreise in dem Substrat ausgebildet worden ist, gemäß einer Ausführungsform. Das Substrat 102 kann eine Vielfalt elektrischer Schaltkreise wie Metalloxidhalbleiter (MOS)-Transistoren (z.B. MOS-Transistor 200) und zugeordnete Kontaktstecker (z.B. Kontaktstecker 118) aufweisen. Der Einfachheit halber sind lediglich ein einziger MOS-Transistor sowie ein einziger Kontaktstecker dargestellt, um die erfindungsgemäßen Aspekte der verschiedenen Ausführungsformen zu veranschaulichen.The 2nd 10 illustrates a semiconductor device after a variety of electrical circuits have been formed in the substrate, according to one embodiment. The substrate 102 can be a variety of electrical circuits such as metal oxide semiconductor (MOS) transistors (e.g. MOS transistor 200 ) and assigned contact plugs (e.g. contact plugs 118 ) exhibit. For the sake of simplicity, only a single MOS transistor and a single contact plug are shown in order to illustrate the aspects of the various embodiments according to the invention.

Der MOS-Transistor 200 ist in dem Substrat 102 ausgebildet. Der MOS-Transistor 200 umfasst zwei Drain-/Source-Bereiche 106. Wie in 2 gezeigt ist, werden die Drain-/Source-Bereiche 106 auf gegenüberliegenden Seiten eines Gate-Stapels ausgebildet. Der Gate-Stapel umfasst eine dielektrische Gate-Schicht 112, die über dem Substrat 102 ausgebildet ist, wobei eine Gate-Elektrode über der dielektrischen Gate-Schicht 112 und dem Gate-Abstandshalter 116 ausgebildet ist. Wie in 2 gezeigt ist, können zwei Isolationsbereiche 104 auf gegenüberliegenden Seiten des MOS-Transistors 200 ausgebildet sein.The MOS transistor 200 is in the substrate 102 educated. The MOS transistor 200 comprises two drain / source areas 106 . As in 2nd is shown, the drain / source regions 106 formed on opposite sides of a gate stack. The gate stack comprises a dielectric gate layer 112 that over the substrate 102 is formed, with a gate electrode over the dielectric gate layer 112 and the gate spacer 116 is trained. As in 2nd is shown, two isolation areas 104 on opposite sides of the MOS transistor 200 be trained.

Die Isolationsbereiche 104 können Shallow-Trench-Isolation (STI)-Bereiche sein und sie können unter Ausbildung eines Grabens durch Ätzen des Substrates 102 ausgebildet sein, sowie durch Füllen des Grabens mit einem aus dem Stand der Technik bekannten dielektrischen Material. Beispielsweise können die Isolationsbereiche 104 mit einem dielektrischen Material wie einem Oxidmaterial, einem Oxid mit hoch dichtem Plasma (HDP) und/oder dergleichen gefüllt sein. Ein Planarisierungsprozess, etwa ein CMP-Prozess, kann auf die Oberseite angewendet werden, so dass letztlich überschüssiges dielektrisches Material entfernt werden kann.The isolation areas 104 can be shallow trench isolation (STI) areas and they can form a trench by etching the substrate 102 be formed, and by filling the trench with a dielectric material known from the prior art. For example, the isolation areas 104 may be filled with a dielectric material such as an oxide material, a high density plasma oxide (HDP) and / or the like. A planarization process, such as a CMP process, can be applied to the top so that ultimately excess dielectric material can be removed.

Das Gate-Dielektrikum 112 kann ein dielektrisches Material wie Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Oxid, ein Stickstoff-enthaltendes Oxid, eine Kombination dieser und/oder dergleichen sein. Das Gate-Dielektrikum 112 kann eine relative Dielektrizitätskonstante aufweisen, die größer als ungefähr 4 ist. Andere Beispiele derartiger Materialien umfassen Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkoniumoxid, Hafniumoxinitrid, Kombinationen dieser und dergleichen. Bei einer Ausführungsform, bei welcher das Gate-Dielektrikum 112 eine Oxidschicht aufweist, kann das Gate-Dielektrikum 112 mit Hilfe eines PECVD-Prozesses unter Verwendung von Tetraethoxysilan (TEOS) und Sauerstoff als ein Precursor ausgebildet sein. Gemäß einer Ausführungsform kann das Gate-Dielektrikum 112 eine Dicke aufweisen, die zwischen ungefähr 8 Å und ungefähr 200 Å liegt. The gate dielectric 112 may be a dielectric material such as silicon oxide, silicon oxynitride, silicon nitride, an oxide, a nitrogen-containing oxide, a combination of these and / or the like. The gate dielectric 112 may have a relative dielectric constant greater than about 4. Other examples of such materials include alumina, lanthanum oxide, hafnium oxide, zirconium oxide, hafnium oxynitride, combinations of these and the like. In an embodiment in which the gate dielectric 112 has an oxide layer, the gate dielectric 112 using a PECVD process using tetraethoxysilane (TEOS) and oxygen as a precursor. According to one embodiment, the gate dielectric 112 have a thickness that is between about 8 Å and about 200 Å.

Die Gate-Elektrode 114 kann ein leitfähiges Material aufweisen, etwa ein Metall (z.B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z.B. Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z.B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silizium, andere leitfähige Materialien, Kombinationen dieser und/oder dergleichen. Bei einer Ausführungsform, bei welcher die Gate-Elektrode 114 Polysilizium ist, kann die Gate-Elektrode 114 durch Abscheiden dotierten oder undotierten Polysiliziums mit Hilfe von chemischer Dampfabscheidung bei Niederdruck (LPCVD) bei einer Dicke in einem Bereich von ungefähr 400 Ä bis ungefähr 2400 Å ausgebildet sein.The gate electrode 114 can have a conductive material, such as a metal (e.g. tantalum, titanium, molybdenum, tungsten, platinum, aluminum, hafnium, ruthenium), a metal silicide (e.g. titanium silicide, cobalt silicide, nickel silicide, tantalum silicide), a metal nitride (e.g. titanium nitride, tantalum nitride) doped polycrystalline silicon, other conductive materials, combinations of these and / or the like. In an embodiment in which the gate electrode 114 Is polysilicon, the gate electrode 114 can be formed by depositing doped or undoped polysilicon using low pressure chemical vapor deposition (LPCVD) at a thickness in a range from about 400 Å to about 2400 Å.

Der Abstandshalter 116 kann durch deckendes Abscheiden eines oder mehrerer Abstandshalterschichten (nicht dargestellt) über der Gate-Elektrode 114 und dem Substrat 102 ausgebildet werden. Die Abstandshalterschichten 116 können geeignete dielektrische Materialien wie SiN, Oxinitrid, SiC, SiON, Oxid und/oder dergleichen aufweisen. Die Abstandshalterschichten 116 können durch gewöhnlicherweise verwendete Techniken wie CVD, PECVD, Sputter-Deposition und/oder dergleichen ausgebildet werden.The spacer 116 can by covering one or more spacer layers (not shown) over the gate electrode 114 and the substrate 102 be formed. The spacer layers 116 can have suitable dielectric materials such as SiN, oxynitride, SiC, SiON, oxide and / or the like. The spacer layers 116 can be formed by commonly used techniques such as CVD, PECVD, sputter deposition and / or the like.

Die Drain-/Source-Bereiche 106 können in dem Substrat 102 auf gegenüberliegenden Seiten des Gate-Dielektrikums 112 ausgebildet werden. Bei einer Ausführungsform, bei welcher das Substrat 102 ein n-Typ-Substrat ist, können die Drain-/Source-Bereiche 106 durch Implantierung geeigneter p-Typ-Dotanden wie Bor, Gallium, Indium und/oder dergleichen ausgebildet werden. Alternativ können bei einer Ausführungsform, bei welcher das Substrat 102 ein p-Typ-Substrat ist, die Drain-/Source-Bereiche 106 durch Implantieren geeigneter n-Typ-Dotanden wie Phosphor, Arsen und/oder dergleichen ausgebildet werden.The drain / source areas 106 can in the substrate 102 on opposite sides of the gate dielectric 112 be formed. In one embodiment in which the substrate 102 is an n-type substrate, the drain / source regions 106 by implanting suitable p-type dopants such as boron, gallium, indium and / or the like. Alternatively, in an embodiment in which the substrate 102 is a p-type substrate, the drain / source regions 106 by implanting suitable n-type dopants such as phosphorus, arsenic and / or the like.

Wie in 2 gezeigt ist, wird die dielektrische Zwischenschicht 115 über dem Substrat 102 ausgebildet. In der dielektrischen Zwischenschicht 115 kann ein Kontaktstecker 118 ausgebildet sein. Der Kontaktstecker 118 ist durch die dielektrische Zwischenschicht hindurch ausgebildet, um eine elektrische Kontaktierung zwischen dem MOS-Transistor 200 und der Verbindungsstruktur (nicht dargestellt, jedoch in 24 veranschaulicht), die über der dielektrischen Zwischenschicht 115 ausgebildet ist, bereitzustellen.As in 2nd is shown, the dielectric interlayer 115 over the substrate 102 educated. In the dielectric interlayer 115 can be a contact plug 118 be trained. The contact plug 118 is formed through the dielectric interlayer to make electrical contact between the MOS transistor 200 and the connection structure (not shown, but in 24th illustrated) over the interlayer dielectric 115 is trained to provide.

Der Kontaktstecker 118 kann unter Verwendung von Fotolithografie ausgebildet sein, um ein Fotolackmaterial auf der dielektrischen Zwischenschicht 115 abzuscheiden und zu strukturieren. Ein Anteil des Fotolacks wird gemäß der Anordnung und der Form des Kontaktsteckers 118 belichtet. Ein Ätzprozess, etwa ein anisotropischer Trockenätzprozess, kann dazu verwendet werden, um eine Öffnung in der dielektrischen Zwischenschicht 115 auszubilden.The contact plug 118 can be formed using photolithography to place a resist material on the interlayer dielectric 115 to separate and structure. A portion of the photoresist is made according to the arrangement and shape of the contact plug 118 exposed. An etch process, such as an anisotropic dry etch process, can be used to create an opening in the interlayer dielectric 115 to train.

Eine leitfähige Deckschicht kann vor dem Füllen des Kontaktsteckerloches abgeschieden werden. Die leitfähige Deckschicht ist vorzugsweise konform und sie kann eine einzige Schicht aus Ta, TaN, WN, WSi, TiN, Ru und Kombinationen dieser aufweisen. Die leitfähige Deckschicht kann typischerweise als eine Sperrschicht verwendet werden, um das leitfähige Material wie Kupfer davon abzuhalten, in das darunter liegende Substrat 102 zu diffundieren. A conductive cover layer can be deposited before the contact plug hole is filled. The conductive cover layer is preferably conformal and may have a single layer of Ta, TaN, WN, WSi, TiN, Ru, and combinations thereof. The conductive cover layer can typically be used as a barrier layer to prevent the conductive material, such as copper, from entering the underlying substrate 102 to diffuse.

Die leitfähige Deckschicht kann unter Verwendung eines geeigneten Abscheideprozesses wie CVD, PVD, atomarer Schichtabscheidung (ALD) und/oder dergleichen abgeschieden werden.The conductive cover layer can be deposited using a suitable deposition process such as CVD, PVD, atomic layer deposition (ALD) and / or the like.

Ein leitfähiges Material wird dann in die Öffnung gefüllt. Das leitfähige Material kann unter Verwendung von CVD, PVD oder ALD abgeschieden werden. Das leitfähige Material wird über der leitfähigen Deckschicht abgeschieden, um die Kontaktsteckeröffnung zu füllen. Überschüssige Anteile des leitfähigen Materials werden von der Oberseite der dielektrischen Zwischenschicht 115 unter Verwendung eines Planarisierungsprozesses wie CMP entfernt. Das leitfähige Material kann Kupfer, Wolfram, Aluminium, Silber, Titan, Titannitrid, Tantal oder Kombinationen dieser und/oder dergleichen sein.A conductive material is then filled into the opening. The conductive material can be deposited using CVD, PVD or ALD. The conductive material is deposited over the conductive cover layer to fill the contact plug opening. Excess portions of the conductive material are from the top of the interlayer dielectric 115 removed using a planarization process like CMP. The conductive material can be copper, tungsten, aluminum, silver, titanium, titanium nitride, tantalum or combinations thereof and / or the like.

Die 3 veranschaulicht eine Querschnittsansicht des in 2 gezeigten Halbleiterbauteils, nachdem eine Öffnung in dem Substrat gemäß einer Ausführungsform ausgebildet worden ist. Eine Durchkontaktierungsöffnung 302 kann in die erste Seite 101 des Substrates 102 hinein ausgebildet sein. Die Durchkontaktierungsöffnung 302 kann durch Anwenden und Entwickeln einer geeigneten Fotolackschicht (nicht dargestellt) und durch Entfernen desjenigen Anteils des Substrates 102, der mit der benötigten Tiefe belichtet ist, ausgebildet werden. Die Durchkontaktierungsöffnung 302 kann derart ausgebildet werden, dass sie sich tiefer in das Substrat 102 als der MOS-Transistor 200 erstreckt, der innerhalb und/oder auf dem Substrat 102 ausgebildet ist.The 3rd illustrates a cross-sectional view of FIG 2nd The semiconductor device shown after an opening has been formed in the substrate according to an embodiment. A via opening 302 can in the first page 101 of the substrate 102 be trained into it. The via hole 302 can by applying and developing a suitable photoresist layer (not shown) and by removing that portion of the substrate 102 who with the required depth is exposed, are formed. The via hole 302 can be designed so that it can penetrate deeper into the substrate 102 than the MOS transistor 200 extends within and / or on the substrate 102 is trained.

Die 4 veranschaulicht eine Querschnittsansicht des in 3 gezeigten Halbleiterbauteils, nachdem eine Deckschicht auf den Seitenwänden und auf dem Boden der Öffnung gemäß einer Ausführungsform ausgebildet worden ist. Nachdem die Durchkontaktierungsöffnung 302 innerhalb des Substrates 102 ausgebildet worden ist, können die Seitenwände und der Boden der Durchkontaktierungsöffnung 302 mit einer Deckschicht 122 beschichtet werden. Die Deckschicht 122 kann aus geeigneten dielektrischen Materialien wie TEOS, Siliziumnitrid, Oxid, Siliziumoxinitrid, dielektrischen Materialien mit niedrigem k-Wert, dielektrischen Materialien mit hohem k-Wert und/oder dergleichen ausgebildet sein.The 4th illustrates a cross-sectional view of FIG 3rd Semiconductor device shown after a cover layer has been formed on the side walls and on the bottom of the opening according to an embodiment. After the via opening 302 inside the substrate 102 has been formed, the side walls and the bottom of the via opening 302 with a top layer 122 be coated. The top layer 122 can be formed from suitable dielectric materials such as TEOS, silicon nitride, oxide, silicon oxynitride, low-k dielectric materials, high-k dielectric materials and / or the like.

Die Deckschicht 122 kann unter Verwendung geeigneter Herstellungsprozesse, wie mit Hilfe eines PECVD-Prozesses, ausgebildet werden, obwohl auch andere geeignete Prozesse wie PVD, ein thermischer Prozess und/oder dergleichen alternativ verwendet werden können. The top layer 122 may be formed using suitable manufacturing processes such as a PECVD process, although other suitable processes such as PVD, a thermal process, and / or the like may alternatively be used.

Darüber hinaus kann die Deckschicht 122 mit einer Dicke in einem Bereich zwischen ungefähr 0,1 µm und ungefähr 5 µm ausgebildet werden.In addition, the top layer 122 with a thickness in a range between about 0.1 µm and about 5 µm.

Die 5 veranschaulicht eine Querschnittsansicht des in 4 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Sperrschicht über der Deckschicht ausgebildet worden ist. Die Sperrschicht 124 kann auf der Deckschicht 122 als auch auf der Oberseite der dielektrischen Zwischenschicht 115 abgeschieden werden. Die Sperrschicht 124 kann aus Titan, Titannitrid, Tantal, Tantalnitrid und Kombinationen dieser und/oder dergleichen ausgebildet werden. Die Sperrschicht 124 kann unter Verwendung geeigneter Herstellungstechniken wie ALD, PECVD, Plasma-verstärkter physikalischer Dampfabscheidung (PEPVD) und/oder dergleichen ausgebildet werden.The 5 illustrates a cross-sectional view of FIG 4th Semiconductor device shown after a barrier layer has been formed over the cover layer according to one embodiment. The barrier layer 124 can on the top layer 122 as well as on top of the dielectric interlayer 115 be deposited. The barrier layer 124 can be formed from titanium, titanium nitride, tantalum, tantalum nitride and combinations thereof and / or the like. The barrier layer 124 can be formed using suitable manufacturing techniques such as ALD, PECVD, plasma enhanced physical vapor deposition (PEPVD) and / or the like.

Die 6 veranschaulicht eine Querschnittsansicht des in 5 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Saatschicht über der Sperrschicht ausgebildet worden ist. Die Saatschicht 126 kann aus Kupfer, Nickel, Gold, irgendeine Kombination dieser und/oder dergleichen ausgebildet werden. Die Saatschicht 126 kann mit Hilfe eines geeigneten Abscheideprozesses, etwa mit Hilfe von PVD, CVD und/oder dergleichen ausgebildet werden. Die Saatschicht 126 kann eine Dicke zwischen ungefähr 50 Å und ungefähr 1000 Å aufweisen.The 6 illustrates a cross-sectional view of FIG 5 Semiconductor device shown after a seed layer has been formed over the barrier layer according to one embodiment. The seed layer 126 can be formed from copper, nickel, gold, any combination of these, and / or the like. The seed layer 126 can be formed using a suitable deposition process, for example using PVD, CVD and / or the like. The seed layer 126 can have a thickness between about 50 Å and about 1000 Å.

Darüber hinaus kann die Saatschicht 126 mit einem Material legiert sein, welches die Hafteigenschaften der Saatschicht 126 verbessert, so dass diese als eine Haftschicht dienen kann. Beispielsweise kann die Saatschicht 126 mit einem Material wie Mangan oder Aluminium legiert sein, welches an die Schnittstelle zwischen der Saatschicht 126 und der Sperrschicht 124 migriert und die Haftung zwischen diesen beiden Schichten verstärkt. Das legierende Material kann während der Ausbildung der Saatschicht 126 eingeführt werden. Das legierende Material kann nicht mehr als ungefähr 10% der Saatschicht aufweisen.In addition, the seed layer 126 be alloyed with a material that has the adhesive properties of the seed layer 126 improved so that it can serve as an adhesive layer. For example, the seed layer 126 be alloyed with a material such as manganese or aluminum, which is at the interface between the seed layer 126 and the barrier layer 124 migrated and the adhesion between these two layers strengthened. The alloying material can form during the formation of the seed layer 126 be introduced. The alloying material can have no more than about 10% of the seed layer.

Die 7 veranschaulicht eine Querschnittsansicht des in 6 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Schicht über der Saatschicht ausgebildet worden ist. Eine dielektrische Schicht 702 ist auf der Oberseite der Saatschicht 126 ausgebildet. Die dielektrische Schicht 702 kann entweder aus Fotolackmaterialien oder aus Nicht-Fotolackmaterialien ausgebildet sein. Gemäß einer Ausführungsform kann die dielektrische Schicht 702 aus gewöhnlichen Fotolackmaterialien ausgebildet sein. Die dielektrische Schicht 702 kann mit Hilfe geeigneter Herstellungstechniken, etwa mit Hilfe von Spin-Coating und/oder dergleichen ausgebildet sein.The 7 illustrates a cross-sectional view of FIG 6 Semiconductor device shown after a dielectric layer has been formed over the seed layer according to one embodiment. A dielectric layer 702 is on top of the seed layer 126 educated. The dielectric layer 702 can be formed from either photoresist materials or non-photoresist materials. According to one embodiment, the dielectric layer 702 be made from ordinary photoresist materials. The dielectric layer 702 can be formed with the aid of suitable manufacturing techniques, for example with the aid of spin coating and / or the like.

Die 8 veranschaulicht eine Querschnittsansicht des in 7 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die dielektrische Schicht angewendet worden ist. Unter Berücksichtigung der Anordnung der Metallleitungen und der Durchkontaktierung werden selektive Bereiche der dielektrischen Schicht 702 belichtet. Daraus resultiert, dass das Fotolackmaterial in der Öffnung 302 entfernt wird und eine Vielfalt von Öffnungen (z.B. die Öffnung 802) auf der Oberseite der Saatschicht 126 ausgebildet werden. Die Ausbildung der Öffnungen, etwa der Öffnung 802 in der dielektrischen Schicht 702, umfasst Lithografieschritte, welche bekannt sind und daher an dieser Stelle nicht weiter beschrieben werden.The 8th illustrates a cross-sectional view of FIG 7 Semiconductor device shown after a structuring process has been applied to the dielectric layer according to an embodiment. Taking into account the arrangement of the metal lines and the plated-through holes, selective regions of the dielectric layer 702 exposed. This results in the photoresist material in the opening 302 is removed and a variety of openings (e.g. the opening 802 ) on top of the seed layer 126 be formed. The formation of the openings, such as the opening 802 in the dielectric layer 702 , comprises lithography steps which are known and are therefore not described further here.

Die 9 veranschaulicht eine Querschnittsansicht des in 8 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein leitfähiges Material in die Öffnungen gefüllt worden ist. Die Durchkontaktierungsöffnung als auch die Öffnungen (z.B. die Öffnung 802) auf der Oberseite der Saatschicht 126 können mit einem leitfähigen Material gefüllt werden. Das leitfähige Material kann Kupfer aufweisen, obwohl auch andere geeignete Materialien wie Aluminium, Legierungen, Wolfram, Silber, dotiertes Polysilizium, Kombinationen dieser und/oder dergleichen alternativ verwendet werden können.The 9 illustrates a cross-sectional view of FIG 8th Semiconductor device shown, after a conductive material has been filled into the openings according to one embodiment. The via opening as well as the openings (for example the opening 802 ) on top of the seed layer 126 can be filled with a conductive material. The conductive material may include copper, although other suitable materials such as aluminum, alloys, tungsten, silver, doped polysilicon, combinations of these and / or the like can alternatively be used.

Wie in 9 gezeigt ist, ist die Durchkontaktierungsöffnung 302 teilweise mit dem leitfähigen Material gefüllt. Das leitfähige Material kann mit Hilfe eines Elektroplattierungsprozesses in die Öffnung 302 gefüllt werden. Der Elektroplattierungsprozess wird derart gesteuert, dass die Oberfläche 902 des Bodenabschnitts der Durchkontaktierung niedriger als die Oberfläche 904 des Substrates 102 angeordnet ist. Die 9 veranschaulicht weiterhin, dass die Metallleitungen 912, 914 und 916 der ersten Metallisierungsschicht bei demselben Herstellungsschritt wie die Durchkontaktierung ausgebildet werden.As in 9 is shown is the via hole 302 partly with the conductive Material filled. The conductive material can be electroplated into the opening 302 be filled. The electroplating process is controlled so that the surface 902 the bottom portion of the via is lower than the surface 904 of the substrate 102 is arranged. The 9 further illustrates that the metal lines 912 , 914 and 916 the first metallization layer are formed in the same manufacturing step as the via.

Gemäß einer Ausführungsform weisen die Metallleitungen 912, 914 und 916 eine Dicke in einem Bereich zwischen ungefähr 0,5 µm und ungefähr 10 µm auf. Die Seitenwände der Durchkontaktierung können eine Dicke aufweisen, die derjenigen der Metallleitungen 912, 914 und 916 ähnelt. Der Bodenabschnitt der Durchkontaktierung kann eine Dicke aufweisen, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen 912, 914 und 916 ist. Es sollte festgehalten werden, dass das Dickenverhältnis zwischen dem Bodenabschnitt und der Durchkontaktierung sowie den Metallleitungen durch Steuern des Elektroplattierungsprozesses angepasst werden kann.According to one embodiment, the metal lines 912 , 914 and 916 have a thickness in a range between about 0.5 µm and about 10 µm. The side walls of the via can have a thickness that that of the metal lines 912 , 914 and 916 resembles. The bottom portion of the via may have a thickness that is approximately 10 to 50 times greater than the thickness of the metal lines 912 , 914 and 916 is. It should be noted that the thickness ratio between the bottom portion and the via and the metal lines can be adjusted by controlling the electroplating process.

Eine vorteilhafte Eigenschaft des Vorliegens der Metallleitungen der ersten Metallisierungsschicht sowie der Metallabschnitte der Durchkontaktierung, die während desselben Elektroplattierungsprozesses ausgebildet werden, liegt darin, dass die gesamte Produktionszeit des Halbleiterbauteils reduziert wird. Darüber hinaus wird die Durchkontaktierung teilweise mit dem leitfähigen Material gefüllt. Eine derartige, teilweise gefüllte Struktur hilft dabei, die Zeit des Elektroplattierungsprozesses herabzusetzen. Darüber hinaus wird der üblicherweise bei gewöhnlichen Herstellungsprozessen verwendete Planarisierungsprozess eingespart. Daraus folgt, dass sowohl die Kosten als auch die Produktionszeit des Halbleiterbauteils verbessert werden.An advantageous property of the presence of the metal lines of the first metallization layer and of the metal sections of the via, which are formed during the same electroplating process, is that the total production time of the semiconductor component is reduced. In addition, the via is partially filled with the conductive material. Such a partially filled structure helps to reduce the time of the electroplating process. In addition, the planarization process that is usually used in normal manufacturing processes is saved. It follows that both the cost and the production time of the semiconductor device are improved.

Eine weitere vorteilhafte Eigenschaft des mit Bezug auf 9 zuvor beschriebenen Herstellungsprozesses besteht darin, dass die teilweise gefüllte Struktur dabei hilft, einige gewöhnliche Probleme konventioneller Strukturen zu lösen. Beispielsweise wird bei einem Durchkontaktierungs-zuerst-Herstellungsprozess die Durchkontaktierung vor der Verbindungsstruktur ausgebildet. Während des Back-end-of-line (BEOL)-Prozesses verursachen die thermischen Spannungen des BEOL-Prozesses Zuverlässigkeitsprobleme, beispielsweise Kupferabplatzungen und dergleichen. Durch das Anwenden der in 9 gezeigten, teilweise gefüllten Struktur, kann das Kupferabplatzungsproblem nicht zu Zuverlässigkeitsproblemen führen, weil die Durchkontaktierung nicht vollständig mit Kupfer gefüllt ist. Das dielektrische Material (nicht dargestellt), welches in die Durchkontaktierung gefüllt ist, kann als ein Spannungspuffer dienen, welcher das Kupfer der Durchkontaktierung davon abhält, herauszuplatzen.Another advantageous property with regard to 9 The previously described manufacturing process is that the partially filled structure helps to solve some common problems of conventional structures. For example, in a via first manufacturing process, the via is formed in front of the connection structure. During the back-end-of-line (BEOL) process, the thermal stresses of the BEOL process cause reliability problems such as copper flaking and the like. By applying the in 9 The partially filled structure shown, the copper spalling problem cannot lead to reliability problems because the via is not completely filled with copper. The dielectric material (not shown), which is filled in the via, can serve as a voltage buffer that prevents the copper of the via from spurting out.

Die 10 veranschaulicht eine Querschnittsansicht des in 9 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform die verbleibende Fotolackschicht entfernt worden ist. Die in 9 gezeigte verbleibende Fotolackschicht kann unter Verwendung eines geeigneten Fotolack-Abziehprozesses, etwa mit Hilfe chemischer Lösungsreinigung, Plasma-Veraschung, Trockenabziehen und/oder dergleichen entfernt werden. Die Fotolack-Abziehtechniken sind hinreichend bekannt und werden daher an dieser Stelle nicht weiter diskutiert, um Wiederholungen zu vermeiden.The 10th illustrates a cross-sectional view of FIG 9 Semiconductor device shown after the remaining photoresist layer has been removed according to one embodiment. In the 9 The remaining photoresist layer shown can be removed using a suitable photoresist stripping process, for example with the aid of chemical solution cleaning, plasma ashing, dry stripping and / or the like. The photoresist stripping techniques are well known and will therefore not be discussed further here in order to avoid repetitions.

Darüber hinaus können die Sperrschicht und die Saatschicht unterhalb der verbleibenden Fotolackschicht (in 9 nicht gezeigt) unter Verwendung eines geeigneten Ätzprozesses, wie Nassätzen, Trockenätzen und/oder dergleichen entfernt werden. Die detaillierten Abläufe sowohl des Trockenätzprozesses als auch des Nassätzprozesses sind hinreichend bekannt und werden daher an dieser Stelle nicht weiter diskutiert, um Wiederholungen zu vermeiden.In addition, the barrier layer and the seed layer can be located below the remaining photoresist layer (in 9 not shown) are removed using a suitable etching process, such as wet etching, dry etching and / or the like. The detailed processes of both the dry etching process and the wet etching process are well known and will therefore not be discussed further here in order to avoid repetitions.

Die 11 veranschaulicht eine Querschnittsansicht des in 10 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine dielektrische Zwischenmetallschicht abgeschieden worden ist. Die dielektrische Zwischenmetallschicht 182 wird über der dielektrischen Zwischenschicht 115 ausgebildet. Genauer wird die verbleibende Öffnung (in 10 gezeigt) der Durchkontaktierung mit dem dielektrischen Material mittels der Abscheidung der dielektrischen Zwischenmetallschicht 182 gefüllt. Die dielektrische Zwischenmetallschicht 182 kann aus einem dielektrischen Material mit niedrigem k-Wert ausgebildet sein, etwa aus Fluorsilikatglas (FSG) und/oder dergleichen. Die dielektrische Zwischenmetallschicht 182 kann mit Hilfe eines geeigneten Abscheideprozesses, etwa mit Hilfe von Spin-Coating und/oder dergleichen ausgebildet werden.The 11 illustrates a cross-sectional view of FIG 10th Semiconductor device shown after a dielectric intermetallic layer has been deposited according to one embodiment. The intermetallic dielectric layer 182 is over the dielectric interlayer 115 educated. The remaining opening (in 10th shown) the plated-through hole with the dielectric material by means of the deposition of the dielectric intermediate metal layer 182 filled. The intermetallic dielectric layer 182 can be formed from a low k dielectric material such as fluorosilicate glass (FSG) and / or the like. The intermetallic dielectric layer 182 can be formed using a suitable deposition process, for example using spin coating and / or the like.

Eine vorteilhafte Eigenschaft einer mit einer Kombination aus einem leitfähigen Material und einem dielektrischen Material gefüllten Durchkontaktierung besteht darin, dass der dielektrische Mittelabschnitt als ein Spannungspuffer wirkt. Ein derartiger Spannungspuffer hilft dabei, die Durchkontaktierung davor zu bewahren, durch thermische oder mechanische Verspannungen während der darauffolgenden Herstellungsschritte zerstört zu werden.An advantageous property of a via filled with a combination of a conductive material and a dielectric material is that the dielectric middle section acts as a voltage buffer. Such a voltage buffer helps to prevent the plated-through hole from being destroyed by thermal or mechanical tension during the subsequent production steps.

Die 12 veranschaulicht eine Querschnittsansicht des in 11 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet worden sind. Wie in 12 gezeigt ist, werden zwei zusätzliche Metallisierungsschichten über der ersten Metallisierungsschicht ausgebildet. Während 12 zwei Metallisierungsschichten zeigt, die über der ersten Metallisierungsschicht ausgebildet sind, wird der Fachmann ohne weiteres anerkennen, dass auch mehr dielektrische Zwischenmetallschichten (nicht dargestellt) und die dazugehörigen Metallleitungen und Stecker (nicht dargestellt) zwischen den in 12 gezeigten Metallisierungsschichten (z.B. zwischen den Schichten 1206 und 1216) ausgebildet werden können. Insbesondere können die Schichten zwischen den in 12 gezeigten Metallisierungsschichten mit Hilfe abwechselnder Schichten dielektrischer (z.B. eines dielektrischen Materials mit extrem niedrigem k-Wert) und leitfähiger Materialien (z.B. Kupfer) ausgebildet werden.The 12 illustrates a cross-sectional view of FIG 11 Semiconductor component shown, after two additional metallization layers formed over the first metallization layer according to an embodiment have been. As in 12 is shown, two additional metallization layers are formed over the first metallization layer. While 12 shows two metallization layers that are formed over the first metallization layer, the person skilled in the art will readily recognize that more dielectric intermetallic layers (not shown) and the associated metal lines and connectors (not shown) between the in FIG 12 metallization layers shown (eg between the layers 1206 and 1216 ) can be trained. In particular, the layers between the in 12 Metallization layers shown are formed with the aid of alternating layers of dielectric (for example a dielectric material with an extremely low k-value) and conductive materials (for example copper).

Es sollte weiterhin festgehalten werden, dass die in 12 gezeigten Metallisierungsschichten mit Hilfe eines doppelten Damaszen-Prozesses ausgebildet werden, obwohl andere geeignete Techniken wie Abscheidung und Einzel-Damaszen alternativ verwendet werden können. Der doppelte Damaszen-Prozess ist aus dem Stand der Technik hinreichend bekannt und wird daher hier nicht weiter diskutiert.It should also be noted that the in 12 Metallization layers shown are formed using a double damascene process, although other suitable techniques such as deposition and single damascene can alternatively be used. The double damascene process is well known from the prior art and is therefore not discussed further here.

Die zweite Metallleitung 1202 sowie der zweite Stecker 1204 sind mit Hilfe eines doppelten Damaszen-Prozesses ausgebildet. Die zweite Metallleitung 212 ist in einer zweiten dielektrischen Zwischenmetallschicht 1206 eingebettet, welche der ersten dielektrischen Zwischenmetallschicht 182 ähnelt. Der zweite Stecker 1204 ist in der ersten dielektrischen Zwischenmetallschicht 182 ausgebildet. Genauer sind die zweite Metallleitung 1202 und die Metallleitung 912 über dem zweiten Stecker 1204 miteinander verbunden. Die zweite Metallleitung 1202 und der Stecker 1204 können aus Materialien wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold, irgendwelchen Kombinationen dieser und/oder dergleichen ausgebildet sein. Die dritte Metallleitung 1212 und der dritte Stecker 1214 sind in dielektrischen Schichten 1216 bzw. 1208 ausgebildet. Die dritte Metallleitung 1212 und der dritte Stecker 1214 ähneln der zweiten Metallleitung 1202 sowie dem zweiten Stecker 1214 und sie werden daher hier nicht weiter diskutiert, um Wiederholungen zu vermeiden.The second metal line 1202 as well as the second connector 1204 are formed using a double damascene process. The second metal line 212 is in a second intermetallic dielectric layer 1206 embedded which of the first dielectric intermetallic layer 182 resembles. The second connector 1204 is in the first intermetallic dielectric layer 182 educated. The second metal line is more precise 1202 and the metal line 912 over the second connector 1204 connected with each other. The second metal line 1202 and the plug 1204 can be formed from materials such as copper, copper alloys, aluminum, silver, gold, any combination of these, and / or the like. The third metal line 1212 and the third connector 1214 are in dielectric layers 1216 or. 1208 educated. The third metal line 1212 and the third connector 1214 resemble the second metal line 1202 and the second connector 1214 and therefore they are not discussed further here to avoid repetition.

Die 13 veranschaulicht eine Querschnittsansicht des in 12 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Passivierungsschicht auf der Oberseite der dielektrischen Zwischenmetallschicht ausgebildet worden ist. Die Passivierungsschicht 154 ist aus nicht-organischen Materialien wie undotiertem Silikatglas, Siliziumnitrid, Siliziumoxid, Siliziumoxinitrid, Bor-dotiertem Siliziumoxid, Phosphor-dotiertem Siliziumoxid und/oder dergleichen ausgebildet. Alternativ kann die Passivierungsschicht 154 aus einem Dielektrikum mit niedrigem k-Wert, etwa aus Kohlenstoff-dotiertem Oxid und/oder dergleichen, ausgebildet sein. Darüber hinaus können Dielektrika mit extrem niedrigem k-Wert (ELK) wie porös Kohlenstoff-dotierte Siliziumdioxide verwendet werden, um die Passivierungsschicht 154 auszubilden. Die Passivierungsschicht 154 kann mit Hilfe irgendeines geeigneten Prozesses wie CVD ausgebildet werden.The 13 illustrates a cross-sectional view of FIG 12 Semiconductor device shown, after a passivation layer has been formed on the top of the dielectric intermetallic layer according to one embodiment. The passivation layer 154 is formed from non-organic materials such as undoped silicate glass, silicon nitride, silicon oxide, silicon oxynitride, boron-doped silicon oxide, phosphorus-doped silicon oxide and / or the like. Alternatively, the passivation layer 154 be formed from a dielectric with a low k value, such as carbon-doped oxide and / or the like. In addition, extremely low k dielectric (ELK) dielectrics such as porous carbon-doped silicon dioxide can be used to coat the passivation layer 154 to train. The passivation layer 154 can be trained using any suitable process such as CVD.

Wie in 13 gezeigt ist, kann in der Passivierungsschicht 154 eine Öffnung ausgebildet sein. Die Öffnung wird dazu verwendet, einen Metallanschluss 156 zu beherbergen. Wie in 13 gezeigt ist, ist der Metallanschluss 156 in die Passivierungsschicht 154 eingebettet. Insbesondere stellt der Metallanschluss 156 einen leitfähigen Kanal zwischen den Metallleitungen (z.B. der Metallleitung 1212) sowie einer Post-Passivierungs-Verbindungsstruktur (nicht dargestellt, jedoch in 24 veranschaulicht) her. Der Metallanschluss 156 kann aus metallischen Materialien wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold und irgendeiner Kombination dieser und/oder aus mehreren Schichten dieser ausgebildet sein. Der Metallanschluss 156 kann mit Hilfe irgendeiner geeigneten Technologie wie CVD ausgebildet sein. Alternativ kann der Metallanschluss 156 mit Hilfe von Sputter-Deposition, Elektroplattierung und/oder dergleichen ausgebildet sein.As in 13 can be shown in the passivation layer 154 an opening may be formed. The opening is used for a metal connector 156 to accommodate. As in 13 is shown is the metal connector 156 into the passivation layer 154 embedded. In particular, the metal connection 156 a conductive channel between the metal lines (e.g. the metal line 1212 ) and a post-passivation connection structure (not shown, but in 24th illustrated). The metal connector 156 can be formed from metallic materials such as copper, copper alloys, aluminum, silver, gold and any combination of these and / or from multiple layers thereof. The metal connector 156 can be formed using any suitable technology such as CVD. Alternatively, the metal connection 156 be formed with the aid of sputter deposition, electroplating and / or the like.

Die 14 veranschaulicht eine Querschnittsansicht des in 13 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine erste Polymerschicht auf der Oberseite der Passivierungsschicht ausgebildet worden ist. Die erste Polymerschicht 156 ist auf der Oberseite der Passivierungsschicht 154 ausgebildet. Die erste Polymerschicht 158 kann aus Polymermaterialien wie Epoxid, Polyimid, Polybenzoxazol (PBO), Silizium, Benzocyclobuten (BCB), Vergußzusammensetzungen und/oder dergleichen ausgebildet sein. Gemäß einer Ausführungsform kann die erste Polymerschicht 158 aus PBO ausgebildet sein. Die erste Polymerschicht 158 kann mit Hilfe irgendeines geeigneten Abscheideverfahrens, welches aus dem Stand der Technik bekannt ist, etwa mittels Spin-Beschichtung, hergestellt sein.The 14 illustrates a cross-sectional view of FIG 13 Semiconductor component shown, after a first polymer layer has been formed on the top of the passivation layer according to one embodiment. The first polymer layer 156 is on top of the passivation layer 154 educated. The first polymer layer 158 can be formed from polymeric materials such as epoxy, polyimide, polybenzoxazole (PBO), silicon, benzocyclobutene (BCB), potting compositions and / or the like. According to one embodiment, the first polymer layer 158 be made of PBO. The first polymer layer 158 can be made using any suitable deposition method known in the art, such as spin coating.

Die 15 veranschaulicht eine Querschnittsansicht des in 14 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die Oberfläche der ersten Polymerschicht angewendet worden ist. Der Strukturierungsprozess kann unter Verwendung geeigneter Strukturierungstechnologien, etwa mit Hilfe eines Ätzprozesses, Laserablation und/oder dergleichen umgesetzt werden. Entsprechend der Form und der Anordnung der Umverteilungsleitung kann ein Ätzprozess oder ein Laserstrahl (nicht dargestellt) auf die Oberfläche der ersten Polymerschicht 158 angewendet werden. Daraus resultiert, dass ein Anteil der ersten Polymerschicht 158 entfernt wird, um eine Öffnung 1502 auszubilden.The 15 illustrates a cross-sectional view of FIG 14 Semiconductor component shown, after a structuring process has been applied to the surface of the first polymer layer according to one embodiment. The structuring process can be implemented using suitable structuring technologies, for example with the aid of an etching process, laser ablation and / or the like. Depending on the shape and arrangement of the redistribution line, an etching process or a laser beam (not shown) can be applied to the surface of the first polymer layer 158 be applied. As a result, a portion of the first polymer layer 158 is removed to an opening 1502 to train.

Die 16 veranschaulicht eine Querschnittsansicht des in 15 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Saatschicht auf der Oberseite der ersten Polymerschicht ausgebildet worden ist. Die Saatschicht 164 wird über der ersten Polymerschicht 158 ausgebildet. Die Saatschicht 164 kann zwei Anteile aufweisen, nämlich eine untere Saatschicht (nicht dargestellt) und eine obere Saatschicht (nicht dargestellt). Die untere Saatschicht kann eine Titanschicht, eine Titannitridschicht, eine Tantalschicht, eine Tantalnitridschicht und/oder dergleichen sein. Die obere Saatschicht kann aus Kupfer, Kupferlegierungen und/oder dergleichen ausgebildet sein. Gemäß einer Ausführungsform kann die Saatschicht 164 unter Verwendung irgendeiner geeigneten Technologie wie CVD, PVD und/oder dergleichen ausgebildet werden.The 16 illustrates a cross-sectional view of FIG 15 Semiconductor component shown, after a seed layer has been formed on the top of the first polymer layer according to one embodiment. The seed layer 164 is over the first polymer layer 158 educated. The seed layer 164 can have two parts, namely a lower seed layer (not shown) and an upper seed layer (not shown). The lower seed layer may be a titanium layer, a titanium nitride layer, a tantalum layer, a tantalum nitride layer and / or the like. The upper seed layer can be formed from copper, copper alloys and / or the like. According to one embodiment, the seed layer 164 using any suitable technology such as CVD, PVD and / or the like.

Die 17 veranschaulicht eine Querschnittsansicht des in 16 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine Umverteilungsleitung auf der Oberseite der Saatschicht ausgebildet worden ist. Wie in 17 gezeigt ist, kann ein leitfähiges Material in die Öffnung (z.B. die Öffnung 1502, die in 15 gezeigt ist) eingefüllt werden, um die Umverteilungsleitung 166 auszubilden. Das leitfähige Material kann Kupfer sein, es kann jedoch auch irgendein anderes geeignetes leitfähiges Material sein, wie Kupferlegierungen, Aluminium, Wolfram, Silber, irgendwelche Kombinationen dieser und/oder dergleichen. Die Umverteilungsleitung 166 kann mit Hilfe irgendeiner geeigneten Technologie, etwa mit Hilfe von stromlosem Plattieren, CVD, Elektroplattieren und/oder dergleichen ausgebildet sein.The 17th illustrates a cross-sectional view of FIG 16 Semiconductor device shown, after a redistribution line has been formed on the top of the seed layer according to one embodiment. As in 17th a conductive material can be shown in the opening (e.g. the opening 1502 , in the 15 is shown) to be filled around the redistribution line 166 to train. The conductive material can be copper, but it can also be any other suitable conductive material, such as copper alloys, aluminum, tungsten, silver, any combination of these and / or the like. The redistribution line 166 may be formed using any suitable technology, such as electroless plating, CVD, electroplating, and / or the like.

Wie in 17 gezeigt ist, verbindet die Umverteilungsleitung 166 den Metallanschluss 156. Genauer stellt die Umverteilungsleitung 166 einen leitfähigen Pfad zwischen den Metallleitungen (z.B. der Metallleitung 1212) und dem Eingangs-/Ausgangsanschluss des Halbleiterbauteils (z.B. dem in 24 gezeigten Höcker 176) bereit. Die Funktionsweise der Umverteilungsleitungen ist aus dem Stand der Technik hinreichend bekannt und wird daher an dieser Stelle nicht im Detail beschrieben.As in 17th shown connects the redistribution line 166 the metal connector 156 . The redistribution line provides more precise information 166 a conductive path between the metal lines (e.g. the metal line 1212 ) and the input / output connection of the semiconductor component (e.g. in 24th shown hump 176 ) ready. The mode of operation of the redistribution lines is sufficiently known from the prior art and is therefore not described in detail here.

Die 18 veranschaulicht eine Querschnittsansicht des in 17 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite Polymerschicht über dem Halbleiterbauteil ausgebildet worden ist. Die zweite Polymerschicht 162 ist auf der Oberseite der ersten Polymerschicht 158 ausgebildet. Die zweite Polymerschicht 162 besteht aus Polymermaterialien wie Epoxid, Polyimid, Polybenzoxazol (PBO), Silizium, Benzocyclobuten (BCB), Vergußzusammensetzungen und/oder dergleichen. Die zweite Polymerschicht 162 kann auf der ersten Polymerschicht 158 unter Verwendung geeigneter Abscheidetechnologien wie Spin-Beschichten abgeschieden sein. Die zweite Polymerschicht 158 kann eine Dicke in einem Bereich von ungefähr 4 µm bis ungefähr 10 µm aufweisen.The 18th illustrates a cross-sectional view of FIG 17th Semiconductor device shown, after a second polymer layer has been formed over the semiconductor device according to one embodiment. The second polymer layer 162 is on top of the first polymer layer 158 educated. The second polymer layer 162 consists of polymer materials such as epoxy, polyimide, polybenzoxazole (PBO), silicon, benzocyclobutene (BCB), potting compositions and / or the like. The second polymer layer 162 can on the first polymer layer 158 be deposited using suitable deposition technologies such as spin coating. The second polymer layer 158 can have a thickness in a range from about 4 µm to about 10 µm.

Die 19 veranschaulicht eine Querschnittsansicht des in 18 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Strukturierungsprozess auf die Oberfläche der zweiten Polymerschicht angewendet worden ist. Der Strukturierungsprozess kann unter Verwendung von Lithografie- und Ätzprozessen umgesetzt werden. Alternativ kann der Strukturierungsprozess unter Verwendung eines Laserablationsprozesses umgesetzt werden. Entsprechend der Form und der Anordnung der Under-Bump-Metallisierungs (UBM)-Struktur (nicht dargestellt, jedoch in 24 veranschaulicht), kann ein Ätzprozess oder ein Laserstrahl auf die Oberfläche der zweiten Polymerschicht 162 angewendet werden, um eine Öffnung 1902 auszubilden.The 19th illustrates a cross-sectional view of FIG 18th Semiconductor component shown, after a structuring process has been applied to the surface of the second polymer layer according to one embodiment. The structuring process can be implemented using lithography and etching processes. Alternatively, the structuring process can be implemented using a laser ablation process. According to the shape and arrangement of the under-bump metallization (UBM) structure (not shown, but in 24th illustrated), an etching process or a laser beam can be applied to the surface of the second polymer layer 162 applied to an opening 1902 to train.

Die 20 veranschaulicht eine Querschnittsansicht des in 19 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine UBM-Saatschicht auf der Oberseite der zweiten Polymerschicht ausgebildet worden ist. Die UBM-Saatschicht 172 wird auf der zweiten Polymerschicht 162 abgeschieden. Die UBM-Saatschicht 172 kann leitfähige Materialien wie Kupfer und/oder dergleichen aufweisen. Die UBM-Saatschicht 172 kann unter Verwendung geeigneter Herstellungstechnologien wie Sputter-Deposition, CVD und dergleichen umgesetzt werden.The 20th illustrates a cross-sectional view of FIG 19th Semiconductor component shown, after a UBM seed layer has been formed on the top of the second polymer layer according to one embodiment. The UBM seed layer 172 is on the second polymer layer 162 deposited. The UBM seed layer 172 can have conductive materials such as copper and / or the like. The UBM seed layer 172 can be implemented using suitable manufacturing technologies such as sputter deposition, CVD and the like.

Die 21 veranschaulicht eine Querschnittsansicht des in 20 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform eine zweite leitfähige Schicht auf der Oberseite der UBM-Saatschicht ausgebildet worden ist. Wie in 21 gezeigt ist, können, um eine zuverlässige UBM-Struktur zu erhalten, zusätzliche leitfähige Materialien in konformer Weise auf der Oberseite der UBM-Saatschicht 172 abgeschieden werden, um eine zusätzliche leitfähige Schicht 174 auszubilden. Das leitfähige Material kann Kupfer sein, es kann jedoch auch irgendein anderes geeignetes leitfähiges Material sein, wie Kupferlegierungen, Aluminium, Wolfram, Silber, irgendeine Kombination dieser und/oder dergleichen. Die leitfähige Schicht 174 kann unter Verwendung geeigneter Technologien, etwa mit Hilfe eines stromlosen Plattierungsprozesses ausgebildet werden.The 21st illustrates a cross-sectional view of FIG 20th Semiconductor component shown, after a second conductive layer has been formed on the top of the UBM seed layer according to one embodiment. As in 21st is shown, in order to obtain a reliable UBM structure, additional conductive materials in a conformal manner on top of the UBM seed layer 172 to be deposited to form an additional conductive layer 174 to train. The conductive material may be copper, but may be any other suitable conductive material, such as copper alloys, aluminum, tungsten, silver, any combination of these, and / or the like. The conductive layer 174 can be formed using suitable technologies, such as an electroless plating process.

Die 22 veranschaulicht eine Querschnittsansicht des in 21 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Verbindungshöcker auf der UBM-Struktur ausgebildet worden ist. Der Verbindungshöcker 176 stellt eine effektive Art und Weise zur Verfügung, um das Halbleiterbauteil mit externen Schaltkreisen (nicht dargestellt) zu verbinden. Gemäß einer Ausführungsform kann der Verbindunghöcker 156 eine Lotkugel sein. Die Lotkugel 176 kann aus irgendwelchen geeigneten Materialien hergestellt sein. Gemäß einer Ausführungsform kann die Lotkugel 176 SAC405 aufweisen. SAC405 weist 95,5 % Sn, 4,0 % Ag sowie 0,5 % Cu auf.The 22 illustrates a cross-sectional view of FIG 21st Semiconductor device shown after a connection bump has been formed on the UBM structure according to one embodiment. The connection hump 176 represents one effective way available to connect the semiconductor device to external circuits (not shown). In one embodiment, the connection bump 156 be a solder ball. The solder ball 176 can be made of any suitable materials. According to one embodiment, the solder ball 176 Have SAC405. SAC405 has 95.5% Sn, 4.0% Ag and 0.5% Cu.

Gemäß einer anderen Ausführungsform kann der Verbindungshöcker 176 ein Kupferhöcker sein. Der Kupferhöcker kann eine Höhe von ungefähr 45 µm aufweisen. Der Kupferhöcker kann unter Verwendung einer Vielfalt von Halbleiterpackungstechnologien, wie mit Hilfe von Sputter-Deposition, Elektroplattierung und/oder dergleichen ausgebildet sein.According to another embodiment, the connection bump can 176 be a copper hump. The copper bump can have a height of approximately 45 μm. The copper bump may be formed using a variety of semiconductor packaging technologies, such as sputter deposition, electroplating, and / or the like.

Die 23 ist eine Querschnittsansicht des in 22 gezeigten Halbleiterbauteils, nachdem ein Verdünnungsprozess auf die zweite Seite des Substrates angewendet worden ist. Entsprechend den Herstellungsprozessen für Durchkontaktierungen wird die zweite Seite (mithin die Rückseite) des Substrates 102 so lange verdünnt, bis das leitfähige Material der Durchkontaktierung freigelegt ist.The 23 is a cross-sectional view of the in 22 Semiconductor device shown after a thinning process has been applied to the second side of the substrate. According to the manufacturing processes for vias, the second side (and therefore the back) of the substrate 102 diluted until the conductive material of the via is exposed.

Der Verdünnungsprozess kann unter Verwendung geeigneter Technologien wie Schleifen, Polieren und/oder chemischen Ätzens oder mit Hilfe einer Kombination von Ätzen und Schleifen umgesetzt werden. Gemäß einer Ausführungsform kann der Verdünnungsprozess unter Verwendung eines CMP-Prozesses umgesetzt werden. Bei dem CMP-Prozess werden eine Kombination von Ätzmaterialien und abrasiven Materialien mit der Rückseite des Substrates in Verbindung gebracht, und ein Schleifpad (nicht dargestellt) wird dazu verwendet, um die Rückseite des Substrates 102 so lange abzuschleifen, bis das leitfähige Material der Durchkontaktierung freigelegt ist.The dilution process can be implemented using suitable technologies such as grinding, polishing and / or chemical etching or with the aid of a combination of etching and grinding. In one embodiment, the dilution process can be implemented using a CMP process. The CMP process combines a combination of etch materials and abrasive materials with the back of the substrate, and a sanding pad (not shown) is used to cover the back of the substrate 102 Grind down until the conductive material of the via is exposed.

Die 24 veranschaulicht eine Querschnittsansicht des in 23 gezeigten Halbleiterbauteils, nachdem gemäß einer Ausführungsform ein Rückseitenkontakt auf der zweiten Seite des Substrates ausgebildet worden ist. Ein Reinigungsprozess kann angewendet werden, um irgendwelche verbleibenden Rückstände wie Kupferoxid auf der Rückseite des Substrates 102 zu entfernen, und ein Rückseitenkontakt 2402 kann auf der zweiten Seite des Substrates 102 in elektrischem Kontakt mit dem leitfähigen Material, welches innerhalb der Durchkontaktierung angeordnet ist, ausgebildet werden.The 24th illustrates a cross-sectional view of FIG 23 Semiconductor device shown, after a back contact has been formed on the second side of the substrate according to one embodiment. A cleaning process can be applied to remove any remaining residue such as copper oxide on the back of the substrate 102 to remove, and a back contact 2402 can on the second side of the substrate 102 are formed in electrical contact with the conductive material, which is arranged within the via.

Der Rückseitenkontakt 2402 kann eine leitfähige Schicht (nicht dargestellt) aufweisen sowie eine stromlose Nickeltauchgold (ENIC)-Schicht (nicht dargestellt). Die leitfähige Schicht kann Aluminium aufweisen und sie kann mit Hilfe eines Sputter-Depositionsprozesses ausgebildet sein. Alternativ können jedoch auch andere Materialien wie Nickel, Kupfer und/oder dergleichen verwendet werden. Darüber hinaus können auch andere Ausbildungsprozesse wie Elektroplattieren oder stromloses Plattieren alternativ verwendet werden, um die leitfähige Schicht auszubilden. Die leitfähige Schicht kann mit einer Dicke zwischen ungefähr 0,5 µm und ungefähr 3 µm ausgebildet werden.The back contact 2402 can have a conductive layer (not shown) and an electroless nickel plating gold (ENIC) layer (not shown). The conductive layer may have aluminum and it may be formed using a sputter deposition process. Alternatively, however, other materials such as nickel, copper and / or the like can also be used. In addition, other formation processes such as electroplating or electroless plating can alternatively be used to form the conductive layer. The conductive layer can be formed with a thickness between approximately 0.5 μm and approximately 3 μm.

An die Ausbildung der leitfähigen Schicht kann sich ein ENIC-Prozess anschließen, um die ENIC-Schicht auszubilden. Der ENIC-Prozess kann das Reinigen der leitfähigen Schicht, das Tauchen des Substrates 102 in eine Zinkat-Aktivierungslösung, das stromlose Plattieren von Nickel auf die leitfähige Schicht und das stromlose Plattieren von Gold auf das Nickel aufweisen.An ENIC process can follow the formation of the conductive layer in order to form the ENIC layer. The ENIC process can be cleaning the conductive layer, dipping the substrate 102 in a zincate activation solution, electroless plating of nickel on the conductive layer and electroless plating of gold on the nickel.

Alternativ können sich an die Ausbildung der leitfähigen Schicht andere leitfähige Schichten, welche der ENIC-Schicht ähneln, anschließen. Beispielsweise kann die leitfähige Schicht eine Stromlos-Nickel-Stromlos-Palladium-Tauchgoldschicht (ENEPIG) sein, welche eine Nickelschicht, eine Palladiumschicht auf der Nickelschicht und eine Goldschicht auf der Palladiumschicht aufweist. Darüber hinaus kann die ENIC- oder die ENEPIG-Schicht durch andere ähnliche leitfähige Schichten ersetzt werden, etwa eine Stromlos-Nickel-Stromlos-PalladiumSchicht (ENEP) oder eine direkt getauchte Goldschicht (DIG) und/oder dergleichen.Alternatively, other conductive layers which are similar to the ENIC layer can follow the formation of the conductive layer. For example, the conductive layer can be an electroless nickel electroless palladium gold plating (ENEPIG), which has a nickel layer, a palladium layer on the nickel layer and a gold layer on the palladium layer. In addition, the ENIC or ENEPIG layer can be replaced by other similar conductive layers, such as an electroless nickel electroless palladium layer (ENEP) or a directly immersed gold layer (DIG) and / or the like.

Eine rückseitige Passivierungsschicht 2404 kann teilweise über dem Rückseitenkontakt 2402 ausgebildet sein, um den Rückseitenkontakt 2402 zu versiegeln und zu schützen. Die rückseitige Passivierungsschicht 2404 kann ein dielektrisches Material wie ein Oxid oder Siliziumnitrid aufweisen, obwohl auch andere geeignete Dielektrika, etwa ein Dielektrikum mit hohem k-Wert, alternativ verwendet werden können.A passivation layer on the back 2404 can partially over the back contact 2402 be formed around the back contact 2402 to seal and protect. The back passivation layer 2404 may comprise a dielectric material such as an oxide or silicon nitride, although other suitable dielectrics, such as a high-k dielectric, may alternatively be used.

Die rückseitige Passivierungsschicht 2404 kann unter Verwendung eines PECVD-Prozesses ausgebildet werden, obwohl auch irgendein anderer geeigneter Prozess alternativ verwendet werden könnte. Nachdem die rückseitige Passivierungsschicht 2404 auf der zweiten Seite des Substrates abgeschieden worden ist, wird ein Strukturierungsprozess auf die rückseitige Passivierungsschicht 2404 angewendet, um zumindest einen Anteil des Rückseitenkontaktes 2402 freizulegen. Eine geeignete Ätztechnologie kann auf die rückseitige Passivierungsschicht 2404 angewendet werden, so dass der Rückseitenkontakt 2402 freigelegt wird. Daraus resultiert, dass externe Bauteile (nicht dargestellt) mit dem Rückseitenkontakt 2402 verbunden werden können.The back passivation layer 2404 can be formed using a PECVD process, although any other suitable process could alternatively be used. After the back passivation layer 2404 has been deposited on the second side of the substrate, a structuring process is carried out on the back passivation layer 2404 applied to at least a portion of the back contact 2402 to expose. A suitable etching technology can be applied to the back passivation layer 2404 be applied so that the back contact 2402 is exposed. As a result, external components (not shown) make contact with the back 2402 can be connected.

Claims (10)

Vorrichtung, die aufweist: eine dielektrische Zwischenschicht (115), die auf einer ersten Seite (101) eines Substrates (102) ausgebildet ist; eine erste Metallisierungsschicht, die über der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die erste Metallisierungsschicht eine Mehrzahl Metallleitungen (184, 186) aufweist, die in einem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet ist; und eine Durchkontaktierung (142), die in dem Substrat (102) und der dielektrischen Zwischenschicht (115) ausgebildet ist, wobei die Durchkontaktierung (142) aufweist: einen Bodenabschnitt, der aus einem leitfähigen Material ausgebildet ist, wobei der Bodenabschnitt angrenzend an eine zweite Seite (103) des Substrates (102) angeordnet ist; Seitenwandabschnitte, die aus dem leitfähigen Material ausgebildet sind, wobei erste Endabschnitte der Seitenwandabschnitte mit dem Bodenabschnitt verbunden sind, und wobei zweite Endabschnitte der Seitenwandabschnitte mit den Metallleitungen (184, 186) der ersten Metallisierungsschicht verbunden sind; und einen Mittelabschnitt, der zwischen den Seitenwandabschnitten über dem Bodenabschnitt ausgebildet ist, wobei der Mittelabschnitt aus einem dielektrischen Material ausgebildet ist, dadurch gekennzeichnet, dass der Bodenabschnitt der Durchkontaktierung (142) eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.An apparatus comprising: a dielectric interlayer (115) formed on a first side (101) of a substrate (102); a first metallization layer formed over the dielectric interlayer (115), the first metallization layer having a plurality of metal lines (184, 186) formed in a first dielectric intermetallic material (182); and a via (142) formed in the substrate (102) and the interlayer dielectric (115), the via (142) comprising: a bottom portion formed of a conductive material, the bottom portion adjacent a second Side (103) of the substrate (102) is arranged; Sidewall portions formed of the conductive material, first end portions of the sidewall portions connected to the bottom portion and second end portions of the sidewall portions connected to the metal lines (184, 186) of the first metallization layer; and a central portion formed between the sidewall portions above the bottom portion, the central portion formed from a dielectric material, characterized in that the bottom portion of the via (142) has a thickness that is approximately 10 to 50 times greater than that Thickness of the metal lines (184, 186). Vorrichtung nach Anspruch 1, bei der die Durchkontaktierung (142) aufweist: eine Deckschicht (122), die auf den Seitenwänden des Durchkontaktierungsgrabens ausgebildet ist; eine Sperrschicht (124), die auf der Deckschicht (122) ausgebildet ist; und eine Saatschicht (126), die auf der Sperrschicht ausgebildet ist.Device after Claim 1 wherein the via (142) comprises: a cover layer (122) formed on the side walls of the via trench; a barrier layer (124) formed on the cover layer (122); and a seed layer (126) formed on the barrier layer. Vorrichtung nach Anspruch 1 oder 2, die weiterhin aufweist: eine erste Verbindungsstruktur (110), die über der ersten Metallisierungsschicht ausgebildet ist; und eine zweite Verbindungsstruktur (120), die über der zweiten Seite (103) des Substrates (102) ausgebildet ist, wobei die zweite Verbindungsstruktur (120) mit der Durchkontaktierung (142) verbunden ist.Device after Claim 1 or 2nd further comprising: a first interconnect structure (110) formed over the first metallization layer; and a second connection structure (120) formed over the second side (103) of the substrate (102), wherein the second connection structure (120) is connected to the via (142). Vorrichtung nach irgendeinem der vorangegangenen Ansprüche, die weiterhin zumindest eines der folgenden Merkmale aufweist: a) das leitfähige Material ist Kupfer, b) die Bodenfläche des Mittelabschnitts ist niedriger als die Oberfläche der ersten Seite (101) des Substrates (102) angeordnet; und c) der Mittelabschnitt ist aus dem ersten dielektrischen Zwischenmetallmaterial (182) ausgebildet.Device according to any one of the preceding claims, further comprising at least one of the following features: a) the conductive material is copper, b) the bottom surface of the middle section is arranged lower than the surface of the first side (101) of the substrate (102); and c) the central portion is formed from the first intermetallic dielectric material (182). Verfahren, das aufweist: Ausbilden einer dielektrischen Zwischenschicht (115) über einer ersten Seite (101) eines Substrates (102); Ausbilden einer Öffnung (302) in der dielektrischen Zwischenschicht (115) und dem Substrat (102); Füllen der Öffnung (302) mit einem leitfähigen Material zur Ausbildung einer Durchkontaktierung, wobei ein oberer Abschnitt der Öffnung (302) frei von dem leitfähigen Material ist; und Abscheiden eines dielektrischen Materials (182) über der dielektrischen Zwischenschicht (115) und dem Substrat (102), wobei das dielektrische Material in den oberen Abschnitt der Öffnung (302) gefüllt wird, dadurch gekennzeichnet, dass Metallleitungen (912, 914, 916) einer ersten Metallisierungsschicht bei demselben elektrochemischen Elektroplattierungsprozess wie die Durchkontaktierung ausgebildet werden, wozu das leitfähige Material mit Hilfe eines elektrochemischen Elektroplattierungsprozesses auf der dielektrischen Zwischenschicht (115) abgeschieden sowie in die Öffnung (302) gefüllt wird, wobei der elektrochemische Elektroplattierungsprozess so gesteuert wird, dass in der Öffnung (302) ein Bodenabschnitt aus dem leitfähigen Material und Seitenwandabschnitte aus dem leitfähigen Material ausgebildet werden und der Bodenabschnitt eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.A method comprising: forming an interlayer dielectric (115) over a first side (101) of a substrate (102); Forming an opening (302) in the dielectric interlayer (115) and the substrate (102); Filling the opening (302) with a conductive material to form a via, an upper portion of the opening (302) being free of the conductive material; and depositing a dielectric material (182) over the dielectric interlayer (115) and the substrate (102), the dielectric material being filled in the upper portion of the opening (302), characterized in that metal lines (912, 914, 916) a first metallization layer is formed in the same electrochemical electroplating process as the via, for which purpose the conductive material is deposited on the dielectric intermediate layer (115) by means of an electrochemical electroplating process and filled into the opening (302), the electrochemical electroplating process being controlled in such a way that in a bottom portion of the conductive material and sidewall portions of the conductive material are formed in the opening (302) and the bottom portion has a thickness that is approximately 10 to 50 times greater than the thickness of the metal lines (184, 186). Verfahren nach Anspruch 5, das weiterhin zumindest eine der folgenden Gruppen von Schritten aufweist: a) Ausbilden einer Deckschicht (122) auf den Seitenwänden und dem Boden der Öffnung (302); Ausbilden einer Sperrschicht (124) über der Deckschicht (122); Ausbilden einer Saatschicht (126) über der Sperrschicht (124); Abscheiden einer Fotolackschicht (702) über der Saatschicht (126); Strukturieren der Fotolackschicht (702); und Anwenden eines Plattierungsprozesses auf die Saatschicht (126); und b) Ausbilden einer ersten seitlichen Verbindungsstruktur über der ersten Seite ( 101) des Substrates (102); und Anwenden eines Verdünnungsprozesses auf eine zweite Seite (103) des Substrates (102), bis das in die Öffnung (302) gefüllte leitfähige Material von der zweiten Seite (103) des Substrates (102) her freigelegt ist.Procedure according to Claim 5 , further comprising at least one of the following groups of steps: a) forming a cover layer (122) on the side walls and bottom of the opening (302); Forming a barrier layer (124) over the cover layer (122); Forming a seed layer (126) over the barrier layer (124); Depositing a photoresist layer (702) over the seed layer (126); Patterning the photoresist layer (702); and applying a plating process to the seed layer (126); and b) forming a first side connection structure over the first side (101) of the substrate (102); and applying a thinning process to a second side (103) of the substrate (102) until the conductive material filled in the opening (302) is exposed from the second side (103) of the substrate (102). Verfahren nach Anspruch 5 oder 6, das weiterhin zumindest eines der folgenden Merkmale aufweist: a) das leitfähige Material ist Kupfer; b) das dielektrische Material ist ein lichtempfindliches Material; und c) die Bodenfläche des oberen Abschnitts der Öffnung (302) ist niedriger als die erste Seite (101) des Substrates angeordnet. Procedure according to Claim 5 or 6 , which further has at least one of the following features: a) the conductive material is copper; b) the dielectric material is a photosensitive material; and c) the bottom surface of the upper portion of the opening (302) is located lower than the first side (101) of the substrate. Verfahren, das aufweist: Ausbilden einer dielektrischen Zwischenschicht (115) über einer ersten Seite (101) eines Substrates (102); Ausbilden einer Öffnung (302) in dem Substrat (102) von einer ersten Seite (101) des Substrates (102); Abscheiden einer Deckschicht (122) auf Seitenwänden sowie einem Boden der Öffnung (302); Abscheiden einer Sperrschicht (124) über der Deckschicht (122); Abscheiden einer Saatschicht (126) über der Sperrschicht (124); Ausbilden einer Fotolackschicht (702) über der Saatschicht (126); Strukturieren der Fotolackschicht (702), und dabei: Entfernen der Fotolackschicht (702) in der Öffnung (302); und Entfernen von Abschnitten der Fotolackschicht (702) auf der Oberfläche der Saatschicht (126) um Verbindungsgräben (802) in der Fotolackschicht auszubilden; Füllen der Öffnung (302) mit einem leitfähigen Material unter Verwendung eines elektrochemischen Plattierungsprozesses zur Ausbildung einer Durchkontaktierung, wobei ein oberer Abschnitt der Öffnung frei von dem leitfähigen Material ist; Füllen der Verbindungsgräben (802) zu ersten Metallleitungen (912) mit dem leitfähigen Material unter Verwendung des elektrochemischen Plattierungsprozesses; und Abscheiden eines dielektrischen Materials (182) über der Öffnung (302) und den Verbindungsgräben (802), wobei der obere Abschnitt der Öffnung (302) mit dem dielektrischen Material (182) gefüllt wird, dadurch gekennzeichnet, dass Metallleitungen (912, 914, 916) einer ersten Metallisierungsschicht bei demselben elektrochemischen Elektroplattierungsprozess wie die Durchkontaktierung ausgebildet werden, wozu das leitfähige Material mit Hilfe des elektrochemischen Elektroplattierungsprozesses auf der dielektrischen Zwischenschicht (115) abgeschieden sowie in die Öffnung (302) gefüllt wird, wobei der elektrochemische Elektroplattierungsprozess so gesteuert wird, dass in der Öffnung (302) ein Bodenabschnitt aus dem leitfähigen Material und Seitenwandabschnitte aus dem leitfähigen Material ausgebildet werden und der Bodenabschnitt eine Dicke aufweist, die ungefähr 10- bis 50-mal größer als die Dicke der Metallleitungen (184, 186) ist.A method comprising: forming an interlayer dielectric (115) over a first side (101) of a substrate (102); Forming an opening (302) in the substrate (102) from a first side (101) of the substrate (102); Depositing a cover layer (122) on side walls and a bottom of the opening (302); Depositing a barrier layer (124) over the cover layer (122); Depositing a seed layer (126) over the barrier layer (124); Forming a photoresist layer (702) over the seed layer (126); Patterning the photoresist layer (702), and thereby: removing the photoresist layer (702) in the opening (302); and removing portions of the photoresist layer (702) on the surface of the seed layer (126) to form connection trenches (802) in the photoresist layer; Filling the opening (302) with a conductive material using an electrochemical plating process to form a via, an upper portion of the opening being free of the conductive material; Filling the connection trenches (802) to first metal lines (912) with the conductive material using the electrochemical plating process; and depositing a dielectric material (182) over the opening (302) and the connecting trenches (802), the upper portion of the opening (302) being filled with the dielectric material (182), characterized in that metal lines (912, 914, 916) a first metallization layer is formed in the same electrochemical electroplating process as the via, for which purpose the conductive material is deposited on the dielectric intermediate layer (115) with the aid of the electrochemical electroplating process and is filled into the opening (302), the electrochemical electroplating process being controlled in such a way that that a bottom portion made of the conductive material and side wall portions made of the conductive material are formed in the opening (302) and the bottom portion has a thickness that is approximately 10 to 50 times greater than the thickness of the metal lines (184, 186). Verfahren nach Anspruch 8, das weiterhin aufweist: Schleifen einer zweiten Seite (103) des Substrates (102), bis das leitfähige Material der Öffnung (302) freigelegt ist.Procedure according to Claim 8 , further comprising: grinding a second side (103) of the substrate (102) until the conductive material of the opening (302) is exposed. Verfahren nach Anspruch 8 oder 9, bei dem der elektrochemische Plattierungsprozess derart gesteuert ist, dass das leitfähige Material auf den Seitenwänden und dem Bodenabschnitt der Öffnung (302) abgeschieden wird, und wobei die Oberfläche (902) des Bodenabschnitts niedriger als die Oberfläche (904) der ersten Seite (101) des Substrates (102) angeordnet ist.Procedure according to Claim 8 or 9 , wherein the electrochemical plating process is controlled such that the conductive material is deposited on the side walls and the bottom portion of the opening (302), and the surface (902) of the bottom portion is lower than the surface (904) of the first side (101) of the substrate (102) is arranged.
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