DE102016114897A1 - Metallsperr- und Bondinselstruktur - Google Patents

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die
conductive barrier
conductive
integrated chip
passivation layer
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Ching-Chun Wang
Cheng-Ying Ho
Dun-Nian Yaung
Feng-Chi Hung
Yan-Chih Lu
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

Bei einigen Ausführungsformen betrifft die vorliegende Erfindung eine integrierte Chipstruktur (IC-Struktur), die eine leitende Sperrstruktur hat, die so konfiguriert ist, dass sie verhindert, dass Strahlung, die von einem Bauelement in einem ersten Die erzeugt wird, ein Bildabtastelement in einem zweiten Die beeinträchtigt. Die IC-Struktur hat einen ersten IC-Die mit einem oder mehreren Halbleiter-Bauelementen und einen zweiten IC-Die mit einer Matrix aus Bildabtastelementen. Zwischen dem ersten und dem zweiten IC-Die ist ein Hybridbond-Grenzschichtbereich angeordnet. In dem Hybridbond-Grenzschichtbereich ist eine leitende Bondstruktur angeordnet, die so konfiguriert ist, dass sie den ersten IC-Die mit dem zweiten IC-Die elektrisch verbindet. In dem Hybridbond-Grenzschichtbereich ist außerdem eine leitende Sperrstruktur angeordnet, die lateral zwischen dem einen oder den mehreren Halbleiter-Bauelementen und der Matrix aus Bildabtastelementen verläuft.

Description

  • Verweis auf verwandte Anmeldung
  • Diese Anmeldung beansprucht die Priorität der am 29. Januar 2016 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/288.738, deren Inhalt hiermit im Rahmen dieser Anmeldung durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Integrierte Schaltkreise (ICs) mit Bildsensoren werden in einer breiten Palette von modernen elektronischen Geräten verwendet, wie zum Beispiel Kameras und Telefonen. Bildsensoren, die in integrierten Schaltkreisen verwendet werden, weisen oftmals ladungsgekoppelte Bauelemente (charge-coupled devices; CCDs) oder CMOS-Bauelemente (CMOS: complementary metal-oxide semiconductor; komplementärer Metall-Oxid-Halbleiter) auf, bei denen einfallende Strahlung in ein elektrisches Signal umgewandelt wird. In den letzten Jahren haben CMOS-Bildsensoren auf Grund ihres niedrigen Stromverbrauchs, ihrer geringen Größe, schnellen Datenverarbeitung, einer direkten Datenausgabe und ihrer niedrigen Herstellungskosten weite Verbreitung gefunden.
  • Kurze Beschreibung der Zeichnungen
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
  • 1 zeigt eine Schnittansicht einiger Ausführungsformen einer Stapelstruktur aus integrierten Chips (ICs), die eine leitende Sperrstruktur hat, die so konfiguriert ist, dass sie verhindert, dass Strahlung, die von einem Bauelement in einem ersten Die erzeugt wird, ein Bildabtastelement in einem zweiten Die beeinträchtigt.
  • Die 2A und 2B zeigen Schnittansichten einiger Ausführungsformen von IC-Stapelstrukturen, die eine leitende Sperrstruktur aufweisen, die zwischen Dies angeordnet ist, die durch eine leitende Single-Damascene-Bondstruktur elektrisch verbunden sind.
  • 3 zeigt eine Draufsicht einiger Ausführungsformen, die der IC-Stapelstruktur von 2A oder 2B entsprechen.
  • Die 4A und 4B zeigen einige Ausführungsformen einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch leitende Dual-Damascene-Bondstrukturen elektrisch verbunden sind.
  • Die 5 bis 13 sind Schnittansichten einiger Ausführungsformen, die ein Verfahren zur Herstellung einer IC-Stapelstruktur zeigen, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Single-Damascene-Bondstruktur elektrisch verbunden sind.
  • 14 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Single-Damascene-Bondstruktur elektrisch verbunden sind.
  • Die 15 bis 23 sind Schnittansichten einiger Ausführungsformen, die ein Verfahren zur Herstellung einer IC-Stapelstruktur zeigen, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Dual-Damascene-Bondstruktur elektrisch verbunden sind.
  • 24 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Dual-Damascene-Bondstruktur elektrisch verbunden sind.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Elemente des bereitgestellten Gegenstands. Nachstehend werden spezielle Beispiele für Elemente und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so ausgebildet werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier zur Vereinfachung der Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Element(en) oder Struktur(en), die in den Figuren dargestellt sind, räumlich relative Begriffe verwendet werden, wie etwa „darunter”, „unter”, „untere(r)”/„unteres”, „über”, „obere(r)”/„oberes” und dergleichen. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des Bauelements bei Gebrauch oder bei Betrieb abdecken. Die Vorrichtung kann anders orientiert werden (um 90 Grad gedreht oder in anderen Orientierungen), und die räumlich relativen Deskriptoren, die hier verwendet werden, können entsprechend interpretiert werden.
  • Moderne Bildsensoren werden normalerweise unter Verwendung von Halbleitermaterialien hergestellt. Das liegt daran, dass Halbleitermaterialien Energiebandabstände haben, mit denen Photonen effektiv in Ladungsträger umgewandelt werden können. Zum Beispiel erzeugen in einem Bildsensor, der aus Silicium [das einen Bandabstand von 1,1 Elektronenvolt (eV) hat] besteht, Photonen mit einer Energie von mehr als 1,1 eV, die auf das Silicium auftreffen und von diesem absorbiert werden, ein Elektronen-Loch-Paar in dem Silicium. Wenn sichtbares Licht mit einer großen Wellenlänge auf einen Bildsensor auftrifft, wird in Abhängigkeit von der Wellenlänge und der Intensität des einfallenden Lichts, das auf den Bildsensor auftrifft, eine veränderliche Anzahl von Elektronen und/oder Löchern erzeugt. Die Elektronen können in ein Bild umgewandelt werden, das für das einfallende Licht typisch ist.
  • Es ist bekannt, dass bei gestapelten Bildsensoren (d. h. Bildsensoren, die in einem Halbleiterchip angeordnet sind, der auf einen anderen Halbleiterchip gestapelt ist) Bauelemente in einem CMOS-Substrat bei Betrieb Strahlung (z. B. Wärme oder Licht) erzeugen können. Zum Beispiel bewirkt eine Elektronen-Loch-Paar-Rekombination, die durch heiße Elektronen induziert wird, dass ein Transistor-Bauelement Licht emittiert, das sich in jeder Richtung ausbreiten kann. Die Strahlung, die von den Bauelementen in dem CMOS-Chip erzeugt wird, kann so viel Energie haben, dass ein unerwünschter Strom in einem Bildsensor induziert wird. Dieser unerwünschte Strom kann als eine zusätzliche Dunkelstromquelle für einen Bildsensor fungieren, wodurch die Leistung des Bildsensors negativ beeinflusst wird.
  • Die vorliegende Erfindung betrifft eine Stapelstruktur aus integrierten Chips (ICs), die eine leitende Sperrstruktur hat, die so konfiguriert ist, dass sie verhindert, dass Strahlung, die von einem Bauelement in einem ersten Die erzeugt wird, ein Bildabtastelement in einem zweiten Die beeinträchtigt. Bei einigen Ausführungsformen weist die IC-Struktur einen ersten IC-Die mit einem oder mehreren Halbleiter-Bauelementen und einem zweiten IC-Die mit einer Matrix aus Bildabtastelementen auf. Zwischen dem ersten und dem zweiten IC-Die ist ein Hybridbond-Grenzschichtbereich angeordnet. In dem Hybridbond-Grenzschichtbereich ist eine leitende Bondstruktur angeordnet, die so konfiguriert ist, dass sie den ersten IC-Die mit dem zweiten IC-Die elektrisch verbindet. In dem Hybridbond-Grenzschichtbereich ist eine leitende Sperrstruktur angeordnet, die seitwärts zwischen dem einen oder den mehreren Halbleiter-Bauelementen und der Matrix aus Bildabtastelementen verläuft. Die leitende Sperrstruktur ist so konfiguriert, dass sie verhindert, dass Strahlung von dem einen oder den mehreren Bauelementen die Bildabtastelemente erreicht, wodurch vermieden wird, dass die Strahlung einen unerwünschten Strom in der Matrix aus Bildabtastelementen induziert.
  • 1 zeigt einige Ausführungsformen einer Stapelstruktur 100 aus integrierten Chips (ICs), die eine leitende Sperrstruktur hat, die so konfiguriert ist, dass sie verhindert, dass Strahlung, die von einem Bauelement in einem ersten Die erzeugt wird, ein Bildabtastelement in einem zweiten Die beeinträchtigt.
  • Die IC-Stapelstruktur 100 weist einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 104 auf. Der erste integrierte Chip-Die 102 weist ein erstes Halbleitersubstrat 106 auf, das ein oder mehrere Halbleiter-Bauelemente 108 (z. B. Transistor-Bauelemente, Kondensatoren, Induktoren usw.) hat. Eine erste Vielzahl 110 von Metallverbindungsschichten ist in einer ersten dielektrischen Struktur 112 angeordnet, die eine oder mehrere dielektrische Materialien (z. B. ein dielektrisches Low-k-Material, Siliciumdioxid usw.) aufweist, die über dem ersten Halbleitersubstrat 106 angeordnet sind. Der zweite integrierte Chip-Die 104 weist ein zweites Halbleitersubstrat 114 auf, das eine Matrix 116 aus Bildabtastelementen (z. B. Fotodioden) hat. Eine zweite Vielzahl 120 von Metallverbindungsschichten ist in einer zweiten dielektrischen Struktur 118 angeordnet, die eine oder mehrere dielektrische Materialien aufweist, die zwischen der ersten dielektrischen Struktur 112 und dem zweiten Halbleitersubstrat 114 angeordnet sind.
  • Der erste integrierte Chip-Die 102 ist vertikal auf den zweiten integrierten Chip-Die 104 entlang einem Hybridbond-Grenzschichtbereich 122 gestapelt, der eine Passivierungsstruktur 126 aufweist. Der Hybridbond-Grenzschichtbereich 122 weist eine leitende Bondstruktur 124 auf, die in der Passivierungsstruktur 126 angeordnet ist. Die leitende Bondstruktur 124 ist so konfiguriert, dass sie die erste Vielzahl 110 von Metallverbindungsschichten mit der zweiten Vielzahl 120 von Metallverbindungsschichten elektrisch verbindet. Bei einigen Ausführungsformen wird der erste integrierte Chip-Die 102 in einer F2F-Konfiguration (F2F: face to face; Vorderseite an Vorderseite) auf den zweiten integrierten Chip-Die 104 gestapelt, sodass die erste dielektrische Struktur 112 zu der zweiten dielektrischen Struktur 118 zeigt.
  • Eine Bondinsel 128 kann in der Passivierungsstruktur 126 an einer Position angeordnet werden, die gegenüber der leitenden Bondstruktur 124 seitlich versetzt ist. Die Bondinsel 128 weist ein leitendes Material (z. B. Metall, wie etwa Aluminium) auf, das eine Oberseite hat, die von einer Bondinselöffnung 130 freigelegt wird, die durch den zweiten integrierten Chip-Die 104 und die Passivierungsstruktur 126 verläuft. Die Bondinsel 128 ist in elektrischem Kontakt mit der ersten Vielzahl 110 von Metallverbindungsschichten und stellt eine elektrische Verbindung zwischen der IC-Stapelstruktur 100 und einem externen Bauelement her. Zum Beispiel kann ein leitender Kontakthügel 132 auf der Bondinsel 128 hergestellt werden, um die Bondinsel 128 mittels eines Bonddrahts 134 mit einem externen E/A-Stift eines integrierten Chip-Package zu verbinden.
  • Eine leitende Sperrstruktur 136 ist in der Passivierungsstruktur 126 an einer Position angeordnet, die sich zwischen dem einen oder den mehreren Halbleiter-Bauelementen 108 und der Matrix 116 aus Bildabtastelementen befindet und gegenüber der leitenden Bondstruktur 124 und der Bondinsel 128 seitlich versetzt ist. Bei einigen Ausführungsformen kann die leitende Sperrstruktur 136 über der ersten Vielzahl 110 von Metallverbindungsschichten (d. h. über einer oberen Metallverbindungsschicht) angeordnet werden. Die leitende Sperrstruktur 136 ist so konfiguriert, dass sie verhindert, dass eine Strahlung 138 (z. B. Licht, Wärme usw.), die von dem einen oder den mehreren Bauelementen 108 in dem ersten integrierten Chip-Die 102 erzeugt wird, die Matrix 116 aus Bildabtastelementen in dem zweiten integrierten Chip-Die 104 erreicht. Durch Blockieren der Strahlung 138 verhindert die leitende Sperrstruktur 136, dass unerwünschter Strom in der Matrix 116 aus Bildabtastelementen erzeugt wird.
  • Die 2A und 2B zeigen Schnittansichten einiger Ausführungsformen einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Single-Damascene-Bondstruktur elektrisch verbunden sind.
  • Eine IC-Stapelstruktur 200 weist einen ersten integrierten Chip-Die 102 und einen zweiten integrierten Chip-Die 104 auf. Der erste integrierte Chip-Die 102 weist ein erstes Halbleitersubstrat 106 auf, das ein oder mehrere Halbleiter-Bauelemente 108 (z. B. Transistor-Bauelemente, Kondensatoren, Induktoren usw.) und eine erste dielektrische Struktur 112 mit einer ersten Vielzahl 110 von Metallverbindungsschichten hat. Der zweite integrierte Chip-Die 104 weist ein zweites Halbleitersubstrat 114 auf, das eine Matrix 116 aus Bildabtastelementen (z. B. Fotodioden) und eine zweite dielektrische Struktur 118 mit einer zweiten Vielzahl 120 von Metallverbindungsschichten hat. Bei einigen Ausführungsformen können die Fotodioden pn-Übergänge haben, die mittels eines Übertragungstransistors (nicht dargestellt) funktionsfähig mit einem Speicherknoten (d. h. einem dotierten Bereich in dem zweiten Halbleitersubstrat 114) verbunden sind.
  • Bei verschiedenen Ausführungsformen können die erste und die zweite Vielzahl 110 und 120 von Metallverbindungsschichten ein oder mehrere leitende Materialien umfassen, wie etwa Kupfer, Aluminium, Wolfram oder eine Kombination davon. Bei einigen Ausführungsformen können die erste und die zweite Vielzahl 110 und 120 von Metallverbindungsschichten eine Vielzahl von Metalldrähten 110b aufweisen, die zwischen einer Vielzahl von Kontakten 110a und/oder Metalldurchkontaktierungen 110c angeordnet sind. Bei einigen Ausführungsformen können die Metalldrähte 110b, die Kontakte 110a und die Metalldurchkontaktierungen 110c abgewinkelte Seitenwände haben, die so abgewinkelt sind, dass die Breite der Metalldrähte 110b, der Kontakte 110a und der Metalldurchkontaktierungen 110c mit zunehmendem Abstand von dem ersten Halbleitersubstrat 106 größer wird. Bei verschiedenen Ausführungsformen können die erste und die zweite dielektrische Struktur 112 und 118 eine oder mehrere dielektrische Schichten haben, die ein Oxid (z. B. Siliciumdioxid), ein dielektrisches Ultra-low-k-Material und/oder ein dielektrisches Low-k-Material (z. B. SiCO) aufweisen.
  • Der erste integrierte Chip-Die 102 ist vertikal auf den zweiten integrierten Chip-Die 104 entlang einem Hybridbond-Grenzschichtbereich 202 gestapelt, der eine Bondinsel 216, eine leitende Single-Damascene-Bondstruktur 214 und eine leitende Sperrschicht 136 aufweist. Bei einigen Ausführungsformen weist der Hybridbond-Grenzschichtbereich 202 eine erste Ätzstoppschicht (ESL) 204, die über der ersten dielektrischen Struktur 112 angeordnet ist, und eine erste Passivierungsschicht 206 auf, die über der ersten ESL 204 angeordnet ist. Bei einigen Ausführungsformen kann die erste ESL 204 eine Nitridschicht (z. B. Siliciumnitrid) sein. Eine zweite Passivierungsschicht 208 ist über der ersten Passivierungsschicht 206 angeordnet, und eine dritte Passivierungsschicht 210 ist über der zweiten Passivierungsschicht 208 angeordnet. Bei einigen Ausführungsformen können die erste Passivierungsschicht 206, die zweite Passivierungsschicht 208 und die dritte Passivierungsschicht 210 eine dielektrische Schicht (z. B. ein Oxid, ein Polyimid usw.) sein. Eine zweite ESL 212 ist zwischen der dritten Passivierungsschicht 210 und der zweiten dielektrischen Struktur 118 angeordnet.
  • Die Bondinsel 216 verläuft durch die erste ESL 204 und die erste Passivierungsschicht 206, um die erste Vielzahl 110 von Metallverbindungsschichten an einer ersten Position zu verbinden. Bei einigen Ausführungsformen, die in der Schnittansicht von 2A gezeigt sind, ist die Bondinsel 216 mit einem oberen Metallverbindungsdraht (d. h. einem Metallverbindungsdraht in der ersten dielektrischen Struktur 112, der am weitesten von dem ersten Halbleitersubstrat 106 entfernt ist) elektrisch verbunden. Bei weiteren Ausführungsformen, die in einer Schnittansicht 224 von 2B gezeigt sind, ist eine Bondinsel 226 mit einem Zwischen-Metallverbindungsdraht unter dem oberen Metallverbindungsdraht elektrisch verbunden. Eine Bondinselöffnung 222 verläuft durch den zweiten integrierten Chip-Die 104 und den Hybridbond-Grenzschichtbereich 202 zu einer Oberseite der Bondinsel 216. Bei einigen Ausführungsformen hat die Öffnung 222 einen oberen Teil, der mit einer oder mehreren Passivierungsschichten 218 und 220 belegt ist. Bei einigen Ausführungsformen können die eine oder die mehreren Passivierungsschichten 218 und 220 zum Beispiel ein Oxid und/oder ein Nitrid aufweisen.
  • Bei einigen Ausführungsformen kann die Bondinsel 216 ein leitendes Metall, wie zum Beispiel Aluminium, aufweisen. Bei weiteren Ausführungsformen kann die Bondinsel 216 eine UBM-Schicht (UBM: underbump metallization; Metallisierung unter dem Kontakthügel) aufweisen, die einen Stapel aus verschiedenen Metallschichten umfasst, die als eine Diffusionssicht, eine Sperrschicht, eine Benetzungsschicht und/oder eine Antioxidationsschicht dienen. Auf der Bondinsel 216 ist ein leitender Kontakthügel 132 angeordnet. Bei einigen Ausführungsformen ist der leitende Kontakthügel 132 ein Lötkontakthügel, ein Kupferkontakthügel, ein Metallkontakthügel mit Nickel (Ni) oder Gold (Au) oder eine Kombination davon.
  • Die leitende Single-Damascene-Bondstruktur 214 verläuft durch den Hybridbond-Grenzschichtbereich 202, um die erste Vielzahl 110 von Metallverbindungsschichten mit der zweiten Vielzahl 120 von Metallverbindungsschichten elektrisch zu verbinden. Die leitende Single-Damascene-Bondstruktur 214 hat eine erste Single-Damascene-Bondstruktur 214a mit Seitenwänden mit einem im Wesentlichen konstanten Winkel, die durch die erste ESL 204, die erste Passivierungsschicht 206 und die zweite Passivierungsschicht 208 an einer zweiten Position verläuft, die gegenüber der ersten Position seitlich versetzt ist. Die leitende Single-Damascene-Bondstruktur 214 hat weiterhin eine zweite leitende Single-Damascene-Bondstruktur 214b mit Seitenwänden mit einem im Wesentlichen konstanten Winkel, die durch die zweite ESL 212 und die dritte Passivierungsschicht 216 verläuft. Bei einigen Ausführungsformen ist die leitende Single-Damascene-Bondstruktur 214 mit oberen Metallverbindungsdrähten elektrisch verbunden. Bei verschiedenen Ausführungsformen kann die leitende Single-Damascene-Bondstruktur 214 ein leitendes Metall, wie zum Beispiel Kupfer, aufweisen.
  • Die leitende Sperrstruktur 136 ist in dem Hybridbond-Grenzschichtbereich 202 zwischen dem einen oder den mehreren Halbleiter-Bauelementen 108 und der Matrix 116 aus Bildabtastelementen angeordnet. Die leitende Sperrstruktur 136 ist von dem ersten Halbleitersubstrat 106 durch einen ersten Abstand d1 getrennt, der größer als oder gleich einem zweiten Abstand d2 zwischen dem ersten Halbleitersubstrat 106 und einer Unterseite der Bondinsel 216 ist. Bei einigen Ausführungsformen kann die leitende Sperrstruktur 136 zwischen der ersten Passivierungsschicht 206 und der zweiten Passivierungsschicht 208 angeordnet werden. Bei einigen Ausführungsformen kann die leitende Sperrstruktur 136 abgewinkelte Seitenwände 136s haben, die so abgewinkelt sind, dass die Breite der leitenden Sperrstruktur 136 mit zunehmendem Abstand von der ersten dielektrischen Struktur 112 kleiner wird. Dadurch erhält die leitende Sperrstruktur 136 Seitenwände, die gegenüber den Seitenwänden eines oberen Metallverbindungsdrahts in der ersten Vielzahl 110 von Metallverbindungsschichten und der ersten leitenden Single-Damascene-Bondstruktur 214a abgewinkelt sind.
  • Bei einigen Ausführungsformen verläuft die leitende Sperrstruktur 136 durch eine Öffnung in der ersten ESL 204 und der ersten Passivierungsschicht 206, um die erste Vielzahl 110 von Metallverbindungsschichten an einer dritten Position, die gegenüber der ersten und der zweiten Position seitlich versetzt ist, elektrisch zu verbinden. Bei diesen Ausführungsformen kann Wärme, die durch Strahlung von dem einen oder den mehreren Halbleiter-Bauelementen 108 erzeugt wird, von der Matrix 116 aus Bildabtastelementen weg transportiert werden, um die thermische Wirkung der Strahlung auf die Matrix 116 aus Bildabtastelementen zu verringern. Bei einigen Ausführungsformen kann die leitende Sperrstruktur 136 mit einem geerdeten Metalldraht in der ersten Vielzahl 110 von Metallverbindungsschichten elektrisch verbunden werden.
  • Bei verschiedenen Ausführungsformen kann die leitende Sperrstruktur 136 ein Metall aufweisen, wie zum Beispiel Aluminium, Kupfer und/oder Wolfram. Bei einigen Ausführungsformen hat die leitende Sperrstruktur 136 eine erste Höhe h1. Die erste Höhe h1 ist so groß, dass die Strahlung von dem einen oder den mehreren Halbleiter-Bauelementen 108 nicht die Matrix 116 aus Bildabtastelementen erreichen kann. Bei einigen Ausführungsformen, bei denen die leitende Sperrstruktur 136 zum Beispiel Aluminium aufweist, kann die erste Höhe h1 in dem Bereich von etwa 100 nm bis etwa 200 nm liegen. Bei anderen Ausführungsformen, bei denen die leitende Sperrstruktur 136 ein anderes Material aufweist, kann die erste Höhe h1 größer als oder gleich etwa 200 nm sein. Bei einigen Ausführungsformen, die in der Schnittansicht von 2A gezeigt sind, kann die erste Höhe h1 der leitenden Sperrstruktur 136 kleiner als oder gleich einer zweiten Höhe h2 der Bondinsel 216 sein. Bei weiteren Ausführungsformen, die in der Schnittansicht 224 von 2B gezeigt sind, hat die Bondinsel 226 eine zweite Höhe h2', die größer als die erste Höhe h1 der leitenden Sperrstruktur 136 ist.
  • 3 zeigt eine Draufsicht 300 einiger Ausführungsformen, die der IC-Stapelstruktur von 2A oder 2B entsprechen (2A ist entlang der Linie A-A' von 3 gezeigt).
  • Wie in der Draufsicht 300 gezeigt ist, ist eine Bondinsel 216 in einer ersten Öffnung 302 in einer ersten Passivierungsschicht (z. B. 208 von 2A) und einer ersten ESL (z. B. 206 von 2A) angeordnet. Die Bondinsel 216 reicht bis zu einer unteren der ersten Vielzahl 110 von Metallverbindungsschichten. Auf der Bondinsel 216 ist ein leitender Kontakthügel 132 angeordnet. Eine oder mehrere leitende Single-Damascene-Bondstrukturen 214 verlaufen durch die erste Passivierungsschicht und die erste ESL an einer Position, die gegenüber der Bondinsel 216 versetzt ist.
  • Eine leitende Sperrstruktur 136 verläuft von einer zweiten Öffnung 304 in der ersten Passivierungsschicht und der ersten ESL bis zu einem Sperrbereich 136c, der gegenüber der zweiten Öffnung 304 seitlich versetzt ist. Bei einigen Ausführungsformen weist die leitende Sperrstruktur 136 einen ersten Bereich 136a in der zweiten Öffnung 304 auf, der mit dem Sperrbereich 136c durch einen Verbindungsbereich 136b verbunden ist, der eine Breite hat, die kleiner als eine Breite der zweiten Öffnung 304 ist.
  • Der Sperrbereich 136c hat eine Länge 306, die in einer ersten Richtung 308 verläuft, und eine Breite 310, die in einer zweiten Richtung 312 verläuft. Die Länge 306 und die Breite 310 des Sperrbereichs 136c sind größer als eine Länge und eine Breite der ersten Öffnung 302 und/oder der zweiten Öffnung 304. Bei einigen Ausführungsformen ist die Breite des Sperrbereichs 136c größer als eine Breite von darunter befindlichen Metallverbindungsdrähten in der ersten Vielzahl von Metallverbindungsschichten. Da die Breite des Sperrbereichs 136c größer als die Breite der darunter befindlichen Metallverbindungsdrähte ist, kann der Sperrbereich 136c Strahlung blockieren, die die Metallverbindungsdrähte nicht blockieren können. Bei einigen Ausführungsformen reicht der Sperrbereich 136c über das eine oder die mehreren Halbleiter-Bauelemente 108 und/oder die Matrix aus Bildabtastelementen (nicht dargestellt) in der ersten Richtung 308 und in der zweiten Richtung 312 hinaus. Dadurch kann der Sperrbereich 136c das eine oder die mehreren Halbleiter-Bauelemente 108 bedecken, wodurch verhindert wird, dass sich die Strahlung, die durch den Betrieb des einen oder der mehreren Halbleiter-Bauelemente 108 erzeugt wird, bis zu der Matrix aus Bildabtastelementen ausbreitet.
  • Die 4A und 4B zeigen einige Ausführungsformen einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch leitende Dual-Damascene-Bondstrukturen elektrisch verbunden sind.
  • Eine IC-Stapelstruktur 400 weist einen ersten integrierten Chip-Die 102 auf, der auf einem zweiten integrierten Chip-Die 104 entlang einem Hybridbond-Grenzschichtbereich 401 gestapelt ist. Der erste integrierte Chip-Die 102 weist ein erstes Halbleitersubstrat 106 auf, das ein oder mehrere Halbleiter-Bauelemente 108 und eine erste dielektrische Struktur 112 mit einer ersten Vielzahl 110 von Metallverbindungsschichten hat. Der zweite integrierte Chip-Die 104 weist ein zweites Halbleitersubstrat 114 auf, das eine Matrix 116 aus Bildabtastelementen und eine zweite dielektrische Struktur 118 mit einer zweiten Vielzahl 120 von Metallverbindungsschichten hat.
  • Bei einigen Ausführungsformen weist der Hybridbond-Grenzschichtbereich 401 eine erste Ätzstoppschicht (ESL) 402, die über der ersten dielektrischen Struktur 112 angeordnet ist, und eine erste Passivierungsschicht 404 auf, die über der ersten ESL 402 angeordnet ist. Eine zweite Passivierungsschicht 406 ist über der ersten Passivierungsschicht 404 angeordnet, und eine zweite ESL 408 ist über der zweiten Passivierungsschicht 406 angeordnet. Eine dritte Passivierungsschicht 410 ist über der zweiten ESL 408 angeordnet. Eine vierte Passivierungsschicht 412 ist über der dritten Passivierungsschicht 410 angeordnet, und eine dritte ESL 414 ist zwischen der vierten Passivierungsschicht 412 und der zweiten dielektrischen Struktur 118 angeordnet. Bei einigen Ausführungsformen können die erste Passivierungsschicht 404, die zweite Passivierungsschicht 406, die dritte Passivierungsschicht 410 und die vierte Passivierungsschicht 412 ein Oxid und/oder ein Polyimid aufweisen, während die erste ESL 402, die zweite ESL 408 und die dritte ESL 414 ein Nitrid aufweisen können.
  • Eine Bondinsel 228 ist in dem Hybridbond-Grenzschichtbereich 401 angeordnet. Die Bondinsel 228 ist mit der ersten Vielzahl 110 von Metallverbindungsschichten an einer ersten Position verbunden. Eine Bondinselöffnung 222 verläuft durch den zweiten integrierten Chip-Die 104 und den Hybridbond-Grenzschichtbereich 401 bis zu der Bondinsel 228.
  • Eine leitende Sperrstruktur 416 ist in dem Hybridbond-Grenzschichtbereich 401 an einer Position zwischen dem einen oder den mehreren Halbleiter-Bauelementen 108 und der Matrix 116 aus Bildabtastelementen angeordnet. Bei einigen Ausführungsformen kann die leitende Sperrstruktur 416 zwischen der ersten Passivierungsschicht 404 und der zweiten Passivierungsschicht 406 angeordnet werden. Bei einigen Ausführungsformen verläuft die leitende Sperrstruktur 416 durch Öffnungen in der ersten ESL 402 und der ersten Passivierungsschicht 404, um die erste Vielzahl 110 von Metallverbindungsschichten elektrisch zu verbinden.
  • Leitende Dual-Damascene-Bondstrukturen verlaufen durch den Hybridbond-Grenzschichtbereich 401, um die erste Vielzahl 110 von Metallverbindungsschichten mit der zweiten Vielzahl 120 von Metallverbindungsschichten elektrisch zu verbinden. Bei einigen Ausführungsformen können die leitenden Dual-Damascene-Bondstrukturen durch Öffnungen in der leitenden Sperrstruktur 416 verlaufen. Die Dual-Damascene-Bondstrukturen haben eine erste und eine zweite leitende Bondstruktur mit abgestuften Seitenwänden. Eine erste leitende Dual-Damascene-Bondstruktur weist ein Durchkontaktierungssegment 418a und ein Drahtsegment 418b auf, das aus Seitenwänden des Durchkontaktierungssegments 418a herausragt. Eine zweite leitende Dual-Damascene-Bondstruktur weist ein Durchkontaktierungssegment 420a und ein Drahtsegment 420b auf, das aus Seitenwänden des Durchkontaktierungssegments 420a herausragt. Bei einigen Ausführungsformen können die Durchkontaktierungssegmente 418a und 420a eine Breite in dem Bereich von etwa 200 nm bis etwa 500 nm haben, und die Drahtsegmente 418b und 420b können eine Breite in dem Bereich von etwa 1000 nm bis etwa 2500 nm haben. Bei einigen Ausführungsformen (nicht dargestellt) können die Drahtsegmente 418b und 420b vertikal und lateral durch die dritte Passivierungsschicht 410 von der zweiten ESL 408 getrennt sein.
  • 4B zeigt einige Ausführungsformen in einer Draufsicht 422, die den IC-Stapelstrukturen von 4A entsprechen (4A ist entlang der Linie A-A' von 4B dargestellt).
  • Wie in der Draufsicht 422 gezeigt ist, ist die Bondinsel 228 in einer ersten Öffnung 424 in einer ersten Passivierungsschicht (z. B. 408 von 4A) und einer ersten ESL (z. B. 402 von 4A) angeordnet. Die Bondinsel 228 reicht bis zu einer unteren der ersten Vielzahl 110 von Metallverbindungsschichten. Auf der Bondinsel 228 ist ein leitender Kontakthügel 132 angeordnet.
  • Eine leitende Sperrstruktur 416 verläuft von einer zweiten Öffnung 426 in der ersten Passivierungsschicht und der ersten ESL bis zu einem Sperrbereich 416c, der gegenüber der zweiten Öffnung 426 seitlich versetzt ist. Bei einigen Ausführungsformen weist die leitende Sperrstruktur 416 einen ersten Bereich 416a in der zweiten Öffnung 426 auf, der mit dem Sperrbereich 416c durch einen Verbindungsbereich 416b verbunden ist, der eine Breite hat, die kleiner als eine Breite der zweiten Öffnung 426 ist. Der Sperrbereich 416c hat eine Länge 428 (die in einer ersten Richtung 430 verläuft) und eine Breite 432 (die in einer zweiten Richtung 434 verläuft), die dazu führen, dass sich der Sperrbereich 416c über das eine oder die mehreren Halbleiter-Bauelemente 108 und/oder die Matrix aus Bildabtastelementen (nicht dargestellt) hinaus in der ersten Richtung 430 und in der zweiten Richtung 434 erstreckt.
  • Eine oder mehrere leitende Dual-Damascene-Bondstrukturen 418 verlaufen durch die erste Passivierungsschicht und die erste ESL an einer Position, die gegenüber der Bondinsel 228 seitlich versetzt ist. Bei einigen Ausführungsformen verläuft eine erste Vielzahl der leitenden Dual-Damascene-Bondstrukturen 418 durch die erste Passivierungsschicht und die erste ESL an einer Position, die gegenüber dem Sperrbereich 416c versetzt ist, während eine zweite Vielzahl der leitenden Dual-Damascene-Bondstrukturen 418 durch die erste Passivierungsschicht, die erste ESL und den Sperrbereich 416c verläuft.
  • Die 5 bis 13 sind Schnittansichten 500 bis 1300 einiger Ausführungsformen, die ein Verfahren zur Herstellung einer IC-Stapelstruktur zeigen, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine leitende Single-Damascene-Bondstruktur elektrisch verbunden sind.
  • Wie in der Schnittansicht 500 gezeigt ist, wird eine Vielzahl von Halbleiter-Bauelementen 108 in einem ersten Halbleitersubstrat 106 hergestellt. Wie vorstehend dargelegt worden ist, kann ein Halbleitersubstrat eine Art von Halbleiterkörper (z. B. Silicium, SiGe, SOI), wie etwa einen Halbleiterwafer und/oder ein oder mehrere Chips auf einem Wafer, sowie eine andere Art von Metallschicht, Bauelement-, Halbleiter- und/oder Epitaxialschicht usw. umfassen, die mit diesem assoziiert sind. Das Halbleitersubstrat kann ein eigendotiertes Halbleitersubstrat mit einer ersten Dotierungsart (z. B. einer n-Dotierung oder einer p-Dotierung) sein.
  • Bei einigen Ausführungsformen wird die Vielzahl von Halbleiter-Bauelementen 108 dadurch hergestellt, dass eine dielektrische Gate-Schicht auf dem ersten Halbleitersubstrat 106 hergestellt wird und anschließend eine Gate-Elektrodenschicht über der dielektrischen Gate-Schicht hergestellt wird. Anschließend werden die dielektrische Gate-Schicht und die Gate-Elektrodenschicht mit einem fotolithografischen Verfahren strukturiert, um eine Gate-Struktur herzustellen. Source- und Drain-Bereiche können mit einem Epitaxialprozess oder einem Implantationsprozess hergestellt werden, bei dem das erste Halbleitersubstrat 106 mit einer Dotandenspezies, wie zum Beispiel Bor (B) oder Phosphor (P), selektiv implantiert wird. Die Dotandenspezies kann anschließend durch thermisches Glühen bei hohen Temperaturen in das erste Halbleitersubstrat 106 eingebracht werden.
  • Wie in der Schnittansicht 600 gezeigt ist, wird eine erste Vielzahl 110 von Metallverbindungsschichten in einer ersten dielektrischen Struktur 112 hergestellt, die über dem ersten Halbleitersubstrat 106 hergestellt ist. Bei einigen Ausführungsformen kann die erste Vielzahl 110 von Metallverbindungsschichten Metallverbindungsdrähte aufweisen, die zwischen Metallkontakten und/oder Metalldurchkontaktierungen angeordnet sind. Bei einigen Ausführungsformen weist die erste dielektrische Struktur 112 eine Vielzahl von gestapelten dielektrischen Schichten 112a bis 112d auf.
  • Bei einigen Ausführungsformen wird die Vielzahl von gestapelten dielektrischen Schichten 112a bis 112d unter Verwendung von verschiedenen Abscheidungsprozessen hergestellt. Nach ihrer Abscheidung werden in eine der Vielzahl von gestapelten dielektrischen Schichten 112a bis 112d Durchkontaktierungsöffnungen und/oder Metallgräben geätzt. Ein leitendes Material (z. B. Kupfer, Wolfram und/oder Aluminium) wird in den Durchkontaktierungsöffnungen und/oder Metallgräben abgeschieden, um die erste Vielzahl 110 von Metallverbindungsschichten herzustellen. Bei einigen Ausführungsformen kann ein Abscheidungsverfahren zum Herstellen einer Seed-Schicht in den Durchkontaktierungsöffnungen verwendet werden, und daran schließt sich ein Plattierungsprozess (z. B. eine Elektroplattierung oder eine stromlose Plattierung) an, mit der das Metallmaterial auf eine solche Dicke gebracht wird, dass die Durchkontaktierungsöffnungen und/oder Metallgraben gefüllt werden können. Bei einigen Ausführungsformen kann ein CMP-Prozess (CMP: chemisch-mechanisches Polieren) verwendet werden, um überschüssiges Metallmaterial von einer Oberseite der Vielzahl von gestapelten dielektrischen Schichten 112a bis 112d zu entfernen. Bei verschiedenen Ausführungsformen kann die Vielzahl von Metallverbindungsschichten mit einem Dual-Damascene-Prozess (dargestellt) oder einem Single-Damascene-Prozess (nicht dargestellt) hergestellt werden.
  • Wie in der Schnittansicht 700 gezeigt ist, werden eine erste Ätzstoppschicht 702 und eine erste Passivierungsschicht 704 über der ersten dielektrischen Struktur 112 hergestellt. Bei einigen Ausführungsformen kann die erste Ätzstoppschicht 702 eine Nitridschicht sein, die mit einem Abscheidungsverfahren (z. B. CVD, PECVD, ALD, PVD usw.) hergestellt wird. Bei einigen Ausführungsformen kann die erste Passivierungsschicht 704 eine Oxidschicht sein, die mit einem Abscheidungsverfahren hergestellt wird.
  • Die 8A und 8B zeigen Schnittansichten verschiedener Ausführungsformen zum Herstellen einer Bondinsel und einer leitenden Sperrstruktur.
  • Wie in der Schnittansicht 800 gezeigt ist, werden eine erste Öffnung 802 und eine zweite Öffnung 804 durch eine erste Ätzstoppschicht 806 und eine erste Passivierungsschicht 808 bis zu Positionen hergestellt, die in Kontakt mit einer der ersten Vielzahl 110 von Metallverbindungsschichten sind. Bei einigen Ausführungsformen können die erste Öffnung 802 und die zweite Öffnung 804 dadurch hergestellt werden, dass das Substrat entsprechend einer Maskierungsschicht (nicht dargestellt) selektiv mit einem Ätzmittel 810 behandelt wird. Bei verschiedenen Ausführungsformen kann die Maskierungsschicht ein Fotoresist oder ein Nitrid (z. B. Si3N4 oder SiN) sein, das mit einem fotolithografischen Verfahren strukturiert wird. Bei verschiedenen Ausführungsformen kann das Ätzmittel 810 ein Trockenätzmittel mit einer die durch die erste Ätzstoppschicht 204, die erste Passivierungsschicht 206, eine zweite Passivierungsschicht 1002 und eine erste Hartmaskenschicht 1004 verläuft. Bei einigen Ausführungsformen kann die Öffnung eine abgewinkelte Seitenwand haben, die bewirkt, dass eine Breite der Öffnung mit abnehmendem Abstand von dem ersten Halbleitersubstrat 106 kleiner wird. Anschließend wird ein leitendes Material in der Öffnung abgeschieden. Bei einigen Ausführungsformen kann nach der Abscheidung des leitenden Materials ein Planarisierungsprozess durchgeführt werden, um überschüssiges leitendes Material über der ersten Hartmaskenschicht 1004 zu entfernen und die erste Single-Damascene-Bondstruktur 214a herzustellen. Bei einigen Ausführungsformen kann das leitende Material Kupfer sein.
  • Wie in der Schnittansicht 1100 gezeigt ist, wird ein zweiter integrierter Chip-Die 104 entlang einem Hybridbond-Grenzschichtbereich 1102 auf den ersten integrierten Chip-Die 102 gebondet. Der zweite integrierte Chip-Die 104 weist ein zweites Halbleitersubstrat 114 auf, das eine Matrix 116 aus Bildabtastelementen (z. B. Fotodioden) hat. Eine zweite Vielzahl 120 von Metallverbindungsschichten ist in einer zweiten dielektrischen Struktur 118 angeordnet, die eine oder mehrere gestapelte dielektrische Schichten aufweist, die über dem zweiten Halbleitersubstrat 114 angeordnet sind. Eine zweite Ätzstoppschicht 1108, eine dritte Passivierungsschicht 1106 und eine zweite Hartmaskenschicht 1104 können zwischen dem zweiten Halbleitersubstrat 114 und der ersten Hartmaskenschicht 1004 angeordnet werden.
  • Bei einigen Ausführungsformen kann der zweite integrierte Chip-Die 104 mit einem Hybridbondprozess auf den ersten integrierten Chip-Die 102 gebondet werden. Bei einigen Ausführungsformen umfasst der Hybridbondprozess einen Schmelzbondprozess zwischen der ersten Hartmaskenschicht 904 und der zweiten Hartmaskenschicht 1104 und einen Bondprozess zwischen der ersten Single-Damascene-Bondstruktur 214a und einer zweiten leitenden Single-Damascene-Bondstruktur 214b. Bei einigen Ausführungsformen kann die zweite leitende Single-Damascene-Bondstruktur 214b eine Seitenwand haben, die mit einem Gegenwinkel der ersten leitenden Single-Damascene-Bondstruktur 214a abgewinkelt ist.
  • Wie in der Schnittansicht 1200 gezeigt ist, wird eine Bondinselöffnung 130 durch den zweiten integrierten Chip-Die 104 hergestellt, um die Bondinsel 228 freizulegen. Bei einigen Ausführungsformen kann die Bondinselöffnung 130 dadurch hergestellt werden, dass eine Rückseite 114b des zweiten Halbleitersubstrats 114 mit einem Ätzmittel 1202 (z. B. HF, KOH, TMAH usw.) entsprechend einer Maskierungsschicht (nicht dargestellt) behandelt wird.
  • Bei einigen Ausführungsformen wird die Dicke des zweiten Halbleitersubstrats 114 reduziert, bevor die Bondinselöffnung 130 hergestellt wird. Das zweite Halbleitersubstrat 114 kann mit einem Ätzprozess und/oder durch maschinelles Schleifen der Rückseite 114b des zweiten Halbleitersubstrats 114 gedünnt werden. Bei einigen Ausführungsformen wird die Substratdicke von einer ersten Dicke von etwa 700 μm auf eine zweite Dicke in dem Bereich von etwa 1 μm bis etwa 10 μm verringert.
  • Wie in der Schnittansicht 1300 gezeigt ist, wird ein leitender Kontakthügel 132 auf der Bondinsel 228 hergestellt. Bei verschiedenen Ausführungsformen kann der leitende Kontakthügel 132 ein Lötkontakthügel, ein Kupferkontakthügel, ein Metallkontakthügel mit Nickel (Ni) oder Gold (Au) oder eine Kombination davon sein. Bei einigen Ausführungsformen umfasst ein Lötkontakthügel eine bleifreie Vorlötschicht, SnAg oder ein Lötmaterial mit Legierungen aus Zinn, Blei, Silber, Kupfer, Nickel, Wismut oder einer Kombination davon. Bei einigen Ausführungsformen ist der leitende Kontakthügel 132 ein Lötkontakthügel, der durch Platzieren einer Lötkugel auf der Bondinsel 228 und anschließendes Aufschmelzen der Lötkugel hergestellt wird.
  • 14 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens 1400 zur Herstellung einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine Single-Damascene-Bondstruktur elektrisch verbunden sind. Das Verfahren 1400 wird zwar unter Bezugnahme auf die 5 bis 13 beschrieben, aber es dürfte wohlverstanden sein, dass das Verfahren 1400 nicht auf diese Strukturen beschränkt ist, sondern ein eigenständiges Verfahren sein kann, das von den Strukturen unabhängig ist.
  • Darüber hinaus sind die beschriebenen Verfahren (z. B. die Verfahren 1400 und 2400) hier als eine Reihe von Operationen oder Ereignissen dargestellt und beschrieben, aber es dürfte wohlverstanden sein, dass die dargestellte Reihenfolge dieser Operationen oder Ereignisse nicht in einem beschränkenden Sinn ausgelegt werden darf. Einige Operationen können zum Beispiel in anderen Reihenfolgen und/oder gleichzeitig mit anderen Operationen oder Ereignissen als den hier dargestellten und/oder beschriebenen Operationen oder Ereignissen ausgeführt werden oder erfolgen. Darüber hinaus sind möglicherweise nicht alle dargestellten Operationen erforderlich, um einen oder mehrere Aspekte oder Ausführungsformen der vorliegenden Beschreibung zu implementieren. Darüber hinaus können eine oder mehrere der hier beschriebenen Operationen in nur einer Operation oder in mehreren getrennten Operationen und/oder Phasen ausgeführt werden.
  • Im Schritt 1402 wird ein erster integrierter Chip-Die mit einem oder mehreren Halbleiter-Bauelementen (z. B. Transistor-Bauelementen) hergestellt. Bei einigen Ausführungsformen kann der Schritt 1402 entsprechend den Schritten 1404 bis 1408 ausgeführt werden.
  • Im Schritt 1404 werden ein oder mehrere Halbleiter-Bauelemente in einem Substrat hergestellt. 5 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1404 entspricht.
  • Im Schritt 1406 wird eine Vielzahl von Metallverbindungsschichten in einer dielektrischen Struktur über dem Substrat hergestellt. 6 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1406 entspricht.
  • Im Schritt 1408 wird ein Planarisierungsprozess an einer oberen Metallverbindungsschicht durchgeführt. 6 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1408 entspricht.
  • Im Schritt 1410 werden eine Bondinsel, eine leitende Sperrstruktur und eine erste leitende Single-Damascene-Bondstruktur über dem ersten integrierten Chip-Die hergestellt. Bei einigen Ausführungsformen kann der Schritt 1410 entsprechend den Schritten 1412 bis 1422 ausgeführt werden.
  • Im Schritt 1412 wird eine erste Ätzstoppschicht über der oberen Metallverbindungsschicht hergestellt. 7 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1412 entspricht.
  • Im Schritt 1414 wird eine erste Passivierungsschicht über der ersten Ätzstoppschicht hergestellt. 7 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1414 entspricht.
  • Im Schritt 1416 wird eine leitende Sperrstruktur über der ersten Passivierungsschicht und über dem einen oder den mehreren Halbleiter-Bauelementen hergestellt. Die leitende Sperrstruktur reicht über das eine oder die mehreren Halbleiter-Bauelemente in einer ersten Richtung und in einer zweiten Richtung hinaus, die senkrecht zu der ersten Richtung ist. Die 8A und 8B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 1416 entsprechen.
  • Im Schritt 1418 wird eine Bondinsel über der ersten Vielzahl von Metallverbindungsschichten hergestellt. Die 8A und 8B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 1418 entsprechen.
  • Im Schritt 1420 werden eine zweite Passivierungsschicht und eine erste Hartmaskenschicht über der leitenden Sperrstruktur und der Bondinsel hergestellt. 9 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1420 entspricht.
  • Im Schritt 1422 wird eine erste leitende Single-Damascene-Bondstruktur hergestellt. Die erste leitende Single-Damascene-Bondstruktur verläuft durch die erste Passivierungsschicht, die zweite Passivierungsschicht und die erste Ätzstoppschicht. 10 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1422 entspricht.
  • Im Schritt 1424 wird der erste integrierte Chip-Die entlang einem Hybridbond-Grenzschichtbereich auf einen zweiten integrierten Chip-Die gebondet, der eine Matrix aus Bildabtastelementen aufweist. 11 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1424 entspricht.
  • Im Schritt 1426 wird eine Bondinselöffnung so hergestellt, dass sie durch den zweiten integrierten Chip-Die und Teile des Hybridbond-Grenzschichtbereichs bis zu der Bondinsel verläuft. 12 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1426 entspricht.
  • Im Schritt 1428 wird ein leitender Kontakthügel auf der Bondinsel hergestellt. 13 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 1428 entspricht.
  • Die 15 bis 22 zeigen Schnittansichten einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine Dual-Damascene-Bondstruktur elektrisch verbunden sind.
  • Wie in der Schnittansicht 1500 gezeigt ist, wird eine Vielzahl von Halbleiter-Bauelementen 108 in einem ersten Halbleitersubstrat 106 hergestellt. Bei einigen Ausführungsformen wird die Vielzahl von Halbleiter-Bauelementen 108 so hergestellt, wie es vorstehend bei der Schnittansicht 500 beschrieben worden ist.
  • Wie in der Schnittansicht 1600 gezeigt ist, wird eine erste Vielzahl 110 von Metallverbindungsschichten in einer ersten dielektrischen Struktur 112 hergestellt, die über dem ersten Halbleitersubstrat 106 hergestellt wird. Bei einigen Ausführungsformen werden die erste Vielzahl 110 von Metallverbindungsschichten und die erste dielektrische Struktur 112 so hergestellt, wie es vorstehend bei der Schnittansicht 600 beschrieben worden ist.
  • Wie in der Schnittansicht 1700 gezeigt ist, werden eine erste Ätzstoppschicht 702 und eine erste Passivierungsschicht 704 über der ersten dielektrischen Struktur 112 hergestellt. Bei einigen Ausführungsformen werden die erste Ätzstoppschicht 702 und die erste Passivierungsschicht 704 so hergestellt, wie es vorstehend bei der Schnittansicht 700 beschrieben worden ist.
  • Die 18A und 18B zeigen Schnittansichten verschiedener Ausführungsformen zur Herstellung einer Bondinsel und einer leitenden Sperrstruktur.
  • Wie in der Schnittansicht 1800 gezeigt ist, werden eine erste Öffnung 802 und eine zweite Öffnung 804 durch die erste Ätzstoppschicht 806 und die erste Passivierungsschicht 808 bis zu Positionen hergestellt, die in Kontakt mit einer der ersten Vielzahl 110 von Metallverbindungsschichten sind.
  • Wie in der Schnittansicht 1802 gezeigt ist, wird eine Bondinsel 216 in der ersten Öffnung 802 hergestellt, und eine leitende Sperrstruktur 136 wird in der zweiten Öffnung 804 hergestellt. Bei einigen Ausführungsformen können die Bondinsel 216 und die leitende Sperrstruktur 136 mit einem einzigen Abscheidungsprozess und/oder einem einzigen Plattierungsprozess hergestellt werden. Die Bondinsel 216 und die leitende Sperrstruktur 136 erstrecken sich aus den Öffnungen 802 und 804 heraus bis über die erste Passivierungsschicht 808. Eine zweite Passivierungsschicht 1804 wird über der ersten Passivierungsschicht 808 hergestellt, und eine zweite Ätzstoppschicht 1806 wird über der zweiten Passivierungsschicht 1804 hergestellt.
  • Wie in der Schnittansicht 1808 gezeigt ist, wird eine Bondinsel 228 in einer ersten Öffnung hergestellt, die durch eine erste Ätzstoppschicht 806' und eine erste Passivierungsschicht 808' bis zu einer Position verläuft, die in Kontakt mit einer der ersten Vielzahl 110 von Metallverbindungsschichten ist.
  • Wie in der Schnittansicht 1810 gezeigt ist, wird eine leitende Sperrstruktur 136 in einer zweiten Öffnung hergestellt, die durch die erste Ätzstoppschicht 806 und die erste Passivierungsschicht 808 bis zu einer Position verlauft, die in Kontakt mit einer der ersten Vielzahl 110 von Metallverbindungsschichten ist. Eine zweite Passivierungsschicht 1804 wird über der ersten Passivierungsschicht 808 hergestellt, und eine zweite Ätzstoppschicht 1806 wird über der zweiten Passivierungsschicht 1804 hergestellt.
  • Wie in der Schnittansicht 1900 gezeigt ist, wird eine dritte Passivierungsschicht 1902 (z. B. eine dielektrische Schicht) über der Bondinsel 228 und der leitenden Sperrstruktur 136 hergestellt. Über der dritten Passivierungsschicht 1902 kann eine erste Hartmaskenschicht 904 hergestellt werden. Bei einigen Ausführungsformen können die dritte Passivierungsschicht 1902 und die erste Hartmaskenschicht 904 durch Abscheidungsprozesse hergestellt werden.
  • Wie in der Schnittansicht 2000 gezeigt ist, wird eine erste leitende Dual-Damascene-Bondstruktur hergestellt, die ein Durchkontaktierungssegment 418a und ein Drahtsegment 418b aufweist. Die erste leitende Dual-Damascene-Bondstruktur kann durch Behandeln des Substrats mit einem ersten Ätzmittel (entsprechend einer ersten Maskierungsschicht) hergestellt werden, um eine Durchkontaktierungsöffnung herzustellen, die durch die erste Ätzstoppschicht 402, die erste Passivierungsschicht 404 und eine zweite Passivierungsschicht 2002 verlauft, und um anschließend das Substrat mit einem zweiten Ätzmittel (entsprechend einer zweiten Maskierungsschicht) zu behandeln, um einen Graben herzustellen, der durch die zweite Ätzstoppschicht 2004, die dritte Passivierungsschicht 2006 und die erste Hartmaskenschicht 2008 verläuft. Anschließend wird ein leitendes Material in der Durchkontaktierungsöffnung und dem Graben abgeschieden. Bei einigen Ausführungsformen kann nach der Abscheidung des leitenden Materials ein Planarisierungsprozess durchgeführt werden, um überschüssiges leitendes Material über der ersten Hartmaskenschicht 2008 zu entfernen und die erste leitende Dual-Damascene-Bondstruktur herzustellen. Bei einigen Ausführungsformen kann das leitende Material Kupfer sein.
  • Wie in der Schnittansicht 2100 gezeigt ist, wird ein zweiter integrierter Chip-Die 104 entlang einem Hybridbond-Grenzschichtbereich 2102 auf den ersten integrierten Chip-Die 102 gebondet. Der zweite integrierte Chip-Die 104 weist ein zweites Halbleitersubstrat 114 auf, das eine Matrix 116 aus Bildabtastelementen (z. B. Fotodioden) hat. Eine zweite Vielzahl 120 von Metallverbindungsschichten ist in einer zweiten dielektrischen Struktur 118 angeordnet, die eine oder mehrere dielektrische Schichten aufweist, die über dem zweiten Halbleitersubstrat 114 angeordnet sind. Eine zweite leitende Bondstruktur 2110 verläuft durch eine dritte Ätzstoppschicht 2108, eine dritte Passivierungsschicht 2106 und eine zweite Hartmaskenschicht 2104, die zwischen dem zweiten Halbleitersubstrat 114 und der ersten Hartmaskenschicht 2008 angeordnet sind.
  • Bei einigen Ausführungsformen kann der zweite integrierte Chip-Die 104 mit einem Hybridbondprozess auf den ersten integrierten Chip-Die 102 gebondet werden. Bei einigen Ausführungsformen umfasst der Hybridbondprozess einen Schmelzbondprozess zwischen der ersten Hartmaskenschicht 2008 und der zweiten Hartmaskenschicht 2104 und einen Bondprozess zwischen der ersten leitenden Dual-Damascene-Bondstruktur 418 und der zweiten leitenden Bondstruktur 2110.
  • Wie in der Schnittansicht 2200 gezeigt ist, wird eine Bondinselöffnung 222 durch den zweiten integrierten Chip-Die 104 hergestellt, um die Bondinsel 228 freizulegen. Bei einigen Ausführungsformen kann die Bondinselöffnung 222 dadurch hergestellt werden, dass eine Rückseite 114b des zweiten Halbleitersubstrats 114 mit einem Ätzmittel 2202 entsprechend einer Maskierungsschicht (nicht dargestellt) behandelt wird. Bei einigen Ausführungsformen wird die Dicke des zweiten Halbleitersubstrats 114 reduziert, bevor die Bondinselöffnung 222 hergestellt wird. Bei einigen Ausführungsformen kann die Bondinselöffnung 222 so hergestellt werden, wie es vorstehend bei der Schnittansicht 1200 beschrieben worden ist.
  • Wie in der Schnittansicht 2300 gezeigt ist, wird ein leitender Kontakthügel 132 auf der Bondinsel 228 hergestellt. Bei einigen Ausführungsformen kann der leitende Kontakthügel 132 so hergestellt werden, wie es vorstehend bei der Schnittansicht 1300 beschrieben worden ist.
  • 24 zeigt ein Ablaufdiagramm einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC-Stapelstruktur, die eine leitende Sperrstruktur aufweist, die zwischen Dies angeordnet ist, die durch eine Dual-Damascene-Bondstruktur elektrisch verbunden sind. Das Verfahren 2400 wird zwar unter Bezugnahme auf die 15 bis 23 beschrieben, aber es dürfte wohlverstanden sein, dass das Verfahren 2400 nicht auf diese Strukturen beschränkt ist, sondern ein eigenständiges Verfahren sein kann, das von den Strukturen unabhängig ist.
  • Im Schritt 2402 wird ein erster integrierter Chip-Die mit einem oder mehreren Halbleiter-Bauelementen hergestellt. Bei einigen Ausführungsformen kann der Schritt 2402 entsprechend den Schritten 2404 bis 2408 ausgeführt werden.
  • Im Schritt 2404 werden ein oder mehrere Halbleiter-Bauelemente in einem Substrat hergestellt. 15 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2404 entspricht.
  • Im Schritt 2406 wird eine Vielzahl von Metallverbindungsschichten in einer ersten dielektrischen Struktur über dem Substrat hergestellt. 16 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2406 entspricht.
  • Im Schritt 2408 wird ein Planarisierungsprozess an einer oberen Metallverbindungsschicht durchgeführt. 16 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2408 entspricht.
  • Im Schritt 2410 werden eine leitende Bondinsel, eine leitende Sperrstruktur und eine erste leitende Dual-Damascene-Bondstruktur über dem ersten integrierten Chip-Die hergestellt. Bei einigen Ausführungsformen kann der Schritt 2410 entsprechend den Schritten 2412 bis 2422 ausgeführt werden.
  • Im Schritt 2412 wird eine erste Ätzstoppschicht über der oberen Metallverbindungsschicht hergestellt. 17 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2412 entspricht.
  • Im Schritt 2414 wird eine erste Passivierungsschicht über der ersten Ätzstoppschicht hergestellt. 17 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2414 entspricht.
  • Im Schritt 2416 wird eine leitende Sperrstruktur über der ersten Passivierungsschicht hergestellt. Die leitende Sperrstruktur reicht über das eine oder die mehreren Halbleiter-Bauelemente in einer ersten Richtung und in einer zweiten Richtung hinaus, die senkrecht zu der ersten Richtung ist. Die 18A und 18B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 2416 entsprechen.
  • Im Schritt 2418 wird eine Bondinsel über der ersten Passivierungsschicht hergestellt. Die 18A und 18B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 2418 entsprechen.
  • Im Schritt 2420 wird eine zweite Passivierungsschicht über der leitenden Sperrstruktur und der Bondinsel hergestellt. Die 18A und 18B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 2420 entsprechen.
  • Im Schritt 2420 wird eine zweite Ätzstoppschicht über der zweiten Passivierungsschicht hergestellt. Die 18A und 18B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 2420 entsprechen.
  • Im Schritt 2422 werden eine dritte Passivierungsschicht und eine erste Hartmaskenschicht über der zweiten Ätzstoppschicht hergestellt. Die 18A und 18B zeigen Schnittansichten, die einigen Ausführungsformen des Schritts 2422 entsprechen.
  • Im Schritt 2424 wird eine erste leitende Dual-Damascene-Bondstruktur hergestellt. Die erste leitende Dual-Damascene-Bondstruktur weist ein Durchkontaktierungssegment und ein Drahtsegment auf. Das Durchkontaktierungssegment verläuft durch die erste Passivierungsschicht, die zweite Passivierungsschicht und die erste Ätzstoppschicht. Das Drahtsegment verläuft durch die dritte Passivierungsschicht und die zweite Ätzstoppschicht. 19 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2424 entspricht.
  • Im Schritt 2426 wird der erste integrierte Chip-Die entlang einem Hybridbond-Grenzschichtbereich auf einen zweiten integrierten Chip-Die gebondet, der eine Matrix aus Bildabtastelementen aufweist. 21 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2426 entspricht.
  • Im Schritt 2428 wird eine Bondinselöffnung so hergestellt, dass sie durch den zweiten integrierten Chip-Die und Teile des Hybridbond-Grenzschichtbereichs bis zu der Bondinsel verläuft. 22 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2428 entspricht.
  • Im Schritt 2430 wird ein leitender Kontakthügel auf der Bondinsel hergestellt. 23 zeigt eine Schnittansicht, die einigen Ausführungsformen des Schritts 2430 entspricht.
  • Somit bezieht sich die vorliegende Erfindung auf eine Stapelstruktur aus integrierten Chips (IC-Stapelstruktur), die eine leitende Sperrstruktur hat, die so konfiguriert ist, dass sie verhindert, dass Strahlung, die von einem Bauelement in einem ersten Die erzeugt, ein Bildabtastelement in einem zweiten Die beeinträchtigt.
  • Bei einigen Ausführungsformen betrifft die vorliegende Erfindung eine integrierte Chipstruktur. Die integrierte Chipstruktur weist einen ersten integrierten Chip-Die (IC-Die) mit einem oder mehreren Halbleiter-Bauelementen und einem zweiten IC-Die mit einer Matrix aus Bildabtastelementen auf. Zwischen dem ersten und dem zweiten IC-Die ist ein Hybridbond-Grenzschichtbereich angeordnet. In dem Hybridbond-Grenzschichtbereich ist eine leitende Bondstruktur angeordnet, die so konfiguriert ist, dass sie den ersten IC-Die mit dem zweiten IC-Die elektrisch verbindet. In dem Hybridbond-Grenzschichtbereich ist außerdem eine leitende Sperrstruktur angeordnet, die seitwärts zwischen dem einen oder den mehreren Halbleiter-Bauelementen und der Matrix aus Bildabtastelementen verläuft.
  • Bei weiteren Ausführungsformen betrifft die vorliegende Erfindung eine integrierte Chipstruktur. Die integrierte Chipstruktur weist Folgendes auf: eine erste Vielzahl von Metallverbindungsschichten, die in einer ersten dielektrischen Struktur über einem ersten Substrat angeordnet sind, das ein oder mehrere Halbleiter-Bauelemente hat; und eine zweite Vielzahl von Metallverbindungsschichten, die in einer zweiten dielektrischen Struktur angeordnet sind, die zwischen der ersten dielektrischen Struktur und einem zweiten Substrat angeordnet ist, das eine Matrix aus Bildabtastelementen hat. Die integrierte Chipstruktur weist weiterhin eine leitende Bondstruktur auf, die zwischen der ersten dielektrischen Struktur und der zweiten dielektrischen Struktur angeordnet ist und so konfiguriert ist, dass sie die erste Vielzahl von Metallverbindungsschichten mit der zweiten Vielzahl von Metallverbindungsschichten elektrisch verbindet. Die integrierte Chipstruktur weist weiterhin eine leitende Sperrstruktur auf, die vertikal zwischen der ersten dielektrischen Struktur und der zweiten dielektrischen Struktur angeordnet ist und lateral über das eine oder die mehreren Halbleiter-Bauelemente oder die Matrix aus Bildabtastelementen hinaus in einer ersten Richtung und in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist.
  • Bei noch weiteren Ausführungsformen betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einer integrierten Chipstruktur. Das Verfahren weist das Herstellen eines ersten integrierten Chip-Dies (IC-Die) auf, der ein oder mehrere Halbleiter-Bauelemente hat. Das Verfahren weist weiterhin das Herstellen einer leitenden Sperrstruktur über dem ersten IC-Die auf, wobei die leitende Sperrstruktur über das eine oder die mehreren Halbleiter-Bauelemente hinaus in einer ersten Richtung und in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist. Das Verfahren weist weiterhin Folgendes auf: Bonden des ersten IC-Dies auf einen zweiten IC-Die, der eine Matrix aus Bildabtastelementen hat, entlang einem Hybridbond-Grenzschichtbereich, der die leitende Sperrstruktur hat.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Integrierte Chipstruktur mit: einem ersten IC-Die, der ein oder mehrere Halbleiter-Bauelemente hat; einem zweiten IC-Die, der eine Matrix aus Bildabtastelementen hat; einem Hybridbond-Grenzschichtbereich, der zwischen dem ersten und dem zweiten IC-Die angeordnet ist; einer leitenden Bondstruktur, die in dem Hybridbond-Grenzschichtbereich angeordnet ist und so konfiguriert ist, dass sie den ersten IC-Die mit dem zweiten IC-Die elektrisch verbindet; und einer leitenden Sperrstruktur, die in dem Hybridbond-Grenzschichtbereich angeordnet ist und lateral zwischen dem einen oder den mehreren Halbleiter-Bauelementen und der Matrix aus Bildabtastelementen verläuft.
  2. Integrierte Chipstruktur nach Anspruch 1, wobei die leitende Sperrstruktur so konfiguriert ist, dass sie verhindert, dass Strahlung, die von dem einen oder den mehreren Halbleiter-Bauelementen erzeugt wird, die Matrix aus Bildabtastelementen erreicht.
  3. Integrierte Chipstruktur nach Anspruch 1 oder 2, die weiterhin Folgendes aufweist: eine Passivierungsstruktur mit einer oder mehreren Passivierungsschichten, die zwischen dem ersten IC-Die und dem zweiten IC-Die angeordnet sind.
  4. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: eine erste Passivierungsschicht, die über dem ersten IC-Die angeordnet ist, wobei die leitende Sperrstruktur ein laterales Segment über der ersten Passivierungsschicht und ein vertikales Segment hat, das durch eine Öffnung in der ersten Passivierungsschicht verläuft, um mit einer Metallverbindungsschicht einer ersten Vielzahl von Metallverbindungsschichten in dem ersten IC-Die elektrisch verbunden zu werden; und eine zweite Passivierungsschicht, die über der ersten Passivierungsschicht und der leitenden Sperrstruktur angeordnet ist.
  5. Integrierte Chipstruktur nach Anspruch 4, wobei die leitende Sperrstruktur mit einer elektrisch geerdeten Metallverbindungsschicht der ersten Vielzahl von Metallverbindungsschichten elektrisch verbunden ist.
  6. Integrierte Chipstruktur nach Anspruch 4 oder 5, die weiterhin Folgendes aufweist: eine erste Ätzstoppschicht, die zwischen der ersten Passivierungsschicht und dem ersten IC-Die angeordnet ist, wobei die leitende Sperrstruktur durch eine Öffnung in der ersten Ätzstoppschicht verläuft.
  7. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, die weiterhin Folgendes aufweist: ein Bondpad, das mit der ersten Vielzahl von Metallverbindungsschichten in dem ersten IC-Die an einer Position verbunden ist, die gegenüber der leitenden Sperrstruktur versetzt ist; und eine Bondpadöffnung, die durch den zweiten IC-Die und einen Teil des Hybridbond-Grenzschichtbereichs bis zu einer Oberseite des Bondpads verläuft.
  8. Integrierte Chipstruktur nach Anspruch 7, wobei ein erster Abstand von einem ersten Halbleitersubstrat in dem ersten IC-Die bis zu einer Unterseite der leitenden Sperrstruktur größer als oder gleich einem zweiten Abstand von dem ersten Halbleitersubstrat bis zu einer Unterseite der Bondinsel ist.
  9. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, wobei die leitende Sperrstruktur Aluminium aufweist.
  10. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, wobei die leitende Bondstruktur Kupfer aufweist.
  11. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, wobei die leitende Sperrstruktur abgewinkelte Seitenwände hat, die so abgewinkelt sind, dass eine Breite der leitenden Sperrstruktur mit einem zunehmenden Abstand von dem ersten IC-Die abnimmt.
  12. Integrierte Chipstruktur nach einem der vorhergehenden Ansprüche, wobei die leitende Bondstruktur durch eine Öffnung in der leitenden Sperrstruktur verläuft.
  13. Integrierte Chipstruktur mit: einer ersten Vielzahl von Metallverbindungsschichten, die in einer ersten dielektrischen Struktur über einem ersten Substrat angeordnet sind, das ein oder mehrere Halbleiter-Bauelemente hat; einer zweiten Vielzahl von Metallverbindungsschichten, die in einer zweiten dielektrischen Struktur angeordnet sind, die zwischen der ersten dielektrischen Struktur und einem zweiten Substrat angeordnet ist, das eine Matrix aus Bildabtastelementen hat; einer leitenden Bondstruktur, die zwischen der ersten dielektrischen Struktur und der zweiten dielektrischen Struktur angeordnet und so konfiguriert ist, dass sie die erste Vielzahl von Metallverbindungsschichten mit der zweiten Vielzahl von Metallverbindungsschichten elektrisch verbindet; und einer leitenden Sperrstruktur, die vertikal zwischen der ersten dielektrischen Struktur und der zweiten dielektrischen Struktur angeordnet ist und lateral über das eine oder die mehreren Halbleiter-Bauelemente oder die Matrix aus Bildabtastelementen hinaus in einer ersten Richtung und in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist.
  14. Integrierte Chipstruktur nach Anspruch 13, wobei die leitende Sperrstruktur so konfiguriert ist, dass sie verhindert, dass Strahlung, die von dem einen oder den mehreren Halbleiter-Bauelementen erzeugt wird, die Matrix aus Bildabtastelementen erreicht.
  15. Integrierte Chipstruktur nach Anspruch 13 oder 14, die weiterhin Folgendes aufweist: eine erste Passivierungsschicht, die über der ersten dielektrischen Struktur angeordnet ist, wobei die leitende Sperrstruktur ein laterales Segment über der ersten Passivierungsschicht und ein vertikales Segment hat, das durch eine Öffnung in der ersten Passivierungsschicht verläuft, um mit einer Metallverbindungsschicht einer ersten Vielzahl von Metallverbindungsschichten in der ersten dielektrischen Struktur elektrisch verbunden zu werden; und eine zweite Passivierungsschicht, die über der ersten Passivierungsschicht und der leitenden Sperrstruktur angeordnet ist.
  16. Integrierte Chipstruktur nach einem der Ansprüche 13 bis 15, die weiterhin Folgendes aufweist: ein Bondpad, das mit der ersten Vielzahl von Metallverbindungsschichten an einer Position verbunden ist, die gegenüber der leitenden Sperrstruktur versetzt ist; und eine Bondpadöffnung, die durch das zweite Substrat bis zu einer Oberseite des Bondpads verläuft.
  17. Integrierte Chipstruktur nach Anspruch 16, wobei ein erster Abstand von dem ersten Substrat bis zu einer Unterseite der leitenden Sperrstruktur größer als oder gleich einem zweiten Abstand von dem ersten Substrat bis zu einer Unterseite des Bondpads ist.
  18. Integrierte Chipstruktur nach einem der Ansprüche 13 bis 17, wobei die leitende Sperrstruktur abgewinkelte Seitenwände hat, die so abgewinkelt sind, dass eine Breite der leitenden Sperrstruktur mit einem zunehmenden Abstand von der ersten dielektrischen Struktur abnimmt.
  19. Verfahren zur Herstellung einer integrierten Chipstruktur, mit den folgenden Schritten: Herstellen eines ersten integrierten Chip-Dies (IC-Die), der ein oder mehrere Halbleiter-Bauelemente hat; Herstellen einer leitenden Sperrstruktur über dem ersten IC-Die, wobei die leitende Sperrstruktur über das eine oder die mehreren Halbleiter-Bauelemente hinaus in einer ersten Richtung und in einer zweiten Richtung verläuft, die senkrecht zu der ersten Richtung ist; und Bonden des ersten IC-Dies auf einen zweiten IC-Die, der eine Matrix aus Bildabtastelementen hat, entlang einem Hybridbond-Grenzschichtbereich, der die leitende Sperrstruktur aufweist.
  20. Verfahren nach Anspruch 19, wobei der erste IC-Die eine erste Vielzahl von Metallverbindungsschichten aufweist, die in einer ersten dielektrischen Struktur über einem ersten Substrat angeordnet sind, das das eine oder die mehreren Halbleiter-Bauelemente hat; und der zweite IC-Die eine zweite Vielzahl von Metallverbindungsschichten aufweist, die in einer zweiten dielektrischen Struktur zwischen der ersten dielektrischen Struktur und einem zweiten Substrat angeordnet sind, das die Matrix aus Bildabtastelementen hat.
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