DE102012100796A1

DE102012100796A1 - Chip-Zu-Chip-Abstandskontrolle für eine Halbleiterstruktur und Verfahren zu deren Herstellung

Info

Publication number: DE102012100796A1
Application number: DE201210100796
Authority: DE
Inventors: Jing-Cheng Lin; Szu-Wei Lu; Ying-Ching Shih; Ying-Da Wang; Li-Chung Kuo; Long-Hua Lee; Shing-Puu Jeng; Chen-Hua Yu
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2011-08-30
Filing date: 2012-01-31
Publication date: 2013-02-28
Anticipated expiration: 2032-02-01
Also published as: TWI528505B; KR20130024695A; US20130049216A1; US20150125994A1; US10157879B2; TW201310586A; CN102969305B; DE102012100796B4; CN102969305A; US8963334B2; KR101420855B1

Abstract

Die vorliegende Erfindung betrifft eine Struktur mit einem Substrat (13, 101), einem ersten Chip (18, 90) und einem zweiten Chip (20). Das Substrat (13, 101) weist eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche auf. Das Substrat (13, 101) weist eine Substrat-Durchkontaktierung (14) auf, die sich von der ersten Oberfläche zur zweiten Oberfläche erstreckt. Der erste Chip (18, 90) ist auf dem Substrat (13, 101) befestigt und mit der ersten Oberfläche des Substrats (13, 101) verbunden. Der zweite Chip (20) ist auf dem Substrat (13, 101) befestigt und mit der ersten Oberfläche des Substrats (13, 101) verbunden. Eine erster Abstand (40) besteht zwischen einer ersten Kante des ersten Chips (18, 90) und einer ersten Kante des zweiten Chips (20). Der erste Abstand (40, 72, 82) liegt in einer Richtung parallel zu der ersten Oberfläche des Substrats (13, 101) und beträgt 200 Mikrometer oder weniger.

Description

Die vorliegende Erfindung betrifft eine Chip-Zu-Chip-Abstandssteuerung für eine Halbleiterstruktur sowie ein Verfahren zur Herstellung derselben.
Seit der Entwicklung des integrierten Schaltkreises (IC) erfährt die Halbleiterindustrie ein anhaltend schnelles Wachstum aufgrund der anhaltenden Verbesserungen der Integrationsdichte von verschiedenen elektronischen Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren, usw.). Zum größten Teil resultieren diese Verbesserungen der Integrationsdichte aus wiederholten Verkleinerungen der minimalen Strukturgröße, die es ermöglichen, mehr Komponenten in einen vorgegebenen Bereich zu integrieren.
Diese Integrationsverbesserungen sind ihrer Natur nach im Wesentlichen zweidimensional (2-D), zumal sich die Fläche, die von den integrierten Komponenten eingenommen wird im Wesentlichen auf der Oberfläche des Halbleiterwafers befindet. Die erhöhte Dichte und die zugehörige Abnahme der Fläche des integrierten Schaltkreises hat allgemein die Möglichkeit überholt, einen integrierten Schaltkreischip direkt auf eine Oberfläche zu bonden oder damit zu verbinden.
Unterschiedliche Einkapselungs- oder Montagetechniken, die eine zusätzliche Dimension ausnutzen, wurden verwendet, um verschiedene Aufgaben zu lösen. Eine Montage- oder Gehäusetechnik umfasst einen Chip oder Chips auf einem Zwischenelement, Zwischenträger, Zwischenchip oder Zwischensubstrat. Zwischenträger oder Zwischenchips wurden verwendet, um die Kugelkontaktbereiche des/der Chips auf eine größere Fläche auf dem Zwischenträger oder Zwischenchip umzuverteilen. Eine andere Entwicklung ist das Stapeln von Chips auf einem aktiven Chip. Das ermöglicht auch Einkapselungen oder Gehäuse, die mehrere Chips zu umfasst und reduziert die benötigte Gehäusefläche.
Während des Herstellungsverfahrens umfasst der Zwischenchip oder der untere aktive Chip bei diesen Einkapselungen oder Gehäusen allgemein Durchkontaktierungen durch das Substrat (through substrate vias, TSVs, auch als "Durch-Halbleiter-Kontakt" oder "Durch-Silizium-Kontakt" bezeichnet). Andere Chips werden typischerweise auf dem Zwischenchip oder dem unteren aktiven Chip befestigt, bevor der Zwischenchip oder der untere aktive Chip von dem Wafer vereinzelt wird. Nach einem Chip-Befestigungsschritt wird üblicherweise der Wafer, der den Zwischenchip oder den unteren aktiven Chip aufweist, weiter verarbeitet, was typischerweise verschiedene thermische Prozesse umfasst. Der Wärmeausdehnungskoeffizient (CTE) oder der Wärmeschrumpfungskoeffizient eines Unterfüllmaterials kann den Wafer dazu veranlassen, sich während des thermischen Prozesses zu krümmen, zu werfen oder sich zu verziehen. Das Krümmen oder Verziehen kann die Materialbeanspruchung der TSVs oder anderer Komponenten der Baugruppe, wie dem Unterfüllmaterial oder (Löt-)Höckern, erhöhen. Die Materialbeanspruchung kann Risse in den TSVs, Risse in den Höckern oder ein Ablösen oder Abblättern der Unterfüllung hervorrufen.
Die Erfindung wird im Folgenden beispielsweise anhand der Zeichnung näher erläutert. Es zeigen:
1A und 1B eine Querschnittsansicht bzw. ein Layout einer Vier-Chip-Zweieinhalb-Dimensionale-Integrierte-Schaltkreis(2,5-DIC)-Struktur gemäß einer Ausführungsform der Erfindung;
2 ein Diagramm, das die Krümmung eines Wafers in Abhängigkeit eines Chip-Zu-Chip-Abstandes für die Struktur aus den 1A und 1B darstellt;
3A und 3B eine Querschnittsansicht bzw. ein Layout einer Drei-Chip-2,5-DIC-Struktur gemäß einer anderen Ausführungsform;
4A und 4B eine Querschnittsansicht bzw. ein Layout einer Zwei-Chip-2,5-DIC-Struktur gemäß einer weiteren Ausführungsform;
5 ein Diagramm, in dem ein mittlerer Lückenabstand als Funktion der Anzahl der Chips auf einer Struktur gemäß verschiedener Ausführungsformen dargestellt ist;
6 Chips, die von einem Wafer vereinzelt wurden, gemäß einer Ausführungsform;
7 eine Querschnittsansicht einer Zwei-Chip-2,5-DIC-Struktur mit einem in der 6 gezeigten Chip;
8A und 8B Ausschnitte von Aufnahmen von Strukturen gemäß der Erfindung; und
9A bis 9H ein Verfahren zum Ausbilden von Strukturen gemäß einer Ausführungsform.
Ausführungsformen der Erfindung werden im Folgenden unter Bezugnahme auf eine Zweieinhalb-Dimensionale-Integrierte-Schaltkreis(2,5-DIC)-Struktur mit Chips, die auf einem passiven Zwischenchip befestigt sind, beschrieben. Andere Ausführungsformen können auch für einen Drei-Dimensionalen-IC (3-DIC), der gestapelte aktive Chips umfasst, einer 2,5-DIC-Struktur mit Chips, die auf einem aktiven Zwischenchip befestigt sind, oder Ähnlichem angewendet werden.
Die 1A und 1B zeigen eine Querschnittsansicht bzw. eine Aufbauskizze oder Lay-out einer Vier-Chip-2,5-DIC-Struktur 10 während der Verarbeitung. Die Struktur 10 umfasst einen passiven Zwischenchip 12 mit einem ersten Chip 18, einem zweiten Chip 20, einem dritten Chip 22 und einem vierten Chip 24, die durch erste Verbindungen 26, zweite Verbindungen 28, dritte Verbindungen 30 bzw. vierte Verbindungen 32 befestigt sind. Die Verbindungen 26, 28, 30 und 32 können leitende (Löt-/Bonding-)Höcker, wie Mikrohökker umfassen und können den jeweiligen Chip 18, 20, 22 und 24 mit dem passiven Zwischenchip 12 elektrisch und mechanisch verbinden. Der passive Zwischenchip 12 umfasst Substrat-Durchkontaktierungen 14 also Durchkontaktierungen durchs Substrat (TSVs, auch als "Durch-Halbleiter-Kontakt" oder "Durch-Silizium-Kontakt" bezeichnet) in einem Substrat 13 und eine Umverteilungsschicht (RDL) 16 auf einer Oberfläche einer Vorderseite des Substrats 13. Diverse Höckerbondingflächen befinden sich auf der RDL 16 (nicht gezeigt) und sind mit den jeweiligen Verbindungen 26, 28, 30 und 32 verbunden. Diverse Höckerbondingflächen sind durch die RDL 16 mit den jeweiligen TSVs 14 elektrisch verbunden. Ein Unterfüllmaterial 34 ist um die und zwischen den Verbindungen 26, 28, 30 und 32 und zwischen dem Zwischenchip 12 und jedem der Chips 18, 20, 22 und 24 vorgesehen. Das Unterfüllmaterial 34 ist auch zwischen benachbarten Chips, wie beispielsweise zwischen dem ersten Chip 18 und dem zweiten Chip 20, zwischen dem zweiten Chip 20 und dem dritten Chip 22 und zwischen dem dritten Chip 22 und dem vierten Chip 24, vorgesehen.
Es soll angemerkt werden, dass eine andere Ausführungsform einen aktiven Chip verwendet, der TSVs und aktive Vorrichtungen anstatt des Zwischenchips 12 verwendet, um eine 3-DIC-Struktur zu realisieren. Weiterhin kann der Zwischenchip 12 eine Vorrichtung in dem Substrat 13 aufweisen, sodass der Zwischenchip 12 auch als ein aktiver Zwischenchip bezeichnet werden kann.
Zwischen den Chips auf dem Zwischenchip 12 bestehen drei Lücken. Eine erste Lücke besteht zwischen dem ersten Chip 18 und dem zweiten Chip 20 und weist eine erste Breite oder einen ersten Abstand 40 auf. Eine zweite Lücke besteht zwischen dem zweiten Chip 20 und dem dritten Chip 22 und weist eine zweite Breite oder einen zweiten Abstand 42 auf. Eine dritte Lücke besteht zwischen dem dritten Chip 22 und dem vierten Chip 24 und weist eine dritte Breite oder einen dritten Abstand 44 auf.
Die drei Lücken weisen einen Wert für ihre Breiten oder Abstände auf, der das Verziehen oder Krümmen der Struktur 10 steuert oder beeinflusst. Der Wert kann als ein mittlerer Abstand der Lücken zwischen benachbarten Chips beschrieben werden. Der mittlere Abstand kann als eine Funktion der Anzahl der Chips bestimmt werden und der mittlere Abstand kann einen kritischen Krümmungswert der Struktur 10 steuern. Insbesondere kann der mittlere Abstand durch das Diagramm der 5 allgemein dargestellt werden, wie es weiter unten detaillierter beschrieben wird. Es soll angemerkt werden, dass die Breiten oder Abstände der Lücken nicht alle gleich sein müssen, obwohl sie gleich sein können. Die Abstände können unterschiedliche Werte aufweisen, aber in verschiedenen Ausführungsformen ist die Summe aller Abstände gleich dem oder kleiner als der mittlere Abstand mal der Anzahl der Lücken.
In den offenbarten Ausführungsformen wurde ein Krümmungswert mit einer Abweichung von 600 Mikrometern in einem „12 inch-Wafer“ (ein Wafer mit einem Durchmesser von etwa 300 Millimeter), der das Substrat 13 umfasst, angenommen, da bei dieser Abweichung oder Ablenkung ein signifikantes Ablösen oder Delaminieren oder Abblättern des Unterfüllmaterials, ein Reißen der Höcker und/oder ein Reißen der TSVs auftreten kann, und bei dieser Ablenkung ein Prozess während der Rückseitenbearbeitung des Substrats 13 beeinträchtigt sein kann. Der erste Chip 18, der zweite Chip 20, der dritte Chip 22 und der vierte Chip 24 weisen jeweils eine Dicke auf, z. B. in einer Richtung senkrecht zur Oberfläche der Vorderseite des Zwischenchips 12, die ungefähr 770 Mikrometer beträgt. Der Zwischenchip 12 weist einen kombinierten Chip-Befestigungsbereich für den ersten Chip 18, den zweiten Chip 20, den dritten Chip 22 und den vierten Chip 24 auf der Oberfläche der Vorderseite des Zwischenchips 12 auf, der ungefähr 680 Quadratmillimeter beträgt. Unter diesen Bedingungen beträgt der mittlere Abstand der drei Lücken der Struktur 10 50 Mikrometer oder weniger, beispielsweise kann jeder der Lückenabstände 50 Mikrometer oder weniger betragen. Somit ist die Gesamtsumme der Abstände der drei Lücken 150 Mikrometer oder weniger und die Breiten oder Abstände der drei Lücken können gleichmäßig oder ungleichmäßig verteilt sein. Solange der mittlere Chip-Zu-Chip-Abstand oder -Zwischenraum (die Abstände 40, 42 und 44 in den 1A und 1B) gleich oder weniger als 50 Mikrometer beträgt, wie in der 2 gezeigt, bleibt die Krümmung, z. B. die Ablenkung des Wafers während der Bearbeitung der Struktur 10, kleiner als 600 Mikrometer.
Für Strukturen mit mehr als vier Chips sättigt der mittlere Abstand, unter der Annahme, dass alle anderen Bedingungen wie oben beschrieben sind, bei 50 Mikrometern oder weniger. Somit beträgt für eine Fünf-Chip-Struktur mit vier Lücken die Gesamtsumme der Lückenabstände 200 Mikrometer oder weniger. Wie oben können die Lückenabstände gleich oder ungleich sein.
Die 3A und 3B veranschaulichen eine Querschnittsansicht bzw. eine Aufbauskizze oder Layout einer Drei-Chip-2,5-DIC-Struktur 70 gemäß einer anderen Ausführungsform. Die Struktur 70 ist der Struktur 10 aus den 1A und 1B ähnlich. Die Struktur 70 umfasst den ersten Chip 18, den zweiten Chip 20 und den dritten Chip 22, die auf dem Zwischenchip 12 durch die ersten Verbindungen 26, die zweiten Verbindungen 28 bzw. die dritten Verbindungen 30 befestigt sind. In dieser Drei-Chip-Struktur 70 bestehen zwei Lücken zwischen jeweils benachbarten Chips. Eine Lücke zwischen dem ersten Chip 18 und dem zweiten Chip 20 weist einen ersten Abstand 72 und eine Lücke zwischen dem zweiten Chip 20 und dem dritten Chip 22 weist einen zweiten Abstand 74 auf.
So wie oben, weisen die Lücken einen Wert für ihre Breiten oder Abstände auf, der die Krümmung des Wafers, der das Substrat 13 umfasst, beeinflusst und der Wert kann als ein mittlerer Abstand beschrieben werden, der auf der Anzahl der Chips basiert. Unter den gleichen Abmessungen, wie zuvor unter Bezugnahme auf die Struktur 10 aus den 1A und 1B beschrieben, jedoch mit einer unterschiedlichen Chipfläche auf dem Zwischenchip aufgrund der Tatsache, dass weniger Chips vorhanden sind, beträgt der mittlere Abstand für die Lücken zwischen den Chips in der Struktur 70 ungefähr 125 Mikrometer oder weniger, zum Beispiel kann jeder Lückenabstand genau oder weniger als 125 Mikrometer betragen.
Die 4A und 4B veranschaulichen eine Querschnittansicht bzw. eine Aufbauskizze oder Layout einer Zwei-Chip-2,5-DIC-Struktur 80 gemäß einer anderen Ausführungsform. Die Struktur 80 ist der Struktur 10 aus den 1A und 1B ähnlich. Die Struktur 80 umfasst den ersten Chip 18 und den zweiten Chip 20, die auf dem Zwischenchip 12 durch die ersten Verbindungen 26 bzw. die zweiten Verbindungen 28 befestigt sind. In dieser Zwei-Chip-Struktur 80 besteht eine Lücke zwischen den Chips. Die Lücke zwischen dem ersten Chip 18 und dem zweiten Chip 20 weist einen ersten Abstand 82 auf.
Wie oben weist die Lücke einen Wert für den Abstand auf, der die Krümmung des Wafers, der das Substrat 13 umfasst, steuert und der Wert kann als ein Abstand beschrieben werden, der auf der Anzahl der Chips basiert. Unter denselben Abmessungen wie zuvor diskutiert unter Bezugnahme auf die Struktur 10 aus den 1A und 1B, jedoch mit einer anderen Chipfläche auf dem Zwischenchip, beträgt der Abstand für die Lücke zwischen den Chips in der Struktur 80 ungefähr 200 Mikrometer oder weniger.
Die 5 veranschaulicht den mittleren Lückenabstand für Strukturen mit unterschiedlicher Anzahl an Chips, um die Krümmung der Struktur zu steuern. Wie zuvor diskutiert, beträgt der mittlere Lückenabstand zwischen den Chips für Strukturen mit vier oder mehr Chips jeweils 50 Mikrometer oder weniger. Der mittlere Abstand sättigt bei ungefähr 50 Mikrometer oder weniger für Strukturen mit vier oder mehr Chips. Der mittlere Lückenabstand zwischen den Chips für Strukturen mit drei Chips beträgt 125 Mikrometer oder weniger. Der Lückenabstand zwischen den Chips für Strukturen mit zwei Chips beträgt 200 Mikrometer oder weniger. Wie oben kann der mittlere Lückenabstand kleiner sein als diese ausgewiesenen Werte und somit kann die Lücke zwischen benachbarten Chips in einer Struktur jeweils kleiner sein als diese für eine entsprechende Struktur ausgewiesenen Werte.
Die 6 veranschaulicht weitere Merkmale und Strukturen von Ausführungsformen. Die 6 zeigt Chips 90, wie sie von einem hergestellten Wafer vereinzelt wurden. Jeder dieser Chips 90 weist einen aktiven Bereich 92 auf, der durch einen Dichtring 94 oder Verschlussring 94 umschlossen ist. In manchen Ausführungsformen ist eine Sägeblattbreite verkleinert, um einen schmaleren Schnittspalt 96 zwischen den vereinzelten Chips 90 zu ermöglichen. Die Chips 90 können überschüssiges Substratmaterial des Chipwafer zwischen den jeweiligen Dichtringen 94 und den Chipkanten, wie einen Abstand 98 oder einen Abstand 100, aufweisen. Zum Beispiel kann jeder der Abstände 98 und Abstand 100 15 Mikrometer oder mehr betragen.
Durch die Verwendung eines schmaleren Sägeblattes oder dem Entwerfen einer breiteren Schnittlinie können Ausführungsformen in einem existierenden Prozess integriert werden. Zum Beispiel muss die Bearbeitung eines Wafers nicht notwendigerweise modifiziert werden, um Chips mit Überschusssubstratmaterial zwischen einem Dichtring 94 und einer Chipkante zu erhalten. Weiterhin muss die Anschlussfläche der Verbindungen auf dem Zwischenchip 12 oder gegebenenfalls dem aktiven Chip, mit dem der Chip 90 verbunden wird, nicht notwendigerweise abgeändert werden, um die hierin offenbarten Lückenabstände zu erreichen. Aufgrund des Überschussmaterials kann der Chip eine größere Fläche aufzuweisen, wodurch der Abstand zwischen benachbarten Chips reduziert wird.
Die 7 veranschaulicht eine Querschnittsansicht einer Zwei-Chip-2,5-DIC-Struktur 110. Die Struktur 110 ist der Struktur 80 aus der 4A ähnlich. Der erste Chip 18 der Struktur 80 ist in der Struktur 110 der 7 durch einen Chip 90 ersetzt. Der Chip 90 ist auf der Vorderseite des Zwischenchips 12 mit Verbindungen 112 befestigt, die eine kleinere Anschlussfläche als die Fläche des Chips 90 aufweisen. Das Überschussmaterial entlang der äußeren Bereiche des Chips 90 weisen einen Abstand 98 auf, welcher den Abstand der Lücke zwischen dem Chip 90 und dem zweiten Chip 20 verkleinert, um einen Abstand zu erzielen, wie er unter Bezugnahme auf die 4A offenbart ist. Ausführungsformen können die Merkmale des Chips 90 für alle Chips, für manche Chips oder für keine der Chips einer Struktur und für Strukturen mit jeder Anzahl von Chips nutzen.
Wieder unter Bezugnahme auf die 2 kann die Krümmung einer Struktur so gesteuert werden, dass diese unter einer Ablenkung von 600 Mikrometer bleibt, indem ein größerer mittlerer Abstand zwischen den Chips gewählt wird. In diesen Ausführungsformen kann der Chip-Zu-Chip-Abstand größer als ungefähr 380 Mikrometer sein, beispielsweise zwischen ungefähr 380 Mikrometer und ungefähr 600 Mikrometer. Dieser Chip-Zu-Chip-Abstand kann einen mittleren Lückenabstand für eine Struktur sein, die eine beliebige Anzahl von Chips aufweist.
Weiterhin überbrückt in diesen Ausführungsformen ein Unterfüllmaterial die Lücke zwischen benachbarten Chips. Die 8A und 8B zeigen Ausschnitte von Aufnahmen von Beispiellücken mit einem benachbarte Chips überbrückenden Unterfüllmaterial, die unterschiedliche Lückenabstände aufweisen. Die Strukturen mit den Lücken, wie sie in den 8A und 8B gezeigt sind, können den Strukturen, wie sie in den 1A, 1B, 3A, 4B, 4A und 4B gezeigt sind, ähnlich sein, abgesehen davon dass sie einen mittleren Lückenabstand zwischen ungefähr 380 Mikrometer und 600 Mikrometer aufweisen. In der 8A umfasst die Struktur einen ersten Chip 102 und einen zweiten Chip 103, die auf dem Substrat 101 befestigt sind. Ein Unterfüllmaterial 104 befindet sich zwischen dem ersten Chip 102 und dem zweiten Chip 103 und überbrückt den Lückenabstand 105. Der Lückenabstand 105 in dieser Ausführungsform beträgt ungefähr 400 Mikrometer, beispielsweise 397 Mikrometer. In der 8B weist eine der Struktur aus der 8A ähnliche Struktur einen Lückenabstand 107 von ungefähr 500 Mikrometer, beispielsweise 497 Mikrometer, auf. Ein Unterfüllmaterial 106 befindet sich zwischen dem ersten Chip 102 und dem zweiten Chip 103 und überbrückt den Lückenabstand 107.
Die 9A bis 9H veranschaulichen gemäß einer Ausführungsform ein Verfahren zum Ausbilden von Strukturen, beispielsweise die Zwei-Chip-Struktur 80 aus der 4A oder die Strukturen aus den 8A oder 8B.
Zunächst zeigt 9A ein Substrat 13, welches als Teil eines Wafers bearbeitet wird, mit TSVs 14, die durch eine Vorderseite des Substrats 13 ausgebildet sind. Das Substrat 13 kann aktive Vorrichtungen aufweisen, die zum Beispiel auf oder in der Oberfläche der Vorderseite des Substrats 13 ausgebildet sind. Somit kann dies ein Chip für eine 3-DIC-Struktur sein. Das Substrat 13 kann auch keine aktiven Vorrichtungen in dem Substrat 13 aufweisen und somit ein passiver Zwischenchip für eine 2,5-DIC-Struktur sein. In anderen Ausführungsformen kann das Substrat 13 aktive Vorrichtungen in dem Substrat 13 aufweisen und ein aktiver Zwischenchip für eine 2,5-DIC-Struktur sein.
Das Substrat 13 weist im Allgemeinen ein Material auf, das dem Substrat ähnlich ist, das zum Ausbilden der Chips verwendet wird, die auf dem Zwischenchip befestigt werden. Dies ist beispielsweise Silizium. Auch wenn das Substrat 13 aus anderen Materialien ausgebildet werden kann, wird angenommen, dass die Verwendung von Siliziumsubstraten für den Zwischenchip oder die Chips die Materialbeanspruchung herabsenken kann, da Unterschiede zwischen den Wärmeausdehnungskoeffizienten (CTE) des Siliziumsubstrats und des Siliziums, das typischerweise für die Chips verwendet wird, geringer sind als bei Substraten, die aus anderen oder unterschiedlichen Materialien ausgebildet sind.
Die TSVs 14 werden durch das Ausbilden von Aussparungen oder Ausnehmungen in dem Substrat 13 ausgebildet, zum Beispiel durch Ätzen, Fräsen, Lasertechniken oder Kombinationen daraus und/oder ähnlichen Prozessen. Eine dünne Barriereschicht wird konform (also vorzugsweise oberflächentreu) über der Vorderseite des Substrats 13 und in den Öffnungen abgeschieden, beispielsweise durch chemische Gasabscheidung (CVD), Atomlagenabscheidung (ALD), physikalische Gasabscheidung (PVD), thermisches Oxidieren, eine Kombination daraus und/oder ähnliche Prozesse. Die Barriereschicht kann ein Nitrid oder ein Oxinitrid, wie Titannitrid, Titanoxinitrid, Tantalnitrid, Tantaloxinitrid, Wolframnitrid, eine Kombination daraus und/oder Ähnliches, aufweisen. Ein leitendes Material wird über der dünnen Barriereschicht und in den Öffnungen abgeschieden. Das leitende Material kann durch eine elektrochemische Galvanotechnik (elektrochemisches Plattieren, ECP), CVD, ALD, PVD, eine Kombination daraus und/oder Ähnlichem ausgebildet werden. Beispiele für das leitende Material sind Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination daraus und/oder Ähnliches. Überschüssiges leitendes Material und Barrierematerial wird von der Vorderseite des Substrats 13 abgetragen, zum Beispiel durch einen chemisch-mechanischen Polierprozess (CMP) Somit umfassen die TSVs 14 ein leitendes Material und eine dünne Barriereschicht zwischen dem leitenden Material und dem Substrat 13.
Die Behandlung oder Bearbeitung der Vorderseite wird in der 9B mit dem Ausbilden der Umverteilungsschicht (RDL) 16 weitergeführt. Die RDL 16 kann jede Anzahl an oder Kombination aus Metallisierungsschichten, Zwischenmetall-Dielektrikumschichten (IMD), Durchkontaktierungen (Vias) und Passivierungsschichten aufweisen. Die in der 9B dargestellte RDL 16 umfasst drei Metallisierungsschichten, wie eine erste Metallisierungsschicht (M1) 120, eine zweite Metallisierungsschicht (M2) 122 und eine dritte Metallisierungsschicht (M3) 124, die in IMD-Schichten (ein-)gefasst sind. Vias sind zwischen den Metallisierungsschichten in den IMD-Schichten ausgebildet. Die Metallisierungsschichten werden ausgebildet, indem eine IMD-Schicht abgeschieden wird, eine Metallisierungsmuster der betreffenden Schichten in die IMD-Schicht beispielsweise unter Verwendung geeigneter Fotolithografietechniken geätzt wird, eines leitenden Materials für die Metallisierung in der entsprechend strukturierten IMD abgeschieden wird und überschüssiges leitendes Material beispielsweise durch CMP abgetragen wird. Die fotolithografische Technik kann einen einzelnen Damaszierungsprozess oder einen dualen Damaszierungsprozess umfassen, besonders dann, wenn Vias durch eine IMD-Schicht zu einer darunter liegenden Metallisierungsschicht gebildet werden.
Die IMD-Schichten können ein Oxiddielektrikum, wie Borphosphosilikatglas (BPSG), oder ein anderes dielektrisches Materialien umfassen. Das leitende Material der Metallisierungsschichten kann zum Beispiel Kupfer, Nickel, Aluminium, Kupfer-Aluminium, Wolfram, Titan, Kombinationen daraus und/oder Ähnliches umfassen. Die Metallisierungsschichten können Barriereschichten, wie Titannitrid, Tantalnitrid, Ähnliches oder Kombinationen daraus, umfassen, die zwischen dem leitenden Material und dem IMD-Material angeordnet sind, und andere dielektrische Schichten, wie eine Ätzstoppschicht, die beispielsweise aus Siliziumnitrid hergestellt ist, können zwischen den IMD-Schichten ausgebildet werden.
Nach dem Ausbilden der obersten Metallisierungsschicht, in der 9B die dritten Metallisierungsschicht 124, werden eine oder mehrere Passivierungsschichten über den Metallisierungsschichten ausgebildet. Die Passivierungsschicht(en) kann/können Polyimid, BPSG, Siliziumnitrid, eine Kombination daraus und/oder Ähnliches umfassen und können unter Verwendung einer "Spin-on"-Technik, CVD, ALD, PVD, einer Kombination daraus und/oder dergleichen ausgebildet werden. Öffnungen 126 werden durch die Passivierungsschicht ausgebildet, um die Oberseite der obersten Metallisierungsschicht, in der 9B die dritten Metallisierungsschicht 124, freizulegen, um die Höckerbondingflächen auf der obersten Metallisierungsschicht auszubilden. Die Öffnungen 126 können beispielsweise unter Verwendung eines geeigneten fotolithografischen Prozesses und eines Ätzprozesses ausgebildet werden.
Gemäß 9C werden Höckerbondingflächen 128 durch die Öffnungen 126 auf der obersten Metallisierungsschicht ausgebildet, und leitende Höcker 130 werden auf den Höckerbondingflächen 128 ausgebildet. Die leitenden Höcker 130 entsprechen im Allgemeinen den ersten Verbindungen 26 und den zweiten Verbindungen 28. Die Höckerbondingflächen 128 können durch Abscheiden eines leitenden Materials in die Öffnungen 126 und Strukturieren des leitenden Materials zu Höckerbondingflächen 128 ausgebildet werden. Das leitende Material kann Kupfer, Silber, Zinn, Titan, Wolfram, eine Kombination daraus und/oder Ähnliches umfassen, und durch PVD, CVD, ALD, eine Kombination daraus und/oder dergleichen abgeschieden werden. Das Strukturieren der Höckerbondingflächen 128 kann durch geeignete fotolithografische Techniken und Ätztechniken durchgeführt werden. Die leitenden Höcker 130 werden auf den Höckerbondingflächen 128 durch ECP und/oder Ähnlichem ausgebildet und können Kupfer, Zinn, Nickel, eine Kombination daraus und/oder Ähnliches umfassen.
Gemäß 9D werden erste Chips 18 und zweite Chips 20 mittels der leitenden Höcker 130 befestigt. Die ersten Chips 18 und die zweiten Chips 20 weisen jeweils Lücken zwischen sich auf, wobei jede Lücke einen Abstand 82 zwischen dem ersten Chip 18 und dem zweiten Chip 20 aufweist, wie mit Bezug auf die 4A und 4B oder 8A und 8B diskutiert wurde. Das Unterfüllmaterial 34 wird um die Höcker 130 und zwischen den Chips 18 und 20 und dem Zwischenchip 12 oder dem aktiven Chip abgegeben. Das Unterfüllmaterial 34 befindet sich auch in der Lücke zwischen den jeweiligen ersten Chips 18 und zweiten Chips 20.
Die Chips 18 und 20 können gemäß geeigneter Halbleiterbearbeitungstechniken und Vorrichtungsanforderungen behandelt werden. In manchen Ausführungsformen wird/ werden ein oder beide Chip(s) 18 und 20 gemäß der 6 hergestellt, also mit Überschusswafersubstratmaterial zwischen einer Chipkante und einem Dichtring. Die Chips 18 und 20 können herkömmliche Chips sein, die unter Verwendung eines Bestückungsautomaten angebracht wurden, und die leitenden Höcker 130 können wieder aufgeschmolzen werden, bevor das Unterfüllmaterial 34 zugeführt wird. Das Unterfüllmaterial 34 kann flüssiges Epoxid, verformbares Gel, Siliziumkautschuk, Trockenfilm, eine Kombination daraus und/ oder Ähnliches sein, das unter Verwendung geeigneter Abgabe- oder Beschichtungsvorrichtungen abgeschieden wurde.
Gemäß 9E werden, nachdem das Unterfüllmaterial 34 ausgehärtet ist, die Chips 18 und 20 beispielsweise unter Anwendung einer Pressmasse 134 und Verwendung von Formpressen umschlossen. Wenn sich die Pressmasse 134 über der oberen Oberfläche der Chips 18 und 20 befindet, kann die Pressmasse 134 zum Beispiel durch CMP eingeebnet werden, um die Oberfläche der Chips 18 und 20 freizulegen.
Im Folgenden wird beginnend mit der 9F die Bearbeitung der Rückseite des Substrats 13 beschrieben. Der Chip-auf-Wafer (CoW) der 9E wird während der Bearbeitung der Rückseite an einem Trägersubstrat 136 befestigt. Das Trägersubstrat 136 kann an den Chips 18 und 20 und/oder die Pressmasse 134 mittels eines Haftmittels oder Klebers befestigt werden. Im Allgemeinen bietet das Trägersubstrat 136 während der nachfolgenden Bearbeitungsschritte temporär mechanische und strukturelle Stabilität. Auf diese Weise werden Beschädigungen des Zwischenchips oder der Chips verringert oder verhindert. Das Trägersubstrat 136 kann beispielsweise Glas, Siliziumoxid, Aluminiumoxid, eine Kombination daraus und/oder Ähnliches umfassen. Das Haftmittel kann jedes geeignete Haftmittel sein, wie ein Ultraviolett(UV)-Kleber, der seine haftvermittelnde Eigenschaft verliert, wenn er UV-Licht ausgesetzt wird.
Gemäß 9F stehen nach Dünnen oder Ausdünnen des Substrats 13 die TSVs 14 über die Rückseite des Substrats 13 über. Der Dünnungsprozess kann unter Verwendung eines Ätzprozesses und/oder eines Planarisierungsprozesses, wie einem CMP-Prozess, durchgeführt werden. Zum Beispiel kann zunächst ein Planarisierungsprozess, wie CMP, durchgeführt werden, um zunächst die Barriereschicht der TSVs 14 freizulegen. Anschließend können ein oder mehrere Nassätzprozess(e), die eine hohe, selektive Ätzrate zwischen dem Material der Barriereschicht und dem Substrat 13 aufweisen, durchgeführt werden, wodurch die TSVs 14 aus der Rückseite des Substrats 13 überstehen, also aus dieser herausragen. Der Ätzprozess kann zum Beispiel auch ein Trockenätzprozess sein. Eine oder mehrere dielektrische Schicht(en), wie die in der 9F gezeigten dielektrischen Schichten 138 und 140, werden auf der Rückseite des Substrats 13 abgeschieden. Die dielektrischen Schichten 138 und 140 können beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, eine Kombination daraus und/oder Ähnliches umfassen. Die Rückseite wird dann beispielsweise durch CMP planarisiert, sodass die TSVs 14 auf der Rückseite freiliegen.
Die 9G zeigt das Ausbilden einer Passivierungsschicht 142, von Kugelbondingflächen 144 und von leitenden Kugeln 146. Die Passivierungsschicht 142 wird auf der Rückseite über den dielektrischen Schichten 138 und 140 ausgebildet und kann zum Beispiel Polyimid, BPSG, Polybenzoxazol (PBO), eine Kombination daraus und/oder Ähnliches umfassen, die durch eine "Spin-on"-Technik, CVD, ALD, eine Kombination daraus und/oder dergleichen ausgebildet wird. Öffnungen werden durch die Passivierungsschicht 142 ausgebildet, um beispielsweise zur Ausbildung der Kugelbondingflächen 144 die TSVs 14 freizulegen. Die Öffnungen können zum Beispiel unter Verwendung einer geeigneten fotolithografischen Technik und Ätztechnik ausgebildet werden. Die Kugelbondingflächen 144 können durch das Abscheiden eines leitenden Materials, wie eines Metalls, zum Beispiel eine oder mehr Lagen Chrom, eine Chrom-Kupfer-Legierung, Kupfer, Gold, Titan, Titan-Wolfram, Nickel, Kombinationen daraus oder dergleichen, in die Öffnung und das Strukturieren des leitenden Materials zu Kugelbondingflächen 144 ausgebildet werden. Das leitende Material kann durch ECP, Drucken und/oder Ähnliches abgeschieden werden und das Strukturieren kann durch geeignete fotolithografische Techniken und Ätztechniken erfolgen. Die leitenden Kugeln 146 werden auf den Kugelbondingflächen 144 durch ECP, Drucken und/oder Ähnliches ausgebildet und können Kupfer, Zinn, eutektisches Lötmittel, bleifreies Lötmittel, Nickel, eine Kombination daraus und/oder Ähnliches umfassen.
9G zeigt die Kugelkontaktflächen 144 als direkt mit den TSVs 14 verbunden, jedoch können eine oder mehrere Metallisierungsschichten und IMD-Schichten auf der Rückseite des Substrats 13 ausgebildet sein, um die Kugelbondingflächen 144 mit den TSVs 14 elektrisch zu verbinden. Die Rückseitenmetallisierungsschichten können aus jedem geeigneten leitenden Material ausgebildet werden, wie Kupfer, Kupferlegierungen, Aluminium, Silber, Gold, Kombinationen daraus und/oder dergleichen, das durch jede geeignete Technik, wie ECP, stromloses Beschichten, anderen Abscheidungsverfahren wie Sputtern, Drucken, CVD, PVD, eine Kombination daraus und/oder dergleichen, ausgebildet werden kann.
Die Anordnung wird dann auf einem Schneidrahmen 148 oder Schneidgestell 148 befestigt, sodass die leitenden Kugeln 146 an dem Schneiderahmen 148 anliegen. Das Trägersubstrat 136 wird entfernt, wie in der 9H gezeigt. Die Anordnung wird dann zum Beispiel entlang den Schnittlinien 150 zu einzelnen Paketen geschnitten oder gesägt, die einen Zwischenchip und jede beliebige Anzahl von Chips umfasst, wie beispielsweise die Struktur 80 wie sie in der 4A, 8A oder 8B gezeigt ist.
Die hier gezeigten Ausführungsformen weisen verschiedene Vorteile auf. So kann eine Kontrolle der Waferkrümmung während der Verarbeitung nach dem Chip-Befestigungsprozess durch Einstellen des Chip-Zu-Chip-Abstands erreicht werden. Dies kann die Waferkrümmung herabsetzen, wodurch wiederum die Materialbeanspruchung der Struktur verringert wird, wodurch ein Brechen der TSV und/oder der Höcker und/oder eine Unterfüllmaterialablösung herabgesetzt werden kann. Die Erfindung ermöglicht somit ein größeres Prozessfenster und eine höhere (Ertrags-)Ausbeute. Auch kann die Waferhandhabung vereinfacht werden, da ein geringeres Risiko für Probleme besteht, die durch eine Krümmung hervorgerufen werden. Weiterhin können elektrische Leitungen zwischen Chips kürzer sein, wodurch geringere Widerstände und Kapazitäten ermöglicht werden.
Eine Ausführungsform der vorliegenden Erfindung stellt eine Struktur bereit, die ein Substrat, einen ersten Chip und einen zweiten Chip umfasst. Das Substrat weist eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche auf. Das Substrat weist eine Substrat-Durchkontaktierung auf, die sich von der ersten Oberfläche zu der zweiten Oberfläche erstreckt. Der erste Chip ist auf dem Substrat befestigt und der erste Chip ist mit der ersten Oberfläche des Substrats verbunden. Der zweite Chip ist auf dem Substrat befestigt und der zweite Chip ist mit der ersten Oberfläche des Substrats verbunden. Ein erster Abstand besteht zwischen einer ersten Kante des ersten Chips und einer ersten Kante des zweiten Chips, und der erste Abstand liegt in einer Richtung parallel zu der ersten Oberfläche des Substrats. Der erste Abstand beträgt 200 Mikrometer oder weniger.
Eine andere Ausführungsform der vorliegenden Erfindung stellt eine Struktur bereit, die ein Substrat und mindestens zwei Chips umfasst. Das Substrat weist eine Substrat-Durchkontaktierung auf, die sich von einer ersten Oberfläche des Substrats erstreckt. Die mindestens zwei Chips sind jeweils mit der ersten Oberfläche des Substrats verbunden und die mindestens zwei Chips weisen einen mittleren Abstand zwischen benachbarten Chips der mindestens zwei Chips auf. Der mittlere Abstand liegt in einer Richtung parallel zu der ersten Oberfläche und der mittlere Abstand beträgt 200 Mikrometer oder weniger.
Eine andere Ausführungsform der vorliegenden Erfindung stellt eine Struktur bereit. Die Struktur umfasst ein Substrat, einen ersten Chip, einen zweiten Chip und ein Unterfüllmaterial. Das Substrat weist eine erste Oberfläche und eine von der ersten Oberfläche abgewandte zweite Oberfläche auf, und das Substrat weist eine Substrat-Durchkontaktierung auf, die sich von der ersten Oberfläche zu der zweiten Oberfläche erstreckt. Der erste Chip ist auf dem Substrat befestigt und der erste Chip ist mit der ersten Oberfläche des Substrats verbunden. Der zweite Chip ist auf dem Substrat befestigt und der zweite Chip ist mit der Oberfläche des Substrats verbunden. Ein erster Abstand besteht zwischen einer ersten Kante des ersten Chips und einer ersten Kante des zweiten Chips und die erste Kante des ersten Chips und die erste Kante des zweiten Chips sind erste benachbarte Chipkanten. Der erste Abstand beträgt 380 Mikrometer oder mehr. Das Unterfüllmaterial besteht zwischen der ersten Kante des ersten Chips und der zweiten Kante des zweiten Chips.
Eine weitere Ausführungsform der vorliegenden Erfindung stellt ein Verfahren bereit, das das Befestigen von mindestens zwei Chips an einer ersten Oberfläche eines Substrats umfasst. Das Substrat weist eine Substrat-Durchkontaktierung auf, die sich von der ersten Oberfläche erstreckt. Die mindestens zwei Chips weisen einen mittleren Abstand zwischen benachbarten Chips der mindestens zwei Chips auf und der mittlere Abstand liegt in einer Richtung parallel zu der ersten Oberfläche des Substrats. Der mittlere Abstand beträgt 200 Mikrometer oder weniger. Das Verfahren umfasst ferner das Behandeln einer zweiten Oberfläche des Substrats nach dem Befestigen der mindestens zwei Chips, wobei die zweite Oberfläche von der ersten Oberfläche abgewandt ist.

Claims

Eine Struktur mit: einem Substrat (13, 101) mit einer ersten Oberfläche und einer von der ersten Oberfläche abgewendeten zweiten Oberfläche, wobei das Substrat eine Substrat-Durchkontaktierung (14) aufweist, die sich von der ersten Oberfläche zur zweiten Oberfläche erstreckt; einem ersten Chip (18, 90), der auf dem Substrat befestigt ist, wobei der erste Chip (18, 90) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist; und einem zweiten Chip, der auf dem Substrat (13, 101) befestigt ist, wobei der zweite Chip (20) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist, wobei ein erster Abstand (40, 72, 82) zwischen einer ersten Kante des ersten Chips (18, 90) und einer ersten Kante des zweiten Chips (20) besteht, wobei der erste Abstand (40, 72, 82) in einer Richtung parallel zu der ersten Oberfläche des Substrats (13, 101) liegt und wobei der erste Abstand (40, 72, 82) 200 Mikrometer oder weniger beträgt.
Struktur nach Anspruch 1, ferner mit einem dritten Chip (22), der auf dem Substrat (13, 101) befestigt ist, wobei der dritte Chip (22) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist, und wobei ein zweiter Abstand (42, 74) zwischen einer zweiten Kante des zweiten Chips (20) und einer ersten Kante des dritten Chips (22) besteht, wobei der zweite Abstand (42, 74) in einer Richtung parallel zu der ersten Oberfläche des Substrats (13, 101) liegt, und wobei eine Summe aus dem ersten Abstand (40, 72) und dem zweiten Abstand (42, 74) 250 Mikrometer oder weniger beträgt.
Struktur nach Anspruch 2, ferner mit einem vierten Chip (24), der auf dem Substrat (13, 101) befestigt ist, wobei der vierte Chip (24) mit der Oberfläche des Substrats (13, 101) verbunden ist, und wobei ein dritter Abstand (44) zwischen einer zweiten Kante des dritten Chips (22) und einer ersten Kante des vierten Chips (24) besteht, und der dritte Abstand (44) in einer Richtung parallel zu der ersten Oberfläche des Substrats (13, 101) liegt und eine Summe aus dem ersten Abstand (40), dem zweiten Abstand (42) und dem dritten Abstand (44) 150 Mikrometer oder weniger beträgt.
Struktur nach Anspruch 1, wobei das Substrat ein Zwischensubstrat (12) oder ein aktives Chipsubstrat (12) ist.
Eine Struktur mit: einem Substrat (13, 101) mit einer ersten Oberfläche und einer von der ersten Oberfläche abgewandten zweiten Oberfläche, wobei das Substrat (13, 101) eine Substrat-Durchkontaktierung (14) aufweist, die sich von der ersten Oberfläche zur zweiten Oberfläche erstreckt; einem ersten Chip (18, 90), der auf dem Substrat (13, 101) befestigt ist, wobei der erste Chip (18, 90) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist; einem zweiten Chip (20), der auf dem Substrat (13, 101) befestigt ist, wobei der zweite Chip (10) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist, und ein erster Abstand (40, 72, 82) zwischen einer ersten Kante des ersten Chips (18, 90) und einer ersten Kante des zweiten Chips (20) besteht, wobei die erste Kante des ersten Chips (18, 90) und die erste Kante des zweiten Chips (20) erste benachbarte Chipkanten sind, und wobei der erste Abstand (40, 72, 82) 380 Mikrometer oder mehr beträgt; und einem Unterfüllmaterial (34) zwischen der ersten Kante des ersten Chips (18, 90) und der zweiten Kante des zweiten Chips (20).
Struktur nach Anspruch 5, ferner mit einem dritten Chip (22), der auf dem Substrat (13, 101) befestigt ist, wobei der dritte Chip (22) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist, und ein zweiter Abstand (42, 74) zwischen einer zweiten Kante des zweiten Chips (10) und einer ersten Kante des dritten Chips (22) besteht, wobei die zweite Kante des zweiten Chips (20) und die erste Kante des dritten Chips (22) zweite benachbarte Chipkanten sind, und der zweite Abstand (42, 74) 380 Mikrometer oder mehr beträgt.
Struktur nach Anspruch 6, ferner mit einem vierten Chip (24), der auf der Oberfläche des Substrats (13, 101) befestigt ist, wobei der vierte Chip (24) mit der ersten Oberfläche des Substrats (13, 101) verbunden ist, und ein dritter Abstand (44) zwischen einer zweiten Kante des dritten Chips (22) und einer ersten Kante des vierten Chips (24) besteht, die zweite Kante des dritten Chips (22) und die erste Kante des vierten Chips (24) dritte benachbarte Chipkanten sind, und der dritte Abstand (44) 380 Mikrometer oder mehr beträgt.
Struktur nach Anspruch 5, wobei das Substrat (13, 101) ein Zwischenchipsubstrat (12) oder ein aktives Chipsubstrat (12) oder eine Kombination daraus ist.
Ein Verfahren mit: Befestigen von mindestens zwei Chips (18, 20, 22, 24, 90) auf einer ersten Oberfläche eines Substrats (13, 101), wobei das Substrat (13, 101) eine Substrat-Durchkontaktierung (14) aufweist, die sich davon erstreckt, die mindestens zwei ersten Chips einen mittleren Abstand zwischen benachbarten Chips der mindestens zwei Chips aufweisen, wobei der mittlere Abstand in einer Richtung parallel zu der ersten Oberfläche des Substrats (13, 101) liegt und der mittlere Abstand 200 Mikrometer beträgt; und Bearbeiten und/oder Behandeln einer zweiten Oberfläche des Substrats (13, 101) nach dem Befestigen der mindestens zwei Chips (18, 20, 22, 24, 90), wobei die zweite Oberfläche von der ersten Oberfläche abgewendet ist.
Verfahren nach Anspruch 9, wobei das Bearbeiten das Freilegen der Substrat-Durchkontaktierungen (14) durch die zweite Oberfläche des Substrats (13, 101) umfasst.