TWI792311B - 半導體裝置及其製造方法 - Google Patents

半導體裝置及其製造方法 Download PDF

Info

Publication number
TWI792311B
TWI792311B TW110117486A TW110117486A TWI792311B TW I792311 B TWI792311 B TW I792311B TW 110117486 A TW110117486 A TW 110117486A TW 110117486 A TW110117486 A TW 110117486A TW I792311 B TWI792311 B TW I792311B
Authority
TW
Taiwan
Prior art keywords
layer
electroplating
nanopillars
semiconductor device
current density
Prior art date
Application number
TW110117486A
Other languages
English (en)
Other versions
TW202147435A (zh
Inventor
蔡柏豪
鄭明達
呂文雄
劉旭倫
吳凱第
林素妃
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US17/069,539 external-priority patent/US11594508B2/en
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202147435A publication Critical patent/TW202147435A/zh
Application granted granted Critical
Publication of TWI792311B publication Critical patent/TWI792311B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00—Nanotechnology for materials or surface science, e.g. nanocomposites
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nanotechnology (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

一種半導體裝置之製造方法包括：形成一種子層於一晶圓的一第一導電特徵部件上；形成一圖案化的電鍍罩幕於種子層上；以及電鍍一第二導電特徵部件於圖案化的電鍍罩幕的一開口內。上述電鍍包括：進行多個電鍍週期循環，電鍍週期循環中的每一者包括使用一第一電鍍電流密度進行一第一電鍍製程，以及使用低於第一電鍍電流密度的一第二電鍍電流密度進行一第二電鍍製程。之後，去除圖案化的電鍍罩幕，並蝕刻種子層。

Description

半導體裝置及其製造方法
本發明實施例係關於一種半導體技術，且特別為關於一種半導體裝置及其製造方法。
在積體電路的製造中，形成積體電路裝置(例如，電晶體)於一晶圓內的半導體基底的表面上。然後，形成一內連接結構於積體電路裝置上。形成一金屬接墊於內連接結構上，並與其電性連接。形成一鈍化護層及一第一高分子層於金屬接墊上，透過鈍化護層及第一高分子層內的開口而露出金屬接墊。
然後可形成一條重佈線來連接金屬接墊的上表面，接著形成一第二高分子層於重佈線上。形成一凸塊下金屬層(Under-Bump-Metallurgy,UBM)延伸至第二高分子層的一開口內，其中凸塊下金屬層(UBM)電性連接重佈線。一焊球可放置於凸塊下金屬層(UBM)上，並進行回流。
在一些實施例中，一種半導體裝置之製造方法包括：形成一種子層於一晶圓的一第一導電特徵部件上；形成一圖案化電鍍罩幕於種子層上；電鍍一第二導電特徵部件於圖案化電鍍罩幕的一開口內，其中電鍍包括進行多個 電鍍週期循環，而電鍍週期循環中各自包括：使用一第一電鍍電流密度進行一第一電鍍製程以及使用低於第一電鍍電流密度的一第二電鍍電流密度進行一第二電鍍製程；移除圖案化電鍍罩幕；以及蝕刻種子層。
在一些實施例中，一種半導體裝置包括：一第一介電層；一重佈線，包括一部分位於第一介電層上，其中重佈線的上述部分包括：多個奈米柱體延伸於垂直第一介電層的一主要上表面的一方向，其中奈米柱體中各自更包括多個奈米平板；以及一第二介電層，延伸於重佈線的一側壁上及一第二上表面上。
在一些實施例中，一種半導體裝置包括：一第一鈍化護層；一重佈線，包括一種子層及位於種子層上的一導電特徵部件，其中導電特徵部件包括：一介層連接部，延伸至第一鈍化護層內，其中介層連接部具有一多晶結構；以及一接線部，其中接線部包括多個奈米柱體位於介層連接部上及第一鈍化護層上；以及一第二鈍化護層，延伸於奈米柱體的多個側壁上及一上表面上。
20:裝置/晶圓
22:裝置/裝置晶片/封裝部件
24:半導體基底
26:積體電路裝置
28:層間介電(ILD)層
30:接觸插塞
32:內連接結構
34:金屬線
34A:頂部金屬特徵部件
36,74:介層連接窗
38:介電層
38A:頂部介電層
40,62:鈍化護層
42,48,66:開口
44,68:金屬種子層
46:電鍍罩幕/光阻劑
50,71:多晶過渡層
50TA,50TB,50TC:上表面
52,73:導電特徵部件
54,75:奈米柱體
56,77:奈米平板
58:晶粒
60,60A,60B:重佈線(RDL)
60T:走線/接線部
60V:介層連接部
64:平坦化層
68’:凸塊下金屬層(UBM)
70:導電區域
72:電性連接器
76:切割道
78:封裝部件
80:焊料區域
82:底膠
84:封裝體
86:區域
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232:製程步驟
LD1:橫向尺寸
T1,T1A,T1B:厚度
第1至15圖繪示出根據一些實施例之製造半導體裝置的中間階段的剖面示意圖。
第16圖繪示出根據一些實施例之重佈線內的奈米柱體的示例性剖面示意圖。
第17圖繪示出根據一些實施例之奈米柱體及奈米柱體內對應的奈米平板的示意性剖面示意圖。
第18圖繪示出根據一些實施例之奈米平板的剖面示意圖。
第19A、19B、19C及19D圖繪示出根據一些實施例之製造奈米柱體內的奈米平板的中間階段的剖面示意圖。
第20圖繪示出根據一些實施例之重佈線內的奈米柱體及奈米平板的平面示意圖。
第21圖繪示出根據一些實施例之二個重佈線的平面示意圖。
第22圖繪示出根據一些實施例之製造半導體裝置的製程流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以所定義本發明。舉例來說，若為以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件為直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，於空間上的相關用語，例如“下方”、“之下”、“下”、“上方”、“上”等等於此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示 的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
根據一些實施例，提供一種半導體裝置及其製造方法。半導體裝置包括一重佈線，其包括具有奈米柱體結構的導電特徵部件。導電特徵部件的形成製程可包括一電鍍過程，其中高電鍍電流及低電鍍電流交替進行多個電鍍循環週期中，以形成奈米平板。根據一些實施例，說明製造封裝體的中間階段，討論一些實施例的一些變化。在各種示意圖及說明性實施例中，使用相似的標號來表示相似的元素。
第1至15圖繪示出根據本揭露的一些實施例之製造半導體裝置的中間階段的剖面示意圖。對應的製程也示意性地反映於製程流程200中，如第22圖所示。可理解的是，雖然以裝置晶圓及裝置晶片為例，但本揭露的實施例也可應用於形成其它裝置(封裝部件)中的導電特徵部件，包括且不限於封裝基底、中介層(interposer)、封裝體及相似特徵部件。
第1圖繪示出積體電路裝置20的剖面示意圖。根據本揭露的一些實施例，裝置20為或包括一裝置晶圓(具有主動裝置及可能的被動裝置)，其以積體電路裝置26表示之。裝置20可包括多個晶片/晶粒22，其中繪示出其中一個晶片22。根據本揭露的另一實施例，裝置20是中介層晶圓，其並無主動裝置，且可包括或不包括被動裝置。根據本揭露的又另一實施例，裝置20為或包括封裝基底條帶，其包括無芯封裝基底或內部具有芯體的有芯封裝基底。在後續說明中，裝置20以裝置晶圓作為示例，且裝置20也可稱作晶圓20。本揭露的實施例也可應用於中介層晶圓、封裝基底、封裝體等等。
根據本揭露的一些實施例，晶圓20包括一半導體基底24及形成於 半導體基底24的上表面的特徵部件。半導體基底24可包括或由以下形成：晶體矽、晶體鍺、矽鍺、碳摻雜矽或III-V族化合物半導體(例如，GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP或相似物)。半導體基底24也可為塊材半導體基底或絕緣層上覆半導體(Semiconductor-On-Insulator,SOI)基底。淺溝隔離(Shallow Trench Isolation,STI)區域(未繪示)可形成於半導體基底24內，以隔離半導體基底24內的主動區域。雖然未繪示，但可形成(或未形成)通孔電極(through-via)以延伸至半導體基底24內，其中通孔電極用於電性內耦接位於晶圓20的兩相對側上特徵部件。
根據本揭露的一些實施例，晶圓20包括積體電路裝置26，其形成於半導體基底24的上表面。根據一些實施例，積體電路裝置26可包括互補式金屬氧化物半導體(Complementary Metal-Oxide Semiconductor,CMOS)電晶體、電阻器、電容器、二極體或相似裝置。此處未說明積體電路裝置26的細部。根據另一些實施例，晶圓20用於形成中介層(其不含主動裝置)，而基底24可為半導體基底或介電基底。
層間介電(Inter-Layer Dielectric,ILD)層28形成於半導體基底24上，並填充位於積體電路裝置26內電晶體(未繪示)的閘極堆疊之間的空間。根據一些實施例，層間介電(ILD)層28由磷矽酸鹽玻璃(Phospho Silicate Glass,PSG)、硼矽酸鹽玻璃(Boro Silicate Glass,BSG)、摻硼磷矽酸鹽玻璃(Boron-doped Phospho Silicate Glass,BPSG)、摻氟矽酸鹽玻璃(Fluorine-doped Silicate Glass,FSG)、氧化矽或相似物形成。層間介電(ILD)層28可使用旋塗、流動式化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)或相似方式形成。根據本揭露的一些實施例，層間介電(ILD)層28使用電漿增強化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)、低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition,LPCVD)或相似的沉積方法形成。
接觸插塞30形成於層間介電(ILD)層28內，且用於電性連接積體電路裝置26至上方的金屬線及介層連接窗(via)。根據本揭露的一些實施例，接觸插塞30包括或由以下導電材料形成：鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層。接觸插塞30的製作可包括形成接觸開口於層間介電(ILD)層28內，填充導電材料於接觸開口內，並進行平坦化製程(例如，化學機械研磨(Chemical Mechanical Polish,CMP)製程或機械磨削製程)以使接觸插塞30的上表面與層間介電(ILD)層28的上表面齊平。
層間介電(ILD)層28及接觸插塞30的上方留有內連接結構32。內連接結構32包括金屬線34及介層連接窗36，其形成於介電層38(也稱作金屬間介電(Inter-metal Dielectric,IMD)層)內。位於相同層位的金屬線在下文中統稱為金屬層。根據本揭露的一些實施例，內連接結構32包括多個金屬層(包括透過介層連接窗36進行內連接的多個金屬線34)。金屬線34及介層連接窗36可由銅或銅合金形成，且也可由其它金屬形成。根據本揭露的一些實施例，介電層38由低k值介電材料形成。舉例來說，低k值介電材料的介電常數(k值)可低於約3.0。介電層38可包括含碳的低k值介電材料、氫矽氧烷(Hydrogen SilsesQuioxane,HSQ)、甲基矽氧烷(MethylSilsesQuioxane,MSQ)或相似材料。根據本揭露的一些實施例，介電層38的製作包括在介電層38中沉積含孔洞劑的介電材料，然後進行固化製程以去除孔洞劑，因此餘留的介電層38為多孔性的。
介電層38中金屬線34及介層連接窗36的形成可包括單鑲嵌製程及/或雙鑲嵌製程。在形成金屬線或介層連接窗的單鑲嵌製程中，首先在其中一 個介電層38內形成溝槽或介層開口，然後用導電材料填充溝槽或介層開口。然後進行平坦化製程(例如，化學機械研磨(CMP)製程)，以去除導電材料中高於介電層上表面的多餘部分，而在對應的溝槽或介層開口內留下金屬線或介層連接窗。在雙鑲嵌製程中，在介電層內一同形成溝槽及介層開口，介層開口位於溝槽下方並與溝槽相連。然後將導電材料填充至溝槽及介層開口內，而分別形成金屬線及介層連接窗。導電材料可包括擴散阻障層及位於擴散阻障層上的含銅金屬材料。擴散阻障層可包括鈦、氮化鈦、鉭、氮化鉭或相似材料。
金屬線34包括頂部導電(金屬)特徵部件(例如，金屬線、金屬接墊或介層連接窗(標示為34A)，位於頂部介電層(標示為介電層38A)內，頂部介電層為介電層38的頂層。根據一些實施例，介電層38A由低k值介電材料形成，其相似於介電層38的下層的材料。根據其他實施例，介電層38A由非低k值介電材料形成，可包括氮化矽、未摻雜矽酸鹽玻璃(Undoped Silicate Glass,USG)、氧化矽或相似材料。介電層38A也可具有多層結構，例如包括兩個未摻雜矽酸鹽玻璃(USG)層及位於其間的氮化矽層。頂部金屬特徵部件34A也可由銅或銅合金形成，並且可具有雙鑲嵌結構或單鑲嵌結構。根據一些實施例，頂部金屬特徵部件34A具有多晶結構。介電層38A有時稱作頂部介電層。頂部介電層38A及正下方的介電層38可形成為單一連續的介電層，或形成為由不同製程形成的不同介電層及/或由彼此不同的材料形成。
鈍化護層40(有時稱為鈍化護層-1或鈍化層-1)形成於內連接結構32上。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟202。根據一些實施例，鈍化護層40由介電常數大於氧化矽的介電常數的非低k值介電材料形成。鈍化護層40可包括無機介電材料或由無機介電材料形成，其可包括選自 且不限於氮化矽(SiNx)、氧化矽(SiO2)、氮氧矽化物(SiONx)、碳氧矽化物(SiOCx)、碳化矽(SiC)或相似的材料、其組合以及其多層。數值“x”代表相對原子比。根據一些實施例，頂部介電層38A及金屬線34A的上表面是共平面的。因此，鈍化護層40可為平坦層。根據另一些實施例，頂部導電特徵部件突出高於頂部介電層38A的上表面，並且鈍化護層40是非平坦面的。
請參照第2圖，鈍化護層40於蝕刻製程中圖案化，以形成多個開口42。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟204。蝕刻製程可包括乾式蝕刻製程，其包括形成圖案化蝕刻罩幕(未繪示)，例如圖案化光阻劑，然後蝕刻鈍化護層40。之後，去除圖案化蝕刻罩幕。透過開口42露出金屬線34A。
第3圖繪示出進行金屬種子層44的沉積。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟206。根據一些實施例，金屬種子層44包括鈦層及位於鈦層上的銅層。根據另一些實施例，金屬種子層44包括與鈍化護層40接觸的銅層。沉積製程可使用物理氣相沉積(Physical Vapor Deposition,PVD)、化學氣相沉積(Chemical Vapor Deposition,CVD)、金屬有機化學氣相沉積(Metal Organic Chemical Vapor Deposition,MOCVD)或相似的方法進行。
第4圖繪示出進行圖案化電鍍罩幕46的製作。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟208。根據一些實施例，電鍍罩幕46由光阻劑形成，因此可另稱作光阻劑46。開口48形成於圖案化的電鍍罩幕46內，以露出金屬種子層44。
第5圖繪示出進行多晶過渡層50的電鍍。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟210。根據本揭露的一些實施例，多晶過 渡層50的製作包括電鍍製程，其可包括電化學電鍍製程。電鍍進行於電鍍化學溶液內，可包括CuSO4溶液。因此，所得到的多晶過渡層50可由銅形成或包括銅。過渡層具有幾種功能。首先，可作為後續形成的導電特徵部件52的種子層。其次，可作為後續電鍍製程所準備的相對平坦的上表面(相較於開口42)。
根據一些實施例，多晶過渡層50具有包括多個晶粒的多晶結構。多晶過渡層50的製作可使用相對較小的電鍍電流密度J1進行。舉例來說，約在0.1安培/平方公寸(Amps per Square Decimeter,ASD)至4安培/平方公寸(ASD)之間的範圍進行。對多晶過渡層50進行電鍍的持續時間可約在2.5秒至80秒之間的範圍。根據一些實施例，多晶過渡層50完全填充開口42，且可具有相對平坦的上表面，如上表面50TA所示。根據一些實施例，例如，當開口42很深時，多晶過渡層50可完全填充開口42，且於金屬種子層44的高部的上表面上沉積的很少，這些高部分位於鈍化護層40的上表面上。根據這些實施例，多晶過渡層50的上表面實質上位於如標記為50TB的位置。根據又另一實施例，多晶過渡層50具有非平坦的上表面，其可為順應性的或非順應性的，且在完全填充開口42之前停止多晶過渡層50的製作。對應的多晶過渡層50的上表面如50TC所示。
第6圖繪示出於開口48內及多晶過渡層50的頂部上電鍍導電材料(導電特徵部件52)。如第22圖所示，對應製程繪示為製程步驟212。請參照第16、17、18及19圖，其詳細討論細部結構及製造製程，並繪示出各種示意圖及製程。
第16圖繪示出第6圖所示的局部結構。所示部分包括導電特徵部件52，其更包括位於其內的多個奈米柱體54。奈米柱體54的橫向尺寸LD1(寬度或長度)可約在200nm至2000nm之間。奈米柱體54的命名是因為奈米柱體54於垂直方向上伸長，且形成奈米尺度的柱體。奈米柱體54具有可清楚區分的邊界， 例如以X光繞射(X Ray Diffraction,XRD)影像或電子背向散射繞射(Electron Back Scatter Diffraction,EBSD)影像進行觀察時。奈米柱體54可從多晶過渡層50的上表面一直延伸至導電特徵部件52的上表面，或者以其他方式延伸，此將於後續中詳細討論。奈米柱體54的邊緣為實質上垂直的，並且可為或未稍微彎曲或傾斜，而總體趨勢為向上的。
第17圖繪示出一些奈米柱體54中的更多細節。繪示出所示部分的中間部分的細部。其他部分雖然未繪示出細部，但可具有與所示部分相似的結構。根據一些實施例，奈米柱體54各自包括多個奈米平板56堆疊形成奈米柱體。奈米平板56具有可清楚區分的界面，例如在X光繞射(XRD)影像或電子背向散射繞射(EBSD)影像中觀察時。在剖面示意圖中，奈米平板56呈伸長狀，其橫向尺寸LD1明顯大於對應的厚度T1。舉例來說，奈米平板56中比值LD1/T1可大於約5，且可約5在至40之間，其中奈米平板56的橫向尺寸LD1也為奈米柱體54的橫向尺寸(第16圖)。根據一些實施例，奈米平板56的厚度T1約在5nm至400nm之間的範圍，橫向尺寸LD1約在200nm至2000nm之間的範圍。不同奈米平板56的厚度T1可相同，也可彼此不同。舉例來說，作為兩相鄰的奈米平板56的厚度比值T1A/T1B可約在0.25至80之間的範圍，也可約在0.8至8之間的範圍。比值T1A/T1B也可等於1.0。此外，在任何奈米柱體54中，奈米平板56的最大厚度與奈米平板56的最小厚度之比值可小於約80。如第17圖所示，一個奈米柱體54中的奈米平板56的上表面及下表面可齊平於、高於或低於(以任意方式)相鄰的奈米柱體54中與其接觸的奈米平板56的上表面及下表面。
根據一些實施例，所有的奈米柱體54都具有可清楚區分的邊緣(例如，在X光繞射(XRD)影像或電子背向散射繞射(EBSD)影像中)接觸相鄰奈 米柱體的邊緣。這些邊緣也為實質上垂直的。在其它實施例中，大多數奈米柱體具有可清楚區分的邊緣(其為實質上垂直的)，以將其與相鄰奈米柱體分開，同時少量(例如，低於5%或1%)的奈米平板56可延伸至相鄰奈米柱體54內。舉例來說，一些奈米平板56中的兩相鄰奈米柱體54可彼此合併，沒有可區分的邊緣將其彼此分開。
第18圖繪示出示例性奈米平板56的剖面示意圖，其為比晶粒58更大的晶粒。根據一些實施例，奈米平板56具有晶結構，其內包括多個晶粒58。晶粒58各自都具有晶體結構，此晶體結構與相鄰晶粒的晶體結構不同及/或錯位以形成晶界。奈米平板56內的晶粒58可具有彼此不同的形狀及彼此不同的尺寸。奈米平板56內的晶粒58的晶界為不規則的(任意而無重複圖案)，且彼此不對齊。然而，奈米平板56內的頂部晶粒58的上表面彼此對齊(共平面)而形成一平坦表面，此平坦表面也與上方的奈米平板56形成一個平坦界面。舉例來說，頂部晶粒58的上表面的高度變化小於厚度T1的約5%，或小於約2%。奈米平板56內頂部晶粒58的下表面也彼此對齊以形成平坦表面。底部晶粒58的下表面也可為共平面的，舉例來說，高度變化小於厚度T1的約5%，或小於約2%。奈米平板56的側壁上晶粒50的邊緣也為實質上對齊的，以形成實質上垂直的邊緣，舉例來說，其偏移量小於厚度T1的約10%。因此，在剖面示意圖中，奈米平板56可具有矩形形狀(其具有可清楚區分的邊界)。
大多數晶粒58可具有相同的晶格方向，其可為(111)晶面。根據一些實施例，超過85%(體積百分比)的晶粒58具有(111)晶體取向，而其餘體積百分比的晶粒58具有其他晶格取向。
第20圖繪示出局部導電特徵部件52的平面示意圖，其中，多個奈 米柱體54相鄰排列並彼此連接。同一奈米柱體54中的奈米平板56可具有相同(或相似)的上視形狀及相同(或相似)的上視尺寸，其上視形狀及上視尺寸也分別相同於這些奈米平板56形成的對應的奈米柱體54。
如第18、17及16圖所示，多個晶粒58一同形成多晶奈米平板56，其由於外部晶粒58的外表面對齊而形成具有清晰的上表面、下表面以及邊緣。多個奈米平板56堆疊形成奈米柱體54。多個奈米柱體54進一步排列以形成導電特徵部件52。根據一些實施例，所有的奈米柱體54內部具有奈米平板。根據另一些實施例，一些奈米柱體54(例如，超過80%或90%)內部具有奈米平板56。這些奈米柱體54在下文中稱作堆疊式奈米柱體。可具有也可不具有內部無堆疊的奈米平板56的奈米柱體54(下文中稱作非堆疊式奈米柱體54)。非堆疊式奈米柱體54也具有多晶結構，其中包括多個晶粒58(請參照第18圖)。然而，非堆疊式奈米柱體54內部不具有明確的界面將非堆疊式奈米柱體54劃分為堆疊的奈米平板。相反地，晶粒58的不規則圖案的分佈在整個非堆疊式奈米柱體54內。
根據一些實施例，非堆疊式奈米柱體54從導電特徵部件52的上表面一直延伸至多晶過渡層50的上表面，多晶過渡層50具有與非堆疊式奈米柱體54實質上相同的結構，因此這些非堆疊式奈米柱體54與多晶過渡層50合併而未形成可區分的界面。根據其他實施例，一些奈米柱體54劃分為上部及下部，上部可為非堆疊式奈米柱體54，而對應的下部則為堆疊式奈米柱體，或者反之。
第19A、19B、19C及19D圖繪示出根據一些實施例之製造奈米平板56及對應的奈米柱體54的中間階段。可理解的是，當形成所示的奈米平板56及奈米柱體54時，同時形成了更多的奈米平板56及奈米柱體54，因而形成導電特徵部件52。
請參照第19A圖，形成多晶過渡層50，此製程已參照第5圖進行了討論。可理解的是，所示的多晶過渡層50為具有延伸至所示的奈米平板56及對應的奈米柱體54之外的延伸部分，然而其它的奈米平板56及奈米柱體54也可形成於多晶過渡層50的延伸部分上(雖然未繪示)。如上所述，多晶過渡層50採用電流密度J1(其可約在0.1ASD至4ASD之間的範圍)進行電鍍。取決於電鍍電流密度，當電鍍電流密度較小，例如接近約0.1ASD時，多晶過渡層50可具有平坦上表面，晶粒的上表面共平面並對準同一平面。當使用較高的電流密度(例如，高於約0.2ASD)來電鍍多晶過渡層50時，多晶過渡層50中的晶粒的上表面可具有粗糙(非共平面)的上表面。根據一些實施例，當多晶過渡層50中的晶粒的上表面為非共平面時，可應用較低的電鍍電流密度J2將多晶過渡層50的上表面塑形成平坦面。根據一些實施例，電鍍電流J2約在0.05ASD至0.2ASD之間的範圍。電鍍時間可約在5秒至15秒之間的範圍。電鍍電流J2具有透過慢速電鍍對多晶過渡層50的上表面進行塑形及平坦化的效果。
接下來，進行多個電鍍週期循環，每個電鍍週期循環用於形成一奈米平板56(以及位於同一層位的其它奈米平板56)。此電鍍可在與電鍍多晶過渡層50相同(或不同)的電鍍溶液內進行。根據一些實施例，採用電化學電鍍製程。每個電鍍週期循環包括一個高電流電鍍製程並接續一個低電流電鍍製程。第19A及19B圖繪示出其中一個週期循環。請參照第19A圖，進行高電流電鍍製程以電鍍奈米平板56。高電流電鍍製程的電流密度J3可高於、等於或略高於電鍍多晶過渡層50的電流密度J1，且高於對多晶過渡層50上表面進行平坦化的電流密度J2。根據一些實施例，電流密度J3約在2.0ASD至6.0ASD之間的範圍。高電流電鍍製程可進行一段時間TP1，其約在1秒至5秒之間的範圍。
如第19A圖所示，奈米平板56的上表面為粗糙的。因此，電鍍週期循環也包括用於使奈米平板56的上表面平坦化的小電流電鍍製程。小電流電鍍製程使用電流密度J4來進行，其小於電流密度J3。所得奈米平板56如第19B圖所示。電流密度J4也可小於用於電鍍多晶過渡層50的電流J1，並且可與用於多晶過渡層50上表面塑形及平坦化的電流密度J2在相同範圍或相等。根據一些實施例，電流密度J4約在0.05ASD至0.2ASD之間的範圍。小電流電鍍製程的持續時間TP2可約在5秒至20秒之間的範圍。在小電流電鍍製程中，雖然奈米平板56的厚度可能會有一些增加，但主要作用是在於下凹面比凸面上表面生長得更多，而使所得到的奈米平板56的上表面為平坦的。
根據一些實施例，電流J3/J4的比值(其也為各個電鍍電流的比值)可約在10至40之間。TP2/TP1的比值可約在2至10之間的範圍。因此，高電流電鍍製程可為高電流-短時間電鍍製程，而低電流電鍍製程可為低電流-長時間電鍍製程。因此，導電特徵部件52的電鍍製程包括交替進行的高電流-短時間電鍍製程與低電流-長時間電鍍製程。
第19C圖繪示出第二電鍍週期循環，因而形成第二奈米平板56於第一奈米平板56上。第二電鍍週期循環可使用實質上相同於電鍍第一奈米平板56的製程條件來進行。在第二奈米平板56的電鍍中，第一奈米平板56的上表面作為第二奈米平板56的生長核。因此，上方奈米平板56的邊緣沿著對應的下方奈米平板56的邊緣生長，造成奈米柱體垂直向上生長。由於奈米平板56的上、下表面對齊且為平坦的，奈米平板56之間的界面清楚可區分。
請參照第19D圖，使用參照第19A及19B圖所述的製程條件進行多個電鍍週期循環，因此形成且堆疊出更多的奈米平板56，因而形成奈米柱體54。 如第20圖所示，其為奈米柱體54的平面示意圖，奈米柱體54組合形成導電特徵部件52。
接著，去除如第6圖所示的光阻劑(電鍍罩幕)46，所得結構如第7圖所示。在後續製程中，進行一蝕刻製程，以去除金屬種子層44中未受上方導電特徵部件52保護的部分。如第22圖所示，對應製程繪示為製程步驟214。所得結構如第8圖所示。全文中，導電特徵部件52、多晶過渡層50及對應的下方金屬種子層44統稱為重佈線(Redistribution Line,RDL)60，其包括重佈線(RDL)60A及重佈線(RDL)60B。每一個重佈線(RDL)60可包括延伸至鈍化護層40內的介層連接部60V以及位於鈍化護層40上的走線/接線部60T。
請參照第9圖，形成鈍化護層62。如第22圖所示，對應製程繪示為製程步驟216。鈍化護層62(有時被稱作鈍化護層-2或鈍化層-2)形成為一毯覆層。根據一些實施例，鈍化護層62由無機介電材料形成或包括無機介電材料，無機介電材料可包括且不限於氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳化矽或相似物、其組合或其多層。鈍化護層62的材料可相同或不同於鈍化護層40的材料。可透過原子層沉積(Atomic Layer Deposition,ALD)、化學氣相沉積(CVD)或相似的順應性沉積製程進行沉積。因此，鈍化護層62的垂直部分及水平部分具有相同的厚度或實質上相同的厚度。舉例來說，其變化小於約20%或小於約10%。可理解的是，無論鈍化護層62是否由相同於鈍化護層40的材料形成，都可能存在可區分的界面，其可見於例如透射電子顯微鏡(Transmission Electron Microscopy,TEM)影像、X光繞射(XRD)影像或電子背向散射繞射(EBSD)影像中。
第10圖繪示出平坦化層64的製作。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟218。根據本揭露的一些實施例，平坦化層64由高 分子(可為光敏性的)形成，例如聚醯亞胺、聚苯並噁唑(polybenzoxazole,PBO)、苯並環丁烯(benzocyclobutene,BCB)、環氧樹脂或相似物。根據一些實施例，平坦化層64的製作包括以流動形式塗佈一平坦化層，然後烘烤以硬化平坦化層64。可進行(也可不進行)平坦化製程(例如，機械磨削製程)，以平整平坦化層64的上表面。
請參照第11圖，可透過光照曝光製程，然後透過顯影製程進行平坦化層64的圖案化。如第22圖所示，在製程流程200中，對應製程繪示為製程步驟220。因此形成開口66於平坦化層64內而露出鈍化護層62。
第12圖繪示出鈍化護層62的圖案化，以向下延伸開口66。如第22圖所示，對應製程繪示為製程步驟222。根據一些實施例，使用圖案化的平坦化層64作為蝕刻罩幕來進行鈍化護層62的圖案化製程。根據另一些實施例，鈍化護層62的圖案化包括形成蝕刻罩幕(例如，光阻劑(未繪示))，對蝕刻罩幕進行圖案化，以及使用蝕刻罩幕對鈍化護層62進行蝕刻，以定義出圖案。
第13圖繪示出金屬種子層68的沉積。如第22圖所示，對應製程繪示為製程步驟224。根據一些實施例，金屬種子層68包括一鈦層及位於鈦層上方的一銅層。根據另一些實施例，金屬種子層68包括一銅層，接觸平坦化層64、鈍化護層62及導電特徵部件52的上表面。
接著，進行導電區域70的電鍍。如第22圖所示，對應製程繪示為製程步驟226。電鍍導電區域70的製程可包括形成圖案化的電鍍罩幕(例如，光阻劑(未繪示))，並在電鍍罩幕的一開口內電鍍導電區域70。然後去除電鍍罩幕，留下如第13圖所示的結構。導電區域70可包括銅、鎳、鈀、鋁、金、其合金及/或其多層。導電區域70可包括一銅區域，其覆蓋焊料(其可由SnAg或相似材料形 成)。
然後，蝕刻金屬種子層68，並且去除電鍍罩幕去除後所露出的金屬種子層68部分，而留下導電區域70正下方的金屬種子層68部分。如第22圖所示，對應製程繪示為製程步驟228。所得結構如第14圖所示。金屬種子層68的餘留部分為凸塊下金屬層(UBM)68’。凸塊下金屬層(UBM)68’及導電區域70結合形成介層連接窗74及電性連接器72(其也稱作凸塊)。
根據一些實施例，介層連接窗74及電性連接器72組合包括多晶過渡層71以及位於多晶過渡層71上的導電特徵部件73。多晶過渡層71的結構及製造方法可實質上相同於多晶過渡層50，此處不再贅述。導電特徵部件73可包括多個奈米柱體75，其內也可包括多個奈米平板77，奈米平板77示意性繪示成用於其中一個奈米柱體75，然而在其他奈米柱體75內仍可形成奈米平板77(但未繪示)。導電特徵部件73的結構及製造方法可實質上相同於導電特徵部件52的結構及製造方法，在此不再贅述。奈米柱體75及奈米平板77的結構及製造方法的細節可分別可實質上相同於奈米柱體54及奈米平板56的結構及製造方法，其參照第17、18、19A、19B、19C、19D及20圖所述。
根據一些實施例，如前所述，介層連接窗74及電性連接器72包括奈米柱體及奈米平板。因此，介層連接窗74及電性連接器72也具有重分佈應力的功能，因而進一步減少位於下方特徵部件(例如，鈍化護層與重佈線層(RDL))之間的離層。根據其他實施例，當重佈線層(RDL)60(具有奈米柱體及奈米平板)足以重新分佈應力，且具有低離層風險，可透過施加一致的電鍍電流密度來形成介層連接窗74及電性連接器72，以降低製造成本及提高產量。所得的介層連接窗74及電性連接器72可無奈米柱體及奈米平板。根據對應的實施例，電性連 接器72及介層連接窗74可具有一非晶質結構。又根據另一實施例，電性連接器72及介層連接窗74可具有多晶結構。多晶結構可具任意圖案，其未形成奈米平板及奈米柱體。
在後續製程中，進行晶圓20單體化。舉例來說，沿切割道76切割以形成各個裝置晶片22。如第22圖所示，對應製程繪示為製程步驟230。由於裝置22可用於與其它封裝部件接合而形成封裝體，因此裝置晶片22也稱作裝置22或封裝部件22。如前所述，裝置22可是裝置晶片、中介層、封裝基底、封裝體或相似的裝置。
請參照第15圖，接合裝置22與封裝部件78，以形成封裝體84。如第22圖所示，對應製程繪示為製程步驟232。根據一些實施例，封裝部件78為或包括中介層、封裝基底、印刷電路板、封裝體或相似物。封裝部件78內的電性連接器72可透過焊料區域80接合至封裝部件78。底膠82配置於裝置22與封裝部件78之間。
第15圖繪示出兩個重佈線(RDL)60，其也可表示為重佈線(RDL)60A及60B。根據一些實施例，重佈線(RDL)60A用於將電性連接器72電性連接至位於下方的積體電路裝置26。另一方面，重佈線(RDL)60B未連接至任何位於上方的電性連接器，並且用於內部電性重佈，以電性連接位於裝置22內的特徵部件。舉例來說，重佈線(RDL)60B的兩相對端可連接至金屬線34A中的其中兩個(第15及21圖)。或者，整個重佈線(RDL)60覆蓋於鈍化護層62，重佈線(RDL)60B的所有側壁會接觸鈍化護層62。
第21圖繪示出根據一些實施例的示例性重佈線(RDL)60A及60B的平面示意圖。示例性重佈線(RDL)60A及60B各自包括導電特徵部件52。如第 20圖所示的平面示意圖可為第21圖中區域86的示意圖。介層連接窗74(也請參照第15圖)位於且坐落於重佈線(RDL)60A的上表面上。重佈線(RDL)60B的兩相對端可透過介層連接部60V連接至兩個位於下方的金屬線34A。因此，重佈線(RDL)60B作為內部重佈線。
本揭露的實施例具有一些有利的特徵。透過形成奈米柱體(其包括具有水平界面的奈米平板)，從其它封裝部件傳遞進來的應力更有可能沿著水平界面橫向分佈，並且不太可能透過晶界(於任意方向延伸)向下傳遞。因此，減少了重佈線(RDL)與相鄰的特徵部件(例如，鈍化護層)之間的離層。再者，奈米柱體內的奈米平板具有限制奈米平板內的銅原子產生電致遷移的功能。
根據本揭露的一些實施例，一種半導體裝置之製造方法包括：形成一種子層於一晶圓的一第一導電特徵部件上；形成一圖案化電鍍罩幕於種子層上；電鍍一第二導電特徵部件於圖案化電鍍罩幕的一開口內，其中電鍍包括進行多個電鍍週期循環，而電鍍週期循環中各自包括：使用一第一電鍍電流密度進行一第一電鍍製程以及使用低於第一電鍍電流密度的一第二電鍍電流密度進行一第二電鍍製程；移除圖案化電鍍罩幕；以及蝕刻種子層。在一實施例中，第一電鍍製程及第二電鍍製程用以形成多個奈米柱體，奈米柱體中各自包括多個堆疊的奈米平板。在一實施例中，堆疊的奈米平板中各自包括多個晶粒。在一實施例中，第一電鍍製程進行一第一時間段，第二電鍍製程進行比第一時間段長的一第二時間段。在一實施例中，第一電鍍電流密度與第二電鍍電流密度的比值約在10至40之間的範圍。根據一些實施例，上述方法更包括：沉積一鈍化護層於第二導電特徵部件上；形成一平坦化層於鈍化護層上；蝕刻穿透平坦化層及鈍化護層；以及形成一第三導電特徵部件延伸至平坦化層及鈍化護層 內，以電性連接至第二導電特徵部件。在一實施例中，上述方法更包括：在電鍍第二導電特徵部件之前，電鍍一多晶過渡層於種子層上，其中多晶過渡層不含奈米柱體。在一實施例中，採用高於第二電鍍電流密度的一第三電鍍電流密度電鍍多晶過渡層。
根據本揭露的一些實施例，一種半導體裝置包括：一第一介電層；一重佈線，包括一部分位於第一介電層上，其中重佈線的上述部分包括：多個奈米柱體延伸於垂直第一介電層的一主要上表面的一方向，其中奈米柱體中各自更包括多個奈米平板；以及一第二介電層，延伸於重佈線的一側壁上及一第二上表面上。在一實施例中，奈米柱體透過垂直邊界彼此隔開。在一實施例中，奈米平板透過水平界面彼此隔開。在一實施例中，奈米平板中各自包括多個結晶晶粒。在一實施例中，在重佈線的上述部分內超過85%的晶粒體積百分比具有(111)晶體取向。在一實施例中，奈米柱體包括銅。在一實施例中，重佈線更包括一非堆疊式奈米柱體，且非堆疊式奈米柱體內無奈米平板。在一實施例中，重佈線更包括：一種子層；以及一多晶過渡層，位於種子層上且位於奈米柱體下方，其中多晶過渡層內無奈米柱體。在一實施例中，奈米柱體及多晶過渡層均包括銅。
根據本揭露的一些實施例，一種半導體裝置包括：一第一鈍化護層；一重佈線，包括一種子層及位於種子層上的一導電特徵部件，其中導電特徵部件包括：一介層連接部，延伸至第一鈍化護層內，其中介層連接部具有一多晶結構；以及一接線部，其中接線部包括多個奈米柱體位於介層連接部上及第一鈍化護層上；以及一第二鈍化護層，延伸於奈米柱體的多個側壁上及一上表面上。在一實施例中，奈米柱體的下表面高於種子層的所有上表面及第一鈍 化護層的一額外上表面。在一實施例中，奈米柱體中各自更包括多個堆疊的奈米平板。
以上概略說明瞭本發明數個實施例的特徵部件，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍，且可於不脫離本揭露之精神及範圍，當可作更動、替代與潤飾。
200:製程流程
202,204,206,208,210,212,214,216,218,220,222,224,226,228,230,232:製程步驟

Claims (15)

  1. 一種半導體裝置之製造方法，包括：形成一種子層於一晶圓的一第一導電特徵部件上；形成一圖案化電鍍罩幕於該種子層上；電鍍一第二導電特徵部件於該圖案化電鍍罩幕的一開口內，其中該電鍍包括進行複數個電鍍週期循環，而該等電鍍週期循環中各自包括：使用一第一電鍍電流密度進行一第一電鍍製程；以及使用低於該第一電鍍電流密度的一第二電鍍電流密度進行一第二電鍍製程，其中該第一電鍍製程及該第二電鍍製程用以形成複數個奈米柱體；移除該圖案化電鍍罩幕；以及蝕刻該種子層。
  2. 如請求項1之半導體裝置之製造方法，其中該等奈米柱體中各自包括複數個堆疊的奈米平板。
  3. 如請求項1或2之半導體裝置之製造方法，其中該第一電鍍製程進行一第一時間段，且該第二電鍍製程進行比該第一時間段長的一第二時間段，且其中該第一電鍍電流密度與該第二電鍍電流密度的比值在10至40的範圍。
  4. 如請求項1或2之半導體裝置之製造方法，其中使用該第一電鍍電流密度進行該第一電鍍製程與使用該第二電鍍電流密度進行該第二電鍍製程為交替進行。
  5. 如請求項1或2之半導體裝置之製造方法，更包括：沉積一鈍化護層於該第二導電特徵部件上；形成一平坦化層於該鈍化護層上； 蝕刻穿透該平坦化層及該鈍化護層；以及形成一第三導電特徵部件延伸至該平坦化層及該鈍化護層內，以電性連接至該第二導電特徵部件。
  6. 如請求項1或2之半導體裝置之製造方法，更包括在電鍍該第二導電特徵部件之前，電鍍一多晶過渡層於該種子層上，其中該多晶過渡層不含奈米柱體。
  7. 如請求項6之半導體裝置之製造方法，其中採用高於該第二電鍍電流密度的一第三電鍍電流密度電鍍該多晶過渡層。
  8. 一種半導體裝置，包括：一第一介電層；一重佈線，包括一部分，位於該第一介電層上，其中該重佈線的該部分包括：複數個奈米柱體延伸於垂直該第一介電層的一主要上表面的一方向，其中該等奈米柱體中各自更包括複數個奈米平板；以及一第二介電層，延伸於該重佈線的一側壁上及一第二上表面上。
  9. 如請求項8之半導體裝置，其中該等奈米柱體包括銅。
  10. 如請求項8或9之半導體裝置，其中該重佈線更包括一非堆疊式奈米柱體，且該非堆疊式奈米柱體內無奈米平板。
  11. 如請求項8或9之半導體裝置，其中該重佈線更包括：一種子層；以及一多晶過渡層，位於該種子層上，且位於該等奈米柱體下方，其中該多晶過渡層內無奈米柱體。
  12. 如請求項11之半導體裝置，其中該等奈米柱體及該多晶過渡層 均包括銅。
  13. 一種半導體裝置，包括：一第一鈍化護層；一重佈線，包括一種子層及位於該種子層上的一導電特徵部件，其中該導電特徵部件包括：一介層連接部，延伸至該第一鈍化護層內，其中該介層連接部具有一多晶結構；以及一接線部，其中該接線部包括複數個奈米柱體位於該介層連接部上及該第一鈍化護層上；以及一第二鈍化護層，延伸於該等奈米柱體的複數個側壁上及一上表面上。
  14. 如請求項13之半導體裝置，其中該等奈米柱體的複數個下表面高於該種子層的所有上表面及該第一鈍化護層的一額外上表面。
  15. 如請求項13或14之半導體裝置，其中該等奈米柱體中各自更包括複數個堆疊的奈米平板。
TW110117486A 2020-05-27 2021-05-14 半導體裝置及其製造方法 TWI792311B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063030619P 2020-05-27 2020-05-27
US63/030,619 2020-05-27
US17/069,539 US11594508B2 (en) 2020-05-27 2020-10-13 Redistribution lines having nano columns and method forming same
US17/069,539 2020-10-13

Publications (2)

Publication Number Publication Date
TW202147435A TW202147435A (zh) 2021-12-16
TWI792311B true TWI792311B (zh) 2023-02-11

Family

ID=77525035

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110117486A TWI792311B (zh) 2020-05-27 2021-05-14 半導體裝置及其製造方法

Country Status (3)

Country Link
US (1) US20230154880A1 (zh)
CN (1) CN113363174A (zh)
TW (1) TWI792311B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201810579A (zh) * 2016-06-14 2018-03-16 三星電子股份有限公司 半導體元件及其製造方法
US20200083189A1 (en) * 2018-09-11 2020-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201200355D0 (en) * 2012-01-10 2012-02-22 Norwegian Univ Sci & Tech Ntnu Nanowires
US10490521B2 (en) * 2014-06-26 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Advanced structure for info wafer warpage reduction
KR101886056B1 (ko) * 2016-07-26 2018-08-08 (재)한국나노기술원 진공증착에 의한 나노구조체 패턴 형성방법 및 이를 이용한 센서 소자
CN107777659B (zh) * 2017-09-28 2018-08-21 广东工业大学 金属折点纳米线阵列的制备方法及其金属折点纳米线阵列
US10361122B1 (en) * 2018-04-20 2019-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Processes for reducing leakage and improving adhesion
CN109904285B (zh) * 2019-03-11 2022-04-05 合肥彩虹蓝光科技有限公司 一种发光二极管芯片及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201810579A (zh) * 2016-06-14 2018-03-16 三星電子股份有限公司 半導體元件及其製造方法
US20200083189A1 (en) * 2018-09-11 2020-03-12 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of manufacturing the same

Also Published As

Publication number Publication date
US20230154880A1 (en) 2023-05-18
TW202147435A (zh) 2021-12-16
CN113363174A (zh) 2021-09-07

Similar Documents

Publication Publication Date Title
US7825024B2 (en) Method of forming through-silicon vias
US9312225B2 (en) Bump structure for stacked dies
TWI812961B (zh) 封裝及其製造方法
US11527439B2 (en) TSV structure and method forming same
US11450567B2 (en) Package component with stepped passivation layer
US20210375672A1 (en) Redistribution Lines Having Nano Columns and Method Forming Same
US20230360992A1 (en) Passivation Structure with Planar Top Surfaces
TWI792311B (zh) 半導體裝置及其製造方法
US11594508B2 (en) Redistribution lines having nano columns and method forming same
TWI793597B (zh) 半導體裝置及其製造方法
TWI831338B (zh) 半導體結構及其形成方法
TWI824245B (zh) 半導體裝置及其形成方法
TWI807315B (zh) 積體電路裝置及其製造方法
TWI780704B (zh) 半導體封裝裝置及其製造方法
KR102540536B1 (ko) Tsv 구조물 및 그를 형성하는 방법
US20230275047A1 (en) Shifting Contact Pad for Reducing Stress
US20230298972A1 (en) Through vias of semiconductor structure and method of forming thereof
TW202338935A (zh) 半導體裝置及其形成方法