CN113363174A - 半导体器件及其形成方法 - Google Patents

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吕文雄
刘旭伦
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Abstract

方法包括：在晶圆的第一导电部件上方形成晶种层，在该晶种层上形成图案化镀掩模，以及在该图案化镀掩模中的开口中镀第二导电部件。该镀包括执行多次镀循环，每个镀循环都包括使用第一镀电流密度执行的第一镀工艺，以及使用小于第一镀电流密度的第二镀电流密度执行的第二镀工艺。然后去除图案化镀掩模，并蚀刻晶种层。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
在集成电路的形成中，晶体管等集成电路器件形成于晶圆上半导体衬底的表面处。然后，在该集成电路器件上方形成互连结构。在互连结构的上方形成电耦合至互连结构的金属焊盘。在金属焊盘上方形成钝化层和第一聚合物层，且通过钝化层和第一聚合物层上的开口暴露金属焊盘。
然后形成再分布线，以连接至金属焊盘顶面，之后在再分布线上方形成第二聚合物层。形成，延伸至第二聚合物层中的开口中的凸块下金属层(UBM)，其中，UBM电连接至再分布线。焊球可置于UBM上方，并回流焊球。
发明内容
本申请的一些实施例提供了一种形成半导体器件的方法，包括：在晶圆的第一导电部件上方形成晶种层；在所述晶种层上方形成图案化镀掩模；在所述图案化镀掩模中的开口中镀第二导电部件，其中，所述镀包括执行多次镀循环，所述多次镀循环的每个都包括：使用第一镀电流密度执行的第一镀工艺；以及使用小于所述第一镀电流密度的第二镀电流密度执行的第二镀工艺；去除所述图案化镀掩模；以及蚀刻所述晶种层。
本申请的另一些实施例提供了一种半导体器件，包括：第一介电层；再分布线，包括位于所述第一介电层上方的部分，其中，所述再分布线的所述部分包括：多个纳米柱，沿与所述第一介电层的主顶面垂直的方向延伸，其中，所述多个纳米柱的每一个还包括多个纳米板；以及第二介电层，在所述再分布线的侧壁和第二顶面上延伸。
本申请的又一些实施例提供了一种半导体器件，包括：第一钝化层；再分布线，包括晶种层和位于所述晶种层上方的导电部件，其中，所述导电部件包括：通孔部分，延伸至所述第一钝化层中，其中所述通孔部分具有多晶结构；线部分，其中，所述线部分包括位于所述通孔部分和所述第一钝化层上方的多个纳米柱；以及第二钝化层，在所述多个纳米柱的侧壁和顶面上延伸。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增大或减小。
图1至图15示出了根据一些实施例的器件形成的中间阶段的截面图。
图16示出了根据一些实施例的再分布线中的纳米柱的截面示意图。
图17示出了根据一些实施例的纳米柱以及纳米柱中相应纳米板的截面示意图。
图18示出了根据一些实施例的纳米板的截面图。
图19A、图19B、图19C和图19D示出了根据一些实施例的纳米柱中纳米板形成的中间阶段的截面图。
图20示出了根据一些实施例的再分布线中的纳米柱和纳米板的顶视图。
图21示出了根据一些实施例的两条再分布线的顶视图。
图22示出了根据一些实施例的用于形成器件的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的多个不同实施例或示例。下面描述了组件和布置的具体示例，以便简要说明本发明。当然，这些仅仅是示例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个示例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“位于…之下”、“在…下方”、“下部”、“位于…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以相应地作出类似的解释。
根据一些实施例，提供了器件及其形成方法。该器件包括再分布线，该再分布线包括具有纳米柱结构的导电部件。该导电部件的形成工艺可包括镀工艺，其中，高镀电流和低镀电流在多次镀循环中交替，以形成纳米片。根据一些实施例，示出了封装的形成过程的中间阶段。讨论了一些实施例的一些变型。在各个视图和说明性实施例中，相同的参考标号用于指定相同的元件。
图1至图15示出了根据本发明的一些实施例的器件形成的中间阶段的截面图。相应工艺也示意性地反映在如图22所示的工艺流程200中。应当理解，尽管使用器件晶圆和器件管芯作为示例，本发明的实施例也可以应用于其他器件(封装组件)中导电部件的形成，其他器件包括但不限于封装衬底、中介层、封装件等。
图1示出了集成电路器件20的截面图。根据本发明的一些实施例，器件20是器件晶圆或含有器件晶圆，该器件晶圆包括有源器件以及可能的无源器件，表示为集成电路器件26。器件20中可包括多个芯片/管芯22，其中一个芯片22已示出。根据本发明的一些可选实施例，器件20是中介层晶圆，其没有源器件，并且可以包括、也可以不包括无源器件。根据本发明的其他一些可选实施例，器件20是封装衬底带或含有封装衬底带，该封装衬底带包括无芯封装衬底或具有芯的芯封装衬底。在以下讨论中，使用器件晶圆作为器件20的示例，并且器件20也可称为晶圆20。本发明的实施例也可以应用于中介层晶圆、封装衬底、封装件等。
根据本发明的一些实施例，晶圆20包括半导体衬底24以及形成在半导体衬底24顶面处的部件。半导体衬底24可含有或使用以下材料来形成，晶体硅、晶体锗、硅锗、掺碳硅或III-V族化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半导体衬底24还可以是体半导体衬底或绝缘体上半导体(SOI)衬底。可以在半导体衬底24中形成浅槽隔离(STI)区(未示出)，以隔离半导体衬底24中的有源区域。尽管没有示出，但可以形成(也可以不形成)延伸至半导体衬底24中的通孔，其中该通孔用于将位于晶圆20相对侧上的部件互相电耦合。
根据本发明的一些实施例，晶圆20包括集成电路器件26，集成电路器件26形成在半导体衬底24的顶面上。根据一些实施例，集成电路器件26可包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器和二极管等。本文未示出集成电路器件26的细节。根据一些可选的实施例，晶圆20用于形成中介层(其中没有有源器件)，衬底24可以是半导体衬底或介电衬底。
层间电介质(ILD)28形成在半导体衬底24上方，并且填充集成电路器件26中晶体管(未示出)的栅极堆叠件之间的空间。根据本发明的一些实施例，ILD 28由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、氧化硅等来形成。可使用旋涂、可流动化学气相沉积(FCVD)等来形成ILD 28。根据本发明的一些实施例，使用沉积方法，诸如等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等来形成ILD 28。
接触插塞30形成在ILD 28中并且用于电连接至集成电路器件26，以覆盖金属线和通孔。根据本发明的一些实施例，接触插塞30含有或由以下导电材料形成：选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金和/或其多层的导电材料。接触插塞30的形成可包括，在ILD28中形成接触开口，向该接触开口中填充导电材料，执行平坦化工艺(诸如化学机械抛光(CMP)工艺或机械研磨工艺)以使接触插塞30的顶面与ILD 28的顶面齐平。
在ILD 28和接触插塞30上方存在互连结构32。该互连结构32包括形成在介电层38(也称为金属间介电层(IMD))中的金属线34和通孔36。以下将处在同一层级的金属线统称为金属层。根据本发明的一些实施例，互连结构32包括多个金属层，该多个金属层包括通过通孔36互连的金属线34。金属线34和通孔36可由铜或铜合金形成，也可由其他金属形成。根据本发明的一些实施例，介电层38由低k介电材料形成。例如，低k介电材料的介电常数(k值)可低于约3.0。介电层38可包括含碳低k介电材料、氢倍半硅氧烷(HSQ)、甲基倍半硅氧烷(MSQ)等。根据本发明的一些实施例，介电层38的形成包括，在介电层38中沉积含制孔剂介电材料，然后执行固化工艺以驱除制孔剂，并且因此剩余的介电层38是多孔的。
介电层38中的金属线34和通孔36的形成可包括单镶嵌工艺和/或双镶嵌工艺。在用于形成金属线或通孔的单镶嵌工艺中，首先在介电层38的一个中形成沟槽或通孔开口，随后利用导电材料填充沟槽或通孔开口。然后执行诸如CMP工艺的平坦化工艺，以去除高于介电层顶面的过量的导电材料，在相应的沟槽或通孔开口中留下金属线或通孔。在双镶嵌工艺中，在介电层中形成沟槽和通孔开口，其中通孔开口位于沟槽下方且连接至沟槽。然后将导电材料分别填充至沟槽和通孔开口，以形成金属线和通孔。导电材料可包括扩散阻挡层以及位于扩散阻挡层上方的含铜金属材料。扩散阻挡层可以包括钛、氮化钛、钽、氮化钽等。
金属线34包括顶部导电(金属)部件，诸如顶部介电层(即介电层38的顶层)(表示为介电层38A)中的金属线、金属焊盘或通孔(表示为34A)。根据一些实施例，介电层38A由与下方介电层38的材料类似的低k介电材料形成。根据其他实施例，介电层38A由非低k介电材料形成，非低k介电材料可包括氮化硅、未掺杂的硅酸盐玻璃(USG)、氧化硅等。介电层38A还可以具有多层结构，例如，包括两个USG层和夹在中间的氮化硅层。顶部金属部件34A还可以由铜或铜合金形成，并且可以具有双镶嵌结构或单镶嵌结构。根据一些实施例，顶部金属部件34A具有多晶结构。介电层38A有时称为顶部介电层。顶部介电层38A以及紧位于顶部介电层38A下方的介电层38可以形成单一连续介电层，也可以使用不同的工艺形成为不同的介电层，和/或由彼此不同的材料来形成。
钝化层40(在一些情况下称为钝化-1或钝-1)形成在互连结构32上方。相应工艺示出为如图22所示的工艺流程200中的工艺202。根据一些实施例，钝化层40由介电常数大于氧化硅的介电常数的非低k介电材料形成。钝化层40可含有或由无机介电材料来形成，无机介电材料可包括但不限于氮化硅(SiNx)、氧化硅(SiO2)、氮氧化硅(SiONx)、碳氧化硅(SiOCx)、碳化硅(SiC)等及其组合或其多层。“x”表示相对原子比。根据一些实施例，顶部介电层38A和金属线34A的顶面共面。相应地，钝化层40可以是平面层。根据一些可选的实施例，顶部导电部件突出高于顶部介电层38A的顶面，并且钝化层40是不平坦的。
参考图2，钝化层40在蚀刻工艺中图案化以形成开口42。相应工艺示出为如图22所示的工艺流程200中的工艺204。蚀刻工艺可包括干蚀刻工艺，其中包括形成图案化蚀刻掩模(未示出)，诸如图案化光刻胶，以及然后蚀刻钝化层40。然后去除图案化蚀刻掩模。通过开口42将金属线34A暴露。
图3示出了金属晶种层44的沉积工艺。相应工艺示出为如图22所示的工艺流程200中的工艺206。根据一些实施例，金属晶种层44包括钛层和在钛层上方的铜层。根据一些可选的实施例，金属晶种层44包括与钝化层40接触的铜层。沉积工艺可使用物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)等来执行。
图4示出了图案化镀掩模46的形成。相应工艺示出为如图22所示的工艺流程200中的工艺208。根据一些实施例，镀掩模46由光刻胶形成，因此还可以称为光刻胶46。在图案化镀掩模46中形成开口48，以露出金属晶种层44。
图5示出了多晶过渡层50的镀。相应工艺示出为如图22所示的工艺流程200中的工艺210。根据本发明的一些实施例，多晶过渡层50的形成包括镀工艺，镀工艺可包括电化学镀工艺。使用镀化学溶液来执行镀，可包括CuSO4溶液。相应地，所生成的多晶过渡层50可含有或由铜来形成。过渡层具有多种功能。首先，该过渡层可用作晶种层，以用于后续形成导电部件52。其次，其可制备用于后续镀工艺的相对平坦的顶面(与开口42相比)。
根据一些实施例，多晶过渡层50具有包括多个晶粒的多晶结构。可使用相对较小的镀电流密度J1(例如，在约0.1安培每平方分米(ASD)到约4ASD的范围内)来执行多晶过渡层50的形成。用于镀多晶过渡层50的持续时间可以介于约2.5秒至约80秒之间的范围内。根据一些实施例，多晶过渡层50完全填充开口42，并可具有如顶面50TA所示的相对平坦顶面。根据一些实施例，例如，在开口42较深时，多晶过渡层50可以完全填充开口42，并且在金属晶种层44高的部分的顶层上基本没有沉积，该高的部分位于钝化层40顶面的上方。根据这些实施例，多晶过渡层50的顶面基本位于标记为50TB的位置处。根据其他一些可选的实施例，多晶过渡层50具有非平坦顶面，可以是共形或非共形的，并且多晶过渡层50的形成在开口42被完全填充之前停止。相应的多晶过渡层50的顶面可表示为50TC。
图6示出了在开口48中且位于多晶过渡层50的顶部上的导电材料(部件)52的镀。相应工艺示出为如图22所示的工艺流程200中的工艺212。相关细节结构和形成工艺在图16、图17、图18和图19A至图19D中详细讨论，其中示出了各个视图和工艺。
图16示出了图6所示的结构的一部分。示出的部分包括导电部件52，其中进一步包括多个纳米柱54。纳米柱54可具有介于约200nm至约2,000nm之间的范围内的横向尺寸LD1(宽度或长度)。纳米柱54沿垂直方向被拉长，并且在纳米尺度上形成列，因此称为纳米柱54。纳米柱54具有清晰可区分的边缘，例如，通过X射线衍射(XRD)图像或电子背散射衍射(EBSD)图像可观察到。纳米柱54可以从多晶过渡层50的顶面一直延伸到导电部件52的顶面，或通过其他方式(将在后续段落详细讨论)。纳米柱54的边缘基本是垂直的，可以或可以不轻微地弯曲或倾斜，且整体趋势向上。
图17示出了一些纳米柱54中的更多细节。示出了所示部分的中间段的细节。对于其他部分，尽管没有示出细节，但其他部分可具有与所示部分相似的结构。根据一些实施例，每个纳米柱54包括多个纳米板56，这些纳米板向上堆叠以形成纳米柱。纳米板56具有清晰可区分的边缘，例如，以XRD图像或EBSD图像观察时。在截面图中，纳米板56是被拉长的，横向尺寸LD1明显大于相应厚度T1。例如，纳米板56的比率LD1/T1可大于5，并且可介于约5至40之间的范围内，其中，纳米板56的横向尺寸LD1也是纳米柱54的横向尺寸(图16)。根据一些实施例，纳米板56的厚度T1介于约5nm至约400nm之间的范围内，并且横向尺寸LD1介于约200nm至约2,000nm之间的范围内。不同纳米板56的厚度T1可以相同或彼此不同。例如，比率T1A/T1B(两个相邻纳米板56之间的厚度比)可介于约0.25至约80之间的范围内，并且也可介于约0.8至约8之间的范围内。比率T1A/T1B还可以等于1.0。此外，在任意纳米柱54中，最厚纳米板56与最薄纳米板56之间的比率可小于约80。图17示意性地示出了一个纳米柱54中的纳米板56的顶面和底面可以与其齐平、高于或低于(以随机的方式)相邻纳米柱54中的与纳米板56接触的它们的顶面和底面。
根据一些实施例，所有纳米柱54都具有接触邻纳米柱的边缘的清晰可区分的边缘(例如，在XRD图像或EBSD图像中)。该边缘也基本是垂直的。在其他实施例中，大多数纳米柱具有清晰可区分的边缘(边缘基本垂直)，以将它们与相邻纳米柱隔开，而少数(例如，小于5％或1％)纳米板56可以延伸至相邻纳米柱54中。例如，位于两个相邻纳米柱54中的一些纳米板56可以彼此合并，其中没有可区分边缘将它们彼此隔开。
图18示出了示例性纳米板56的截面图，其是大于晶粒58的较大晶粒。根据一些实施例，纳米板56具有其中包括多个晶粒58的多晶结构。每个晶粒58都具有晶体结构，其与其相邻晶粒的晶体结构不同和/或未对齐，以形成边界。纳米板56内的晶粒58可具有彼此不同的形状和彼此不同的尺寸。纳米板56内晶粒58的边界是不规则的(随机不重复的图案)，且彼此不对齐。然而，纳米板56内的顶部晶粒58的顶面彼此对齐(共面)以形成平坦表面，并与其上面纳米板56形成平坦界面。例如，顶部晶粒58的顶面所具有的高度变化小于厚度T1的约5％或小于约2％。纳米板56内的顶部晶粒58的底面也彼此对齐以形成平坦表面。底部晶粒58的底面也是可以共面的，例如，其高度变化也小于厚度T1的约5％或小于约2％。纳米板56侧壁上晶粒50的边缘也基本对齐，以形成基本垂直的边缘，例如，其偏移小于厚度T1的约10％。相应地，在截面图中，纳米板56可具有矩形形状和清晰可区分的边界。
大多数晶粒58可具有相同的晶格方向，其可以是(111)晶面。根据一些实施例，超过85体积％的晶粒58是(111)取向，而其剩余体积％的晶粒58具有其他晶格取向。
图20示出了部分导电部件52的顶视图，其中多个纳米柱54彼此紧邻且彼此接合。同一纳米柱54中的纳米板56可具有相同(或相似)的顶视图形状和相同(或相似)的顶视图尺寸，其也是分别由所述纳米板56形成的相应纳米柱54的顶视图形状和顶视图尺寸。
如图18、图17和图16所示，多个晶粒58共同形成多晶纳米板56，其具有清晰的顶面、底面和边缘，该边缘由于外晶粒58的外表面对准而形成。多个纳米板56堆叠以形成纳米柱54。多个纳米柱54进一步布置为形成导电部件52。根据一些实施例，所有纳米柱54中都包括纳米板。根据一些可选的实施例，一些纳米柱54(例如，多于80％或90％)中包括纳米板56。下文将这些纳米柱54称为堆叠纳米柱。可以存在或可以不存在不具有堆叠纳米板56的纳米柱54，并且下文将相应的纳米柱54称为非堆叠纳米柱54。非堆叠纳米柱54也具有其中包括多个晶粒58(参考图18)的多晶结构。然而，非堆叠纳米柱54中不具有将非堆叠纳米柱54分为堆叠纳米板的清晰界面。相反，晶粒58的不规则图案分布在整个非堆叠纳米柱54中。
根据一些实施例，非堆叠纳米柱54从导电部件52的顶面一直延伸到多晶过渡层50的顶面，所述多晶过渡层50与非堆叠纳米柱54具有基本相同的结构，因此这些非堆叠纳米柱54和多晶过渡层50合并而没有形成清晰可区分的界面。根据一些可选的实施例，一些纳米柱54被分为上部和下部，并且上部可以是非堆叠纳米柱54，而相应的下部是堆叠纳米柱，反之亦然。
根据一些实施例，图19A、图19B、图19C和图19D示出了形成纳米板56和相应的纳米柱54的中间阶段的截面图。应当理解，在形成所示的纳米板56和纳米柱54时，同时形成了更多的纳米板56和纳米柱54，从而形成导电部件52。
参考图19A，形成多晶过渡层50，其工艺已参考图5讨论。应当理解，多晶过渡层50示出为具有延伸超过所示纳米板56和相应纳米柱54的延伸部分，(尽管未示出)在多晶过渡层50的延伸部分上还形成了其他纳米板56和纳米柱54。如上所述，多晶过渡层50使用电流密度J1进行镀，该电流密度可介于约0.1ASD至约4ASD之间的范围内。取决于镀电流密度，在镀电流密度较小时，例如，接近约0.1ASD，多晶过渡层50的顶面可以是平坦的顶面，其中晶粒的顶面共面，并且与同一平面对齐。在使用更高(例如，高于约0.2ASD)电流密度镀多晶过渡层50时，多晶过渡层50中的晶粒顶面可具有粗糙(非共面)表面。根据一些实施例，在多晶过渡层50中的晶粒顶面非共面时，可施加更小的镀电流密度J2来将多晶过渡层50的顶面成形为平面。根据一些实施例，镀电流J2介于约0.05ASD至约0.2ASD之间的范围内。镀时间可以介于约5秒至约15秒之间的范围内。镀电流J2具有通过低镀成形和平坦化多晶过渡层50的顶面的作用。
接下来，执行多次镀循环，每个镀循环形成纳米板56(以及处于同一层级的其他纳米板56)。可使用与镀多晶过渡层50相同(或不同)的镀溶液来执行镀。根据一些实施例，使用电化学镀工艺。每个镀循环都包括高电流镀工艺以及随后的低电流镀工艺。图19A和图19B示出了一个循环。参考图19A，对纳米板56执行高电流镀工艺。高电流镀工艺的电流密度J3可以高于、等于或略小于用于镀多晶过渡层50的电流密度J1，并且高于用于平坦化多晶过渡层50的顶面的电流密度J2。根据一些实施例，电流密度J3介于约2.0ASD至约6.0ASD之间的范围内。高电流镀工艺可以执行介于约1秒至约5秒之间的范围内的时间TP1的持续时间。
如图19A所示，纳米板56的顶面是粗糙的。相应地，镀循环还包括用于平坦化纳米板56顶面的小电流镀工艺。使用小于电流密度J3的电流密度J4执行小电流镀工艺。产生的纳米板56如图19B所示。电流密度J4还可以小于用于镀多晶过渡层50的电流密度J1，并且可以与用于成形和平坦化多晶过渡层50的顶面的电流密度J2处于相同范围或相等。根据一些实施例，电流密度J4介于约0.05ASD至约0.2ASD之间的范围内。低电流镀的持续时间TP2可以介于约5秒至约20秒之间的范围内。在小电流镀工艺中，尽管纳米板56的厚度可能增加，但其主要作用是使下部凹面的生长多于凸顶面，使得产生的纳米板56的顶面为平面。
根据一些实施例，电流J3/J4的比率(该比率也是相应镀电流的比率)可以介于约10至约40之间的范围内。比率TP2/TP1可以介于约2秒至约10秒之间的范围内。相应地，高电流镀工艺可以是高电流短时长镀工艺，并且低电流镀工艺可以是低电流长时长镀工艺。因此，导电部件52的镀工艺包括可选的高电流短时长镀工艺以及低电流长时长镀工艺。
图19C示出了第二镀循环，从而在第一纳米板56上形成了第二纳米板56。执行该第二镀循环时，可以使用与用于镀第一纳米板56的基本相同的工艺条件。在镀第二纳米板56时，第一纳米板56的顶面用作生长第二纳米板56的核。因此，上部纳米板56的边缘将沿着相应的下部纳米板56的边缘生长，使得纳米柱垂直生长。由于纳米板56的顶面和底面是对准和平坦的，因此纳米板56之间的界面是清晰可区分的。
参考图19D，使用在图19A和图19B中讨论的工艺条件执行多次镀循环，并且由此形成并堆叠更多纳米片56，从而形成纳米柱54。如图20所示，图20是纳米柱54的顶视图，所有纳米柱54组合形成导电部件52。
接下来，去除图6所示的光刻胶(镀掩模)46，并得到如图7所示的结构。在后续工艺中，执行蚀刻工艺以去除金属晶种层44中未被上面的导电部件52保护的部分。相应工艺示出为如图22所示的工艺流程200中的工艺214。得到的结构如图8所示。贯穿描述，导电部件52、多晶过渡层50和相应的下面金属晶种层44统称为再分布线(RDL)60，其中再分布线(RDL)60包括RDL 60A和RDL 60B。每个RDL 60可包括延伸至钝化层40中的通孔部分60V，以及位于钝化层40上方的迹线/线部分60T。
参考图9，形成钝化层62。相应工艺示出为如图22所示的工艺流程200中的工艺216。钝化层62(在一些情况下称为钝化-2或钝-2)形成为毯式层。根据一些实施例，钝化层62可以包括或由无机介电材料来形成，无机介电材料可包括但不限于氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳化硅等及其组合或其多层。钝化层62的材料可以与钝化层40的材料相同或不同。可通过共形沉积工艺，诸如原子层沉积(ALD)、CVD等，来执行该沉积。相应地，钝化层62的垂直部分和水平部分具有相同的厚度或基本相同的厚度，例如，该厚度的变化小于约20％或小于约10％。应当理解，无论形成钝化层62的材料是否与钝化层40相同，都可以存在可区分界面，其可以例如在结构的透射电子显微镜(TEM)图像、XRD图像或EBSD图像中可见。
图10示出了平坦化层64的形成。相应工艺示出为如图22所示的工艺流程200中的工艺218。根据本发明的一些实施例，平坦化层64由诸如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、环氧树脂等的聚合物(可以为光敏材料)形成。根据一些实施例，形成平坦化层64包括通过可流动形式来涂覆平坦化层，然后通过烘烤来使平坦化层64硬化。可以执行(也可以不执行)机械研磨工艺等平坦化工艺以使平坦化层64的顶面齐平。
参考图11，图案化平坦化层64，例如，通过曝光工艺以及随后的显影工艺。相应工艺示出为如图22所示的工艺流程200中的工艺220。因此，在平坦化层64中形成开口66，并且暴露钝化层62。
图12示出了钝化层62的图案化以向下延伸开口66。相应工艺示出为如图22所示的工艺流程200中的工艺222。根据一些实施例，使用图案化的平坦化层64作为蚀刻掩模来执行钝化层62的图案化工艺。根据一些可选的实施例，钝化层62的图案化包括，形成诸如光刻胶(未示出)的蚀刻掩模，图案化该蚀刻掩模，以及使用该蚀刻掩模来蚀刻钝化层62以限定图案。
图13示出了金属晶种层68的沉积。相应工艺示出为如图22所示的工艺流程200中的工艺224。根据一些实施例，金属晶种层68包括钛层和位于钛层上方的铜层。根据一些可选的实施例，金属晶种层68包括与平坦化层64、钝化层62和导电部件52顶面接触的铜层。
接下来，镀导电区域70。相应工艺示出为如图22所示的工艺流程200中的工艺226。用于镀导电区域70的工艺可包括，形成图案化镀掩模(例如光刻胶，未示出)，以及在该镀掩模的开口处镀导电区域70。然后去除镀掩模，留下如图13所示的结构。导电区域70可含有铜、镍、钯、铝、金、其合金和/或其多层。导电区域70可包括覆盖有焊料的铜区域，该铜区域可由SnAg等材料来形成。
然后蚀刻金属晶种层68，去除在镀掩模的去除后金属晶种层68被暴露的部分，从而留下金属晶种层68位于导电区域70正下方的部分。相应工艺示出为如图22所示的工艺流程200中的工艺228。得到的结构如图14所示。金属晶种层68的剩余部分是凸块下金属化层(UBM)68’。UBM 68’和导电区域70组合形成通孔74以及电连接件72(也称为凸块)。
根据一些实施例，通孔74和电连接件72的组合包括多晶过渡层71和位于多晶过渡层71上方的导电部件73。多晶过渡层71的结构和形成方法可以与多晶过渡层50基本相同，在此不再重复描述。导电部件73可包括纳米柱75，其可进一步包括其中的纳米板77，其中纳米板77示意性地绘制为纳米柱75中的一个，同时它们仍然可以形成在其他纳米柱75中，尽管未示出。导电部件73的结构和形成方法可以与导电部件52基本相同，在此不再重复描述。纳米柱75和纳米板77的结构和形成工艺的细节可以分别与纳米柱54和纳米板56基本相同，其参考图17、图18、图19A、图19B、图19C、图19D和图20进行讨论。
根据一些实施例，如上所述，通孔74和电连接件72包括纳米柱和纳米板。相应地，通孔74和电连接件72也具有再分布应力的作用，从而进一步减少诸如钝化层和RDL的下面的部件之间的分层。根据一些可选的实施例，在RDL 60(具有纳米柱和纳米板)足以再分布应力且出现分层的风险较低时，可例如通过施加一致的镀电流密度来形成通孔74和电连接件72，以降低制造成本并且提高产量。得到的通孔74和电连接件72可以没有纳米柱和纳米板。根据相应的实施例，电连接件72和通孔74可以具有非晶结构。根据又可选实施例，电连接件72和通孔74可以具有多晶结构。多晶结构可具有随机图案，该随机图案不形成纳米板和纳米柱。
在后续工艺中，分割晶圆20，例如，沿切割线76进行锯切，以形成单独的器件管芯22。相应工艺示出为如图22所示的工艺流程200中的工艺230。器件管芯22也称为器件22或封装组件22，因为器件22可用于与其他封装组件接合，从而形成封装件。如上所述，器件22可以是器件管芯、中介层、封装衬底或封装件等。
参考图15，器件22与封装组件78接合形成封装件84。相应工艺示出为如图22所示的工艺流程200中的工艺232。根据一些实施例，封装组件78是或包括中介层、封装衬底、印刷电路板或封装件等。封装组件78中的电连接件72可以通过焊料区80与封装组件78接合。在器件22和封装组件78之间分配底部填充物82。
图15示出了两个RDL 60，也表示为RDL 60A和60B。根据一些实施例，RDL 60A用于使电连接件72电连接至下面的集成电路器件26。另一方面，RDL 60B不与任何上面的电连接件连接，而是用于内部电再分布，从而与器件22内的部件进行电连接。例如，RDL 60B的相对端可以与两条金属线34A(图15和图21)连接。换言之，RDL 60B全部由钝化层62所覆盖，并且RDL 60B的所有侧壁都可以与钝化层62接触。
根据一些实施例，图21示出了示例性RDL 60A和60B的顶视图。每个RDL 60A和60B都包括导电部件52。如图20所示的顶视图可以是图21中区域86的视图。通孔74(还可参考图15)位于RDL 60A的顶面上方，并接合在该顶面上。RDL 60B的相对端可通过通孔60V与两条下面的金属线34A连接。相应地，RDL 60B用作内部再分布线。
本发明的实施例具有一些优势特征。通过形成纳米柱(纳米柱包括具有水平界面的纳米板)，从其他封装组件传递的应力更有可能沿该水平界面横向分布，并且不太可能穿过可沿随机方向延伸的晶界向下传递。相应地，减少RDL和其相邻部件(诸如钝化层)之间的分层。此外，纳米柱中的纳米板具有将铜原子限制在纳米板上而免于电迁移的作用。
根据本发明的一些实施例，方法包括：在晶圆的第一导电部件上方形成晶种层；在该晶种层上形成图案化镀掩模；在图案化镀掩模中的开口中镀第二导电部件，其中，镀包括执行多次镀循环，多次镀循环的每个都包括：使用第一镀电流密度执行第一镀工艺；以及使用小于第一镀电流密度的第二镀电流密度执行第二镀工艺；去除图案化镀掩模；以及蚀刻晶种层。在实施例中，第一镀工艺和第二镀工艺配置为用于形成多个纳米柱，多个纳米柱的每一个包括多个堆叠纳米板。在实施例中，多个堆叠纳米板的每一个都包括多个晶粒。在实施例中，第一镀工艺执行第一时间段，并且第二镀工艺执行长于第一时间段的第二时间段。在实施例中，第一镀电流密度与第二镀电流密度的比率介于约10到约40之间的范围内。根据本发明的一些实施例，方法还包括，在第二导电部件上沉积钝化层；在钝化层上形成平坦化层；蚀刻穿过平坦化层和钝化层；以及形成延伸到平坦化层和钝化层中的第三导电部件，以与第二导电部件电连接。在实施例中，方法还包括，在镀第二导电部件前，在晶种层上镀多晶过渡层，其中，多晶过渡层中没有纳米柱。在实施例中，多晶过渡层使用高于第二镀电流密度的第三镀电流密度进行镀。
根据本发明的一些实施例，器件包括：第一介电层；再分布线，包括位于第一介电层上方的部分，其中，再分布线的部分包括：多个纳米柱，沿与第一介电层的主顶面垂直的方向延伸，其中，多个纳米柱的每一个还包括多个纳米板；以及第二介电层，在再分布线的侧壁和第二顶面上延伸。在实施例中，多个纳米柱通过垂直边界彼此隔开。在实施例中，多个纳米板通过水平界面彼此隔开。在实施例中，多个纳米板的每一个都包括多个晶粒。在实施例中，再分布线的部分中超过85体积％的晶粒具有(111)晶向。在实施例中，多个纳米柱包括铜。在实施例中，再分布线还包括非堆叠纳米柱，并且非堆叠纳米柱中没有纳米板。在实施例中，再分布线还包括：晶种层；以及多晶过渡层，位于晶种层的上方和多个纳米柱的下方，其中，多晶过渡层中没有纳米柱。在实施例中，多个纳米柱和多晶过渡层都包括铜。
根据本发明的一些实施例，器件包括：第一钝化层；再分布线，包括晶种层和位于晶种层上方的导电部件，其中，导电部件包括：通孔部分，延伸至第一钝化层中，其中通孔部分具有多晶结构；线部分，其中，线部分包括位于通孔部分和第一钝化层上方的多个纳米柱；以及第二介电层，在多个纳米柱的侧壁和顶面上延伸。在实施例中，多个纳米柱的底面高于晶种层的所有顶面并且高于第一钝化层的附加顶面。在实施例中，多个纳米柱的每一个还包括堆叠纳米板。
本申请的一些实施例提供了方法，包括：在晶圆的第一导电部件上方形成晶种层；在所述晶种层上方形成图案化镀掩模；在所述图案化镀掩模中的开口中镀第二导电部件，其中，所述镀包括执行多次镀循环，所述多次镀循环的每个都包括：使用第一镀电流密度执行的第一镀工艺；以及使用小于所述第一镀电流密度的第二镀电流密度执行的第二镀工艺；去除所述图案化镀掩模；以及蚀刻所述晶种层。在一些实施例中，所述第一镀工艺和所述第二镀工艺配置为用于形成多个纳米柱，所述多个纳米柱的每一个包括多个堆叠纳米板。在一些实施例中，所述多个堆叠纳米板的每一个包括多个晶粒，并且所述多个堆叠纳米板的所述每一个是大于其中的对应的所述多个晶粒的晶粒，并且所述多个堆叠纳米板的所述每一个包括清晰的晶界。在一些实施例中，所述第一镀工艺执行第一时间段，所述第二镀工艺执行长于所述第一时间段的第二时间段，并且其中所述第一镀电流密度与所述第二镀电流密度的比率介于约10到约40之间的范围内。在一些实施例中，使用所述第一镀电流密度执行的所述第一镀工艺和使用所述第二镀电流密度执行的所述第二镀工艺是交替的。在一些实施例中，方法还包括：在所述第二导电部件上方沉积钝化层；在所述钝化层上方沉积平坦化层；蚀刻穿过所述平坦化层和所述钝化层；以及形成延伸到所述平坦化层和所述钝化层的第三导电部件，以与所述第二导电部件进行电连接。在一些实施例中，方法还包括，在镀所述第二导电部件前，在所述晶种层上镀多晶过渡层，其中，所述多晶过渡层中没有纳米柱。在一些实施例中，使用高于所述第二镀电流密度的第三镀电流密度来镀所述多晶过渡层。
本申请的另一些实施例提供了一种器件，包括：第一介电层；再分布线，包括位于所述第一介电层上方的部分，其中，所述再分布线的所述部分包括：多个纳米柱，沿与所述第一介电层的主顶面垂直的方向延伸，其中，所述多个纳米柱的每一个还包括多个纳米板；以及第二介电层，在所述再分布线的侧壁和第二顶面上延伸。在一些实施例中，所述多个纳米柱通过垂直边界彼此隔开。在一些实施例中，所述多个纳米板通过水平界面彼此隔开。在一些实施例中，所述多个纳米板的每一个包括多个晶粒，并且所述多个纳米板的所述每一个是大于其中的对应的所述多个晶粒的晶粒，并且所述多个纳米板的所述每一个包括清晰的晶界。在一些实施例中，所述再分布线的所述部分中超过85体积％的晶粒具有(111)晶向。在一些实施例中，所述多个纳米柱包括铜。在一些实施例中，所述再分布线还包括非堆叠纳米柱，并且所述非堆叠纳米柱中没有纳米板。在一些实施例中，所述再分布线还包括：晶种层；以及多晶过渡层，位于所述晶种层的上方和所述多个纳米柱的下方，其中，所述多晶过渡层中没有纳米柱。在一些实施例中，所述多个纳米柱和所述多晶过渡层中都包括铜。
本申请的又一些实施例提供了一种器件，包括：第一钝化层；再分布线，包括晶种层和位于所述晶种层上方的导电部件，其中，所述导电部件包括：通孔部分，延伸至所述第一钝化层中，其中所述通孔部分具有多晶结构；线部分，其中，所述线部分包括位于所述通孔部分和所述第一钝化层上方的多个纳米柱；以及第二钝化层，在所述多个纳米柱的侧壁和顶面上延伸。在一些实施例中，所述多个纳米柱的底面高于所述晶种层的所有顶面，并且高于所述第一钝化层的附加顶面。在一些实施例中，所述多个纳米柱的每一个还包括堆叠纳米板。
上文概述了几个实施例的特征，以便本领域的技术人员能够更好地理解本发明的各方面。本领域的技术人员应理解，其可以轻松地将本公开服务于基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本公开的精神和范围，并且其可以进行各种更改、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种形成半导体器件的方法，包括：
在晶圆的第一导电部件上方形成晶种层；
在所述晶种层上方形成图案化镀掩模；
在所述图案化镀掩模中的开口中镀第二导电部件，其中，所述镀包括执行多次镀循环，所述多次镀循环的每个都包括：
使用第一镀电流密度执行的第一镀工艺；以及
使用小于所述第一镀电流密度的第二镀电流密度执行的第二镀工艺；
去除所述图案化镀掩模；以及
蚀刻所述晶种层。
2.根据权利要求1所述的方法，其中，所述第一镀工艺和所述第二镀工艺配置为用于形成多个纳米柱，所述多个纳米柱的每一个包括多个堆叠纳米板。
3.根据权利要求2所述的方法，其中，所述多个堆叠纳米板的每一个包括多个晶粒，并且所述多个堆叠纳米板的所述每一个是大于其中的对应的所述多个晶粒的晶粒，并且所述多个堆叠纳米板的所述每一个包括清晰的晶界。
4.根据权利要求1所述的方法，其中，所述第一镀工艺执行第一时间段，所述第二镀工艺执行长于所述第一时间段的第二时间段，并且其中所述第一镀电流密度与所述第二镀电流密度的比率介于约10到约40之间的范围内。
5.根据权利要求1所述的方法，其中，使用所述第一镀电流密度执行的所述第一镀工艺和使用所述第二镀电流密度执行的所述第二镀工艺是交替的。
6.根据权利要求1所述的方法，还包括：
在所述第二导电部件上方沉积钝化层；
在所述钝化层上方沉积平坦化层；
蚀刻穿过所述平坦化层和所述钝化层；以及
形成延伸到所述平坦化层和所述钝化层的第三导电部件，以与所述第二导电部件进行电连接。
7.根据权利要求1所述的方法，还包括，在镀所述第二导电部件前，在所述晶种层上镀多晶过渡层，其中，所述多晶过渡层中没有纳米柱。
8.根据权利要求7所述的方法，其中，使用高于所述第二镀电流密度的第三镀电流密度来镀所述多晶过渡层。
9.一种半导体器件，包括：
第一介电层；
再分布线，包括位于所述第一介电层上方的部分，其中，所述再分布线的所述部分包括：
多个纳米柱，沿与所述第一介电层的主顶面垂直的方向延伸，其中，所述多个纳米柱的每一个还包括多个纳米板；以及
第二介电层，在所述再分布线的侧壁和第二顶面上延伸。
10.一种半导体器件，包括：
第一钝化层；
再分布线，包括晶种层和位于所述晶种层上方的导电部件，其中，所述导电部件包括：
通孔部分，延伸至所述第一钝化层中，其中所述通孔部分具有多晶结构；
线部分，其中，所述线部分包括位于所述通孔部分和所述第一钝化层上方的多个纳米柱；以及
第二钝化层，在所述多个纳米柱的侧壁和顶面上延伸。
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