KR102578794B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 제공된 패드, 및 상기 패드에 전기적으로 연결되는 범프 구조체를 포함한다. 상기 범프 구조체는 상기 패드 상에 차례로 적층된 제1 구리 층 및 제2 구리 층, 및 상기 제2 구리 층 상의 솔더 볼을 포함한다. 상기 제1 구리 층의 (111)면/(200)면의 비는 상기 제2 구리 층의 (111)면/(200)면의 비보다 크다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 범프 구조체를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치는 다른 반도체 장치 또는 인쇄회로기판과 전기적으로 연결되기 위해 솔더 볼이나 범프와 같은 전기적 연결 구조를 갖는 것이 일반적이다. 따라서, 보다 안정적인 전기적 연결을 구현할 수 있는 반도체 장치의 전기적 연결 구조가 요구된다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공된 패드; 및 상기 패드에 전기적으로 연결되는 범프 구조체를 포함할 수 있다. 상기 범프 구조체는 상기 패드 상에 차례로 적층된 제1 구리 층 및 제2 구리 층; 및 상기 제2 구리 층 상의 솔더 볼을 포함할 수 있다. 상기 제1 구리 층의 (111)면/(200)면의 비는 상기 제2 구리 층의 (111)면/(200)면의 비보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 제공된 패드; 및 상기 패드에 전기적으로 연결되는 범프 구조체를 포함할 수 있다. 상기 범프 구조체는 상기 패드 상에 차례로 적층된 제1 구리 층 및 제2 구리 층; 및 상기 제2 구리 층 상의 솔더 볼을 포함할 수 있다. 상기 제1 구리 층 내의 트윈 바운더리의 밀도는 상기 제2 구리 층 내의 트윈 바운더리의 밀도보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 패드를 포함하는 기판을 제공하는 것; 상기 패드와 연결되는 언더 범프 층을 형성하는 것; 상기 언더 범프 층 상에, 개구부를 갖는 마스크 패턴을 형성하는 것; 상기 개구부 내에, 제1 구리 층, 제2 구리 층, 및 솔더 층을 차례로 형성하는 것; 및 상기 마스크 패턴을 제거하는 것; 및 상기 언더 범프 층의 일부를 습식 식각하는 것을 포함할 수 있다. 상기 제1 구리 층은 펄스 도금 공정을 이용하여 형성될 수 있고, 상기 제2 구리 층은 직류 도금 공정을 이용하여 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 언더 범프 층에 인접하는 구리 층 부분이 펄스 도금 공정을 이용하여 형성될 수 있으며, 이에 따라, 직류 도금 공정을 이용하여 형성된 구리 층의 다른 부분보다 상대적으로 높은 내식성을 가질 수 있다. 이에 따라, 언더 범프 층에 인접하는 구리 층 부분에서 발생하는 언더 컷의 수준이 완화될 수 있다.
본 발명의 실시예들에 따르면, 언더 범프 층에 인접하는 구리 층 부분을 제외한 나머지 구리 층 부분은 직류 도금 공정을 이용하여 형성될 수 있다. 이에 따라, 펄스 도금 공정을 도입함으로써 증가되는 공정 시간이 최소화될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 1b는 도 1a의 'A' 부분의 확대도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도들이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 4b 및 4c는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도들이다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 5e는 도 5a의 'B' 부분의 확대도이다.
도 6a는 제1 구리 층을 형성하기 위한 펄스 도금 공정의 시간에 따른 전류 밀도를 나타내는 그래프이다.
도 6b는 제2 구리 층을 형성하기 위한 직류 도금 공정의 시간에 따른 전류 밀도를 나타내는 그래프이다.
도 7a 내지 도 7b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 내지 도 8b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 9a는 일반적인 공정에 의하여 형성된 구리 층의 언더 컷을 나타내는 이미지이다.
도 9b는 본 발명의 실시예들에 따라 형성된 구리 층의 언더 컷을 나타내는 이미지이다.
이하, 첨부한 도면을 참조하여, 본 발명에 따른 반도체 장치 및 그 제조 방법을 상세히 설명한다. 명세서 전반에 걸쳐, 실질적으로 동일한 구성에 대하여는 동일한 참조 번호가 제공될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다. 도 1b는 도 1a의 'A' 부분의 확대도이다.
도 1a 및 도 1b를 참조하면, 반도체 장치는 기판(110) 상에 제공된 전기적 연결부(10)를 포함할 수 있다. 기판(110)은, 예를 들어, 실리콘 웨이퍼 또는 게르마늄 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 기판(110)은 그 일 면에 마련된 패드(112), 및 패드(112)를 노출하는 패턴을 갖는 절연 층(114)을 포함할 수 있다. 패드(112)는, 예를 들어, 알루미늄을 포함할 수 있다. 절연 층(114)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 기판(110)에는 패드와 전기적으로 연결되는 메모리 회로, 로직 회로, 또는 이들의 조합이 형성되어 있을 수 있다.
전기적 연결부(10)는 패드(112)에 상에 제공되는 범프 구조체(130), 및 패드(112)와 범프 구조체(130) 사이에 제공되는 언더 범프 패턴(120)을 포함할 수 있다. 범프 구조체(130)는 언더 범프 패턴(120)을 통해 패드(112)에 전기적으로 연결될 수 있다.
언더 범프 패턴(120)은 단일막 구조 혹은 다중막 구조를 가질 수 있다. 몇몇 실시예들에 따르면, 도 1b에 도시된 바와 같이, 언더 범프 패턴(120)은 차례로 적층된 배리어 패턴(122) 및 시드 패턴(124)을 포함하는 다중막 구조를 가질 수 있다. 배리어 패턴(122)은 범프 구조체(130)에 포함된 금속 원자가 패드(112) 내로 확산되는 것을 억제하는 역할을 수행할 수 있다. 예를 들어, 배리어 패턴(122)은 탄탈륨, 티타늄, 탄탈륨 질화물, 및/또는 티타늄 질화물을 포함할 수 있다. 시드 패턴(124)은 후술할 제1 구리 층(132)을 형성하기 위한 시드 역할을 수행할 수 있으며, 구리를 포함할 수 있다. 배리어 패턴(122)의 너비(122_W)는 시드 패턴(124)의 너비(124_W)보다 클 수 있다.
범프 구조체(130)는 제1 구리 층(132), 제2 구리 층(134), 및 솔더 볼(SDB)을 포함할 수 있다. 제1 구리 층(132) 및 제2 구리 층(134)은 언더 범프 패턴(120) 상에 차례로 적층될 수 있으며, 솔더 볼(SDB)은 제2 구리 층(134) 상에 제공될 수 있다.
제1 구리 층(132)의 측벽은 언더 컷(UC)을 포함할 수 있다. 언더 컷(UC)은 제1 및 제2 구리 층들(132 및 134)의 측벽들로부터 옆으로 리세스된 영역일 수 있다. 언더 컷(UC)은 언더 범프 패턴(120)에 인접하여 형성될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 제1 구리 층(132)의 두께(132_TH)가 충분히 큰 경우, 언더 컷(UC)은 제1 구리 층(132)의 하부 측벽에 국소적으로 형성될 수 있다. 도 1a 및 도 1b에 도시된 바와 달리, 제1 구리 층(132)의 두께(132_TH)가 얇은 경우, 언더 컷(UC)은 제1 구리 층(132)의 측벽 전체에 걸쳐 형성될 수 있다. 언더 컷(UC)의 깊이(UC_D)는 제1 및 제2 구리 층들(132 및 134)의 측벽들의 연장선으로부터 옆으로 리세스된 깊이로 정의될 수 있으며, 0.2μm 내지 0.6μm일 수 있다. 제1 구리 층(132) 중 언더 컷(UC)이 형성된 부분의 너비(UC_W)는 언더 범프 패턴(120)의 너비(다시 말해, 배리어 패턴(122)의 너비(122_W))보다 작을 수 있다.
제1 구리 층(132)의 두께(132_TH)는 제2 구리 층(134)의 두께(134_TH)보다 작을 수 있다. 몇몇 실시예들에 따르면, 제1 구리 층(132)의 두께(132_TH)는 제2 구리 층(134)의 두께(134_TH)의 0.2배보다 작을 수 있다. 예를 들어, 제1 구리 층(132)의 두께(132_TH)는 0.5μm 내지 3μm일 수 있고, 제2 구리 층(134)의 두께(134_TH)는 10μm 내지 30μm일 수 있다.
제1 및 제2 구리 층들(132 및 134)의 각각은 다결정일 수 있으며, 이에 따라 제1 및 제2 구리 층들(132 및 134)의 각각은 (111)면 및 (200)면을 포함할 수 있다. 제1 구리 층(132)의 (111)면/(200)면의 비는 제2 구리 층(134)의 (111)면/(200)면의 비보다 클 수 있다. 이는 후술할 바와 같이, 제1 구리 층(132)은 펄스 도금 공정을 이용하여 형성되고, 제2 구리 층(134)은 직류 도금 공정을 이용하여 형성되었기 때문일 수 있다. 몇몇 실시예들에 따르면, 제1 구리 층(132)의 (111)면/(200)면의 비는 제2 구리 층(134)의 (111)면/(200)면의 비의 2배보다 클 수 있다. 또한, 몇몇 실시예들에 따르면, 제1 구리 층(132)의 (111)면/(200)면의 비는 제2 구리 층(134)의 (111)면/(200)면의 비의 100배보다는 작을 수 있다. 각 구리 층에서의 (111)면/(200)면의 비는 X-선 회절(X-ray diffraction)을 이용하여 (111)면과 (200)면의 강도(intensity)를 측정하고 이를 비교함으로써 얻을 수 있다.
제1 구리 층(132) 내의 트윈 바운더리(twin boundary)의 밀도는 제2 구리 층(134) 내의 트윈 바운더리의 밀도보다 클 수 있다. 트윈 바운더리의 밀도는 단위 면적당 트윈 바운더리의 면적, 길이, 또는 개수로 정의될 수 있다. 습식 식각 용액에 대하여, 제1 구리 층(132)에 포함된 구리는 제2 구리 층(134)에 포함된 구리보다 낮은 식각 속도를 가질 수 있다. 몇몇 실시예들에서, 과산화수소(H2O2) 및 인산(H3PO4)을 포함하는 습식 식각 용액 또는 과산화수소(H2O2) 및 구연산(C6H8O7)을 포함하는 습식 식각 용액에 대하여, 제1 구리 층(132)에 포함된 구리의 식각 속도는 제2 구리 층(134)에 포함된 구리의 식각 속도의 1/2배보다 낮을 수 있다. 이와 관련하여서는, 도 9a 및 도 9b를 참조하여 보다 상세히 후술한다.
솔더 볼(SDB)은 제2 구리 층(134) 상에 배치될 수 있다. 솔더 볼(SDB)은, 예를 들어, 주석, 은, 구리, 아연, 납, 및/또는 이들의 합금을 포함할 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 2를 참조하면, 반도체 장치는 기판(110) 상에 제공된 전기적 연결부(11)를 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 구성들과 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 이들에 대한 상세한 설명은 생략될 수 있다. 이하에서는, 범프 구조체(130)에 대하여 중점적으로 설명한다.
범프 구조체(130)는 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 및 솔더 볼(SDB)을 포함할 수 있다. 제1 구리 층(132), 제2 구리 층(134), 및 솔더 볼(SDB)은 도 1a 및 도 1b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
니켈 층(136)이 제2 구리 층(134)과 솔더 볼(SDB) 사이에 제공될 수 있다. 니켈 층(136)의 두께(136_TH)는 제2 구리 층(134)의 두께(도 1a의 134_TH)보다 작을 수 있다. 예를 들어, 니켈 층(136)의 두께(136_TH)는 약 3μm일 수 있다. 니켈 층(136)의 너비(136_W)는 제1 구리 층(132)의 너비 (132_W) 및 제2 구리 층(134)의 너비(134_W)보다 클 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 단면도이다.
도 3을 참조하면, 반도체 장치는 기판(110) 상에 제공된 전기적 연결부(12)를 포함할 수 있다. 도 1a, 도 1b, 및/또는 도 2를 참조하여 설명한 구성들과 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 이들에 대한 상세한 설명은 생략될 수 있다. 이하에서는, 범프 구조체(130)에 대하여 중점적으로 설명한다.
범프 구조체(130)는 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 제3 구리 층(138), 및 솔더 볼(SDB)을 포함할 수 있다. 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 및 솔더 볼(SDB)은 도 1a, 도 1b, 및/또는 도 2를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
제3 구리 층(138)은 니켈 층(136)과 솔더 볼(SDB) 사이에 제공될 수 있다. 제3 구리 층(138)의 두께(138_TH)는 니켈 층(136)의 두께(136_TH)보다 얇을 수 있다. 예를 들어, 제3 구리 층(138)의 두께(138_TH)는 1μm보다 작을 수 있다.
제3 구리 층(138)은 제2 구리 층(134)과 유사한 물성을 가질 수 있다. 제3 구리 층(138)의 (111)면/(200)면의 비는 제1 구리 층(132)의 (111)면/(200)면의 비보다 작을 수 있다. 몇몇 실시예들에 따르면, 제3 구리 층(138)의 (111)면/(200)면의 비는 제1 구리 층(132)의 (111)면/(200)면의 비의 0.5배보다 작을 수 있다. 제3 구리 층(138) 내의 트윈 바운더리의 밀도는 제1 구리 층(132) 내의 트윈 바운더리의 밀도보다 작을 수 있다. 습식 식각 용액에 대하여, 제3 구리 층(138)에 포함된 구리는 제1 구리 층(132)에 포함된 구리보다 높은 식각 속도를 가질 수 있다. 몇몇 실시예들에서, 과산화수소(H2O2) 및 인산(H3PO4)을 포함하는 습식 식각 용액 또는 과산화수소(H2O2) 및 구연산(C6H8O7)을 포함하는 습식 식각 용액에 대하여, 제3 구리 층(138)에 포함된 구리의 식각 속도는 제1 구리 층(132)에 포함된 구리의 식각 속도의 2배보다 높을 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 4a를 참조하면, 반도체 장치(100)는 기판(110), 및 전기적 연결부들(10)을 포함할 수 있다.
기판(110)은 그 일 면에 마련된 복수의 패드들(112) 및 패드들(112)을 노출하는 패턴을 갖는 절연 층(114)을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 4a에 도시된 바와 같이, 패드들(112)은 기판의 전면 상에 고르게 배치될 수 있다. 다른 실시예들에 따르면, 도 4a에 도시된 바와 달리, 패드들(112)은 기판의 가장자리 혹은 센터에 배치될 수 있다. 기판(110)에는 패드와 전기적으로 연결되는 메모리 회로, 로직 회로, 또는 이들의 조합이 형성되어 있을 수 있다.
패드들(112) 상에 전기적 연결부들(10)이 각각 제공될 수 있다. 전기적 연결부들(10)의 각각은 패드(112) 상에 배치되는 범프 구조체 및 패드(112)와 상기 범프 구조체 사이에 배치되는 언더 범프 패턴을 포함할 수 있다. 몇몇 실시예들에 따르면, 도 4a에 도시된 바와 같이, 전기적 연결부들(10)의 각각은 도 1a 및 도 1b를 참조하여 설명한 전기적 연결부들(10)과 실질적으로 동일할 수 있다. 다른 실시예들에 따르면, 전기적 연결부들(10)의 각각은 도 2를 참조하여 설명한 전기적 연결부(11) 또는 도 3을 참조하여 설명한 전기적 연결부(12)로 대체될 수 있다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4b를 참조하면, 반도체 패키지(200)는 패키지 기판(210) 및 이에 실장되는 반도체 장치(100)를 포함할 수 있다. 반도체 장치(100)는 도 4a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
패키지 기판(210)은 그 상면에 마련된 연결 패드들(212), 및 그 하면에 마련된 외부 패드들(214)을 포함할 수 있다. 외부 패드들(214) 상에는 외부 단자들(216)이 제공될 수 있다.
반도체 장치(100)는 플립 칩 본딩 방식으로 패키지 기판(210)에 실장될 수 있다. 전기적 연결부들(10)이 패키지 기판(210)의 상면을 향하도록 반도체 장치(100)가 정렬될 수 있으며, 전기적 연결부들(10)은 연결 패드들(212)에 접속될 수 있다. 구체적으로, 전기적 연결부들(10)에 포함된 솔더 볼(도 1a의 SDB)을 연결 패드들(212)에 납땜함으로써, 반도체 장치(100)가 패키지 기판에 실장될 수 있다.
전기적 연결부들(10)의 각각은, 도 2를 참조하여 설명한 전기적 연결부(11) 또는 도 3을 참조하여 설명한 전기적 연결부(12)로 대체될 수 있다.
패키지 기판(210)의 상면에 반도체 장치(100)를 덮는 몰딩 막(220)이 제공될 수 있다. 몰딩 막(220)은, 예를 들어, 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다. 몇몇 실시예들에 따르면, 반도체 장치(100)와 패키지 기판(210) 사이에 언더필 막(미도시)이 더 제공될 수 있다.
도 4c는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4c를 참조하면, 반도체 패키지(201)는 패키지 기판(210) 및 이에 실장되는 반도체 장치들(100 및 101)을 포함할 수 있다.
패키지 기판(210)은 도 4b를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 패키지 기판(210)에 대한 자세한 설명은 생략한다.
패키지 기판(210)의 상면에 반도체 장치들(100 및 101)이 실장될 수 있다. 구체적으로, 제1 반도체 장치(100)가 패키지 기판(210)의 상면에 제공될 수 있고, 제1 반도체 장치(100)와 패키지 기판(210) 사이에 제2 반도체 장치들(101)이 제공될 수 있다. 제1 반도체 장치(100)는 도 4a를 참조하여 설명한 반도체 장치(100)와 실질적으로 동일할 수 있다. 제2 반도체 장치들(101)의 각각은 도 4a를 참조하여 설명한 반도체 장치(101)와 유사하되, 기판(110)을 관통하는 관통 전극들(TSV), 및 관통 전극들(TSV)과 연결되며 패드들(112)에 대향하여 배치되는 추가 패드들(116)을 더 포함할 수 있다.
제1 반도체 장치(100)는 그 아래에 배치된 제2 반도체 장치(101)에 전기적으로 연결될 수 있다. 구체적으로, 제1 반도체 장치(100)에 포함된 전기적 연결부들(10)이 그 아래의 제2 반도체 장치(101)에 포함된 추가 패드들(116)에 접속될 수 있다.
제2 반도체 장치들(101)의 각각은 그 아래에 배치된 제2 반도체 장치(101) 또는 패키지 기판(210)에 전기적으로 연결될 수 있다. 구체적으로, 최하부의 제2 반도체 장치(101)에 포함된 전기적 연결부들(10)은 패키지 기판(210)의 연결 패드들(212)에 접속될 수 있고, 다른 제2 반도체 장치(101)에 포함된 전기적 연결부들(10)은 그 아래의 제2 반도체 장치(101)에 포함된 추가 패드들(116)에 접속될 수 있다.
전기적 연결부들(10)의 각각은, 도 2를 참조하여 설명한 전기적 연결부(11) 또는 도 3을 참조하여 설명한 전기적 연결부(12)로 대체될 수 있다.
패키지 기판(210)의 상면에 반도체 장치(100)를 덮는 몰딩 막(220)이 제공될 수 있다. 몇몇 실시예들에 따르면, 반도체 장치들(100 및 101)의 사이에, 그리고 최하부의 제2 반도체 장치(101)와 패키지 기판(210) 사이에 언더필 막들(미도시)이 더 제공될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 5e는 도 5a의 'B' 부분의 확대도이다. 도 6a는 제1 구리 층을 형성하기 위한 펄스 도금 공정의 시간에 따른 전류 밀도를 나타내는 그래프이다. 도 6b는 제2 구리 층을 형성하기 위한 직류 도금 공정의 시간에 따른 전류 밀도를 나타내는 그래프이다.
도 5a를 참조하면, 기판(110)이 제공될 수 있다. 기판(110)은, 예를 들어, 실리콘 웨이퍼 또는 게르마늄 웨이퍼와 같은 반도체 기판일 수 있다. 기판(110)은 그 일 면에 마련된 패드(112), 및 패드(112)를 노출시키는 패턴을 갖는 절연 층(114)을 포함할 수 있다. 기판(110)에는 패드와 전기적으로 연결되는 메모리 회로, 로직 회로, 또는 이들의 조합이 형성되어 있을 수 있다.
기판(110)의 상기 일 면 상에 언더 범프 층(120L)이 형성될 수 있다. 언더 범프 층(120L)은 노출된 패드(112)를 덥도록 형성될 수 있으며, 나아가, 절연 층(114) 상으로 연장되도록 형성될 수 있다. 몇몇 실시예들에 따르면, 도 5e에 도시된 바와 같이, 언더 범프 층(120L)을 형성하는 것은 배리어 층(122L) 및 시드 층(124L)을 차례로 증착하는 것을 포함할 수 있다. 예를 들어, 배리어 층(122L)은 탄탈륨, 티타늄, 탄탈륨 질화물, 및/또는 티타늄 질화물을 포함할 수 있고, 시드 층(124L)은 구리를 포함할 수 있다. 언더 범프 층(120L)을 형성하는 것은, 예를 들어, 물리 기상 증착(Physical Vapor Deposition; PVD) 공정을 이용하여 수행될 수 있다.
도 5b를 참조하면, 언더 범프 층(120L) 상에, 개구부(MP_O)를 갖는 마스크 패턴(MP)이 형성될 수 있다. 개구부(MP_O)는 패드(112)와 수직적으로 중첩될 수 있으며, 개구부(MP_O)를 통해 언더 범프 층(120L)이 노출될 수 있다. 몇몇 실시예들에 따르면, 마스크 패턴(MP)을 형성하는 것은 포토레지스트 막(미도시)을 도포하는 것 및 포토리소그래피 공정을 이용하여 상기 포토레지스트 막을 패터닝하는 것을 포함할 수 있다.
도 5c를 참조하면, 개구부(MP_O) 내에 제1 구리 층(132), 제2 구리 층(134), 및 솔더 층(SDL)이 차례로 형성될 수 있다.
도 5c 및 도 6a를 참조하면, 언더 범프 층(120L) 상에 제1 구리 층(132)이 형성될 수 있다. 제1 구리 층(132)은 펄스 도금 공정을 이용하여 형성될 수 있다. 다시 말해, 제1 구리 층(132)은 도 6a에 도시된 바와 같은, 펄스 파형의 전류를 이용하는 도금 공정을 통해 형성될 수 있다. 상기 펄스 도금 공정에서, 시드 층(124L)이 시드로 이용될 수 있다. 상기 펄스 도금 공정은 전류가 가해지는 통전 공정과 전류가 가해지지 않는 단전 공정을 포함할 수 있으며, 통전 공정과 단전 공정은 교대로 반복되어 수행될 수 있다. 상기 펄스 도금 공정의 듀티 사이클(duty cycle)은 5% 내지 50%일 수 있다. 듀티 사이클은 (통전 공정의 시간)/(통전 공정의 시간+단전 공정의 시간)으로 정의되며, 도 6a의 경우 (Ton)/(Ton + Toff)일 수 있다. 상기 펄스 도금 공정의 통전 공정 동안, 제1 전류 밀도(CD1)의 전류가 가해질 수 있다. 제1 구리 층(132)의 두께는 후술할 언더 컷(도 5d의 UC)의 깊이보다 클 수 있다. 또한, 제1 구리 층(132)의 두께는 후술할 제2 구리 층(134)의 두께의 0.2배보다 작을 수 있다. 예를 들어, 제1 구리 층(132)은 0.5μm 내지 3μm의 두께를 갖도록 형성될 수 있다.
도 5c 및 도 6b를 참조하면, 제1 구리 층(132) 상에 제2 구리 층(134)이 형성될 수 있다. 제2 구리 층(134)은 직류 도금 공정을 이용하여 형성될 수 있다. 다시 말해, 제2 구리 층(134)은 도 6b에 도시된 바와 같은, 직류 파형의 전류를 이용하는 도금 공정을 통해 형성될 수 있다. 제2 구리 층(134)을 형성하는 동안, 제2 전류 밀도(CD2)의 직류 전류가 가해질 수 있다. 몇몇 실시예들에 따르면, 제2 전류 밀도(CD2)는 제1 전류 밀도(CD1)보다 작을 수 있다. 예를 들어, 제2 전류 밀도(CD2)는 제1 전류 밀도(CD1)의 5% 내지 50%일 수 있다. 몇몇 실시예들에 따르면, 제2 구리 층(134)을 형성하는 직류 도금 공정의 제2 전류 밀도(CD2)는 제1 구리 층(132)을 형성하는 펄스 도금 공정의 평균 전류 밀도((CD1 * Ton)/(Ton + Toff))와 실질적으로 동일할 수 있다. 제2 구리 층(134)은 10μm 내지 30μm의 두께를 갖도록 형성될 수 있다.
상술한 바와 같이, 제1 구리 층(132)은 펄스 도금 공정을 이용하여 형성될 수 있고, 제2 구리 층(134)은 직류 도금 공정을 이용하여 형성될 수 있다. 이에 따라, 제1 구리 층(132)의 (111)면/(200)면의 비는 제2 구리 층(134)의 (111)면/(200)면의 비보다 클 수 있으며, 제1 구리 층(132)은 제2 구리 층(134)보다 높은 트윈 바운더리 밀도를 가질 수 있다. 또한, 제1 구리 층(132)에 포함된 구리는 제2 구리 층(134)에 포함된 구리보다 높은 내식성을 가질 수 있다. 예를 들어, 과산화수소(H2O2) 및 인산(H3PO4)을 포함하는 습식 식각 용액 또는 과산화수소(H2O2) 및 구연산(C6H8O7)을 포함하는 습식 식각 용액에 대하여, 제1 구리 층(132)에 포함된 구리의 식각 속도는 제2 구리 층(134)에 포함된 구리의 식각 속도의 1/2배보다 낮을 수 있다. 단위 시간당 형성되는 제1 구리 층(132)의 두께는 단위 시간당 형성되는 제2 구리 층(134)의 두께보다 작을 수 있다.
도 5c를 참조하면, 제2 구리 층(134) 상에 솔더 층(SDL)이 형성될 수 있다. 솔더 층(SDL)은 직류 도금 공정을 이용하여 형성될 수 있다. 몇몇 실시예들에 따르면, 제1 구리 층(132)을 형성하는 도금 공정, 제2 구리 층(134)을 형성하는 도금 공정, 및 솔더 층(SDL)을 형성하는 도금 공정은 인-시츄(in-situ)로 수행될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다. 솔더 층(SDL)은, 예를 들어, 주석, 은, 구리, 아연, 납, 및/또는 이들의 합금을 포함할 수 있다.
도 5d를 참조하면, 마스크 패턴(MP)이 제거될 수 있다. 마스크 패턴(MP)이 제거됨에 따라, 언더 범프 층(120L), 제1 구리 층(132), 및 제2 구리 층(134)이 노출될 수 있다. 마스크 패턴(MP)을 제거하는 것은 스트립 공정을 이용하여 수행될 수 있다.
도 5d 및 도 1b를 참조하면, 언더 범프 층(120L)이 부분적으로 제거되어 언더 범프 패턴(120)이 형성될 수 있다. 언더 범프 패턴(120)을 형성하는 것은 언더 범프 층(120L)을 습식 식각하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의하여, 시드 층(124L)이 식각되는 속도는 배리어 층(122L)이 식각되는 속도보다 빠를 수 있으며, 이는 갈바니 부식(Galvanic Corrosion) 때문일 수 있다. 이에 따라, 배리어 패턴(122)의 너비(122_W)는 시드 패턴(124)의 너비(124_W)보다 클 수 있다. 상기 습식 식각 공정은, 예를 들어, 과산화수소(H2O2) 및 인산(H3PO4)을 포함하는 습식 식각 용액, 또는 과산화수소(H2O2) 및 구연산(C6H8O7)을 포함하는 습식 식각 용액을 이용하여 수행될 수 있다.
상기 습식 식각 공정에 의하여, 제1 구리 층(132) 및 제2 구리 층(134)이 부분적으로 식각될 수 있다. 이에 따라, 제1 구리 층(132)의 너비(132_W) 및 제2 구리 층(134)의 너비(134_W)가 감소될 수 있다.
상술한 바와 같이, 제1 구리 층(132)에 포함된 구리는 제2 구리 층(134)에 포함된 구리에 비하여 높은 내식성을 가질 수 있다. 그럼에도 불구하고, 상기 습식 공정에 의하여 제1 구리 층(132) 중에서 언더 범프 층(120L)(또는, 언더 범프 패턴(120))에 인접하는 부분(예를 들어, 하부)의 식각 속도는 제2 구리 층(134)이 식각되는 속도보다 클 수 있으며, 이는 갈바니 부식 때문일 수 있다. 이에 따라, 제1 구리 층(132)의 측벽에 언더 컷(UC)이 형성될 수 있다. 도 5d 및 도 1b에 도시된 바와 같이, 제1 구리 층(132)의 두께(132_TH)가 충분히 큰 경우, 언더 컷(UC)은 제1 구리 층(132)의 하부 측벽에 국소적으로 형성될 수 있다. 도 5d 및 도 1b에 도시된 바와 달리, 제1 구리 층(132)의 두께(132_TH)가 얇은 경우, 언더 컷(UC)은 제1 구리 층(132)의 측벽 전체에 걸쳐 형성될 수 있다. 언더 컷(UC)의 깊이(UC_D)는 제1 및 제2 구리 층들(132 및 134)의 측벽들의 연장선으로부터 옆으로 리세스된 깊이로 정의될 수 있으며, 0.2μm 내지 0.6μm일 수 있다. 제1 구리 층(132) 중 언더 컷(UC)이 형성된 부분의 너비(UC_W)는 배리어 패턴(122)의 너비(122_W)보다 작을 수 있다.
도 1a를 참조하면, 솔더 층(SDL)을 리플로우(reflow)하여 솔더 볼(SDB)이 형성될 수 있다. 상기 리플로우 공정에 의하여 제2 구리 층(134)에 포함된 구리 원자의 일부가 솔더 볼(SDB) 내로 확산될 수 있다.
언더 범프 층 상에 구리 층이 형성된 경우, 후속 습식 공정 중 발생하는 갈바니 부식에 의하여 구리 층의 하부에 언더 컷이 발생한다. 이러한 언더 컷은 구조적 결함으로 작용할 수 있기 때문에, 언더 컷의 수준(즉, 깊이)를 감소시킬 필요성이 있다.
본 발명의 실시예들에 따르면, 언더 범프 층(120L)에 인접하는 제1 구리 층(132)이 펄스 도금 공정을 이용하여 형성될 수 있으며, 이에 따라, 직류 도금 공정을 이용하여 형성된 구리 층의 다른 부분(즉, 제2 구리 층(134))보다 상대적으로 높은 내식성을 가질 수 있다. 또한, 이러한 제1 구리 층(132)은 언더 컷(UC)의 깊이(UC_D)보다 큰 두께를 가지도록 형성될 수 있다. 이에 따라, 언더 범프 층(120L)에 인접하는 구리 층 부분에서 발생하는 언더 컷(UC)의 수준이 완화될 수 있다. 결과적으로, 본 발명의 실시예들에 따르면, 반도체 장치의 신뢰성이 향상될 수 있다.
펄스 도금 공정에 의한 구리 층의 형성 속도는 직류 도금 공정에 의한 구리 층의 형성 속도보다 낮을 수 있다.
본 발명의 실시예들에 따르면, 제1 구리 층(132)을 제외한 구리 층의 다른 부분(즉, 제2 구리 층(134))은 직류 도금 공정을 이용하여 형성될 수 있다. 예를 들어, 제1 구리 층(132)의 두께(132_TH)는 제2 구리 층(134)의 두께(134_TH)의 0.2배보다 작을 수 있다. 이에 따라, 펄스 도금 공정을 도입함으로써 증가되는 공정 시간이 최소화될 수 있다.
도 7a 내지 도 7b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 7a 및 도 7b에 도시된 공정들은 도 5a 및 도 5b를 참조하여 설명한 공정 후의 공정들에 해당한다.
도 7a를 참조하면, 개구부(MP_O) 내에 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 및 솔더 층(SDL)이 차례로 형성될 수 있다. 제1 구리 층(132) 및 제2 구리 층(134)을 형성하는 것은 도 5c, 도 6a, 및 도 6b를 참조하여 상술한 바와 동일할 수 있으며, 이에 대한 자세한 설명은 생략한다.
제2 구리 층(134) 상에 니켈 층(136)이 형성될 수 있다. 니켈 층(136)은 직류 도금 공정을 이용하여 형성될 수 있다. 니켈 층(136)은, 예를 들어, 약 3μm의 두께를 갖도록 형성될 수 있다.
니켈 층(136) 상에 솔더 층(SDL)이 형성될 수 있다. 솔더 층(SDL)은 직류 도금 공정을 이용하여 형성될 수 있다. 몇몇 실시예들에 따르면, 제1 구리 층(132)을 형성하는 도금 공정, 제2 구리 층(134)을 형성하는 도금 공정, 니켈 층(136)을 형성하는 도금 공정, 및 솔더 층(SDL)을 형성하는 도금 공정은 인-시츄(in-situ)로 수행될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 7b를 참조하면, 마스크 패턴(MP)이 제거될 수 있다. 마스크 패턴(MP)이 제거됨에 따라, 언더 범프 층(120L), 제1 구리 층(132), 제2 구리 층(134), 및 니켈 층(136)이 노출될 수 있다. 마스크 패턴(MP)을 제거하는 것은 스트립 공정을 이용하여 수행될 수 있다.
언더 범프 층(120L)이 부분적으로 제거되어 언더 범프 패턴(120)이 형성될 수 있다. 언더 범프 패턴(120)을 형성하는 것은 언더 범프 층(120L)을 습식 식각하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의하여 언더 범프 층(120L), 제1 구리 층(132), 및 제2 구리 층(134)이 부분적으로 식각될 수 있으며, 이는 도 5d 및 도 1b를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
상기 습식 식각 공정에 의하여, 니켈 층(136)이 식각되는 속도는 제1 구리 층(132)이 식각되는 속도 및 제2 구리 층(134)이 식각되는 속도보다 작을 수 있다. 이에 따라, 상기 습식 식각 공정이 수행된 후, 니켈 층(136)의 너비(136_W)는 제1 구리 층(132)의 너비(132_W) 및 제2 구리 층(134)의 너비(134_W)보다 클 수 있다.
도 2를 참조하면, 솔더 층(SDL)을 리플로우(reflow)하여 솔더 볼(SDB)이 형성될 수 있다.
도 8a 내지 도 8b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 도 8a 및 도 8b에 도시된 공정들은 도 5a 및 도 5b를 참조하여 설명한 공정 후의 공정들에 해당한다.
도 8a를 참조하면, 개구부(MP_O) 내에 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 제3 구리 층(138), 및 솔더 층(SDL)이 차례로 형성될 수 있다. 제1 구리 층(132), 제2 구리 층(134), 및 니켈 층(136)을 형성하는 것은 도 7a를 참조하여 상술한 바와 동일할 수 있으며, 이에 대한 자세한 설명은 생략한다.
니켈 층(136)상에 제3 구리 층(138)이 형성될 수 있다. 제3 구리 층(138)은 직류 도금 공정을 이용하여 형성될 수 있다. 제3 구리 층(138)은, 예를 들어, 약 2μm의 두께를 갖도록 형성될 수 있다.
제3 구리 층(138) 상에 솔더 층(SDL)이 형성될 수 있다. 솔더 층(SDL)은 직류 도금 공정을 이용하여 형성될 수 있다. 몇몇 실시예들에 따르면, 제1 구리 층(132)을 형성하는 도금 공정, 제2 구리 층(134)을 형성하는 도금 공정, 니켈 층(136)을 형성하는 도금 공정, 제3 구리 층(138)을 형성하는 도금 공정, 및 솔더 층(SDL)을 형성하는 도금 공정은 인-시츄(in-situ)로 수행될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
도 8b를 참조하면, 마스크 패턴(MP)이 제거될 수 있다. 마스크 패턴(MP)이 제거됨에 따라, 언더 범프 층(120L), 제1 구리 층(132), 제2 구리 층(134), 니켈 층(136), 및 제3 구리 층(138)이 노출될 수 있다.
언더 범프 층(120L)이 부분적으로 제거되어 언더 범프 패턴(120)이 형성될 수 있다. 언더 범프 패턴(120)을 형성하는 것은 언더 범프 층(120L)을 습식 식각하는 것을 포함할 수 있다. 상기 습식 식각 공정에 의하여 언더 범프 층(120L), 제1 구리 층(132), 및 제2 구리 층(134)이 부분적으로 식각될 수 있으며, 이는 도 5d 및 도 1b를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 또한, 상기 습식 식각 공정에 의하여 제3 구리 층(138)이 부분적으로 식각될 수 있다.
상기 습식 식각 공정에 의하여, 니켈 층(136)이 식각되는 속도는 제1 구리 층(132)이 식각되는 속도, 제2 구리 층(134)이 식각되는 속도, 및 제3 구리 층(138)이 식각되는 속도보다 작을 수 있다. 이에 따라, 상기 습식 식각 공정이 수행된 후, 니켈 층(136)의 너비(136_W)는 제1 구리 층(132)의 너비(132_W), 제2 구리 층(134)의 너비(134_W), 및 제3 구리 층(138)의 너비(138_W)보다 클 수 있다.
상기 습식 식각이 수행된 후, 솔더 층(SDL)을 리플로우(reflow)하여 솔더 볼(SDB)이 형성될 수 있다. 상기 리플로우 공정에 의하여 제3 구리 층(138)에 포함된 구리 원자의 적어도 일부가 솔더 볼(SDB) 내로 확산될 수 있다.
몇몇 실시예들에 따르면, 제3 구리 층(138)에 포함된 구리 원자가 모두 솔더 볼(SDB) 내로 확산될 수 있다. 이 경우, 도 2에 도시된 바와 같이, 상기 리플로우 공정 후 제3 구리 층(138)은 잔존하지 않을 수 있다.
다른 실시예들에 따르면, 제3 구리 층(138)에 포함된 구리 원자의 일부만이 솔더 볼(SDB) 내로 확산될 수 있다. 이 경우, 도 3에 도시된 바와 같이, 상기 리플로우 공정 후 제3 구리 층(138)은 니켈 층(136) 상에 잔존할 수 있다.
도 9a는 일반적인 공정에 의하여 형성된 구리 층의 언더 컷을 나타내는 이미지이다. 구체적으로, 언더 범프 층 상에 직류 도금 공정을 이용하여 구리 층 및 니켈 층을 형성하였다. 그 후, 과산화수소 및 인산을 포함하는 식각 용액을 이용하여 1분 동안 습식 식각 공정을 진행하였다. 도 9a를 참조하면, 형성된 언더 컷의 깊이가 약 1.2μm임을 확인할 수 있다.
도 9b는 본 발명의 실시예들에 따라 형성된 구리 층의 언더 컷을 나타내는 이미지이다. 구체적으로, 언더 범프 층 상에 펄스 도금 공정을 이용하여 제1 구리 층을 형성하였고, 직류 도금 공정을 이용하여 제2 구리 층 및 니켈 층을 형성하였다. 상기 펄스 도금 공정의 듀티 사이클은 약 10%였다. 그 후, 과산화수소 및 인산을 포함하는 식각 용액을 이용하여 1분 동안 습식 식각 공정을 진행하였다. 도 9b를 참조하면, 형성된 언더 컷의 깊이가 약 0.43μm임을 확인할 수 있다.
즉, 본 발명의 실시예들에 따르면, 구리 층의 하부에 형성되는 언더 컷(UC)의 수준이 완화될 수 있음을 확인할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 제공된 패드; 및
    상기 패드에 전기적으로 연결되는 범프 구조체를 포함하되,
    상기 범프 구조체는:
    상기 패드 상에 차례로 적층된 제1 구리 층 및 제2 구리 층; 및
    상기 제2 구리 층 상의 솔더 볼을 포함하고,
    상기 제1 구리 층의 (111)면/(200)면의 비는 상기 제2 구리 층의 (111)면/(200)면의 비의 2배보다 크고,
    상기 제1 구리 층 내의 트윈 바운더리의 밀도는 상기 제2 구리 층 내의 트윈 바운더리의 밀도보다 큰 반도체 장치.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 구리 층의 두께는 상기 제2 구리 층의 두께의 0.2배 이하인 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 구리 층의 두께는 0.5μm 내지 3μm인 반도체 장치.
  6. 제1 항에 있어서,
    과산화수소 및 인산을 포함하는 식각 용액, 또는 과산화수소 및 구연산을 포함하는 습식 식각 용액에 대하여,
    상기 제1 구리 층에 포함된 구리의 식각 속도는 상기 제2 구리 층에 포함된 구리의 식각 속도의 1/2배보다 낮은 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 구리 층의 측벽은 언더 컷을 포함하되,
    상기 언더 컷의 깊이는 0.2μm 내지 0.6μm인 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 구리 층의 두께는 상기 언더 컷의 깊이보다 큰 반도체 장치.
  9. 제7 항에 있어서,
    상기 패드와 상기 제1 구리 층 사이의 언더 범프 패턴을 더 포함하되,
    상기 제1 구리 층의 상기 언더 컷이 형성된 부분의 너비는 상기 언더 범프 패턴의 너비보다 작은 반도체 장치.
  10. 제9 항에 있어서,
    상기 언더 범프 패턴은 차례로 적층된 배리어 패턴 및 시드 패턴을 포함하되,
    상기 시드 패턴의 너비는 상기 배리어 패턴의 너비보다 작은 반도체 장치.
  11. 제1 항에 있어서,
    상기 범프 구조체는 상기 제2 구리 층 및 상기 솔더 볼 사이에 개재되는 니켈 층을 더 포함하되,
    상기 니켈 층의 너비는 상기 제1 구리 층의 너비 및 상기 제2 구리 층의 너비보다 큰 반도체 장치.
  12. 제11 항에 있어서,
    상기 범프 구조체는 상기 니켈 층 및 상기 솔더 볼 사이에 개재되는 제3 구리 층을 더 포함하되,
    상기 제1 구리 층의 (111)면/(200)면의 비는 상기 제3 구리 층의 (111)면/(200)면의 비보다 큰 반도체 장치.
  13. 패드를 포함하는 기판을 제공하는 것;
    상기 패드와 연결되는 언더 범프 층을 형성하는 것;
    상기 언더 범프 층 상에, 개구부를 갖는 마스크 패턴을 형성하는 것;
    상기 개구부 내에, 제1 구리 층, 제2 구리 층, 및 솔더 층을 차례로 형성하는 것;
    상기 마스크 패턴을 제거하는 것; 및
    상기 언더 범프 층의 일부를 습식 식각하는 것을 포함하되,
    상기 제1 구리 층은 펄스 도금 공정을 이용하여 형성되고,
    상기 제2 구리 층은 직류 도금 공정을 이용하여 형성되고,
    상기 제1 구리 층의 (111)면/(200)면의 비는 상기 제2 구리 층의 (111)면/(200)면의 비의 2배보다 크고,
    상기 제1 구리 층 내의 트윈 바운더리의 밀도는 상기 제2 구리 층 내의 트윈 바운더리의 밀도보다 큰 반도체 장치의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 구리 층은 상기 제2 구리 층의 두께의 0.2배 이하의 두께를 갖도록 형성되는 반도체 장치의 제조 방법.
  15. 제13 항에 있어서,
    상기 제1 구리 층은 0.5μm 내지 3μm의 두께로 형성되는 반도체 장치.
  16. 제13 항에 있어서,
    상기 습식 식각 공정에 의하여, 상기 제1 구리 층의 측벽에 언더 컷이 형성되는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 언더 컷의 깊이는 0.2μm 내지 0.6μm인 반도체 장치의 제조 방법.
  18. 제13 항에 있어서,
    상기 언더 범프 층을 형성하는 것은 배리어 층 및 시드 층을 차례로 형성하는 것을 포함하고,
    상기 습식 식각 공정에 의하여, 상기 배리어 층 및 상기 시드 층이 부분적으로 식각되어 배리어 패턴 및 시드 패턴이 각각 형성되되,
    상기 시드 패턴의 너비는 상기 배리어 패턴의 너비보다 작은 반도체 장치의 제조 방법.
  19. 제13 항에 있어서,
    상기 제1 구리 층을 형성하는 상기 펄스 도금 공정의 듀티 사이클(duty cycle)은 5% 내지 50%인 반도체 장치의 제조 방법.
  20. 제13 항에 있어서,
    상기 솔더 층을 형성하기 전에, 상기 제2 구리 층 상에 니켈 층 형성하는 것을 더 포함하되,
    상기 습식 식각 공정에 의하여, 상기 제1 구리 층이 식각되는 속도는 상기 니켈 층이 식각되는 속도보다 빠르고,
    상기 습식 식각 공정에 의하여, 상기 제2 구리 층이 식각되는 속도는 상기 니켈 층이 식각되는 속도보다 빠른 반도체 장치의 제조 방법.
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