KR101176349B1 - 칩 적층형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 하부칩에 서로 다른 높이 및 간격을 갖는 범프를 형성하여, 서로 다른 기능을 갖는 상부칩들을 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것이다.
즉, 본 발명은 하부칩에 형성되는 다수의 범프를 파인 피치로 형성되는 범프와, 브로드 피치로 형성되는 범프로 구성하는 동시에 서로 다른 높이로 형성함으로써, 파인 피치 또는 브로드 피치의 본딩패드를 갖거나 서로 다른 두께를 갖는 등 어떠한 종류의 상부칩이라 할지라도 모두 하부칩 위에 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법을 제공하고자 한 것이다.

Description

칩 적층형 반도체 장치 및 그 제조 방법{Chip stack package and method for manufacturing the same}
본 발명은 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 하부칩에 서로 다른 높이 및 간격을 갖는 범프를 형성하여, 서로 다른 기능을 갖는 상부칩들을 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 패키지는 기판에 반도체 칩을 부착하고, 반도체 칩과 기판간을 도전성 와이어로 전기적 신호 교환 가능하게 연결한 후, 반도체 칩과 와이어를 몰딩수지로 봉지시킨 구조로 제조되고 있다.
그러나, 기판과 반도체 칩의 본딩패드를 연결하는 도전성 와이어는 소정의 길이를 갖기 때문에 실질적으로 반도체 패키지의 사이즈를 증가시키는 원인이 되고 있고, 특히 반도체 칩이 고직접화, 고성능화 및 고속화됨에 따라 반도체 패키지를 소형화시키기 위한 노력에 오히려 역행하는 요인이 되고 있다.
이러한 점을 감안하여, 반도체 칩의 본딩패드에 솔더 또는 금속 재질의 범프를 직접 형성하고, 이 범프를 매개로 반도체 칩의 전극패드들과 인쇄회로기판의 전도성패턴을 전기적으로 연결시키거나, 반도체 칩간을 상하로 적층시킨 구조의 반도체 패키지가 제안되고 있다.
종래의 반도체 칩이 적층된 반도체 패키지를 살펴보면, 다수의 범프가 형성된 하부칩과, 보다 작은 크기를 가지는 여러 종류의 상부칩(수동소자, 메모리 칩 등)으로 구성되고, 각 상부칩이 하부칩의 범프에 도전 가능하게 적층된 구조를 이루고 있다.
그러나, 하부칩 위에 범프가 파인 피치(fone pitch)를 이루며 형성된 상태에서 여러개의 상부칩을 적층할 때, 여러개의 상부칩중 제1상부칩의 본딩패드는 그 간격이 매우 좁은 파인 피치(fine pitch)를 이루고 있고, 제2상부칩의 본딩패드는 그 간격이 넓은 브로드 피치(broad pitch)를 이루고 있는 경우, 제1상부칩은 범프를 매개로 하부칩 위에 용이하게 적층 가능하지만, 제2상부칩은 본딩패드가 브로드 피치를 이루고 있기 때문에 하부칩 위에 적층하는데 어려움이 있다.
이에, 하부칩 위에 적층되는 제1 및 제2상부칩 등의 본딩패드를 모두 파인 피치로 맞추어서 구비해야 하는 문제점이 있는 바, 이는 칩 설계를 다시해야 하는 등 여러가지 공정상 번거로움을 야기시키는 동시에 제조 비용 상승의 원인이 되고 있다.
또한, 하부칩 위에 적층되는 제1상부칩의 두께가 얇고, 제2상부칩의 두께가 두꺼운 경우, 제2상부칩의 높이를 기준으로 몰딩수지에 의한 몰딩이 이루어짐에 따라, 전체적인 반도체 패키지의 두께가 증가하는 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로서, 하부칩에 형성되는 다수의 범프를 파인 피치로 형성되는 범프와, 브로드 피치로 형성되는 범프로 구성하는 동시에 서로 다른 높이로 형성함으로써, 파인 피치 또는 브로드 피치의 본딩패드를 갖거나 서로 다른 두께를 갖는 등 어떠한 종류의 상부칩이라 할지라도 모두 하부칩 위에 용이하게 적층시킬 수 있도록 한 칩 적층형 반도체 장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일 구현예는: 하부칩 위에 다수의 범프를 형성하되, 파인 피치의 본딩패드를 갖는 상부칩이 적층되는 하부칩의 일부 영역에는 파인 피치의 제1범프를 형성하고, 브로드 피치의 본딩패드를 갖는 상부칩이 적층되는 하부칩의 다른 일부 영역에는 브로드 피치의 제2범프를 형성하여서 된 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명의 바람직한 구현예로서, 상기 다수의 범프중 파인 피치로 형성된 제1범프와, 브로드 피치로 형성된 제2범프는 서로 다른 높이로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 제1범프는 하부칩의 본딩패드에 소정 높이로 도금된 카파필러와, 이 카파필러 위에 도금된 솔더로 구성되고, 상기 제2범프는 하부칩의 본딩패드에 솔더 도금으로 형성되는 솔더 범프로 채택된 것을 특징으로 한다.
더욱 바람직하게는, 상기 하부칩의 사방 테두리에는 제1 및 제2범프 형성시 언더필 재료 차단용 댐 역할을 하는 버퍼 범퍼가 동시에 형성된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명의 다른 구현예는: 하부 칩의 상면에 걸쳐 스퍼터링에 의한 도전층을 형성하고, 그 위에 제1포토레지스트를 코팅하는 단계와; 제1포토레지스트의 일부를 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈을 형성하는 단계와; 도전층에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제1홈내에 제1범프가 형성되는 단계와; 상기 제1범프를 커버하면서 제1포토레지스트 위에 제2포토레지스트를 코팅하는 단계와; 제1 및 제2포토레지스트의 다른 일부를 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈을 형성하는 단계와; 도전층에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제2홈내에 제2범프가 형성되는 단계와; 제1 및 제2포토레지스트를 제거한 후, 독립적으로 도전 가능한 제1 및 제2범프가 되도록 하부칩의 상면을 통해 노출된 도전층을 에칭 공정을 통해 제거하는 단계; 를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
바람직하게는, 상기 제1범프 및 제2범프를 하부칩에 도금된 소정 높이의 카파필러와, 이 카파필러의 상면에 도금된 솔더로 구성하는 경우, 제1범프에 비하여 제2범프의 높이가 더 높게 형성되는 것을 특징으로 한다.
더욱 바람직하게는, 상기 제1범프를 하부칩에 도금된 소정 높이의 카파필러와 이 카파필러의 상면에 도금된 솔더로 구성하고, 제2범프를 솔더만으로 도금한 경우, 에칭 공정후 진행되는 리플로우 공정에 의하여 제2범프가 구형의 솔더범프가 되면서 제1범프보다 낮은 높이로 형성되는 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 하부칩의 동일 평면상에 범프를 매개로 다수개의 서로 다른 상부칩을 적층함에 있어서, 하부칩의 일부 영역에 파인 피치의 범프를 형성하고, 다른 일부 영역에 브로드 피치의 범프를 형성함에 따라, 파인 피치 및 브로드 피치의 본딩패드를 갖는 상부칩들을 모두 용이하게 적층시킬 수 있다.
또한, 파인 피치의 범프 및 브로드 피치의 범프들의 높이를 서로 다르게 형성하여, 하부칩 위에 범프를 매개로 적층되는 상부칩의 높이를 동일한 수준으로 조절할 수 있다.
즉, 두께가 두꺼운 상부칩은 낮은 높이의 범프에 부착하는 동시에 두께가 얇은 상부칩은 높은 높이의 범프에 부착하여, 상부칩들의 높이를 동일한 수준으로 조절할 수 있고, 전체적인 반도체 패키지의 두께를 줄일 수 있는 장점이 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 나타내는 개략적 단면도,
도 2는 본 발명의 제1시예에 따른 반도체 장치 제조 방법을 순서대로 나타낸 단면도,
도 3은 본 발명의 제2실시예에 따른 반도체 장치를 나타내는 개략적 단면도,
도 4는 본 발명의 제2시예에 따른 반도체 장치 제조 방법을 순서대로 나타낸 단면도.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
본 발명은 하부칩의 동일 평면상에 다수개의 상부칩들(메모리 칩, 로직 칩, 수동소자 등)을 범프를 매개로 적층함에 있어서, 하부칩의 일부 영역에는 파인 피치의 범프를 형성하고, 다른 일부 영역에는 브로드 피치의 범프를 형성하여, 어떠한 종류의 상부칩이라도 용이하게 적층시킬 수 있는 점, 그리고 파인 피치의 범프 및 브로드 피치의 범프들의 높이를 서로 다르게 형성하여, 상부칩의 두께에 관계없이 상부칩 들의 높이를 동일한 수준으로 조절할 수 있도록 한 점 등에 주안점이 있다.
이를 위한 본 발명의 제1실시예에 따른 반도체 장치 및 그 제조 방법을 첨부한 도 1 및 도 2를 참조로 설명하면 다음과 같다.
먼저, 하부칩(10)의 상면에 걸쳐 범프 형성을 위한 도전층(43)을 스퍼터링 공정을 통해 형성하고, 그 위에 제1포토레지스트(41)를 코팅한다.
이어서, 상기 제1포토레지스트(41)의 일부 영역 즉, 파인 피치를 이루는 제1범프(11)를 형성하기 위한 영역을 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈(44)을 형성하는 바, 제1홈(44)의 바닥을 통해 도전층(43)이 노출된 상태가 되고, 도전층(43)의 밑에는 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인이 위치될 수 있다.
다음으로, 제1홈(44)을 통해 노출된 도전층(43)의 상면 즉, 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 위에 제1범프(11)를 형성하기 위한 전기도금 공정이 진행된다.
즉, 금속이온을 함유한 용액에 넣어진 상태에서 도전층(43)에 전류를 통하게 하면, 금속이온이 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 상에 석출되면서 소정 단면적 및 높이를 갖는 제1범프(11)가 제1홈(44)내에 채워지며 형성된다.
이때, 상기 제1범프(11)는 금속 재질중 구리 또는 니켈 재질로 된 카파 필러(13)와 솔더(14)가 적층된 구조로 형성되는 바, 1차 도금에 의하여 일단 제1홈(44)내에 카파 필러(13: copper filler)가 형성되고, 연속적인 2차 도금에 의하여 상대부품(상부칩 또는 마더보드 등)과의 접합이 용이하게 이루어지도록 한 전도성 솔더(14)가 카파 필러(13)의 상면에 석출되며 형성된다.
이렇게 함으로써, 하부칩(10)의 일부 영역에 카파 필러(13) 및 솔더(14)로 이루어진 제1범프(11)가 파인 피치를 이루며 먼저 형성된다.
다음으로, 상기 제2범프(12)를 형성하기 위하여, 제1범프(11)를 커버하면서 제1포토레지스트(41) 위에 얇은 두께의 제2포토레지스트(42)를 코팅하는 단계가 진행된다.
이때, 제1포토레지스트(41)를 아예 제거하고, 제1범프(11)를 커버할 수 있는 두께를 갖는 새로운 제2포토레지스트(42)를 코팅하여도 무방하다.
이어서, 상기 제1 및 제2포토레지스트(41,42)의 다른 일부 영역을 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈(45)을 형성하는 바, 제1홈(44)을 형성할 때와 마찬가지로 제2홈(45)의 바닥을 통해 도전층(43)이 노출된 상태가 되고, 도전층(43)의 밑에는 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인이 위치될 수 있다.
물론, 제2범프(12)를 형성하기 위한 제2홈(45)들의 간격은 제1홈(44)의 간격에 비하여 넓게 형성되고, 또한 제2홈(45)은 제1 및 제2포토레지스트(41,42)가 겹쳐진 상태에서 형성됨에 따라 제1홈(44)에 비하여 더 깊게 형성된다.
다음으로, 제2홈(45)을 통해 노출된 도전층(43)의 상면 즉, 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 위에 제2범프(12)를 형성하기 위한 전기도금 공정이 진행된다.
즉, 제1범프를 형성하는 도금 공정과 마찬가지로, 금속이온을 함유한 용액에 넣어진 상태에서 도전층(43)에 전류를 통하게 하면, 금속이온이 하부칩(10)의 본딩패드 또는 하부칩(10)의 본딩패드로부터 도전 가능하게 연장된 재배선 라인 상에 석출되면서 소정 단면적 및 높이를 갖는 제2범프(12)가 제2홈(45)내에 채워지며 형성된다.
이때, 상기 제2범프(12)도 카파 필러(13)와 솔더(14)가 적층된 구조로 형성되는 바, 1차 도금에 의하여 일단 제2홈(45)내에 카파 필러(13: copper filler)가 형성되고, 연속적인 2차 도금에 의하여 상대부품(상부칩 또는 마더보드 등)과의 접합이 용이하게 이루어지도록 한 전도성 솔더(14)가 카파 필러(13)의 상면에 석출되며 형성된다.
이렇게 함으로써, 하부칩(10)의 다른 일부 영역에 카파 필러(13) 및 솔더(14)로 이루어진 제2범프(11)가 브로드 피치를 이루며 형성된다.
다음으로, 상기 제1 및 제2포토레지스트(41,42)를 제거한 후, 하부칩(10)의 상면을 통해 노출된 도전층(43)을 에칭 공정을 통해 제거해줌으로써, 독립적으로 도전 가능한 제1 및 제2범프(11,12)로 완성된다.
이와 같은 제1실시예에 따른 반도체 장치를 보면, 상기 제1범프(11) 및 제2범프(12)가 하부칩(10)에 도금된 소정 높이의 카파필러(13)와, 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성되는 바, 제1포토레지스트(44)의 제1홈(41)의 깊이로 형성된 제1범프(11)에 비하여 제1 및 제2포토레지스트(44,45)의 제2홈(42)의 깊이로 형성된 제2범프(12)의 높이가 더 높게 형성된다.
한편, 상기 제1범프(11)의 형성 공정중, 제1포토레지스트(44)의 사방 테두리 영역에 별도의 홈을 더 형성하여, 하부칩(10)의 사방 테두리 영역(본딩패드 또는 재배선 라인이 없는 영역)이 노출되도록 한 후, 그 노출 부분에 제1범프(11)를 구성하는 카파필러 또는 솔더 재질로 된 버퍼 범프(15)를 전기 도금에 의하여 더 형성시킬 수 있다.
이렇게 완성된 본 발명의 제1실시예에 따른 반도체 장치의 칩 적층 구조를 보면, 하부칩(10)의 제1범프(11)에 파인 피치의 본딩패드(22) 또는 관통 실리콘 비아(미도시됨)를 갖는 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 제2범프(12)에 브로드 피치의 본딩패드(32) 또는 관통 실리콘 비아(TSV: Through Silicon Via)를 갖는 상부칩(30)을 도전 가능하게 용이하게 적층시킬 수 있다.
또한, 상기 하부칩(10)의 낮은 높이를 갖는 제1범프(11)에 두께가 두꺼운 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 높은 높이를 갖는 제2범프(12)에 두께가 얇은 상부칩(30)을 도전 가능하게 적층시킴에 따라, 각 상부칩(20,30)의 높이를 동일 수준으로 유지시킬 수 있어, 반도체 칩의 적층 높이를 최소화시킬 수 있다.
한편, 상기 하부칩(10) 위에 상부칩(20,30)들이 적층된 상태에서, 그 사이 공간에 각 범프(11,12)들을 견고하게 잡아주는 동시에 각 범프(11,12)들간의 절연을 위하여 언더필 재료(46)가 충진되는 바, 언더필 재료의 충진 공정시 유동성을 갖는 언더필 재료(46)가 외부방향으로 흐르는 것을 버퍼 범프(15)에서 용이하게 차단해줌에 따라, 하부칩(10)의 외부쪽 표면이 언더필 재료에 의하여 오염되는 것을 용이하게 방지할 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 장치 및 그 제조 방법을 첨부한 도 3 및 도 4를 참조로 설명하면 다음과 같다.
본 발명의 제2실시예에 따른 반도체 장치는 제1실시예와 동일한 구조로 제조되며, 단지 제1범프(11)와 제2범프(12)를 서로 다른 재질의 것으로 형성한 점에 차이가 있다.
즉, 상기 제1범프(11)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하고, 제2범프(12)를 솔더만으로 도금함으로써, 에칭 공정후 진행되는 리플로우(reflow) 공정에 의하여 제2범프(12)가 구형의 솔더 범프(15)가 되면서 제1범프(11)보다 낮은 높이로 형성된다.
물론, 제1실시예에서와 같이, 상기 제1범프(11)의 형성 공정중, 하부칩(10)의 사방 테두리 영역(본딩패드 또는 재배선 라인이 없는 영역)에 버퍼 범프(15)가 전기 도금에 의하여 더 형성된다.
본 발명의 제2실시예에 따른 반도체 장치의 칩 적층 구조를 보면, 제1실시예에서와 같이 하부칩(10)의 제1범프(11)에 파인 피치의 본딩패드(22) 또는 관통 실리콘 비아(미도시됨)를 갖는 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 제2범프(12)에 브로드 피치의 본딩패드(32) 또는 관통 실리콘 비아(TSV: Through Silicon Via)를 갖는 상부칩(30)을 도전 가능하게 용이하게 적층시킬 수 있다.
이때, 상기 하부칩(10)의 높은 높이를 갖는 제1범프(11)에 두께가 얇은 상부칩(20)을 도전 가능하게 적층하고, 하부칩(10)의 낮은 높이를 갖는 제2범프(12)에 두께가 두꺼운 상부칩(30)을 도전 가능하게 적층시킴에 따라, 각 상부칩(20,30)의 높이를 동일 수준으로 유지시킬 수 있어, 반도체 칩의 적층 높이를 최소화시킬 수 있다.
마찬가지로, 상기 하부칩(10) 위에 상부칩(20,30)들이 적층된 상태에서, 그 사이 공간에 언더필 재료(46)가 충진될 때, 언더필 재료가 외부방향으로 흐르는 것을 버퍼 범프(15)에서 용이하게 차단해주어, 하부칩(10)의 외부쪽 표면이 언더필 재료에 의하여 오염되는 것을 용이하게 방지할 수 있다.
10 : 하부칩 11 : 제1범프
12 : 제2범프 13 : 카파필러
14 : 솔더 15 : 솔더 범프
16 : 버퍼 범프 20 : 상부칩
22 : 본딩패드 30 : 상부칩
32 : 본딩패드 41 : 제1포토레지스트
42 : 제2포토레지스트 43 : 도전층
44 : 제1홈 45 : 제2홈
46 : 언더필 재료

Claims (7)

  1. 하부칩(10) 위에 다수의 범프를 형성하되, 파인 피치의 본딩패드(22)를 갖는 상부칩(20)이 적층될 하부칩(10)의 일부 영역에는 파인 피치의 제1범프(11)를 형성하고, 브로드 피치의 본딩패드(32)를 갖는 상부칩(30)이 적층될 하부칩(10)의 다른 일부 영역에는 브로드 피치의 제2범프(12)를 형성하되,
    상기 하부칩(10)의 사방 테두리에는 제1 및 제2범프(11,12) 형성시 언더필 재료 차단용 댐 역할을 하는 버퍼 범퍼(16)가 동시에 형성된 것을 특징으로 하는 칩 적층형 반도체 장치.
  2. 청구항 1에 있어서,
    상기 다수의 범프중 파인 피치로 형성된 제1범프(11)와, 브로드 피치로 형성된 제2범프(12)는 서로 다른 높이로 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치.
  3. 청구항 1에 있어서,
    상기 제1범프(11)는 하부칩(10)의 본딩패드에 소정 높이로 도금된 카파필러(13)와, 이 카파필러(13) 위에 도금된 솔더(14)로 구성되고, 상기 제2범프(12)는 하부칩(10)의 본딩패드에 솔더 도금으로 형성되는 솔더 범프(15)로 채택된 것을 특징으로 하는 칩 적층형 반도체 장치.
  4. 삭제
  5. 하부칩(10)의 상면에 걸쳐 스퍼터링에 의한 도전층(43)을 형성하고, 그 위에 제1포토레지스트(41)를 코팅하는 단계와;
    제1포토레지스트(41)의 일부 영역을 노광 및 디벨롭하여, 파인 피치의 제1범프를 형성하기 위한 다수의 제1홈(44)을 형성하는 단계와;
    도전층(43)에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제1홈(44)내에 제1범프(11)가 형성되는 단계와;
    상기 제1범프(11)를 커버하면서 제1포토레지스트(41) 위에 제2포토레지스트(42)를 코팅하는 단계와;
    제1 및 제2포토레지스트(41,42)의 다른 일부 영역을 노광 및 디벨롭하여, 브로드 피치의 제2범프를 형성하기 위한 다수의 제2홈(45)을 형성하는 단계와;
    도전층(43)에 전류를 인가하면서 도금 공정을 실시하여, 다수의 제2홈(45)내에 제2범프(12)가 형성되는 단계와;
    제1 및 제2포토레지스트(41,42)를 제거한 후, 독립적으로 도전 가능한 제1 및 제2범프(11,12)가 되도록 하부칩(10)의 상면을 통해 노출된 도전층(43)을 에칭 공정을 통해 제거하는 단계;
    를 포함하는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.
  6. 청구항 5에 있어서,
    상기 제1범프(11) 및 제2범프(12)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와, 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하는 경우, 제1범프(11)에 비하여 제2범프(12)의 높이가 더 높게 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.
  7. 청구항 5에 있어서,
    상기 제1범프(11)를 하부칩(10)에 도금된 소정 높이의 카파필러(13)와 이 카파필러(13)의 상면에 도금된 솔더(14)로 구성하고, 제2범프(12)를 솔더만으로 도금한 경우, 에칭 공정후 진행되는 리플로우 공정에 의하여 제2범프(12)가 구형의 솔더 범프(15)가 되면서 제1범프(11)보다 낮은 높이로 형성되는 것을 특징으로 하는 칩 적층형 반도체 장치 제조 방법.
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