TW201308576A - 半導體構造直接鍵結之改良鍵結表面 - Google Patents

半導體構造直接鍵結之改良鍵結表面 Download PDF

Info

Publication number
TW201308576A
TW201308576A TW101120333A TW101120333A TW201308576A TW 201308576 A TW201308576 A TW 201308576A TW 101120333 A TW101120333 A TW 101120333A TW 101120333 A TW101120333 A TW 101120333A TW 201308576 A TW201308576 A TW 201308576A
Authority
TW
Taiwan
Prior art keywords
semiconductor structure
semiconductor
dielectric material
bonding
conductive
Prior art date
Application number
TW101120333A
Other languages
English (en)
Other versions
TWI493690B (zh
Inventor
Mariam Sadaka
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/185,044 external-priority patent/US8697493B2/en
Priority claimed from FR1156874A external-priority patent/FR2978606B1/fr
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW201308576A publication Critical patent/TW201308576A/zh
Application granted granted Critical
Publication of TWI493690B publication Critical patent/TWI493690B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

將一第一半導體結構直接鍵結至一第二半導體結構之方法，其包括在導電材料對導電材料直接鍵結之一製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。在一些實施例中，可以在進行鍵結製程前使該第一半導體結構中該至少一個元件結構突出一段距離，而在該第一半導體結構上超出相鄰之介電材料。在一些實施例中，該些元件結構中的一個或多個可以包含自一基底結構延伸出來的多個組成凸起。應用此等方法製作之鍵結半導體結構。

Description

半導體構造直接鍵結之改良鍵結表面
本發明係關於將半導體結構直接鍵結在一起之方法及應用此等方法形成之鍵結半導體結構。
兩個或更多半導體結構之三度空間集積(3D integration)可替微電子應用帶來許多好處。舉例而言，微電子構件之三度空間集積可以使電氣性能及電力消耗獲得改進，並同時減少元件所佔面積。相關資料可參見諸如P.Garrou等人所編之《The Handbook of 3D Integration》(Wiley-VCH出版，2008年)。
半導體結構之三度空間集積可以透過以下方式或該些方式之組合而達到：將一半導體晶粒附著至其他的一個或多個半導體晶粒(亦即晶粒對晶粒(D2D))，將一半導體晶粒附著至一個或多個半導體晶圓(亦即晶粒對晶圓(D2W))，以及將一半導體晶圓附著至其他的一個或多個半導體晶圓(亦即晶圓對晶圓(W2W))。
將一半導體結構鍵結至另一半導體結構所用之鍵結技術可以不同方式分類，一種是按兩個半導體結構間有無一層中間材料將其鍵結在一起而分類，第二種則是按鍵結界面是否允許電子(亦即電流)通過該界面而分類。所謂的「直接鍵結方法」係指在兩個半導體結構間建立直接的固體對固體化學鍵，以使其鍵結在一起而無需在該些半導體結構間使用中介鍵結材料之方法。目前已發展出金屬對金屬之直接鍵結方法，可將一第一半 導體結構中一表面上之金屬材料，鍵結至一第二半導體結構中一表面上之金屬材料。
金屬對金屬之直接鍵結方法亦可以按各方法操作時的溫度範圍加以分類。例如，一些金屬對金屬之直接鍵結方法是在相對高溫下進行，因此會造成鍵結界面處之金屬材料至少有部分熔化。此等直接鍵結製程可能不適合用於鍵結含有一個或多個元件結構之已處理半導體結構，因其相對高溫可能對之前形成之元件結構有不利影響。
「熱壓鍵結」方法為在介於攝氏200度(200℃)及大約攝氏500度(500℃)間之高溫下，通常為介於大約攝氏300度(300℃)及大約攝氏400度(400℃)之間，於鍵結表面間施加壓力之直接鍵結方法。
其他直接鍵結方法目前也已發展出來，該些方法可以在攝氏200度(200℃)或更低之溫度下進行。對於在攝氏200度(200℃)或更低溫度下進行之此等直接鍵結製程，本說明書稱為「超低溫」直接鍵結方法。超低溫直接鍵結方法可以經由仔細移除表面雜質及表面化合物(例如原生氧化層)，以及經由在原子級尺度上增加兩個表面間緊密接觸之面積而實施。兩個表面間緊密接觸之面積通常經由以下方式達成：研磨該些鍵結表面以降低其表面粗度至接近原子級尺度之數值、於鍵結表面間施加壓力以造成塑性形變、或既研磨鍵結表面又對其施加壓力以達到此種塑性形變。
一些超低溫直接鍵結方法可以不需在鍵結表面間之鍵結界面施加壓力而實施，但在其他超低溫直接鍵結方法中，為了在鍵結界面獲致合適的鍵結強度，可以在鍵結表面間之鍵結界面施加壓力。在本發明所屬技術領域中，在鍵結表面間施加壓力之超低溫直接鍵結方法通常被稱為「表面輔 助鍵結」或「SAB」方法。因此，在本說明書中「表面輔助鍵結」及「SAB」係指並包括在攝氏200度(200℃)或更低之溫度下，將第一材料緊靠第二材料，並在該些鍵結表面間之鍵結界面施加壓力，以使第一材料直接鍵結至第二材料之任何直接鍵結製程。
在某些情況下，半導體結構中主動導電部件間的金屬對金屬直接鍵結，可能很容易在一段時間後發生機械故障或電氣故障，即便一開始已在該些半導體結構之導電部件間建立了可接受的金屬對金屬直接鍵結時亦然。雖然尚無法完全了解其原因，但據信此種故障可能至少部分是由三個相關機制中的一個或多個所造成。這三個相關機制為應變局部化，其可能由大晶粒所引起、與形變有關之晶粒生長、鍵結界面上之質量傳送。此種鍵結界面上之質量傳送可以至少部分歸因於電遷移、相分離等等。
電遷移為導電材料中之金屬原子因電流而造成遷移。改進互連結構之電遷移壽命之各種方法已於本發明所屬技術領域中有所討論。例如J.Gambino等人在2009年IEEE舉辦之Custom Integrated Circuits Conference(CICC)發表了〈Copper Interconnect Technology for the 32 nm Node and Beyond〉(頁141-148)，當中便討論了改進銅內連結之電磁壽命之方法。
圖1A及1B呈現了在直接鍵結方法中可能遭遇到的一個問題。圖1A呈現一半導體結構10，其包含一元件層12，該元件層可以包含多個元件結構，不過這些結構並未顯示於此簡化圖式中。介電材料14則被配置為覆蓋於該元件層12上，且在欲形成諸如導電墊、跡線及通孔等導電組件之位置處，有多個凹槽16伸進該介電材料14。因此，該介電材料14上沉積覆蓋了一層導電金屬18(例如銅或銅合金)，這樣，該導電金屬18便 會填滿該些凹槽16。導電金屬18通常會過量沉積，以使該層導電金屬18遍及該介電材料14之主要上表面15，如圖1A所示。
在沉積導電金屬18以形成圖1A所示之半導體結構10後，多餘的導電金屬18會從該介電材料14之主要上表面15移除，以形成圖1B所示之半導體結構20。多餘導電金屬18的移除會定義出元件結構22，其在該些凹槽16中含有該導電金屬18。舉例而言，一化學機械研磨(CMP)製程可以用於將多餘的導電金屬18從該介電材料14之主要上表面15移除，並定義出元件結構22。但是，將多餘導電金屬18從該介電材料14之主要上表面15移除所用之CMP製程，可能會致使該些元件結構22之曝露表面23相對於周圍介電材料14之主要上表面15而凹陷。該些曝露表面23可能具有如圖1B所示之弧線、內凹形狀。在本發明所屬技術領域中，此一現象通常通常稱為「碟形凹陷(dishing)」。此外，將多餘的導電金屬18從該介電材料14之主要上表面15移除所用之CMP製程還可能會在某些位置造成該介電材料14被過度移除，例如相隔很近之該些元件結構22間之位置26，以及該介電材料14之主要上表面15上之隨機位置，像是圖1B所示之該些位置28。在本發明所屬技術領域中，該介電材料14在主要上表面15之基準平面以下被過度移除之情況，通常稱為「磨蝕」。這些碟形凹陷及磨蝕現象可能是因CMP製程不均勻，及/或該層導電金屬18在介電材料14之主要上表面15上之初始厚度不均勻而引起。
該些元件結構22之曝露表面23之碟形凹陷及該介電材料14之主要上表面15之局部磨蝕對於圖1B之半導體結構20與另一半導體結構(未 顯示)兩者間在後續之直接鍵結製程中所建立之鍵結強度及電氣連接而言，可能會造成負面影響。
本概要係為了以簡要形式介紹一系列概念而提供，該些概念將於本發明之實施例中進一步詳述。本概要之用意並非指出本發明所主張專利標的之主要特點或基本特點，亦非用於限制所主張專利標的之範圍。
在一些實施例中，本發明包含將一第一半導體結構直接鍵結至一第二半導體結構之方法。提供一第一半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料(譬如一種金屬或一種非金屬導電材料，像是由不同微晶構成之矽，通常稱為「多晶矽」)，該介電材料被配置為與該至少一個元件結構相鄰。該至少一個元件結構及該介電材料可以曝露在該第一半導體結構之一鍵結表面上。在該第一半導體結構之鍵結表面上，該介電材料之一曝露表面可以定義出該第一半導體結構之一鍵結平面。該第一半導體結構中該至少一個元件結構可以從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料。提供一第二半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料，該介電材料被配置為與該至少一個元件結構相鄰。該至少一個元件結構及該介電材料可以曝露在該第二半導體結構之一鍵結表面上。在該第二半導體結構之鍵結表面上，該介電材料之一曝露表面可以定義出該第二半導體結構之一鍵結平面。在金屬對金屬之一直接鍵 結製程中，該第一半導體結構中該至少一個元件結構可以直接鍵結至該第二半導體結構中該至少一個元件結構。
將第一半導體結構直接鍵結至第二半導體結構之方法之其他實施例包括提供一第一半導體結構、提供一第二半導體結構，並在導電材料對導電材料之一直接鍵結製程(例如金屬對金屬、多晶矽對多晶矽、多晶矽對金屬等等)中，將該第一半導體結構中至少一個元件結構之多個組成凸起(integral protrusion)，直接鍵結至該第二半導體結構中至少一個元件結構之多個組成凸起。該第一半導體結構可以包括含有一導電材料之至少一個元件結構，以及被配置為與該至少一個元件結構相鄰之一介電材料。該至少一個元件結構包含自一基底結構延伸出來之多個組成凸起。該些組成凸起及該介電材料曝露在該第一半導體結構之一鍵結表面上。在該至少一個元件結構之該些組成凸起間，該介電材料覆蓋了該至少一個元件結構之一部分。在該第一半導體結構之鍵結表面上，該介電材料之一曝露表面定義出該第一半導體結構之一鍵結平面。該第二半導體結構亦包括含有一導電材料之至少一個元件結構，以及被配置為與該至少一個元件結構相鄰之一介電材料。該至少一個元件結構包含自一基底結構延伸出來之多個組成凸起。該些組成凸起及該介電材料曝露在該第二半導體結構之一鍵結表面上。在該第二半導體結構中該至少一個元件結構之該些組成凸起間，該第二半導體結構之介電材料覆蓋了該至少一個元件結構之一部分。在該第二半導體結構之鍵結表面上，該介電材料之一曝露表面定義出該第二半導體結構之一鍵結平面。
在其他實施例中，本發明包括鍵結半導體結構。該些鍵結半導體結構包含被鍵結至一第二半導體結構之一第一半導體結構。在該第一半導體結構之一鍵結表面上，該第一半導體結構包括至少一個導電元件結構，以及被配置為與該至少一個導電元件結構相鄰之一介電材料。在該第二半導體結構之一鍵結表面上，該第二半導體結構亦包括至少一個導電元件結構，以及被配置為與該至少一個導電元件結構相鄰之一介電材料。該第二半導體結構中該至少一個導電元件結構沿著兩個半導體結構之導電元件結構間之鍵結界面，直接鍵結至該第一半導體結構中該至少一個導電元件結構。該第二半導體結構之介電材料沿著一鍵結平面緊靠該第一半導體結構之介電材料。該第一半導體結構中該至少一個導電元件結構與該第二半導體結構中該至少一個導電元件結構兩者間之鍵結界面，與該鍵結平面相隔了一段距離。
在另外的實施例中，本發明包括其他鍵結半導體結構，該些鍵結半導體結構含有被鍵結至一第二半導體結構之一第一半導體結構。在該第一半導體結構之一鍵結表面上，該第一半導體結構包括至少一個導電元件結構，以及被配置為與該至少一個導電元件結構相鄰之一介電材料。該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起，且該介電材料之至少一部分被配置在該至少一個導電元件結構之該些組成凸起間。在該第二半導體結構之一鍵結表面上，該第二半導體結構亦包括至少一個導電元件結構，以及被配置為與該至少一個導電元件結構相鄰之一介電材料。該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起，且該介電材料之至少一部分被配置在該第二半 導體結構中該至少一個導電元件結構之該些組成凸起間。該第二半導體結構之介電材料係沿著一鍵結平面緊靠該第一半導體結構之介電材料。該第一半導體結構中該至少一個導電元件結構之該些組成凸起，沿著兩個半導體結構之該些組成凸起間之已鍵結界面，直接鍵結至該第二半導體結構中該至少一個導電元件結構之該些組成凸起。
本說明書提出之闡釋，其用意並非對任何特定半導體結構、元件、系統或方法之實際意見，而僅是用來描述本發明實施例之理想化陳述。
本說明書所用任何標題不應認定其用意在於限制本發明實施例之範圍，因該範圍係由以下之申請專利範圍及其法律同等效力所界定。在任何特定標題下所敘述之概念，通常亦適用於整份說明書之其他部分。
本說明書引用了一些參考資料，為所有目的，該些參考資料之完整揭露茲以此參照方式納入本說明書。此外，相對於本發明主張之專利標的，該些引用之參考資料，不論本說明書如何描述其特點，均不予承認為習知技術。
在本說明書中，「半導體結構」一詞係指並包括形成一半導體元件時所用之任何結構。半導體結構包括，舉例而言，晶粒和晶圓(例如載體底材、中介層、元件底材等)，以及組裝或複合結構中含有以三度空間集積方式互相結合之兩個或更多晶粒、晶圓或晶粒與晶圓之組合者。半導體結構亦包括完全製作的半導體元件，以及製作半導體元件期間所形成之中間結構。
在本說明書中，「已處理半導體結構」一詞係指並包括任何半導體結構中含有至少已局部形成之一個或多個元件結構者。已處理半導體結構為半導體結構之一子集，所有已處理半導體結構均為半導體結構。
在本說明書中，「鍵結半導體結構」一詞係指並包括任何結構中含有附著在一起之兩個或更多半導體結構者。鍵結半導體結構為半導體結構之一子集，所有鍵結半導體結構均為半導體結構。此外，鍵結半導體結構中含有一個或多個已處理半導體結構者，亦為已處理半導體結構。
在本說明書中，「元件結構」一詞係指並包括一已處理半導體結構之任何部分，該部分為、包含、或定義出一半導體元件之一主動或被動組件之至少一部分，而該半導體元件將會形成於該半導體結構之上或之中。舉例而言，元件結構包含積體電路之主動及被動組件，像是電晶體、換能器、電容、電阻、導電線、導電通孔、導電接觸墊等。
在本說明書中，「晶圓間透通連結」或「TWI」一詞係指並包括穿過一第一半導體結構至少一部分之任何導電通孔，其跨越該第一半導體結構與一第二半導體結構間之一界面，在該第一半導體結構與該第二半導體結構間提供一結構上及/或電氣上之互連。在本發明所屬技術領域中，晶圓間透通連結亦有其他名稱，像是「矽導通孔(through silicon vias)」、「底材導通孔(through substrate vias)」、「晶圓導通孔(through wafer vias)」，或前述名稱之英文簡稱，譬如「TSV」或「TWV」。TWI通常會在大致垂直於一半導體結構中該些大致平坦之主要表面之一方向上(亦即平行於「Z」軸之方向)穿過該半導體結構。
本說明書中，「主動表面」一詞用於和已處理半導體結構有關的情況時，係指並包括該已處理半導體結構之一曝露主要表面，該表面已受到處理或將受到處理，以在該已處理半導體結構之曝露主要表面之中及/或之上，形成一個或多個元件結構。
在本說明書中，「背表面」一詞用於和已處理半導體結構有關的情況時，係指並包括該已處理半導體結構之一曝露主要表面，其為該已處理半導體結構之主動表面之相反面。
在一些實施例中，本發明包括將一第一半導體結構直接鍵結至一第二半導體結構以形成一鍵結半導體結構之改進方法。具體而言，本發明之實施例可以包括形成一半導體結構之一鍵結表面，使其具有選定之形貌圖案，該形貌圖案係特意在原子尺度上作成非平坦狀，以在一直接鍵結製程，例如超低溫鍵結製程(例如表面輔助鍵結(SAB)製程)中，使該半導體結構之鍵結表面與另一半導體結構之鍵結表面間所建立之鍵結可獲得改善，而無需在兩個半導體結構之鍵結表面間使用中間黏著材料。
茲參照圖2A至2K將本發明第一組示範性實施例敘述如下。具體而言，圖2A至2D呈現圖2D所示之一第一半導體結構130之製造，圖2E至2I呈現圖2I所示之一第二半導體結構240之製造，圖2J及2K則呈現該第一半導體結構130及該第二半導體結構240在一直接鍵結製程中被鍵結在一起，以形成圖2K所示之一鍵結半導體結構300。
參照圖2A，其呈現一半導體結構100，該半導體結構可以如上文參照圖1A及1B所述而形成。如同圖1A之半導體結構10，該半導體結構100 可以包括一元件層102，其含有一個或多個元件結構，譬如電晶體、垂直延伸之導電通孔、水平延伸之導電跡線等等。該半導體結構100包含元件結構106，其係由配置在凹槽104內之一導電金屬105所定義並含有該導電金屬105，該些凹槽104係形成或以其他方式提供於該介電材料102中。
該導電材料105可以包含工業級的純金屬元素，譬如銅、鋁、鎢、鉭、鈦、鉻，或包含非金屬的導電材料，像是摻雜多晶矽等等，或者，該導電材料105可以包含以一種或多種前述金屬元素為主的一種合金或混合物。此外，該些元件結構106可以包含具有不同組成之不同區域。例如，該些凹槽104可以內襯一層或多層相對薄的金屬，以作為擴散阻隔層、種子層等等，而諸如銅或銅合金之主體導電金屬可以實質上填滿該些凹槽104內剩餘的主要空間。
如圖2A所示，透過該介電材料102而曝露出來之該些元件結構106之表面107，在一些實施例中或許有內凹之形狀，這可能是碟形凹陷現象所致，該現象已在進行化學機械研磨(CMP)製程以從該半導體結構100移除多餘之導電材料105並定義該些元件結構106時觀察到。因此，相較於相鄰之周圍介電材料102之表面103，該些元件結構106之表面107可以較為凹陷，如圖2A所示。
同樣如圖2A所示，該介電材料102之曝露主要表面103可能不是完全平坦，該表面上的某些位置可能有坑洞或凹陷。例如，該表面103在與該些元件結構106分開的一個位置上有一凹陷108。此等凹陷108同樣可能是用於從該半導體結構100移除多餘之導電材料105並定義該些元件結構106之化學機械研磨(CMP)製程所致，由於其涉及不同材料的移除， 因此獲致平坦表面的效果可能相對較差，不及只有涉及移除單一均質材料之CMP製程(亦即在CMP製程中所研磨的整個表面具有相同組成者)。
參照圖2B，經由在該介電材料102之表面103上提供一額外介電材料112，可以由圖2A之半導體結構100形成一半導體結構110。如圖2B所示，在該介電材料102上可以提供該額外介電材料112，並使其平均厚度足以填滿該凹陷108及該些元件結構106之內凹表面107所定義出之凹陷。在一些實施例中，該額外介電材料112可以覆蓋該介電材料102，以使該額外介電材料之曝露主要表面114與其下介電材料102之表面103兩者間之平均距離為至少大約10奈米(100 nm)，至少大約500奈米(500 nm)，或甚至至少大約1,000奈米(1,000 nm)。
該額外介電材料可以包含，舉例而言，一種氧化物材料，像是氧化矽、氮化矽、氮氧化矽等其中一項或多項，且該額外介電材料可以利用已知之化學氣相沉積(CVD)製程加以沉積。沉積該額外介電材料之溫度可予以選定，以避免破壞之前已製作好的元件。
如圖2B所示，在一些實施例中，該額外介電材料112可以保形(conformal)方式沉積於圖2A之半導體結構100上，這樣，該額外介電材料112之曝露主要表面114在相應於下方半導體結構100表面之凹陷之位置，亦包含一個或多個凹陷。舉例而言，在該額外介電材料112之曝露主要表面114上有一凹陷116，其位於下方介電材料102之表面103之凹陷108之上。雖然未顯示於圖2B，但在該些元件結構106之內凹表面107上方之額外介電材料112之曝露主要表面114中亦可以有其他凹陷形成。
參照圖2C，沉積該額外介電材料112後，便可將該額外介電材料112之曝露主要表面114平坦化，以形成另一半導體結構120。舉例而言，可以使該額外介電材料112之曝露主要表面114接受化學蝕刻製程、機械研磨製程、化學機械研磨(CMP)製程等其中一項或多項之處理，以使該額外介電材料112之曝露主要表面114變得平坦。用於使該曝露主要表面114平坦化的製程，可能涉及移除該額外介電材料112之一部分。因此，該額外介電材料112之原始輪廓剖面在圖2C中以一假想線表示。將該額外介電材料112之曝露主要表面114平坦化後，該曝露主要表面114至少實質上是平坦的(亦即平滑)。由於使該曝露主要表面114平坦化所使用之製程涉及將具有相同組成(亦即該額外介電材料112之組成)之整個表面平坦化，因此，相對於圖2A中半導體結構100之曝露主要表面之平滑度，經平坦化處理後之曝露主要表面114更為平滑。
在一些實施例中，該曝露主要表面114在平坦化製程後所具有之均方根(RMS)表面粗度可以為大約二分之一奈米(0.5 nm)或更低、大約十分之二奈米(0.2 nm)或更低，或甚至大約十分之一奈米(0.1 nm)或更低。
如圖2D所示，將該額外介電材料112之曝露主要表面114平坦化後，便可以對圖2C之半導體結構120進行一蝕刻製程，以移除該額外介電材料112及其下方介電材料102之一部分，以致使該些元件結構106從該介電材料102之曝露表面103突出預先選定之一段距離D1，並形成前文述及之第一半導體結構130。
在一些實施例中，該距離D1可以介於大約二分之一奈米(0.5 nm)及大約50奈米(50 nm)之間、介於大約1奈米(1 nm)及大約10奈米(10 nm)之間，或甚至介於大約2奈米(2 nm)及大約7奈米(7 nm)之間。
該些元件結構106之曝露表面及周圍介電材料102之曝露主要表面103一同定義出該第一半導體結構130之一鍵結表面，該鍵結表面將會緊靠並鍵結至圖2I所示之第二半導體結構240之一互補鍵結表面。
繼續參照圖2D，該些元件結構106及配置為與該些元件結構106相鄰之介電材料102皆曝露在該第一半導體結構130之鍵結表面。該介電材料102之曝露主要表面103定義出該第一半導體結構之一鍵結平面132。該鍵結平面132可以包含該第一半導體結構130及該第二半導體結構240鍵結在一起後，該第一半導體結構130與該第二半導體結構240(圖2I)間之鍵結界面之至少大部分所沿著延伸之平面，如下文中參照圖2J及2K所詳述。
茲參照圖2E至2I，將可用於形成圖2I之第二半導體結構240之一示範性方法敘述如下。
參照圖2E，提供一半導體結構200。該半導體結構200實質上類似於圖2A之半導體結構100，且可以包含一元件層201，其含有一個或多個元件結構，譬如電晶體、垂直延伸之導電通孔、水平延伸之導電跡線等等。該半導體結構200包含一介電材料202及多個元件結構206，其中該介電材料係被配置於該元件層201上，該些元件結構由配置在凹槽204內之一導電金屬205所定義並含有該導電金屬205，該些凹槽204係形成或以其 他方式提供於該介電材料202中。該導電金屬205所具有之組成可以如前文中關於圖2A之導電材料105所述。
如圖2E所示，透過該介電材料202而曝露出來之該些元件結構206之表面207，在一些實施例中或許有內凹之形狀，這可能是碟形凹陷現象所致，該現象已在進行化學機械研磨(CMP)製程以從該半導體結構200移除多餘之導電材料205並定義該些元件結構206時觀察到。因此，相較於相鄰之介電材料202之表面203，該些元件結構206之表面207可以較為凹陷，如圖2E所示。
同樣如圖2E所示，該介電材料202之曝露主要表面203可能不是完全平坦，且該些表面上的某些位置可能有坑洞或凹陷。例如，該表面203在與該些元件結構206分開的一個位置上有一凹陷208。此等凹陷208同樣可能是用於從該半導體結構200移除多餘之導電材料205並定義該些元件結構206之化學機械研磨(CMP)製程所致，如前文所討論。
參照圖2F，經由在該介電材料202之表面203上提供一額外介電材料212，可以由圖2E之半導體結構200形成一半導體結構210。如圖2F所示，在該介電材料202上可以提供該額外介電材料212，使其平均厚度足以填滿該凹陷208及該些元件結構206之內凹表面207所定義出之凹陷。該額外介電材料212所具有之組成及組構(例如平均厚度)，可以如前文中參照圖2B有關額外介電材料112之部分所揭露。
如圖2F所示，在一些實施例中，該額外介電材料212可以保形方式沉積於圖2E之半導體結構200上，這樣，該額外介電材料212之曝露主要表面214在相應於下方半導體結構200表面之凹陷之位置處，亦包含一 個或多個凹陷。舉例而言，在該額外介電材料212之曝露主要表面214上有一凹陷216，其位於下方介電材料202之表面203之凹陷208上方。雖然未顯示於圖2F，但在該些元件結構206之內凹表面207上方之額外介電材料212之曝露主要表面214中亦可以有其他凹陷形成。
參照圖2G，沉積該額外介電材料212後，便可以如同前文參照圖2C關於額外介電材料112部分所述之方式，將該額外介電材料212之曝露主要表面214平坦化，以形成另一半導體結構220。舉例而言，可以使該額外介電材料212之曝露主要表面214接受化學蝕刻製程、機械研磨製程、化學機械研磨(CMP)製程等其中一項或多項之處理，以使該額外介電材料212之曝露主要表面214變得平坦。用於使該曝露主要表面214平坦化的製程，可能涉及移除該額外介電材料212之一部分。因此，該額外介電材料212之原始輪廓剖面在圖2G中以一假想線表示。將該額外介電材料212之曝露主要表面214平坦化後，該曝露主要表面214至少實質上是平坦的(亦即平滑)。由於使該曝露主要表面214平坦化所使用之製程涉及將具有相同組成(亦即該額外介電材料212之組成)之整個表面平坦化，因此，相對於圖2E中半導體結構200之曝露主要表面之平滑度，經平坦化製程處理後之曝露主要表面214更為平滑。
在一些實施例中，該曝露主要表面214在平坦化製程後所具有之均方根(RMS)表面粗度可以為大約二分之一奈米(0.5 nm)或更低、大約十分之二奈米(0.2 nm)或更低，或甚至大約十分之一奈米(0.1 nm)或更低。
參照圖2H，將該額外介電材料212之曝露主要表面214平坦化後，便可以在經過平坦化之曝露主要表面214上提供一罩幕材料232。該罩幕材料232可以地毯式沉積在至少實質上整個曝露主要表面214，然後被賦予圖案，以形成穿過該罩幕材料212之孔隙234(例如洞口或其他開口)。該些孔隙234可以對準該些元件結構206，如圖2H所示。此外，該些孔隙234所具有之尺寸及形狀，可以對應於其下方該些元件結構206之尺寸及形狀。被賦予圖案之罩幕材料232有助於移除覆蓋在該些元件結構206上方之額外介電材料212區域，而不會移除該額外介電材料212之其他區域。
該罩幕材料232可以包含，舉例而言，諸如聚甲基丙烯酸甲酯(PMMA)之一種高分子光阻(polymeric photoresist)材料，其可以旋轉方式沉積在一層未經固化之光阻材料上，然後透過帶有圖案之一遮罩，使該未經固化之光阻材料之某些選定區域受到電磁輻射，以使該未經固化之光阻材料中只有該些選定區域被固化。接著，可將該光阻材料中未被固化之區域移除，以形成有圖案之罩幕材料232，如圖2H所示。在其他實施例中，該罩幕材料232可以包含諸如氮化矽(Si3N4)之一種硬罩幕材料，並可以利用像是化學氣相沉積(CVD)製程加以沉積。接著可以利用微影技術，在所沉積之硬罩幕材料上賦予圖案，以形成有圖案之罩幕材料232，如圖2H所示。不同的罩幕材料及沉積此等罩幕材料並賦予其圖案之方法，已為本發明所屬技術領域所知，且可以為本發明之實施例所採用。
在該額外介電材料212經過平坦化之曝露主要表面214上形成有圖案之罩幕材料232後，便可以移除覆蓋於該些元件結構206上，透過該有圖 案罩幕材料232之孔隙234而曝露出來之額外介電材料212區域，以形成圖2I所示之半導體結構240。舉例而言，在一濕式化學蝕刻製程或一乾式反應性離子蝕刻(RIE)製程中，圖2H之半導體結構230可以曝露在一種或多種蝕刻劑中。該一種或多種蝕刻劑之組成可予以選定，使其能夠蝕刻該額外介電材料212而不會移除該有圖案罩幕材料232及該些元件結構206，或是使其能夠以較高速率蝕刻該額外介電材料212，此乃相對於該一種或多種蝕刻劑蝕刻該有圖案罩幕材料232及該些元件結構206之速率而言，如此，覆蓋於該些元件結構206上之額外介電材料212至少實質上全部可以被該一種或多種蝕刻劑所移除，而該有圖案罩幕材料232則不至於被完全蝕穿。
將覆蓋於該些元件結構206上，透過該有圖案罩幕材料232之孔隙234而曝露出來之額外介電材料212區域在一蝕刻製程中移除後，該有圖案罩幕材料232便可予以移除，如圖2I所示。在一些實施例中，該額外介電材料212之曝露主要表面214在此蝕刻製程後所具有之均方根(RMS)表面粗度可以為大約二分之一奈米(0.5 nm)或更低、大約十分之二奈米(0.2 nm)或更低，或甚至大約十分之一奈米(0.1 nm)或更低。
此外，在一些實施例中，用於將覆蓋於該些元件結構206上，透過該有圖案罩幕材料232之孔隙234而曝露出來之額外介電材料212區域移除之蝕刻製程，可能致使該些元件結構206之曝露表面207相對於周圍額外介電材料212之曝露表面214而凹陷預先選定之一段距離D2，如圖2I所示。
在一些實施例中，當該些元件結構包含多晶矽時，用於移除氧化物之蝕刻製程可能會造成該些元件結構206之曝露表面207產生凹陷或淺碟之形狀。在其他實施例中，該些元件結構206可能會因為用於從該半導體結構100移除多餘之導電材料105並定義該些元件結構106之化學機械研磨(CMP)製程，而產生凹陷或淺碟之形狀，如前文參照圖2A所述者。
作為非限制性之範例，該距離D2可以介於大約十分之一奈米(0.1 nm)及大約10奈米(10 nm)之間、介於大約1奈米(1 nm)及大約10 奈米(10 nm)之間，或甚至介於大約2奈米(2 nm)及大約7奈米(7 nm)之間。
在一些實施例中，圖2I之距離D2可以至少實質上等於圖2D之距離D1。但在其他實施例中，圖2I之距離D2可以小於圖2D之距離D1。舉例而言，圖2I之距離D2可以介於圖2D之距離D1之大約80%至大約99%之間，或者，更具體而言，可以介於圖2D之距離D1之大約90%至大約98%之間。
該些元件結構206之曝露表面207及周圍額外介電材料212之曝露主要表面214一同定義出該第二半導體結構240之一鍵結表面，該鍵結表面將會緊靠並鍵結至圖2D之第一半導體結構130之互補鍵結表面。
繼續參照圖2I，該些元件結構206及配置為與該些元件結構206相鄰之額外介電材料212皆曝露在該第二半導體結構240之鍵結表面。該額外介電材料212之曝露主要表面214定義出該第二半導體結構240之一鍵結平面242。該鍵結平面242可以包含該第一半導體結構130及該第二半導體結構240鍵結在一起後，該第一半導體結構130(圖2D)與該第二半 導體結構240間之鍵結界面之至少大部分所沿著延伸之平面，如下文參照圖2J及2K所詳述。
參照圖2J，可以將該第一半導體結構130對準該第二半導體結構240，這樣，該第一半導體結構130之該些元件結構106便會對準該第二半導體結構240之該些元件結構206。如前所述，該些元件結構106之曝露表面及周圍介電材料102之曝露主要表面103一同定義出該第一半導體結構130之一鍵結表面，且該些元件結構206之曝露表面及周圍額外介電材料212之曝露主要表面214一同定義出該第二半導體結構240之一鍵結表面。在如此的組構下，該第一半導體結構130之鍵結表面之形貌具有凸形(公)組構，亦即該些元件結構106突出該第一半導體結構130，而該第二半導體結構240之鍵結表面之形貌則具有凹形(母)組構，亦即該些元件結構206被配置在伸入該第二半導體結構240之凹槽中。
參照圖2K，將該第一半導體結構130中突出之該些元件結構106插入有該第二半導體結構240之該些元件結構206配置在其中之凹槽，該第一半導體結構130之鍵結表面便可以緊靠該第二半導體結構240之鍵結表面。在此組構中，該第一半導體結構130之該些元件結構106可以直接緊靠與其分別對應之該第二半導體結構240之該些元件結構206。在一些實施例中，毗連之該第一半導體結構130之該些元件結構106與該第二半導體結構240之該些元件結構206間，沒有提供任何中間鍵結材料(例如黏著劑)。
接著，該第一半導體結構130之該些元件結構106便可以直接鍵結至該第二半導體結構240之該些元件結構206，以形成圖2K所示之鍵結 半導體結構300。此一鍵結製程會使鍵結導電結構形成，該些鍵結導電結構包含已鍵結在一起之該些元件結構106及206。該第二半導體結構240之該些元件結構206可以在導電材料對導電材料之超低溫直接鍵結製程中，直接鍵結至該第一半導體結構130之該些元件結構106，該鍵結製程係在溫度大約為攝氏200度(200℃)或更低之環境下，或甚至在溫度大約為攝氏100度(100℃)或更低之環境下實施。在一些實施例中，此種超低溫直接鍵結製程可以在溫度大約為室溫之環境下實施(亦即除周圍環境所提供之溫度外，不施加任何額外熱能)。
將該第一半導體結構130鍵結至該第二半導體結構240前，可對該第一半導體結構130及該第二半導體結構240進行處理，以移除表面雜質及不想要的表面化合物。
在一些實施例中，該第一半導體結構130可以直接鍵結至該第二半導體結構240而不需在兩者之鍵結表面間之鍵結界面施加壓力。在其他實施例中，可以在某些超低溫直接鍵結方法中，於該些鍵結表面間之鍵結界面施加壓力，以在該鍵結界面獲致適合之鍵結強度。換言之，在本發明之一些實施例中，用於將該第一半導體結構130之該些元件結構106鍵結至該第二半導體結構240之該些元件結構206之直接鍵結方法，可以包含表面輔助鍵結(SAB)之鍵結方法。
繼續參照圖2K，在一些實施例中，介於已鍵結在一起之該第一半導體結構130之該些元件結構106及該第二半導體結構240之該些元件結構206間，可以辨識出一鍵結界面302。此種鍵結界面302只有放大該鍵結半導體結構300事先準備之截面才能看見。在一些實施例中，鍵結製程完 成後有可能無法看到該鍵結界面302，即使借助於放大倍率亦然。但如圖2K所示，在本發明一些實施例中，介於已鍵結該第一半導體結構130之該些元件結構106及該第二半導體結構240之該些元件結構206間之該些鍵結界面302，可以與該第一半導體結構130與該第二半導體結構240間之一基準鍵結界面平面304分開。該基準鍵結界面平面304被定義為該第二半導體結構240之介電材料212之主要表面214緊靠該第一半導體結構130之介電材料102之主要表面103所沿著之平面。該些鍵結界面302可以與該基準鍵結界面平面304相隔一段距離，該距離至少實質上等於圖2D之距離D1及/或圖2I之距離D2。
如前所述，在一些實施例中，圖2I之距離D2可以大致等於圖2D之距離D1。使圖2I之距離D2大致等於圖2D之距離D1，直接鍵結製程期間，直接之實體接觸便可以在該第一半導體結構130之該些元件結構106及該第二半導體結構240之該些元件結構206間充分建立，[該實體接觸]並可獲得強化，而不會在後續之回火或其他熱處理製程(其可以改進前述元件結構間已建立鍵結)期間，因材料膨脹而發生任何問題。
茲參照圖3A至3K，將本發明之其他實施例敘述如下。具體而言，圖3A至3E呈現圖3E所示之一第一半導體結構450之製造，圖3F至3I呈現圖3I所示之一第二半導體結構570之製造，圖3J及3K則呈現該第一半導體結構450及該第二半導體結構570在一直接鍵結製程中被鍵結在一起，以形成圖3K所示之一鍵結半導體結構600。
參照圖3A，經由在如同圖2C之半導體結構120之一半導體結構上提供有圖案之一罩幕材料418，可以形成一半導體結構400。如此一來， 除該有圖案罩幕材料418之存在外，該半導體結構400至少實質上相似於該半導體結構120(圖2C)並包括一元件層401(其含有一個或多個元件結構，譬如電晶體、垂直延伸之導電通孔、水平延伸之導電跡線等等)、該元件層401上方之介電材料402，以及由配置在凹槽404內之一導電金屬405所定義並含有該導電金屬405之多個元件結構406，該些凹槽404係形成或以其他方式提供於該介電材料402中。將具有經過平坦化表面114之額外介電材料412提供於該介電材料402上，這樣，該額外介電材料412便會填滿該介電材料402之主要表面403中的任何凹陷408，以及由該些元件結構406之內凹表面407所定義之任何凹陷。該有圖案罩幕材料418可以配置在該額外介電材料412之主要表面414之上。
該罩幕材料418可以地毯式沉積在該額外介電材料412之至少實質上整個主要表面414，然後被賦予圖案，以形成穿過該罩幕材料418之孔隙419(例如洞口或其他開口)。該些孔隙419可以對準該些元件結構406，如圖3A所示。在一些實施例中，該些孔隙419所具有之截面尺寸小到足以讓兩個或更多孔隙419被配置在單一元件結構206上方，並與該單一元件結構對準，如圖3A所示。該有圖案罩幕材料418有助於移除覆蓋在該些元件結構206上方之額外介電材料412之某些區域，而不會移除該額外介電材料412之其他區域。
該罩幕材料418可以包含，舉例而言，諸如聚甲基丙烯酸甲酯(PMMA)之一種高分子光阻材料，其可以旋轉方式沉積在一層未經固化之光阻材料上，然後透過帶有圖案之一遮罩，使該未經固化之光阻材料之某些選定區域受到電磁輻射，以使該未經固化之光阻材料中只有該些選定 區域被固化。接著，可將該光阻材料中未被固化之區域移除，以形成有圖案之罩幕材料418，如圖3A所示。在其他實施例中，該罩幕材料418可以包含諸如氮化矽(Si3N4)之一種硬罩幕材料，並可以利用像是化學氣相沉積(CVD)製程加以沉積。接著可以利用微影技術，在所沉積之硬罩幕材料上賦予圖案，以形成有圖案之罩幕材料418，如圖3A所示。不同的罩幕材料及沉積此等罩幕材料並賦予其圖案之方法，已為本發明所屬技術領域所知，且可以為本發明之實施例所採用。
在該額外介電材料412經過平坦化之主要表面414上形成有圖案之罩幕材料418後，便可以移除覆蓋在該些元件結構206上，透過該有圖案罩幕材料418之孔隙419而曝露出來之額外介電材料412區域，以形成圖3B所示之半導體結構420。舉例而言，在一濕式化學蝕刻製程或一乾式反應性離子蝕刻(RIE)製程中，圖3A之半導體結構400可以曝露在一種或多種蝕刻劑中。該一種或多種蝕刻劑之組成可予以選定，使其能夠蝕刻該額外介電材料412而不會移除該有圖案罩幕材料418及該導電材料405，或是使其能夠以較高速率蝕刻該額外介電材料412，此乃相對於該一種或多種蝕刻劑蝕刻該有圖案罩幕材料418及該導電材料405之速率而言，如此，該一種或多種蝕刻劑便可以移除覆蓋在該些元件結構206上，並透過該些孔隙419而曝露出來之額外介電材料412，而不至於完全蝕穿該有圖案罩幕材料418。
繼續參照圖3B，在上文參照圖3A所述之蝕刻製程後，該有圖案罩幕材料418便可以從該半導體結構移除，以形成圖3B之半導體結構420。如該圖所示，該蝕刻製程係用於形成多個開口422，每個開口會從該額外 介電材料412之曝露主要表面414穿過該額外介電材料412，並延伸至該些元件結構406之表面407。形成該些凹槽422後，導電材料便可以提供於該些凹槽422內。
參照圖3C，一導電材料432可以沉積在該些凹槽422內，以形成該圖所示之半導體結構430。在一些實施例中，可以沉積過量之導電材料432，這樣，該額外介電材料412之主要表面414便會覆蓋一層導電材料432，如圖3C所示。
在一些實施例中，該導電材料432所具有之組成，可以至少實質上與該些元件結構406之導電材料405之組成相同。作為非限制性質之範例，該導電材料432可以包含工業級的純金屬元素，譬如銅、鋁、鎢、鉭、鈦、鉻等等，或者該導電材料432可以包含以一種或多種前述金屬元素為主的一種合金或混合物，或者該導電材料432可以包含一種導電的半導體材料(例如多晶矽)。此外，該導電材料432可以包含具有不同組成之不同區域。例如，該些開口422可以內襯一層或多層相對薄的金屬，以作為擴散阻隔層、種子層等等，而諸如銅或銅合金之主體導電金屬，則可以沉積在該薄層或該些薄層上。
該導電材料432可以利用無電電鍍製程、電解電鍍製程、物理沉積製程(PVD)、化學氣相沉積(CVD)製程(包含低壓CVD或LPCVD製程)等其中一項或多項加以沉積。
參照圖3D，在沉積額外之導電材料432後，便可以利用諸如化學蝕刻製程、機械研磨製程，或化學機械研磨(CMP)製程等其中一項或多項，將配置在該額外介電材料412之主要表面414上之過量導電材料432移 除，以形成圖3D所示之半導體結構440。舉例而言，該過量之導電材料432可以經由對其進行化學機械研磨(CMP)製程而移除，該製程可以進行到至少該額外介電材料412之主要表面414透過該導電材料432而曝露出來為止，如圖3D所示。過量之導電材料432移除後，該導電材料432仍有部分留在之前所形成，穿過該額外介電材料412之該些開口422內。該導電材料432之該些餘留部分形成該些元件結構406之組成凸起442(integral protrusion)。換言之，過量之導電材料432一經移除，每個元件結構406便會包含由該些開口422內之導電材料432所定義之多個組成凸起442，該些組成凸起442係自該些凹槽404內之導電材料405所定義之一基底結構延伸出來。
用於移除過量導電材料432之化學機械研磨(CMP)製程，亦可以將該額外介電材料412之曝露主要表面414變得平坦。
參照圖3E，移除過量之導電材料432後，便可將從側面圍繞著該些組成凸起442之額外介電材料412之至少一部分移除，以致使該些組成凸起442從該介電材料402之曝露表面403及/或該額外介電材料412之曝露表面414突出預先選定之一段距離D3，如圖3E所示，並形成前文提及之第一半導體結構450。
在一些實施例中，該距離D3可以介於大約二分之一奈米(0.5 nm)及大約50奈米(50 nm)之間、介於大約1奈米(1 nm)及大約10奈米(10 nm)之間，或甚至介於大約2奈米(2 nm)及大約7奈米(7 nm)之間。
該些元件結構406之組成凸起442之曝露表面、周圍介電材料402之曝露主要表面403，及/或該額外介電材料412之曝露表面414一同定義出該第一半導體結構450之一鍵結表面，該鍵結表面將會緊靠並鍵結至圖3I所示之第二半導體結構570之一互補鍵結表面。
繼續參照圖3E，該些元件結構406之組成凸起442、被配置為與該些組成凸起442相鄰之介電材料402，及被配置為與該些組成凸起442相鄰之額外介電材料412，均曝露在該第一半導體結構450之鍵結表面。此外，如圖3E所示，該額外介電材料412之部分被配置為與該些元件結構406相鄰，並在該些組成凸起442間覆蓋住該些元件結構406之一部分。該介電材料402之曝露主要表面403及該額外介電材料412之曝露主要表面414定義出該第一半導體結構450之一鍵結平面452。該鍵結平面452可以包含該第一半導體結構450及該第二半導體結構570鍵結在一起後，該第一半導體結構450與該第二半導體結構570(圖3I)間之鍵結界面之至少大部分所沿著延伸之平面，如下文參照圖3J及3K所詳述。
茲參照圖3F至3I，將可用於形成圖31之第二半導體結構570之一示範性方法敘述如下。
參照圖3F，提供一半導體結構500，該半導體結構至少實質上類似於圖3D之半導體結構440。因此，該半導體結構500可以包含一元件層501，其含有一個或多個元件結構，譬如電晶體、垂直延伸之導電通孔、水平延伸之導電跡線等等。該半導體結構500包含被配置於該元件層501上之一介電材料502，以及至少局部被該介電材料502所圍繞之元件結構506。 該導電金屬505所具有之組成，可以如前文中關於圖2A之導電材料105所述。
該半導體結構500更包含配置在該介電材料502之表面503上之一額外介電材料512。該些元件結構506中的每一個元件結構，均包含自一基底結構延伸出來之多個組成凸起542，該基底結構係由伸入該介電材料502之凹槽504內之導電材料505所定義。該些組成凸起542係由配置在開口522內之導電材料532所定義，該些開口522穿過該額外介電材料512。該導電材料532之組成，可以與該導電材料505之組成相同或不同。如圖3F所示，該額外介電材料512之一主要表面514及該些元件結構506之組成凸起542均曝露在該半導體結構500上。
參照圖3G，經由在該額外介電材料512之表面514上提供一額外介電材料552，可以由圖3F之半導體結構500形成一半導體結構550。如圖3G所示，在該額外介電材料512上可以提供另一層額外介電材料552至所需之平均厚度。該額外介電材料552所具有之組成及組構(例如平均厚度)，可以如前文中參照圖2B有關額外介電材料112部分所揭露。
沉積該額外介電材料552後，可以選擇性地將該額外介電材料552之曝露主要表面554加以平坦化。舉例而言，可以對該額外介電材料552之曝露主要表面554進行化學蝕刻製程、機械研磨製程，或化學機械研磨(CMP)製程的其中一項或多項，以使該額外介電材料552之曝露主要表面554變得平坦。在一些實施例中，該曝露主要表面554在平坦化製程後所具有之均方根(RMS)表面粗度可以為大約二分之一奈米(0.5 nm)或 更低、大約十分之二奈米(0.2 nm)或更低，或甚至大約十分之一奈米(0.1 nm)或更低。
參照圖3H，該額外介電材料552之曝露主要表面554平坦化之後，便可以在經過平坦化之曝露主要表面554上提供帶有圖案之一罩幕材料562，以形成圖3H所示之半導體結構560。該罩幕材料562可以地毯式沉積在至少實質上整個曝露主要表面554上，然後被賦予圖案，以形成穿過該罩幕材料562之孔隙564(例如洞口或其他開口)。該些孔隙564可以對準該些元件結構506之組成凸起542，如圖3H所示。此外，該些孔隙564所具有之尺寸及形狀，可以對應於其下方該些元件結構506之組成凸起542之尺寸及形狀。被賦予圖案之罩幕材料562有助於移除覆蓋在該些元件結構506之組成凸起542上方之額外介電材料562區域，而不會移除該額外介電材料552之其他區域及該些元件結構506。
該罩幕材料562可以包含，舉例而言，諸如聚甲基丙烯酸甲酯(PMMA)之一種高分子光阻材料，其可以旋轉方式沉積在一層未經固化之光阻材料上，然後透過帶有圖案之一遮罩，使該未經固化之光阻材料之某些選定區域受到電磁輻射，以使該未經固化之光阻材料中只有該些選定區域被固化。接著，可將該光阻材料中未被固化之區域移除，以形成有圖案之罩幕材料562，如圖3H所示。在其他實施例中，該罩幕材料562可以包含諸如氮化矽(Si3N4)之一種硬罩幕材料，並可以利用像是化學氣相沉積(CVD)製程加以沉積。接著可以利用微影技術，在所沉積之硬罩幕材料上賦予圖案，以形成有圖案之罩幕材料562，如圖3H所示。不同的 罩幕材料及沉積此等罩幕材料並賦予其圖案之方法，已為本發明所屬技術領域所知，且可以為本發明之實施例所採用。
在該額外介電材料552之曝露主要表面554上形成有圖案之罩幕材料562後，便可以移除覆蓋在該些元件結構506之組成凸起542上，透過該有圖案罩幕材料562之孔隙564而曝露出來之額外介電材料552區域，如圖3I之半導體結構570所示。舉例而言，在一濕式化學蝕刻製程或一乾式反應性離子蝕刻(RIE)製程中，圖3H之半導體結構560可以曝露在一種或多種蝕刻劑中。該一種或多種蝕刻劑之組成可予以選定，使其能夠蝕刻該額外介電材料552而不會移除該有圖案罩幕材料562及該些元件結構506，或是使其能夠以較高速率蝕刻該額外介電材料552，此乃相對於該一種或多種蝕刻劑蝕刻該有圖案罩幕材料562及該些元件結構506之速率而言，如此，該一種或多種蝕刻劑便可以移除覆蓋在該些元件結構506之組成凸起542上之額外介電材料552，而不至於完全蝕穿該有圖案罩幕材料562。
將覆蓋於該些元件結構506之組成凸起542上，透過該有圖案罩幕材料562之孔隙564而曝露出來之額外介電材料552區域在一蝕刻製程中移除後，該有圖案罩幕材料562便可予以移除，如圖3I所示。在一些實施例中，該額外介電材料552之曝露主要表面554在此蝕刻製程後所具有之均方根(RMS)表面粗度可以為大約二分之一奈米(0.5 nm)或更低、大約十分之二奈米(0.2 nm)或更低，或甚至大約十分之一奈米(0.1 nm)或更低。
此外，用於將覆蓋於該些元件結構506之組成凸起542上，透過該有圖案罩幕材料562之孔隙564而曝露出來之額外介電材料552區域移除之蝕刻製程，可以致使該些元件結構506之組成凸起542之曝露表面相對於周圍額外介電材料552之曝露表面554而凹陷預先選定之一段距離D4，如圖3I所示。
作為非限制性之範例，該距離D4可以介於大約二分之一奈米(0.5 nm)及大約50奈米(50 nm)之間、介於大約1奈米(1 nm)及大約10奈米(10 nm)之間，或甚至介於大約2奈米(2 nm)及大約7奈米(7 nm)之間。
在一些實施例中，圖3I之距離D4可以至少實質上等於圖3E之距離D3。但在其他實施例中，圖3I之距離D4可以大於圖3E之距離D3。舉例而言，圖3E之距離D3可以介於圖3I之距離D4之大約80%至大約99%之間，或者，更具體而言，可以介於圖3I之距離D4之大約90%至大約98%之間。
該額外介電材料552之曝露主要表面554及該些元件結構506之組成凸起542之曝露表面一同定義出該第二半導體結構570之一鍵結表面，該鍵結表面將會緊靠並鍵結至圖3E之第一半導體結構450之互補鍵結表面。
繼續參照圖3I，該些元件結構506之組成凸起542及該額外介電材料552均曝露在該第二半導體結構570之鍵結表面。該額外介電材料552之曝露主要表面554定義出該第二半導體結構570之一鍵結平面572。該鍵結平面572可以包含該第一半導體結構450及該第二半導體結構570鍵結 在一起後，該第一半導體結構450(圖3E)與該第二半導體結構570間之鍵結界面之至少大部分所沿著延伸之平面，如下文參照圖3J及3K所詳述。
參照圖3J，可以將該第一半導體結構450對準該第二半導體結構570，這樣，該第一半導體結構450中該些元件結構406之組成凸起442便會對準該第二半導體結構570中該些元件結構506之組成凸起542。如前所述，該些元件結構406之組成凸起442之曝露表面及周圍介電材料402之曝露主要表面403一同構成該第一半導體結構450之鍵結表面，且該些元件結構506之組成凸起542之曝露表面及周圍額外介電材料552之曝露主要表面554一同構成該第二半導體結構570之鍵結表面。在如此的組構下，該第一半導體結構450之鍵結表面之形貌具有凸形(公)組構，亦即該些元件結構406之組成凸起442突出該第一半導體結構450，而該第二半導體結構570之鍵結表面之形貌則具有凹形(母)組構，亦即該些元件結構506之組成凸起542被配置在伸入該第二半導體結構570之凹槽中。
參照圖3K，將該第一半導體結構450中該些元件結構406之突出組成凸起442插入有該第二半導體結構570中該些元件結構506之組成凸起542配置在其中之凹槽，該第一半導體結構450之鍵結表面便可以緊靠該第二半導體結構570之鍵結表面。在此組構中，該第一半導體結構450中該些元件結構406之突出組成凸起442可以直接緊靠與其分別對應之該第二半導體結構570中該些元件結構506之組成凸起542。在一些實施例中，毗連之該第一半導體結構450中該些元件結構406之突出組成凸起442與該第二半導體結構570中該些元件結構506之組成凸起542間，沒有提供任何中間鍵結材料(例如黏著劑)。
接著，該第一半導體結構450中該些元件結構406之組成凸起442便可以直接鍵結至該第二半導體結構570中該些元件結構506之組成凸起542，以形成圖3K所示之鍵結半導體結構600。此一鍵結製程會使鍵結導電結構形成，該些鍵結導電結構包含已鍵結在一起之該些元件結構406及506。該第二半導體結構570中該些元件結構506之組成凸起542可以在導電材料對導電材料之超低溫直接鍵結製程中，直接鍵結至該第一半導體結構450中該些元件結構406之組成凸起442，該鍵結製程係在溫度大約為攝氏200度(200℃)或更低之環境下，或甚至在溫度大約為攝氏100度(100℃)或更低之環境下實施。在一些實施例中，此種超低溫直接鍵結製程可以在溫度大約為室溫之環境下實施(亦即除周圍環境所提供之溫度外，不施加任何額外熱能)。
將該第一半導體結構450鍵結至該第二半導體結構570前，可對該第一半導體結構450及該第二半導體結構570進行處理，以移除表面雜質及不想要的表面化合物。
在一些實施例中，該第一半導體結構450可以直接鍵結至該第二半導體結構570而不需在兩者之鍵結表面間之鍵結界面施加壓力。在其他實施例中，可以在某些超低溫直接鍵結方法中，於該些鍵結表面間之鍵結界面施加壓力，以在該鍵結界面獲致適合之鍵結強度。換言之，在本發明之一些實施例中，用於將該第一半導體結構中該些元件結構406之組成凸起442鍵結至該第二半導體結構570中該些元件結構506之組成凸起542之直接鍵結方法，可以包含表面輔助鍵結(SAB)之鍵結方法。
繼續參照圖3K，在一些實施例中，介於已鍵結在一起之該第一半導體結構450中該些元件結構406之組成凸起442及該第二半導體結構570中該些元件結構506之組成凸起542間，可以辨識出一鍵結界面602。此種鍵結界面602只有放大該鍵結半導體結構600事先準備之截面才能看見。在一些實施例中，鍵結製程完成後有可能無法看到該些鍵結界面602，即使借助於放大倍率亦然。但如圖3K所示，在本發明一些實施例中，介於已鍵結在一起之該第一半導體結構450中該些元件結構406之組成凸起442及該第二半導體結構570中該些元件結構506之組成凸起542間之該些鍵結界面602，可以與該第一半導體結構450與該第二半導體結構570間之一基準鍵結界面平面604分開。該基準鍵結界面平面604被定義為該第二半導體結構570之介電材料552之主要表面554緊靠該第一半導體結構450之介電材料402之主要表面403所沿著之平面。該些鍵結界面602可以與該基準鍵結界面平面604相隔一段距離，該距離至少實質上等於圖3E之距離D3及/或圖3I之距離D4。
在本發明之額外實施例中，該第一及第二半導體結構中直接鍵結在一起之導電元件結構間之已鍵結界面，可以至少實質上與該第一及第二半導體結構間之基準鍵結界面共平面。茲參照圖4A及4B，將此等實施例之非限制性質範例敘述如下。具體而言，圖4A及4B呈現一第一半導體結構440(如前文關於圖3D所述者)及一第二半導體結構500(如前文關於圖3F所述者，其在一些實施例中可以至少實質上類似於該第一半導體結構440)之直接鍵結，以形成圖4B所示之鍵結半導體結構700。
參照圖4A，可以將該第一半導體結構440對準該第二半導體結構500，這樣，該第一半導體結構440中該些元件結構406之組成凸起442便會對準該第二半導體結構500中該些元件結構506之組成凸起542。該些元件結構406之組成凸起442之曝露表面及周圍額外介電材料412之曝露主要表面413一同定義出該第一半導體結構440之至少實質上平坦之一鍵結表面，且該些元件結構506之組成凸起542之曝露表面及周圍額外介電材料512之曝露主要表面514一同定義出該第二半導體結構500之至少實質上平坦之一鍵結表面。
參照圖4B，可以將該第一半導體結構440之鍵結表面緊靠該第二半導體結構500之鍵結表面，這樣，該第一半導體結構440中該些元件結構406之組成凸起442便會直接緊靠並直接實體接觸該第二半導體結構500中該些元件結構506之組成凸起542，而無任何中間鍵結材料(例如黏著劑)在兩者之間。
接著，可以將該第一半導體結構440中該些元件結構406之組成凸起442直接鍵結至該第二半導體結構500中該些元件結構506之組成凸起542，以形成圖4B之鍵結半導體結構700。該鍵結製程之實施，可以如前文中參照圖2K及3K所述。
在圖4A及4B之該些實施例中，介於已鍵結之該第一半導體結構440中該些元件結構406之組成凸起442及該第二半導體結構500中該些元件結構506之組成凸起542間之該些鍵結界面702，可以至少實質上與該第一半導體結構440及該第二半導體結構500間之一基準鍵結界面平面704共平面，如圖4B所示。該基準鍵結界面平面704被定義為該第二半 導體結構500之介電材料512之主要表面514緊靠該第一半導體結構440之介電材料412之主要表面414所沿著之平面。
茲將本發明其他非限制性質之示範性實施例敘述如下：
實施例1：一種將一第一半導體結構直接鍵結至一第二半導體結構之方法，其包括：提供一第一半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料且曝露在該第一半導體結構之一鍵結表面上，該介電材料亦曝露在該第一半導體結構之鍵結表面上且被配置為與該第一半導體結構之該至少一個元件結構相鄰，在該第一半導體結構之鍵結表面上，該介電材料之一曝露表面定義出該第一半導體結構之一鍵結平面；致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料；提供一第二半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料且曝露在該第二半導體結構之一鍵結表面上，該介電材料亦曝露在該第二半導體結構之鍵結表面上且被配置為與該第二半導體結構之該至少一個元件結構相鄰，在該第二半導體結構之鍵結表面上，該介電材料之一曝露表面定義出該第二半導體結構之一鍵結平面；以及在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
實施例2：如實施例1之方法，其中致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料包含從該第一半導體結構移除該介電材料之一部分。
實施例3：如實施例2之方法，其中從該第一半導體結構移除該介電材料之一部分包含蝕刻該介電材料。
實施例4：如實施例1至3中任一項之方法，其中致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離包含致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出預先選定之一段距離。
實施例5：如實施例1至4中任一項之方法，其更包括致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽。
實施例6：如實施例5之方法，其中致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽包括：在該第二半導體結構中該至少一個元件結構上沉積該介電材料；以及蝕穿該介電材料直至該至少一個元件結構。
實施例7：如實施例5或實施例6之方法，其中致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽包括致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷預先選定之一段距離。
實施例8：如實施例5至7中任一項之方法，其中將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括將該第一半導體結構中該至少一個元件結構插入該第二半導體結構之介電材料中之凹槽。
實施例9：如實施例1至8中任一項之方法，其更包括形成該第一半導體結構中該至少一個元件使之包含多個組成凸起，該些組成凸起中的各個組成凸起均從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料。
實施例10：如實施例9之方法，其更包括：在該第二半導體結構中該至少一個元件結構上提供介電材料；及蝕刻穿透該介電材料以形成多個凹槽，該些凹槽穿過該介電材料延伸至該第二半導體結構中該至少一個元件結構。
實施例11：如實施例10之方法，其中將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括將該第一半導體結構中該至少一個元件結構之多個組成凸起中的各個組成凸起，插入該第二半導體結構中穿過該介電材料延伸至該至少一個元件結構之多個凹槽中的一個相應互補凹槽。
實施例12：如實施例1至11中任一項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在非熱壓之直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
實施例13：如實施例1至12中任一項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在超低溫直接 鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
實施例14：如實施例1至13中任一項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在表面輔助之直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
實施例15：一種將一第一半導體結構直接鍵結至一第二半導體結構之方法，其包括：提供一第一半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料及自一基底結構延伸出來之多個組成凸起，該些組成凸起曝露在該第一半導體結構之一鍵結表面上，該介電材料亦曝露在該第一半導體結構之鍵結表面上，且該介電材料被配置為與該第一半導體結構中該至少一個元件結構相鄰，並在該第一半導體結構中該至少一個元件結構之該些組成凸起間覆蓋住該至少一個元件結構之一部分，在該第一半導體結構之鍵結表面上，該介電材料之一曝露表面定義出該第一半導體結構之一鍵結平面；提供一第二半導體結構，使之包含至少一個元件結構及一介電材料，該至少一個元件結構含有一導電材料及自一基底結構延伸出來之多個組成凸起，該些組成凸起曝露在該第二半導體結構之一鍵結表面上，該介電材料亦曝露在該第二半導體結構之鍵結表面上，且該介電材料被配置為與該第二半導體結構中該至少一個元件結構相鄰，並在該第二半導體結構中該至少一個元件結構之該些組成凸起間覆蓋住該至少一個元件結構之一部分，在該第二半導體結構之鍵結 表面上，該介電材料之一曝露表面定義出該第二半導體結構之一鍵結平面；以及在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起。
實施例16：如實施例15之方法，其中提供該第一半導體結構包括形成自該第一半導體結構中該至少一個元件結構之基底結構延伸出來之多個組成凸起，而形成該些組成凸起包括：在該第一半導體結構中該至少一個元件結構之基底結構上提供該介電材料；蝕刻穿透該介電材料以形成多個凹槽，該些凹槽穿過該介電材料並延伸至該第一半導體結構中該至少一個元件結構之基底結構；以及在該些凹槽內提供導電材料，以形成自該第一半導體結構中該至少一個元件結構之基底結構延伸出來之多個組成凸起。
實施例17：如實施例15或實施例16之方法，其中在導電材料對導電材料之一直接鍵結製程中將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起包括在超低溫直接鍵結製程及表面輔助直接鍵結製程至少其中一項製程中，將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起。
實施例18：一鍵結半導體結構，其包括一第一半導體結構及一第二半導體結構，該第一半導體結構包含：該第一半導體結構之一鍵結表面上之至少一個導電元件結構，以及被配置為與該第一半導體結構之鍵結表面 上之至少一個導電元件結構相鄰之一介電材料；該第二半導體結構包含：該第二半導體結構之一鍵結表面上之至少一個導電元件結構，該第二半導體結構中該至少一個導電元件結構沿著兩個半導體結構之導電元件結構間之鍵結界面，直接鍵結至該第一半導體結構中該至少一個導電元件結構，以及被配置為與該第二半導體結構之鍵結表面上之該至少一個導電元件結構相鄰之一介電材料，該第二半導體結構之介電材料沿著一鍵結平面緊靠該第一半導體結構之介電材料；在該鍵結半導體結構中，該第一半導體結構中該至少一個導電元件結構與該第二半導體結構中該至少一個導電元件結構間之鍵結界面與該鍵結平面相隔一段距離。
實施例19：如實施例18之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構與該第二半導體結構中該至少一個導電元件結構皆至少實質上由銅或一種銅合金構成。
實施例20：如實施例18或實施例19之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起。
實施例21：如實施例20之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構之該些組成凸起穿過該第二半導體結構之介電材料中多個凹槽。
實施例22：如實施例21之鍵結半導體結構，其中該第二半導體結構中該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起，該第二半導體結構中該至少一個導電元件結構之該些組成凸起被直接鍵結至該第一半導體結構中該至少一個導電元件結構之該些組成凸起。
實施例23：一鍵結半導體結構，其包括一第一半導體結構及一第二半導體結構；該第一半導體結構包含至少一個導電元件結構及一介電材料，該至少一個導電元件結構在該第一半導體結構之一鍵結表面上且包含自一基底結構延伸出來之多個組成凸起，該介電材料被配置為與該第一半導體結構之鍵結表面上之至少一個導電元件結構相鄰，且該介電材料之至少一部分被配置在該第一半導體結構中該至少一個導電元件結構之該些組成凸起之間；該第二半導體結構包含至少一個導電元件結構及一介電材料，該至少一個導電元件結構在該第二半導體結構之一鍵結表面上且包含自一基底結構延伸出來之多個組成凸起，該介電材料被配置為與該第二半導體結構之鍵結表面上之至少一個導電元件結構相鄰，且該介電材料之至少一部分被配置在該第二半導體結構中該至少一個導電元件結構之該些組成凸起之間，該第二半導體結構之介電材料沿著一鍵結平面緊靠該第一半導體結構之介電材料；在該鍵結半導體結構中，該第一半導體結構中該至少一個導電元件結構之該些組成凸起，沿著兩個半導體結構之該些組成凸起間之已鍵結界面，直接鍵結至該第二半導體結構中該至少一個導電元件結構之該些組成凸起。
實施例24：如實施例23之鍵結半導體結構，其中介於該第一半導體結構中該至少一個導電元件結構之該些組成凸起及該第二半導體結構中該至少一個導電元件結構之該些組成凸起間之該些已鍵結界面與該鍵結平面是分開的。
實施例25：如實施例23之鍵結半導體結構，其中介於該第一半導體結構中該至少一個導電元件結構之該些組成凸起及該第二半導體結構中 該至少一個導電元件結構之該些組成凸起間之該些已鍵結界面至少實質上與該鍵結平面共平面。
前文所述之示範性實施例並不會限制本發明之範圍，因為這些實施例僅為本發明實施例之範例，而本發明係由所附之申請專利範圍及其法律同等效力所界定。任何等同之實施例均在本發明之範圍內。事實上，對於本發明所屬技術領域具有通常知識者而言，除本說明書所示及所述者外，對於本發明之各種修改，例如替換所述元件之有用組合，都會因本說明書之敘述而變得顯而易見。換言之，本說明書所述任一示範性實施例之一項或多項特點，可以與本說明書所述另一示範性實施例之一項或多項特點結合，而成為本發明之額外實施例。此等修改及實施例亦落在所附之申請專利範圍內。
100、110、120、200、210、220、230、420、430、440、550、560‧‧‧半導體結構
102、201、401、501‧‧‧元件層
104、204、404、504‧‧‧凹槽
105、205、405、505‧‧‧導電金屬
106、206、406、506‧‧‧元件結構
103、203、503‧‧‧表面
107、207、407‧‧‧元件結構之表面
108、208、408‧‧‧下方介電材料之表面之凹陷
116、216‧‧‧曝露主要表面上之凹陷
112、212、412、552‧‧‧額外介電材料
114、214、554‧‧‧曝露主要表面
130、400、450、500‧‧‧第一半導體結構
132、242、452、572‧‧‧鍵結平面
202、402、502、512‧‧‧介電材料
232、418、562‧‧‧罩幕材料
234、419、564‧‧‧罩幕材料之孔隙
240、570‧‧‧第二半導體結構
300、600、700‧‧‧鍵結半導體結構
302、602、702‧‧‧鍵結界面
304、604、704‧‧‧基準鍵結界面平面
414、514‧‧‧主要表面
432、532‧‧‧導電材料
442、542‧‧‧凸起
422、522‧‧‧開口
經由參照以下本發明示範性實施例之詳細說明，可更充分了解本發明，該些示範性實施例呈現於所附圖式內，其中：圖1A及1B為半導體結構之簡化截面圖，其係用於呈現在將半導體結構直接鍵結在一起之直接鍵結製程前，於準備半導體結構之鍵結表面期間可能發生之碟形凹陷及磨蝕現象；圖2A至2K為半導體結構之簡化截面圖，其呈現本發明中將半導體結構直接鍵結在一起之直接鍵結製程之實施例；圖3A至3K為半導體結構之簡化截面圖，其呈現本發明中直接鍵結製程之其他實施例；以及 圖4A及4B為半導體結構之簡化截面圖，其呈現本發明中直接鍵結製程之另外實施例。
100‧‧‧半導體結構
102‧‧‧元件層
103‧‧‧表面
104‧‧‧凹槽
105‧‧‧導電金屬
106‧‧‧元件結構
108‧‧‧凹陷
107‧‧‧元件結構之表面

Claims (25)

  1. 一種將一第一半導體結構直接鍵結至一第二半導體結構之方法，該方法包括：提供一第一半導體結構，其包括：含有一導電材料之至少一個元件結構，該至少一個元件結構曝露在該第一半導體結構之一鍵結表面上；及曝露在該第一半導體結構之鍵結表面上之一介電材料，該介電材料被配置為與該第一半導體結構之該至少一個元件結構相鄰，該介電材料之一曝露表面在該第一半導體結構之鍵結表面上定義出該第一半導體結構之一鍵結平面；致使該第一半導體結構之該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料；提供一第二半導體結構，其包括：含有一導電材料之至少一個元件結構，該至少一個元件結構曝露在該第一半導體結構之一鍵結表面上；及曝露在該第二半導體結構之鍵結表面上之一介電材料，該介電材料被配置為與該第二半導體結構之該至少一個元件結構相鄰，該介電材料之一曝露表面在該第二半導體結構之鍵結表面上定義出該第二半導體結構之一鍵結平面；以及 在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
  2. 如申請專利範圍第1項之方法，其中致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料包含從該第一半導體結構移除該介電材料之一部分。
  3. 如申請專利範圍第2項之方法，其中從該第一半導體結構移除該介電材料之一部分包含蝕刻該介電材料。
  4. 如申請專利範圍第1項之方法，其中致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出一段距離包含致使該第一半導體結構中該至少一個元件結構從該第一半導體結構之鍵結平面突出預先選定之一段距離。
  5. 如申請專利範圍第1項之方法，其更包括致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽。
  6. 如申請專利範圍第5項之方法，其中致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽包括：在該第二半導體結構中該至少一個元件結構上沉積該介電材料；以及蝕穿該介電材料直至該至少一個元件結構。
  7. 如申請專利範圍第5項之方法，其中致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷一段距離，凹入伸進相鄰介電材料之一凹槽包括致使該第二半導體結構中該至少一個元件結構從該第二半導體結構之鍵結平面凹陷預先選定之一段距離。
  8. 如申請專利範圍第5項之方法，其中將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括將該第一半導體結構中該至少一個元件結構插入該第二半導體結構之介電材料中之凹槽。
  9. 如申請專利範圍第1項之方法，其更包括形成該第一半導體結構中該至少一個元件使之包含多個組成凸起(integral protrusion)，該些組成凸起中的各個組成凸起均從該第一半導體結構之鍵結平面突出一段距離而超出相鄰之介電材料。
  10. 如申請專利範圍第9項之方法，其更包括：在該第二半導體結構中該至少一個元件結構上提供介電材料；及蝕刻穿透該介電材料以形成多個凹槽，該些凹槽穿過該介電材料延伸至該第二半導體結構中該至少一個元件結構。
  11. 如申請專利範圍第10項之方法，其中將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括將該第一半導體結構中該至少一個元件結構之多個組成凸起中的各個組成凸起，插入該第二半導體結構中穿過該介電材料延伸至該至少一個元件結構之多個凹槽中的一個相應互補凹槽。
  12. 如申請專利範圍第1項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在非熱壓直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
  13. 如申請專利範圍第1項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在超低溫直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
  14. 如申請專利範圍第1項之方法，其中在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構包括在表面輔助之直接鍵結製程中，將該第一半導體結構中該至少一個元件結構直接鍵結至該第二半導體結構中該至少一個元件結構。
  15. 一種將一第一半導體結構直接鍵結至一第二半導體結構之方法，其包括：提供一第一半導體結構，其包括：含有一導電材料之至少一個元件結構，該至少一個元件結構包含自一基底結構延伸出來之多個組成凸起，該些組成凸起曝露在該第一半導體結構之一鍵結表面上；及 曝露在該第一半導體結構之鍵結表面上之一介電材料，該介電材料被配置為與該第一半導體結構中該至少一個元件結構相鄰，並在該第一半導體結構中該至少一個元件結構之該些組成凸起間覆蓋住該至少一個元件結構之一部分，該介電材料之一曝露表面在該第一半導體結構之鍵結表面上定義出該第一半導體結構之一鍵結平面；提供一第二半導體結構，其包括：含有一導電材料之至少一個元件結構，該至少一個元件結構包含自一基底結構延伸出來之多個組成凸起，該些組成凸起曝露在該第二半導體結構之一鍵結表面上；及曝露在該第二半導體結構之鍵結表面上之一介電材料，該介電材料被配置為與該第二半導體結構中該至少一個元件結構相鄰，並在該第二半導體結構中該至少一個元件結構之該些組成凸起間覆蓋住該至少一個元件結構之一部分，該介電材料之一曝露表面在該第二半導體結構之鍵結表面上定義出該第二半導體結構之一鍵結平面；以及在導電材料對導電材料之一直接鍵結製程中，將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起。
  16. 如申請專利範圍第15項之方法，其中提供該第一半導體結構包括形成自該第一半導體結構中該至少一個元件結構之基底結構延伸出來之多個組成凸起，形成該些組成凸起包括：在該第一半導體結構中該至少一個元件結構之基底結構上提供該介電材料； 蝕刻穿透該介電材料以形成多個凹槽，該些凹槽穿過該介電材料並延伸至該第一半導體結構中該至少一個元件結構之基底結構；以及在該些凹槽內提供導電材料，以形成自該第一半導體結構中該至少一個元件結構之基底結構延伸出來之多個組成凸起。
  17. 如申請專利範圍第15項之方法，其中在導電材料對導電材料之一直接鍵結製程中將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起包括在超低溫直接鍵結製程及表面輔助直接鍵結製程至少其中一項製程中，將該第一半導體結構中該至少一個元件結構之多個組成凸起直接鍵結至該第二半導體結構中該至少一個元件結構之多個組成凸起。
  18. 一鍵結半導體結構，其包括：一第一半導體結構，其包括：至少一個導電元件結構，其在該第一半導體結構之一鍵結表面上；及一介電材料，其被配置為與該第一半導體結構之鍵結表面上之該至少一個導電元件結構相鄰；一第二半導體結構，其包括：至少一個導電元件結構，其在該第二半導體結構之一鍵結表面上，該第二半導體結構中該至少一個導電元件結構沿著兩個半導體結構之導電元件結構間之鍵結界面，直接鍵結至該第一半導體結構中該至少一個導電元件結構；及 一介電材料，其被配置為與該第二半導體結構之鍵結表面上之該至少一個導電元件結構相鄰，該第二半導體結構之介電材料沿著一鍵結平面緊靠該第一半導體結構之介電材料；其中該第一半導體結構中該至少一個導電元件結構與該第二半導體結構中該至少一個導電元件結構間之鍵結界面與該鍵結平面相隔一段距離。
  19. 如申請專利範圍第18項之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構與該第二半導體結構中該至少一個導電元件結構皆至少實質上由銅或一種銅合金構成。
  20. 如申請專利範圍第18項之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起。
  21. 如申請專利範圍第20項之鍵結半導體結構，其中該第一半導體結構中該至少一個導電元件結構之多個組成凸起穿過該第二半導體結構之介電材料中多個凹槽。
  22. 如申請專利範圍第21項之鍵結半導體結構，其中該第二半導體結構中該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起，該第二半導體結構中該至少一個導電元件結構之多個組成凸起被直接鍵結至該第一半導體結構中該至少一個導電元件結構之該些組成凸起。
  23. 一鍵結半導體結構，其包括：一第一半導體結構，其包括： 在該第一半導體結構之一鍵結表面上之至少一個導電元件結構，該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起；及被配置為與該第一半導體結構之鍵結表面上之該至少一個導電元件結構相鄰之一介電材料，該介電材料之至少一部分被配置在該第一半導體結構中該至少一個導電元件結構之該些組成凸起之間；一第二半導體結構，其包括：在該第二半導體結構之一鍵結表面上之至少一個導電元件結構，該至少一個導電元件結構包含自一基底結構延伸出來之多個組成凸起；及被配置為與該第二半導體結構之鍵結表面上之該至少一個導電元件結構相鄰之一介電材料，該介電材料之至少一部分被配置在該第二半導體結構中該至少一個導電元件結構之該些組成凸起之間，該第二半導體結構之介電材料沿著一鍵結平面緊靠該第一半導體結構之介電材料；其中該第一半導體結構中該至少一個導電元件結構之該些組成凸起，沿著兩個半導體結構之該些組成凸起間之已鍵結界面，直接鍵結至該第二半導體結構中該至少一個導電元件結構之該些組成凸起。
  24. 如申請專利範圍第23項之鍵結半導體結構，其中介於該第一半導體結構中該至少一個導電元件結構之該些組成凸起及該第二半導體結構中該至少一個導電元件結構之該些組成凸起間之該些已鍵結界面與該鍵結平面是分開的。
  25. 如申請專利範圍第23項之鍵結半導體結構，其中介於該第一半導體結構中該至少一個導電元件結構之該些組成凸起及該第二半導體結構中該至少一個導電元件結構之該些組成凸起間之該些已鍵結界面至少實質上與該鍵結平面共平面。
TW101120333A 2011-07-18 2012-06-06 半導體構造直接鍵結之改良鍵結表面 TWI493690B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/185,044 US8697493B2 (en) 2011-07-18 2011-07-18 Bonding surfaces for direct bonding of semiconductor structures
FR1156874A FR2978606B1 (fr) 2011-07-27 2011-07-27 Surfaces de liaison améliorées pour le collage direct de structures semi-conductrices

Publications (2)

Publication Number Publication Date
TW201308576A true TW201308576A (zh) 2013-02-16
TWI493690B TWI493690B (zh) 2015-07-21

Family

ID=47534556

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101120333A TWI493690B (zh) 2011-07-18 2012-06-06 半導體構造直接鍵結之改良鍵結表面

Country Status (3)

Country Link
KR (1) KR101401584B1 (zh)
CN (1) CN102891091B (zh)
TW (1) TWI493690B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180233479A1 (en) * 2017-02-16 2018-08-16 Nanya Technology Corporation Semiconductor apparatus and method for preparing the same
CN110518028A (zh) * 2019-09-02 2019-11-29 德淮半导体有限公司 基板制造方法、基板接合方法和半导体装置
KR20210061166A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 반도체 메모리 장치
US20210242152A1 (en) * 2020-02-05 2021-08-05 Invensas Bonding Technologies, Inc. Selective alteration of interconnect pads for direct bonding

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009074A (ko) * 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
US8053900B2 (en) * 2008-10-21 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias (TSVs) electrically connected to a bond pad design with reduced dishing effect
KR100945800B1 (ko) * 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
KR101049083B1 (ko) * 2009-04-10 2011-07-15 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 단위 화소 및 그 제조방법

Also Published As

Publication number Publication date
KR20130010443A (ko) 2013-01-28
CN102891091B (zh) 2015-08-12
TWI493690B (zh) 2015-07-21
CN102891091A (zh) 2013-01-23
KR101401584B1 (ko) 2014-06-02

Similar Documents

Publication Publication Date Title
US8697493B2 (en) Bonding surfaces for direct bonding of semiconductor structures
US9960142B2 (en) Hybrid bonding with air-gap structure
US10553562B2 (en) Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
US9240349B2 (en) Interconnect structures for substrate
TWI524492B (zh) 使用多層介層窗的３ｄ積體電路
US8580682B2 (en) Cost-effective TSV formation
US8049327B2 (en) Through-silicon via with scalloped sidewalls
US20140175655A1 (en) Chip bonding structure and manufacturing method thereof
CN105489512B (zh) 临时半导体结构键合方法和相关的键合半导体结构
US9190325B2 (en) TSV formation
TW201717315A (zh) 用於成品率改善的使用銅合金的混合鍵
TWI509713B (zh) 形成結合的半導體結構之方法及用該方法所形成之半導體結構
TWI493690B (zh) 半導體構造直接鍵結之改良鍵結表面
US10692733B2 (en) Uniform back side exposure of through-silicon vias
CN104347492A (zh) 具有高深宽比的通孔结构及多晶片互联的制造方法
CN111689460A (zh) 一种微系统模组中硅空腔下tsv地互联孔结构的制作方法
US11776924B2 (en) Method of manufacturing semiconductor device
TW201603228A (zh) 積體電路元件及其製作方法
TW202410298A (zh) 具有金屬平面層的基板穿孔以及製造其之方法
CN103367239A (zh) 显露穿硅通孔的方法
TWI533405B (zh) 穿矽導通體結構及其製法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees