TWI533405B - 穿矽導通體結構及其製法 - Google Patents

Description

穿矽導通體結構及其製法

本發明是關於穿矽導通體(through silicon via，簡稱TSV)之製法及其結構。

於半導體技術中，TSV結構係用以將堆疊的晶粒與晶粒之間的各層組件電性連接，明顯減少晶片上組件的連接距離，進而有效增加整體的操作速度。另在晶粒的封裝結構中，有多種方式可將晶片做垂直堆疊整合，例如打線或覆晶加打線等混合技術。近年來則有運用TSV的矽轉接板(silicon interposer，或稱為「矽中介層」)連接技術，可提供高佈線密度，容許極度微縮的互連間距。

現今一般的TSV作法是在晶圓的正面以蝕刻或雷射的方式鑽出導通孔(via hole)，再將導電材料如多晶矽、銅、鎢等材質填入該等導通孔中以形成導電的通道(即連接內外部的互連結構)。最後，將晶圓或晶粒背面薄化以露出導通孔的通道。

然而，由晶圓的正面形成導通孔，在將導電材料填入該等導通孔後，通常須藉由化學機械研磨(chemical-mechanical polishing，簡稱CMP)製程移除層間介電層上多餘之導電材料，但因CMP步驟中研磨的負載問題，使得圖案密度較高的區域與圖案密度較低區域的 研磨速度不一致，導致原本應該移除導電材料而電性分離的兩個區域無法順利分開，於研磨後，TSV的金屬頂部表面容易產生架橋，影響製造良率或產品品質。

因此，對於新穎的TSV的製法，仍有需求，以解決上述問題。

本發明之一目的是提供一種製造TSV結構的方法及TSV結構，可解決上述問題。

依據本發明之一具體實施例，提供一種製造TSV結構的方法，其包括下列步驟。首先，提供一基底。於基底上形成一第一介電層。將第一介電層予以圖形化而具有至少一第一開口。於第一介電層及基底形成一導通孔。然後，於第一介電層上順應第一介電層的形狀形成一第二介電層，第二介電層具有對應於該至少一第一開口的至少一第二開口，並且第二介電層覆蓋於導通孔的側壁上。然後，於導通孔及至少一第二開口中分別填入一導電材料層。將導電材料層平坦化，以於導通孔中形成一TSV。

依據本發明之另一具體實施例，提供一種TSV結構，其包括：一基底、一第一介電層、一導通孔、一第二介電層、及一導電層。第一介電層是設置於基底上，並且具有至少一第一開口。導通孔通過第一介電層及基底。第二介電層是設置於該至少一第一開口中及 導通孔的側壁上。導電層是設置於在側壁上具有第二介電層形成的導通孔中，形成一TSV。

依據本發明之具體實施例，因為利用例如第零層間介電層(interlayer dielectric-level zero，ILD-0)的空間，在導通孔的附近設置一或複數個開口，與導通孔同樣填入導電材料，因此，在進行平坦化(例如CMP)製程時，因為表面的金屬分佈較為均勻，所以不會發生顯著的負載(loading)差異，因此可避免或減輕架橋問題。

下述參照第1至8圖詳細說明本發明之具體實施例。第1圖顯示依據本發明之一具體實施例的製造TSV結構的方法的流程圖。第2、3、5至7A圖顯示依據本發明之一具體實施例之剖面示意圖。第7B及7C圖另顯示若干變化。第4圖顯示依據本發明之另一態樣的具體實施例。第8圖顯示依據本發明之一具體實施例的平面示意圖。應注意到本文中各圖式之尺寸大小並未按其真實比例製作，而僅為示意之參考，且相同之元件可能使用相同之符號標記。

請參閱第1及2圖，首先，進行步驟101，提供一基底10。基底10可以是單晶矽。進行步驟102，於基底10上形成第一介電層，例如介電層12。介電層12又可稱為第零層間介電層。一般，基底上的主動元件和金屬內連線結構的第一金屬層之間的介電層，稱為第一層間介電層(interlayer dielectric-level one，ILD-1)。而第零層間 介電層即為基底和第一層間介電層之間的介電層。介電層12可為例如氧化物層，而可利用例如化學氣相沉積(chemical vapor deposition，CVD)製程所製得，但不限於此。

然後，請參閱第1及3圖，進行步驟103，將介電層12予以圖形化而具有至少一第一開口，例如一開口14及複數個開口16，分別位於預定的TSV位置的附近。製造開口的目的在於後續製程中形成虛置TSV，以在TSV的導電材料層(例如金屬層)進行平坦化(例如CMP)時，於研磨表面的金屬分佈密度可較為均勻，以減少負載不均帶來的問題，因此各開口的位置、尺寸、形狀與個數並無特別限制，只要配置在TSV附近，使得進行CMP時，研磨表面的金屬分佈密度較為均勻即可。可利用例如微影既蝕刻製程進行介電層12的圖形化。而於第3圖所示，介電層12的蝕刻停止於基底10，因此，開口14及16的底部即基底10的原始表面(原始表面指原先基底10與介電層12接觸的表面)；然而並不限於此，亦可停止於介電層12中，此時，開口14及16的底部高於基底10的原始表面；或是如第4圖所示的另一具體實施例，停止於基底10中，此時，開口14及16的底部即低於基底10的原始表面。

然後，請參閱第1及5圖，進行步驟104，於介電層12及基底10形成一導通孔20。形成導通孔20的步驟可包括例如於介電層12上形成一光阻層18，並填滿各開口；將光阻層18進行例如微影製程而圖形化，以具有一開口，露出下方的介電層12與基底10；使 用這個圖形化的光阻層18做為遮罩，經由此開口將介電層12及基底10部分移除以形成導通孔20。可使導通孔的孔徑與開口14的孔徑例如尺寸大約相同或類似。可使開口16的孔徑例如小於導通孔的孔徑。

然後，請參閱第1及6圖，進行步驟105，於介電層12上順應介電層12的形狀形成第二介電層，例如介電層22。由於是順應性(conformally)地形成介電層22，所以介電層22具有對應於開口14與16的開口15與17，並且介電層22覆蓋於導通孔20的側壁上以及底部上，而可做為TSV的襯層(liner)。開口15與17的孔徑尺寸可彼此不同。而由於開口16的尺寸比較小，介電層22可能填滿開口16，而於原開口16的上方形成開口17。但不限於此。各開口17的孔徑尺寸並不特別限於彼此相同，而可不同。當開口16的尺寸相對較大時，介電層22可能未填滿開口16，使得開口17的底部也可能位於介電層12之中，有如開口15所示的底部位於介電層12中的情形。介電層22可利用例如熱氧化法(thermal oxidation process)或CVD製程形成。特別要說明的是，順應性所形成的介電層22並不意謂在每一處的厚度會相同，它的厚度依實作而定，一般與所沉積的表面形狀有關，例如位於導通孔20的側壁的厚度比位於介電層12上方的厚度薄，此可參考已知之沉積技術。

然後，請參閱第1及7A圖，進行步驟106，於導通孔20及開口15及17中分別填入一導電材料層26。導電材料層26可包括例 如銅、鎢、鋁、或其他適合的導電材料。可利用例如電鍍、濺鍍(sputtering)或化學氣相沉積(CVD)、無電電鍍(electro-less plating/electro-less grabbing)等方式製作。於填入導電材料層26之前，可先形成例如一阻障層24，即，於導電材料層26與介電層22之間形成一阻障層24。阻障層24可包括例如鉭(Ta)、氮化鉭(tantalum nitride，TaN)、鈦(Ti)、氮化鈦(TiN)或其組合。而在填入導電材料層26之前，亦可先形成一晶種層(seed layer)(未示出)。

然後，進行步驟107，將導電材料層26平坦化。例如利用CMP製程對基底10表面的導電材料層26進行研磨，以平坦化，而於導通孔中形成TSV 28，並可於開口15與17中分別形成虛置TSV 30與32，如第7A圖所示。於另一具體實施例中，如第7C圖所示，則可於平坦化時，將開口15與17中的導電材料層26完全移除，因此，於所獲得的TSV結構中可僅存在TSV 28，而不見虛置TSV。或者，由於開口15的底部較低，開口17的底部相對較高，因此在進行平坦化後，可僅移除虛置TSV 32，留下剩餘的虛置TSV 30如第7B圖所示。於本發明中，是否留下虛置TSV，並不重要，可依所欲而定；更重要的是在進行平坦化時，因虛置TSV的設置而與TSV一起被研磨，避免了習知的架橋問題。然後，可進一步將基底背面薄化，例如進行CMP製程，以露出導通孔中的導電材料層26。

虛置TSV相對於TSV的配置可依所欲而定，沒有一定的限制。第8圖的平面示意圖顯示一具體實施例，於各TSV 28的周圍附近 形成一或複數個虛置TSV，形狀與尺寸沒有特別限制，例如虛置TSV 30，可為一或複數個，其可與TSV 28橫切面直徑尺寸相同或類似，例如直徑同樣是約10微米(但不限於此)；或是例如較小的虛置TSV 32，可為一或複數個，由於其橫切面的直徑或面積較小，例如直徑4微米或0.4微米或在此二者之間(但不限於此)，特別適合位於TSV 28與虛置TSV 30之外的小面積的金屬分佈稀疏處。又如第8圖所示，形成有一隔離結構34，並於隔離結構34外的基底10上的第零層間介電層中形成對準記號結構36，供後續需要對準的製程之用。

於本發明中，於TSV結構中，基底可進一步包括半導體元件，此為例如一晶片中的TSV結構的情形，換言之，可將本發明應用於堆疊的晶粒與晶粒間的各層組件的電性連接；或者，TSV結構可為矽轉接板中的TSV結構，換言之，可將本發明應用於矽轉接板中。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

12、22‧‧‧介電層

14、15、16、17‧‧‧開口

18‧‧‧光阻層

20‧‧‧導通孔

24‧‧‧阻障層

26‧‧‧導電材料層

28‧‧‧TSV

30、32‧‧‧虛置TSV

34‧‧‧隔離結構

36‧‧‧對準記號結構

101、102、103、104、105、106、107‧‧‧步驟

第1圖為依據本發明之一具體實施例的製造TSV結構的方法的流程圖。

第2至6、7A、7B及7C圖為說明依據本發明之若干個具體實施例的製造TSV結構的方法剖面示意圖。

第8圖顯示依據本發明之一具體實施例的平面示意圖。

10‧‧‧基底

12、22‧‧‧介電層

15、17‧‧‧開口

20‧‧‧導通孔

Claims (14)

1. 一種製造穿矽導通體結構的方法，包括：提供一基底；於該基底上形成一第一介電層；將該第一介電層予以圖形化而具有至少一第一開口，其中該至少一第一開口的底部低於該基底的一原始表面；於該第一介電層及該基底形成一導通孔，其中該導通孔與所有的該至少一第一開口都不重疊；於該第一介電層上順應該第一介電層的形狀形成一第二介電層填滿該至少一第一開口中，該第二介電層具有對應於該至少一第一開口的至少一第二開口，並且該第二介電層覆蓋於該導通孔的側壁上；於該導通孔及該至少一第二開口中分別填入一導電材料層；及將該導電材料層平坦化，以於該導通孔中形成一穿矽導通體。
2. 如請求項1所述的方法，其中，於該第一介電層及該基底形成該導通孔的步驟包括：於該第一介電層上形成一光阻層；將該光阻層圖形化以具有一第三開口；及經由該第三開口將該第一介電層及該基底部分移除以形成該導通孔。
3. 如請求項1所述的方法，其中於該導電材料層與該第二介電層之間形成一阻障層。
4. 如請求項1所述的方法，其中該第二介電層是使用熱氧化法或化學氣相沉積法所形成。
5. 如請求項1所述的方法，其中該第二介電層包括複數個第二開口，該等第二開口具有的孔徑尺寸不全部相同。
6. 如請求項5所述的方法，其中，於將該導電材料層平坦化的步驟中，將該等第二開口之至少一者中的該導電材料層完全移除。
7. 如請求項5所述的方法，其中，進行將該導電材料層平坦化的步驟之後，還留有剩餘的該等第二開口及其中的該導電材料層。
8. 如請求項1所述的方法，其中該第一介電層具有多種孔徑尺寸的複數個第一開口，該等第一開口之一者的孔徑尺寸與該導通孔的孔徑尺寸相同。
9. 如請求項1所述的方法，其中該基底包括一半導體元件。
10. 如請求項1所述的方法，其中該穿矽導通體結構是一矽轉接板中的穿矽導通體結構。
11. 一種穿矽導通體結構，包括：一基底； 一第一介電層，設置於該基底上，並且具有至少一第一開口，其中該至少一第一開口的底部低於該基底的一原始表面；一導通孔，通過該第一介電層及該基底，其中該導通孔與所有的該至少一第一開口都不重疊；一第二介電層，設置於該至少一第一開口中及該導通孔的側壁上且填滿該至少一第一開口，該第二介電層具有對應於該至少一第一開口的至少一第二開口；及一導電層，設置於該側壁上具有該第二介電層形成的該導通孔中，而形成一穿矽導通體，且該導電層還設置於該至少一第二開口中而形成至少一虛置穿矽導通體。
12. 如請求項11所述的穿矽導通體結構，另包括：一阻障層，其位於該導電層與該第二介電層之間。
13. 如請求項11所述的穿矽導通體結構，其中該穿矽導通體的孔徑與該至少一虛置穿矽導通體的孔徑尺寸相同。
14. 如請求項11所述的穿矽導通體結構，其中該基底包括一半導體元件。