KR20100112283A - 다중 적층 패키지 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지에서 하부 패키지(Bottom package)와 이를 이용한 패키지 온 패키지(Package on package)의 제조에 관한 것으로, 다중 적층형 패키지구조의 하부패키지(bottom package)에 있어서, 기판상에 코어층이 형성되며, 상기 코어층의 일부 영역에는 적어도 2 이상의 다이(die)가 실장되는 내부실장영역을 구비하는 것을 특징으로 한다.
본 발명에 따르면, 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 효과가 있다.
Top package, Bottom package, 내부실장영역

Description

다중 적층 패키지 및 이의 제조방법{Package on Package and The fabricating method of the same}
본 발명은 반도체 용 기판 제조 및 조립기술에 있어서, 패키지와 패키지를 하나로 적층(stack)하는 방법 및 어느 하나의 패키지의 구조를 변경하여 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하는 기술에 관한 것이다.
반도체의 칩이 소형화 다기능화, 고성능화, 대용량화가 급속이 이루어짐에 따라 패키징(packaging) 기술은 최종적으로 디바이스의 전기적 성능, 신뢰성, 생산성 및 전자 시스템의 소형화를 결정짓는 핵심기술로서 그 중요성이 더해 가고 있다. 패키징 기술이란 웨이퍼 공정에서 만들어진 개개의 칩을 최종적으로 제품화하는 일련의 공정을 의미한다. 최근에는 단위 체적당 실장효율을 더욱 높이기 위해 BGA(ball grid array), 칩 크기와 거의 같은 크기의 CSP(chip size package), 칩 위에 또 다른 칩을 적층(stack) 시켜 쌓아 올리거나, 기능이 다른 여러 개의 반도체 칩을 하나의 패키지 안에 배열하는 다중 칩 모듈(mutli chip module, MCM) 등의 기술이 등장하고 있다.
최근에는 패키지 위에 패키지를 적층하는 Package on Package(POP) 기술에 대한 관심이 증폭되고 있다.
도 1a는 참조하여 종래의 Package on Package(POP) 기술을 설명하기로 한다.
도 1a는 미국 등록특허 제 7,173,325호에 게재된 "Expansion constrained die stack" 발명에 관한 것이다.
도시된 것은 개개의 반도체 다이(12)가 형성된 기판(16)으로 하나의 패키지(10a, 10b, 10c, 10d)를 구성하며, 각각의 패키지는 상호 접속 컴포넌트(24)로 연결되는 구조를 취하고 있다. 상기 기판(16)의 상부에 형성되는 반도체 다이(12)는 재배분층(20)과 상호 접속컴포넌트(22)로 형성되는 전기접속층에 의해 기판에 어태치 된다. 이러한 다이스택(die stack) 구조는 상술한 것처럼 다수의 패키지를 적층 시켜, 집적도와 실장효율을 높이기 위한 방안 중에 하나라고 할 수 있다.
도 1b는 종래의 패키지 온 패키지의 경우의 문제점을 설명하기 위한 간략한 개념도로, 상부 패키지와 하부패키지가 결합하는 일반적인 경우를 상정하여 설명하기로 한다. 도시된 것처럼 종래의 패키지 온 패키지의 경우, 각각의 상부 및 하부의 패키지가 접합을 이루게 되는 경우, 각 패키지 간 열팽창계수(Coefficient of Thermal Expansion, CTE)의 미스매칭(mismatch)로 인해 심한 휨(warpage)이 발생하게 된다. 즉 (a)에 도시된 개념도처럼, 반도체(12)가 상호 접속컴포넌트(22)를 통해서 기판에 접속된 단위 패키지를 고려할 때, 냉각(cooling) 공정에서 아래로 휘어진 기판이 다시 위로 솟아오르는 변형(warpage)을 갖게 되며, 이 경우 상호 접속컴포넌트(22)에서 특히 반도체다이의 에지(edge) 부분은 심각한 접속에서의 스트레 스를 받게 되며, 이로 인해 접합불량 등으로 인한 신뢰성이 떨어지게 된다. 또한, (b)에 도시된 경우 가열(heating)을 수행하는 경우에도 이러한 휨 현상을 여전하게 되며, 역시 신뢰성에 악영향을 끼치게 된다. 이러한 휨(warpage) 현상은 어셈블리 공정에서 생산수율의 감소(yield loss)를 초래하게 되며, 상술한 것처럼 제품의 신뢰성에 나쁜 영향을 미치게 된다. 또한, 이러한 종래의 패키지 온 패키지의 단순 적층 구조에서는 다이를 적층 하는데 매우 단순한 구조 외에선 신뢰성을 강화하고 휨 현상을 방지할 수 있는 적층 구조를 채택하는데 매우 제약이 많은 문제가 있었다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 하부패키지와 이를 이용한 패키지 온 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위한 본 발명의 구성은 다중 적층형 패키지구조의 하부패키지(bottom package)에 있어서, 기판상에 코어층이 형성되며, 상기 코어층의 일부 영역에는 적어도 2 이상의 다이(die)가 실장되는 내부실장영역을 구비하는 것을 특징으로 하는 하부패키지를 제공할 수 있도록 한다. 이를 통해 다이의 적층효율을 높이며, 휨 현상을 방지할 수 있는 신뢰성 있는 패키지의 적층 구조를 실현 할 수 있도록 한다.
또한, 본 발명은 상술한 코어층의 일부 영역에 형성되는 상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로 형성될 수 있으며, 적어도 1 이상 형성되는 것이 바람직하다.
바람직한 일례로는 상기 내부실장영역에 실장되는 다이는, 상기 기판에 어태치(attach)되는 플립칩 다이(flip chip die)과, 상기 플립칩의 상부에 몰딩재로 이 격되어 어태치되는 와이어본딩다이(wire bonding die)가 적층될 수 있다.
상술한 상기 내부실장영역에 실장되는 최외각의 다이는 상기 코어층의 최상면(top side) 이하의 높이로 형성되는 것이 바람직하며, 상기 코어층은 적어도 1 이상의 솔더페이스트로 충진된 홀부를 구비하여 나중에 접합되는 상부 패키지와의 접합의 신뢰성을 제고할 수 있도록 한다.
또한, 본 발명에 따른 하부 패키지는 플립칩 다이(flip chip die)과, 상기 플립칩의 상부에 몰딩재로 이격되어 어태치되는 와이어본딩다이(wire bonding die)의 구조에서, 상술한 와이어본딩 다이는 코어 층 상면에 형성된 회로와 연결되는 와이어본딩이 수행되며, 나아가 상기 와이어를 보호하기 위한 몰딩재를 형성함으로써, 완성될 수 있다.
아울러 상기 하부패키지의 기판의 하부 면에는 적어도 1 이상의 솔더마스크와 이웃하는 각 솔더마스크 사이에 형성되는 솔더볼이 형성된다.
특히 본 발명은, 상부패키지(Top Package)와 하부패키지(bottom package)가 접합되는 패키지 온 패키지(package on package)에 있어서, 상술한 구조에 따른 내부 실장영역을 구비한 하부패키지의 코어층에 형성된 홀부와 어셈블리가 완료된 상기 상부패키지의 하면에 형성된 솔더볼이 접합시켜 패키지 온 패키지를 형성할 수 있다.
상술한 구조의 하부패키지는 아래의 제조공정에 따라 제조될 수 있다.
즉, 기판상에 코어층의 깊이 방향으로 형성되는 내부실장영역을 형성하고, 상기 내부실장영역에 2 이상의 다이를 실장하는 것을 포함하는 제조방법은 본 발명 의 실시예에 포함되는 것이라 할 수 있다. 특히 구체적으로는 상기 내부 실장영역에 실장되는 다이는, 상기 기판과 접촉되는 플립칩 다이와 상기 플립칩 다이의 상부에 몰딩재로 이격되어 실장되는 와이어본딩다이가 실장될 수 있다.
보다 세분화된 연속공정은 상기 내부실장영역을 형성하는 것은, 기판상에 플립칩을 어태치하는 1 단계와 상기 플립칩의 형성공간에 대응되는 이격 공간을 구비한 코어층을 라미네이션 하는 2단계를 포함하여 이루어질 수 있다.
이 경우 상기 2단계는, 상기 코어층을 라미네이션 하고 적어도 1 이상의 홀부를 형성하는 단계를 포함할 수 있으며, 상기 2단계 이후에는 솔더페이스트를 홀부에 충진하는 3단계와 상기 코어층의 상면에 본드핑거 및 회로를 형성하는 4단계, 상기 플립칩다이 위에 에폭시를 도포하고, 에폭시 상면에 와이어본딩다이를 어태치하는 5단계를 포함하여 본 발명에 따른 하부패키지를 제조할 수 있다.
상기 5단계 이후에는 상기 와이어 본딩다이와 회로를 와이어 본딩하고, 상기 와이어를 보호하는 몰딩재를 도포하는 단계가 더 부가될 수 있음은 물론이다.
상술한 제조방법으로 제조된 하부패키지와, 기판에 반도체 칩이 실장되고 와이어 본딩 및 에폭시 몰딩으로 어셈블리가 완료된 상부패키지를 리플로우 공정을 통해 접합하여 패키지 온 패키지의 제조할 수 있으며, 이 경우 상기 리플로우 공정은 상기 상부패키지의 기판 하부에 형성되는 솔더볼과 상기 하부패키지의 코어층에 형성되는 솔더 페이스트 상부 면이 접합 되게 된다.
본 발명에 따르면, 적층구조를 이루는 패키지 온 패키지의 제조에 있어서, 하부패키지에 2 이상의 다이가 실장될 수 있도록 내부실장영역을 구비한 구조를 제공하여, 최종 상부패키지와의 어셈블리시에 상 하부 패키지 간의 열팽창계수의 미스매칭으로 인한 심각한 휨 현상을 제거하여 높은 신뢰성을 확보함과 동시에, 생산 수율을 향상시킬 수 있는 효과가 있다.
이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용, 제조방법을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 또한, 이하에서 설명하는 기판은 전자 부품 간 전기적 신호를 전달하기 위한 기판을 모두 포함하는 개념이다. (예를 들면, 본 발명에 따른 기판은 리지드(ligid)기판, 플렉스(flex) 기판, LCTT 기판, 단면/다면/다층 기판, 반도체 실장용 기판(BGA, FBGA, TBGA) 등을 포함한다. 이하에서는 플립칩 접속용 반도체 패키지 기판을 일례로 설명하기로 한다.
도 2는 본 발명에 따른 하부(Bottom) 패키지(100)와 상부(Top) 패키지(200)를 접합한 패키지 온 패키지(Package on Package) 구조를 나타낸 것이다. 본 발명은 하부패키지에 코어층의 구조를 변경하여 다이가 실장될 내부실장영역을 구비하고, 여기에 2 이상의 다이를 실장할 수 있도록 하여 보다 신뢰성이 구비되며, 휨 현상이 배제되는 안정적인 패키지를 제공하는 것을 그 요지로 한다. 특히, 도시된 것처럼, 본 발명에 따른 상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로, 적어도 1 이상 형성됨이 더욱 바람직하다.
본 발명에 따른 하부 패키지는 기판(110) 상에 코어층(120)이 생성되며, 상기 코어층의 일부 영역에는 적어도 1 이상의 다이가 실장될 내부실장영역(130)이 구비되는 것을 특징으로 한다. 바람직한 일 실시예로서는 상기 내부 실장영역에는 플립칩다이(140)가 상기 기판과 접합하여 어태치(attatch)되어 있으며, 상기 플립칩 다이(140) 상면에는 몰딩재(150)(예를 들면, 에폭시)가 되며, 상기 몰딩재(150)의 상면에 와이어 본딩 다이(160)가 실장 된다. 어느 경우이던 본 발명에서는 상기 내부실장영역에 실장되는 가장 바깥쪽(최외각)의 다이는 상기 코어층의 최상면(top side)의 높이 이하로 형성됨이 바람직하다.
상기 와이어 본딩 다이(160)는 상기 코어 층의 상부 면에 형성된 회로부분과 와이어(161)로 본딩되며, 상기 와이어를 보호하기 위한 몰딩재(161)가 도포됨이 바람직하다.
또한, 상기 코어층의 내부에는 상술한 플립칩 다이(140)와 와이어 본딩다이(160)가 실장될 내부실장영역(130)이 형성되는 외에, 적어도 1 이상의 홀부(H)가 형성될 수 있으며, 이 홀부(H)의 내부는 솔더페이스트(121)가 충진된다. 상기 솔더 페이스트(121)의 상부면은 후술한 상부 패키지(200)의 솔더볼(250)과 접촉하여 상부와 하부 패키지를 접합할 수 있게 한다. 또한, 본 발명에 따른 하부패키지(100)의 기판 하면에는 솔더 마스크(170), 하부 솔더볼(180)을 더 포함하여 구성될 수 있다.
상부 패키지(200)는 상술한 본 발명에 따른 내부실장영역이 구비된 하부패키지와 접합 될 수 있도록 완성된 형태의 어셈블리로 구비되며, 구체적으로는 기 판(210)에 형성되는 탑 플립칩 다이(220), 탑 와이어 본딩다이(230), 와이어(231), 그리고 에폭시 몰딩(240) 등으로 완성된 하나의 패키지를 이루고 있으며, 상기 기판의 솔더볼(250)부분은 상술한 바와 같이 하부 패키지의 솔더페이스트의 상부면과 접촉하여 결합할 수 있게 된다. 즉 먼저 상부 패키지를 제조 후, 상술한 하부패키지를 형성하여 상부패키지의 솔더볼(250)과, 하부패키지의 솔더 페이스트(121)를 리플로우(reflow) 공정을 통해 하나의 패키지로 형성하게 된다.
도 3, 도 4a 및 도 4b는 본 발명에 따른 하부패키지의 제조와 상부패키지의 접합을 통한 패키지 온 패키지의 제조공정을 나타낸 공정도 및 개념도를 도시한 것이다.
본 발명에 따른 하부패키지의 제조공정은 우선, 기판(110) 상에 플립칩 다이(140)을 어태치하는 공정이 수행된다(S 1). 상기 기판은 코어리스 기판(coreless substrate)를 사용하는 것이 바람직하다.
이후에는 S 2 공정으로 코어층에 내부 실장영역을 형성하는 공정이 수행된다. 구체적으로는 상기 기판(110)상에 코어층을 라미네이션 시키고, 플립칩 다이(140)가 어태치된 공간에 대응되는 영역에 내부 실장영역을 형성하게 된다. 여기에 상기 코어층(120)은 드릴 홀 가공을 통해 홀부(H)가 형성됨이 바람직하다. 여기에서, 상술한 플립칩 다이 어태치 공정과 코어층의 형성공정은 그 순서를 변경하여도 무방하다. 즉 코어층을 형성하며 우선 내부실장영역을 형성한 후 플립칩 다이 어태치를 수행하여도 동일한 결과를 나타낼 수 있게 된다.
이후에는 S 3 공정으로 솔더페이스트(121)을 도포하여 홀부(H)를 충진시키 며, 이후 코어층의 상면에 본딩 핑거 및 회로를 형성하게 된다.
그리고 S 4 공정으로 상술한 내부 실장영역의 플립칩 다이(140)의 상면에 에폭시몰딩재를 도포하고, 그 위에 와이어 본딩 다이(160)를 어태치하며, 와이어 본딩 후 와이어를 보호하기 위해 에폭시 몰딩(161)을 재차 수행하여 하부 패키지를 완성한다.
이후 S 5 단계에서는 이미 어셈블리가 완료된 상부 패키지(200)를 준비하여 상기 상부패키지와 상술한 공정에서 완성된 하부패키지(100)를 리플로우 공정을 통해 접합하여 패키지 온 패키지가 완성되게 된다.
이상과 같은 제조공정에 따른 본 발명의 패키지 온 패키지(POP)구조는 하부 패키지의 제작에 있어서, 코어 층을 위쪽으로 배치시키며, 코어층 상에 2개의 다이(Die)를 한꺼번에 실장할 수 있게 하며, 더불어 코어 위치 변경에 상부 패키지와의 어셈블리 효율을 증가시킬 수 있으며, 기판의 휨(warpage) 현상을 현저하게 감소시킬 수 있게 하여 신뢰성을 향상시킬 수 있는 장점이 구현되게 된다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1a 및 도 1b는 종래 기술에 따른 적층형 패키지의 구조와 문제점을 설명하기 위한 구성도 및 개념도이다.
도 2는 본 발명에 따른 패키지 온 패키지의 구성을 도시한 요부 단면도이다.
도 3 및 도 4는 본 발명에 따른 하부패키지의 제조와, 상부패키지와의 접합을 통해 패키지 온 패키지를 형성하는 공정순서를 도시한 순서도 및 공정도이다.

Claims (17)

  1. 다중 적층형 패키지구조의 하부패키지(bottom package)에 있어서,
    기판상에 코어층이 형성되며,
    상기 코어층의 일부 영역에는 적어도 2 이상의 다이(die)가 실장되는 내부실장영역을 구비하는 것을 특징으로 하는 하부패키지.
  2. 청구항 1에 있어서,
    상기 내부실장영역은 상기 코어층의 깊이방향으로 오목한 구조로, 적어도 1 이상 형성되는 것을 특징으로 하는 하부패키지.
  3. 청구항 1에 있어서,
    상기 내부실장영역에 실장되는 다이는,
    상기 기판에 어태치(attach)되는 플립칩 다이(flip chip die)과,
    상기 플립칩의 상부에 몰딩재로 이격되어 어태치되는 와이어본딩다이(wire bonding die);
    를 포함하는 것을 특징으로 하는 하부패키지.
  4. 청구항 3에 있어서,
    상기 내부실장영역에 실장되는 최외각의 다이는 상기 코어층의 최상면(top side) 이하의 높이로 형성되는 것을 특징으로 하는 하부패키지.
  5. 청구항 3에 있어서,
    상기 코어층은 적어도 1 이상의 솔더페이스트로 충진된 홀부(H)를 구비하는 것을 특징으로 하는 하부패키지.
  6. 청구항 3에 있어서,
    상기 와이어본딩 다이는 코어 층 상면에 형성된 회로와 연결되는 와이어본딩과,
    상기 와이어를 보호하기 위한 몰딩재를 더 포함하는 것을 특징으로 하는 하부패키지.
  7. 청구항 6에 있어서,
    상기 기판의 하부 면에는 적어도 1 이상의 솔더마스크와 이웃하는 각 솔더마 스크 사이에 형성되는 솔더볼이 형성된 것을 특징으로 하는 하부패키지.
  8. 상부(Top Package)패키지와 하부패키지가 접합되는 패지 지온 패키지(package on package)에있어서,
    청구항 1 내지 7중 어느 한 항의 내부 실장영역을 구비한 하부패키지의 코어층에 형성된 홀부에
    어셈블리가 완료된 상기 상부패키지의 하면에 형성된 솔더볼이 접합 되어 형성 되는 패키지 온 패키지.
  9. 기판상에 코어층의 깊이 방향으로 형성되는 내부실장영역을 형성하고,
    상기 내부실장영역에 2 이상의 다이를 실장하는 것을 특징으로 하는 하부패키지의 제조방법.
  10. 청구항 9에 있어서,
    상기 내부 실장영역에 실장되는 다이는,
    상기 기판과 접촉되는 플립칩 다이와 상기 플립칩 다이의 상부에 몰딩재로 이격되어 실장되는 와이어본딩다이인 것을 특징으로 하는 하부패키지의 제조방법.
  11. 청구항 9에 있어서,
    상기 내부실장영역을 형성하는 것은,
    기판상에 플립칩을 어태치하는 1단계;
    상기 플립칩의 형성공간에 대응되는 이격 공간을 구비한 코어층을 라미네이션 하는 2단계;
    를 포함하는 것을 특징으로 하는 하부패키지의 제조방법.
  12. 청구항 11에 있어서,
    상기 2단계는,
    상기 코어층을 라미네이션 하고 적어도 1 이상의 홀부를 형성하는 단계인 것을 특징으로 하는 하부패키지의 제조방법.
  13. 청구항 12에 있어서,
    상기 2단계 이후에,
    솔더페이스트를 홀부에 충진하는 3단계;
    상기 코어층의 상면에 본드핑거 및 회로를 형성하는 4단계를 포함하는 하부 패키지의 제조방법.
  14. 청구항 13에 있어서,
    상기 플립칩다이 위에 에폭시를 도포하고, 에폭시 상면에 와이어본딩다이를 어태치하는 5단계를 더 포함하는 것을 특징으로 하는 하부패키지의 제조방법.
  15. 청구항 13에 있어서,
    상기 5단계 이후에
    상기 와이어 본딩다이와 회로를 와이어 본딩하고, 상기 와이어를 보호하는 몰딩재를 도포하는 단계를 더 포함하는 하부패키지의 제조방법.
  16. 기판에 반도체 칩이 실장되고 와이어 본딩 및 에폭시 몰딩으로 어셈블리 완료된 상부패키지에,
    청구항 9 내지 15의 제조방법에 의해 제조된 하부패키지를 리플로우 공정을 통해 접합하는 패키지 온 패키지의 제조방법.
  17. 청구항 16에 있어서,
    상기 리플로우 공정은 상기 상부패키지의 기판 하부에 형성되는 솔더볼과
    상기 하부패키지의 코어층에 형성되는 솔더페이스트의 상부 면이 접합되는 것을 특징으로 하는 패키지 온 패키지의 제조방법.
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