CN103426871A - 一种高密度混合叠层封装结构及其制作方法 - Google Patents

一种高密度混合叠层封装结构及其制作方法 Download PDF

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Abstract

本发明提供了一种高密度混合叠层封装结构，其包括：封装基板载体，依次顺序堆叠在所述封装基板载体上的底层芯片、芯片插入层基板以及倒装芯片，以及堆叠在所述倒装芯片上的至少一层顶层芯片；其中所述芯片插入层基板表面通过薄膜布线与所述顶层芯片电连接；本发明还提供了一种高密度混合叠层封装结构的制作方法。本发明解决了尺寸差异较大芯片和不同互连方式芯片（引线键合方式和倒装方式）的混合叠层问题,本发明同时实现分部独立叠层加工与测试，即先在插入层基板上进行芯片叠层，再将该叠层体作为独立部分完成与底层芯片进行叠层，提高了高密度混合叠层封装的成品率。

Description

一种高密度混合叠层封装结构及其制作方法
技术领域
本发明涉及微电子封装和计算处理与储存控制器制作领域，特别是涉及一种高密度混合叠层封装结构及其制造方法。 
背景技术
    随着航天电子产品向小型化、高性能、高可靠等方向发展，迫切要求对系统进行集成，例如系统级封装（SiP）、封装上封装（PoP）、封装内封装（PiP）等封装形式产品。一般来说，在产品外形尺寸相同的前提下，使产品具备更强度大的功能，需借助于芯片叠层封装技术。与单芯片封装技术相比，采用叠层技术，可以在计算处理与储存控制芯片上放置多个功能芯片，如数字、模拟、逻辑、射频芯片。目前以引线键合方式实现芯片叠层封装的互连方式的主要有两种：一种是金字塔型的叠层封装，即用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合；另一种是悬梁式的叠层封装，即使用大小相同的芯片，通过在上下层芯片之间加入一层无功能的垫片材料以便于下层芯片的引线键合，垫片通常是一块面积比上下层芯片小的普通硅片。另外，同时采用引线键合和倒装芯片方式（WB+FC）的混合叠层封装常见的有一种，即下层芯片采用倒装芯片方式，上层芯片采用引线键合方式，上层芯片面积要小于或等于下层，叠层结构类似金字塔型或悬梁式的叠层封装结构。 
如在进行系统封装集成时，已有的典型芯片叠层结构（金字塔型或悬梁式）并不一定都可以实现，存在诸多问题。一方面是由于产品所用的芯片并非都是根据封装设计需要而定制，这就造成芯片间的外形尺寸差异很大，或焊盘的分布位置不理想，导致超过引线键合范围或引线互连密度过高而不能进行引线键合；另一方面在一些特殊情况下，如倒装芯片与引线互连方式芯片尺寸不匹配或需要采用下层芯片为引线方式，而上层芯片为倒装方式的混合结构形式，这种情况往往无法完成直接的高密度混合叠层互连。 
发明内容
   本发明提供了 一种高密度混合叠层封装结构，其包括： 
封装基板载体，
依次顺序堆叠在所述封装基板载体上的底层芯片、芯片插入层基板以及倒装芯片，
以及堆叠在所述倒装芯片上的至少一层顶层芯片；
其中所述芯片插入层基板表面通过薄膜布线与所述顶层芯片电连接。
较佳地，所述倒装芯片与芯片插入层基板通过焊料连接。 
较佳地，所述芯片插入层基板与所述底层芯片电连接，所述电连接的方式包括通孔方式、引线键合。 
较佳地，所述封装基板载体上部结构塑封在塑封填料中。 
本发明还提供了一种高密度混合叠层封装结构的制作方法，其包括以下步骤： 
在一衬底表面进行多层膜工艺制成金属导电层、绝缘介质层与电极焊区；
对经多层膜工艺处理后的所述衬底进行打孔和切割处理，在衬底表面形成多个凹槽结构；
对形成凹槽结构的所述衬底表面进行绝缘胶的点胶，将无源器件贴放到所述凹槽结构内，然后对该衬底依次进行烘烤、清洗操作，清洗结束后对无源器件与芯片插入层基板进行引线互连形成芯片插入层基板；
将倒装芯片贴装在所述芯片插入层上并对所述倒装芯片回流焊接处理，对所述倒装芯片的底部填入填充胶，对填充胶进行固化处理，完成固化处理后对该整体结构进行清洗完成倒装芯片的堆叠；
在所述倒装芯片上进行绝缘胶的点胶，将顶部芯片贴装在倒装芯片上，然后对该倒装芯片依次进行烘烤、清洗操作，对顶部芯片与芯片插入层基板进行引线互连处理，所述芯片插入层基板以及其上的堆叠结构形成一独立叠层结构；
在封装基板上进行绝缘胶的点胶，将底层芯片贴装在所述封装基板上，再对该组合结构依次进行烘烤、清洗操作，然后对所述底层芯片与封装基板进行引线互连处理形成底层独立结构；
在底层独立结构上进行绝缘胶的点胶，将独立叠层结构贴装在所述底层独立结构上，再对该组合结构进行烘烤、清洗操作，最后对该底层独立结构与独立叠层结构进行引线互连形成高密度混合叠层封装结构。
较佳地，在所述顶部芯片堆叠到所述顶部芯片之后，继续在所述顶部芯片上依次堆叠多个顶部芯片，所述各顶部芯片设置有SiC隔片，所述在顶部芯片上堆叠另一顶部芯片的过程为： 
在所述下端的顶部芯片上进行绝缘胶的点胶，将需要堆叠的顶部芯片贴装在下端的顶部芯片上，然后对该贴装顶部芯片结构依次进行烘烤、清洗操作，对所述需堆叠的顶部芯片与芯片插入层基板进行引线互连处理形成底层独立结构。
较佳地，所述衬底为SiC材质，所述衬底的厚度为120um。 
较佳地，采用紫外激光对所述经多层膜工艺处理后的衬底进行打孔和切割处理。 
较佳地，底部填充胶的固化采用热风+红外加热的方式，温升斜率控制在10℃ /min-20℃/min，固化保持时间控制在30min-60min。 
较佳地，所述烘烤、清洗操作具体为： 
在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗。
较佳地，对所述高密度混合叠层封装结构进行塑封及后固化，塑封时的温度范围为170℃-180℃，注塑压力范围为35kgf/cm2-45kgf/cm2，合膜压力范围为100 kgf/cm2-130kgf/cm2。 
较佳地，对所述独立叠层结构与底层独立结构进行目检和通断测试以满足互连无短路和开路的要求。 
本发明的有益效果：本发明的高密度混合叠层封装结构中采用了高导热性和低膨胀系数的衬底材料制造芯片插入层基板，通过芯片插入层基板与芯片进行叠层，可同时解决尺寸差异较大芯片和不同互连方式芯片（引线键合方式和倒装方式）的混合叠层问题，特别适用于计算处理与储存控制器产品，有效提高了封装互连的可靠性和封装效率；本发明可实现分部独立叠层加工与测试，即先在插入层基板上进行芯片叠层，再将该叠层体作为独立部分完成与底层芯片进行叠层，提高了高密度混合叠层封装的成品率。 
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。 
附图说明
图1为本发明实施例一、二提供的封装结构示意图； 
图2A为本发明实施例二提供的芯片插入层结构示意图；
图2B为本发明实施例二提供的倒装芯片堆叠结构示意图；
图2C为本发明实施例二提供的独立叠层结构体结构示意图；
图2D为本发明实施例二提供的独立底层结构体结构示意图；
图3为本发明实施例三提供的封装结构示意图；
图4A为本发明实施例三提供的芯片插入层结构示意图；
图4B为本发明实施例三提供的倒装芯片堆叠结构示意图；
图4C为本发明实施例三提供的独立叠层结构体结构示意图；
图4D为本发明实施例三提供的独立底层结构体结构示意图。
具体实施例
    实施例一   
    如图1所示，本发明提供了一种高密度混合叠层封装结构，其包括：
封装基板载体106，
    依次顺序堆叠在封装基板载体106上的底层芯片109、芯片插入层基板110以及倒装芯片112，
    以及堆叠在倒装芯片112上的至少一层顶层芯片113；
本例中芯片插入层基板110表面通过薄膜布线与顶层芯片113电连接，叠层芯片之间使用芯片插入层基板110作为互连过渡层，芯片插入层基板110以高导热性和低膨胀系数的衬底材料，衬底上通过薄膜工艺制作金属导体层、绝缘介质层和电极焊区。
本例中倒装芯片112与芯片插入层基板110通过焊料连接，芯片插入层基板110与底层芯片109电连接，电连接的方式包括通孔方式、引线键合；封装基板载体上部的各层顶部芯片113、底层芯片109、倒装芯片112以及芯片插入层基板110结构塑封在塑封填料108中。 
实施例二 
以下参照附图1、图2A至图2D来详细说明本发明的实施例。 
    本实施例公开了一种高密度混合叠层封装结构的制作方法，具体步骤如下： 
     选用SiC衬底材料作为芯片插入层基板的衬底，一般选用热导率为180 W/m·K-210W/m·K、热膨胀系数为2.6×10-6/K -3.0×10-6/K的SiC材料，采用具备精磨、抛光功能的超薄减薄机进行衬底减薄，得到最终厚度为120μm的衬底，减薄过程中，衬底的粗磨范围从原始衬底厚度减至254μm，粗磨速度为60μm/min，精磨范围从254μm减至125μm，精磨速度为15μm/min；抛光范围从125μm减至120μm，抛光速度为0.02μm/s；
在衬底上通过多层薄膜工艺制作金属导体层、绝缘介质层和电极焊区，实现芯片插入层基板110表面的多层布线123；绝缘介质层可以采用BCB、PI等有机材料，金属导体层和电极焊区可以采用铜金属层，图形化铜金属层，制作互连结构；
采用紫外激光加工机对减薄后的衬底进行打孔和切割，形成腔体、凹槽、外缘等图形；使用自动精密点胶机完成绝缘胶的点胶，然后通过亚微米贴片机将无源器件124贴放到芯片插入层基板的凹槽122内；在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；最后如图2A所示，使用细间距的引线键合设备，完成无源器件与插入层基板之间的引线互连形成芯片插入层基板110；
   如图2B，在芯片插入层基板110上通过亚微米贴片机进行倒装芯片112的高精度贴装和回流焊接，焊接温度范围230℃-250℃；芯片倒装工艺完成后进行倒装芯片112的底部填充；底部填充胶的固化采用热风+红外加热的方式，温升斜率控制在10℃ /min-20℃/min，固化保持时间控制在30min-60min，最后使用清洗设备及工艺进行等离子清洗，完成倒装芯片112的堆叠；
    在倒装芯片112上使用自动精密点胶机完成绝缘胶的点胶，并通过亚微米贴片机进行引线互连方式的顶部芯片113的贴装，在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；使用细间距的引线键合设备，进行顶部芯片与芯片插入层基板110之间的打线工艺，形成的多层键合线采用BGA弧方式，最终完成引线互连方式的顶部芯片113的堆叠；
   如图2C，将芯片插入层基板110与其之上的堆叠芯片作为一个独立叠层结构体，进行目检和通断测试，满足互连无短路和开路的要求；
如图2D所述，在封装基板106上进行绝缘胶的点胶，将底层芯片109贴装在封装基板106上，然后在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；然后对底层芯片109与封装基板106进行引线互连处理形成底层独立结构；该部分也作为一个独立底层结构进行目检和通断测试，满足互连无短路和开路的要求；
    如图1所示，在底层独立结构上进行绝缘胶的点胶，将独立叠层结构贴装在所述底层独立结构上，再对该组合结构在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗，最后对该底层独立结构与独立叠层结构进行引线互连形成高密度混合叠层封装结构；
     使用全自动包封设备，进行塑封及后固化，塑封时的温度范围为170℃-180℃，注塑压力范围为35kgf/cm2-45kgf/cm2，合膜压力范围为100 kgf/cm2-130kgf/cm2；整个塑封过程确保基板翘曲度<0.1、无剥离层、无交线短路等要求，后固化设备和工艺同于普通单芯片BGA封装；封装外部引脚可采用植球机和回流焊机进行焊料球的布球和焊接，焊料球直径为0.6mm。
实施例三 
以下参照附图3、图4A至图4D来详细说明本发明的实施例。 
选用SiC衬底材料作为芯片插入层基板110的衬底，一般选用热导率为180 W/m·K-210W/m·K、热膨胀系数为2.6×10-6/K -3.0×10-6/K的SiC材料。采用具备精磨、抛光功能的超薄减薄机进行衬底减薄，得到最终厚度为120μm的衬底，减薄过程中，衬底的粗磨范围从原始衬底厚度减至254μm，粗磨速度为60μm/min，精磨范围从254μm减至125μm，精磨速度为15μm/min；抛光范围从125μm减至120μm，抛光速度为0.02μm/s；在衬底上通过多层薄膜工艺制作金属导体层、绝缘介质层和电极焊区，实现芯片插入层基板110表面的多层布线123；绝缘介质层可以采用BCB、PI等有机材料，金属导体层和电极焊区可以采用铜金属层，图形化铜金属层，制作互连结构；   
采用紫外激光加工机对减薄后的衬底进行打孔和切割，形成腔体、凹槽、外缘等图形；使用自动精密点胶机完成绝缘胶的点胶，然后通过亚微米贴片机将无源器件124贴放到芯片插入层基板110的凹槽122内；在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；如图4A所示，使用细间距的引线键合设备，完成无源器件124与芯片插入层基板110之间的引线互连；
    在芯片插入层基板110上通过亚微米贴片机进行倒装芯片112的高精度贴装和回流焊接，焊接温度范围230℃-250℃；芯片倒装工艺完成后进行倒装芯片112的底部填充；底部填充胶的固化采用热风+红外加热的方式，温升斜率控制在10℃ /min-20℃/min，固化保持时间控制在30min-60min，最后使用清洗设备及工艺进行等离子清洗，完成倒装芯片的堆叠，如图4B所示；
在倒装芯片112上使用自动精密点胶机完成绝缘胶的点胶，并通过亚微米贴片机进行引线互连方式的顶部芯片113贴装，在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；使用细间距的引线键合设备，进行顶部芯片113与芯片插入层基板110之间的打线工艺，形成的多层键合线采用BGA弧方式，最终完成引线互连方式芯片的叠层；继续在所述顶部芯片上依次堆叠第二顶层芯片115，首先选用SiC隔片114，厚度为0.254mm，作为顶部芯片115垫高材料，保证各第二顶层芯片115不会与下层的顶层芯片113的引线发生干涉；在下端的顶部芯片113上进行绝缘胶的点胶，将需要堆叠的第二顶部芯片115贴装在下端的顶部芯片113上，然后对该贴装后的顶部芯片结构依次进行烘烤、清洗操作，对第二顶部芯片115与芯片插入层基板110进行引线互连处理形成底层独立结构。
    如图4C，将芯片插入层基板110与其之上的堆叠芯片作为一个独立叠层结构体，进行目检和通断测试，满足互连无短路和开路的要求； 
    如图4D所示，在封装基板106上进行绝缘胶的点胶，将底层芯片109贴装在封装基板106上，然后在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗；然后对底层芯片109与封装基板106进行引线互连处理形成底层独立结构；该部分也作为一个独立底层结构进行目检和通断测试，满足互连无短路和开路的要求；
   如图3所示，在底层独立结构上进行绝缘胶的点胶，将独立叠层结构贴装在所述底层独立结构上，再对该组合结构在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗，最后对该底层独立结构与独立叠层结构进行引线互连形成高密度混合叠层封装结构；
使用全自动包封设备，进行塑封及后固化，塑封时的温度范围为170℃-180℃，注塑压力范围为35kgf/cm2-45kgf/cm2，合膜压力范围为100 kgf/cm2-130kgf/cm2；整个塑封过程确保基板翘曲度<0.1、无剥离层、无交线短路等要求，后固化设备和工艺同于普通单芯片BGA封装；封装外部引脚可采用植球机和回流焊机进行焊料球的布球和焊接，焊料球直径为0.6mm，如图4。
 本发明的有益效果：本发明的高密度混合叠层封装结构中采用了高导热性和低膨胀系数的衬底材料制造芯片插入层基板，通过芯片插入层基板与芯片进行叠层，可同时解决尺寸差异较大芯片和不同互连方式芯片（引线键合方式和倒装方式）的混合叠层问题，特别适用于计算处理与储存控制器产品，有效提高了封装互连的可靠性和封装效率；本发明可实现分部独立叠层加工与测试，即先在插入层基板上进行芯片叠层，再将该叠层体作为独立部分完成与底层芯片进行叠层，提高了高密度混合叠层封装的成品率。 
以上公开的本发明优选实施例只是用于帮助阐述本发明。优选实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。 

Claims (13)

1.一种高密度混合叠层封装结构，其特征在于，包括：
封装基板载体，
依次顺序堆叠在所述封装基板载体上的底层芯片、芯片插入层基板以及倒装芯片，
以及堆叠在所述倒装芯片上的至少一层顶层芯片；
其中所述芯片插入层基板表面通过薄膜布线与所述顶层芯片电连接。
2.如权利要求1所述的高密度混合叠层封装结构，其特征在于，所述倒装芯片与芯片插入层基板通过焊料连接。
3.如权利要求1所述的高密度混合叠层封装结构，其特征在于，所述芯片插入层基板与所述底层芯片电连接，所述电连接的方式包括通孔方式、引线键合。
4.如权利要求1所述的高密度混合叠层封装结构，其特征在于，所述封装基板载体上部结构塑封在塑封填料中。
5.一种高密度混合叠层封装结构的制作方法，其特征在于，包括以下步骤：
在一衬底表面进行多层膜工艺制成金属导电层、绝缘介质层与电极焊区；
对经多层膜工艺处理后的所述衬底进行打孔和切割处理，在衬底表面形成多个凹槽结构；
对形成凹槽结构的所述衬底表面进行绝缘胶的点胶，将无源器件贴放到所述凹槽结构内，然后对该衬底依次进行烘烤、清洗操作，清洗结束后对无源器件与芯片插入层基板进行引线互连形成芯片插入层基板；
将倒装芯片贴装在所述芯片插入层基板上并对所述倒装芯片回流焊接处理，对所述倒装芯片的底部填入填充胶，对填充胶进行固化处理，完成固化处理后对该结构进行清洗完成倒装芯片的堆叠；
在所述倒装芯片上进行绝缘胶的点胶，将顶部芯片贴装在倒装芯片上，然后对该倒装芯片依次进行烘烤、清洗操作，对顶部芯片与芯片插入层基板进行引线互连处理，所述芯片插入层基板以及其上的堆叠结构形成一独立叠层结构；
在封装基板上进行绝缘胶的点胶，将底层芯片贴装在所述封装基板上，再对该组合结构依次进行烘烤、清洗操作，然后对所述底层芯片与封装基板进行引线互连处理形成底层独立结构；
在底层独立结构上进行绝缘胶的点胶，将独立叠层结构贴装在所述底层独立结构上，再对该组合结构进行烘烤、清洗操作，最后对该底层独立结构与独立叠层结构进行引线互连形成高密度混合叠层封装结构。
6.如权利要求5所述的制作方法，其特征在于，在所述顶部芯片堆叠到所述顶部芯片之后，继续在所述顶部芯片上依次堆叠多个顶部芯片，所述各顶部芯片设置有SiC隔片，所述在顶部芯片上堆叠另一顶部芯片的过程为：
    在所述下端的顶部芯片上进行绝缘胶的点胶，将需要堆叠的顶部芯片贴装在下端的顶部芯片上，然后对该贴装顶部芯片结构依次进行烘烤、清洗操作，对所述需堆叠的顶部芯片与芯片插入层基板进行引线互连处理形成底层独立结构。
7.    如权利要求5或6所述的制作方法，其特征在于，所述衬底为SiC材质，所述衬底的厚度为120um。
8.    如权利要求5或6所述的制作方法，其特征在于，所述金属导电层与电极焊区为铜金属层，所述绝缘介质层采用的材质包括BCB、PI。
9.    如权利要求5或6所述的制作方法，其特征在于，采用紫外激光对所述经多层膜工艺处理后的衬底进行打孔和切割处理。
10.    如权利要求5或6所述的制作方法，其特征在于，底部填充胶的固化采用热风+红外加热的方式，温升斜率控制在10℃ /min-20℃/min，固化保持时间控制在30min-60min。
11.    如权利要求5或6所述的制作方法，其特征在于，所述烘烤、清洗操作具体为：
    在180℃的温度下烘烤1小时，所用烘烤设备和普通单芯片BGA封装所用设备相同，然后使用清洗设备及工艺进行等离子清洗。
12.如权利要求5或6所述的制作方法，其特征在于，还包括以下步骤：
    对所述高密度混合叠层封装结构进行塑封及后固化，塑封时的温度范围为170℃-180℃，注塑压力范围为35kgf/cm2-45kgf/cm2，合膜压力范围为100 kgf/cm2-130kgf/cm2。
13.如权利要求5或6所述的制作方法，其特征在于，还包括以下步骤：  
    对所述独立叠层结构与底层独立结构进行目检和通断测试以满足互连无短路和开路的要求。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106419838A (zh) * 2016-08-30 2017-02-22 福州瑞芯微电子股份有限公司 肠道检测一体化芯片及其实现方法
CN106793566A (zh) * 2017-03-06 2017-05-31 维沃移动通信有限公司 一种印刷电路板装配板的制作方法及移动终端
WO2018054057A1 (zh) * 2016-09-23 2018-03-29 深圳市中兴微电子技术有限公司 封装结构
CN108336030A (zh) * 2018-01-16 2018-07-27 奥肯思（北京）科技有限公司 一种多层堆叠系统级封装
CN111498791A (zh) * 2020-04-30 2020-08-07 青岛歌尔微电子研究院有限公司 微机电系统封装结构及其制作方法
CN114242685A (zh) * 2021-12-01 2022-03-25 展讯通信（上海）有限公司 双面封装组件及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506975A (zh) * 2006-06-15 2009-08-12 马维尔国际贸易有限公司 堆叠管芯封装
KR20100112283A (ko) * 2009-04-09 2010-10-19 엘지이노텍 주식회사 다중 적층 패키지 및 이의 제조방법
CN202434509U (zh) * 2012-01-18 2012-09-12 刘胜 堆叠式半导体芯片封装结构

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101506975A (zh) * 2006-06-15 2009-08-12 马维尔国际贸易有限公司 堆叠管芯封装
KR20100112283A (ko) * 2009-04-09 2010-10-19 엘지이노텍 주식회사 다중 적층 패키지 및 이의 제조방법
CN202434509U (zh) * 2012-01-18 2012-09-12 刘胜 堆叠式半导体芯片封装结构

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106419838A (zh) * 2016-08-30 2017-02-22 福州瑞芯微电子股份有限公司 肠道检测一体化芯片及其实现方法
WO2018054057A1 (zh) * 2016-09-23 2018-03-29 深圳市中兴微电子技术有限公司 封装结构
CN106793566A (zh) * 2017-03-06 2017-05-31 维沃移动通信有限公司 一种印刷电路板装配板的制作方法及移动终端
CN108336030A (zh) * 2018-01-16 2018-07-27 奥肯思（北京）科技有限公司 一种多层堆叠系统级封装
CN111498791A (zh) * 2020-04-30 2020-08-07 青岛歌尔微电子研究院有限公司 微机电系统封装结构及其制作方法
WO2021218161A1 (zh) * 2020-04-30 2021-11-04 青岛歌尔微电子研究院有限公司 微机电系统封装结构及其制作方法
CN114242685A (zh) * 2021-12-01 2022-03-25 展讯通信（上海）有限公司 双面封装组件及其形成方法

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