CN108511428A - 半导体装置及其制造方法 - Google Patents

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杜旺朱
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Imark Technology Co
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Abstract

半导体装置及其制造方法。本发明公开了一种半导体装置包括：第一基板；第一金属柱，其在所述第一基板的第一侧上；第一半导体晶粒，其耦合到所述第一基板的所述第一侧；第二金属柱，其在所述第一金属柱上；第二半导体晶粒，其耦合到所述第一半导体晶粒；第二基板，其在所述第二金属柱上和所述第二半导体晶粒上；以及囊封材料，其在所述第一基板和所述第二基板之间且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
目前半导体装置和用于制造半导体装置的方法是不足的，例如导致制造过程太耗时及/或太昂贵，导致具有不可靠连接及/或具有次优尺寸的互连结构等的半导体封装。通过将这些方法与在本发明的其余部分中参考附图所阐述的揭露内容进行比较，常规和传统方法的进一步限制和缺点将对本领域技术人士而言变得显而易见。
发明内容
本发明的各个态样提供了半导体装置和制造半导体装置的方法。作为非限制性范例，本发明的各个态样提供了包括堆叠晶粒结构的半导体装置及其制造方法。
本发明的一态样为一种半导体装置，包括：第一基板；第一金属柱，其在所述第一基板的第一侧上；第一半导体晶粒，其耦合到所述第一基板的所述第一侧；第二金属柱，其在所述第一金属柱上；第二半导体晶粒，其耦合到所述第一半导体晶粒；第二基板，其在所述第二金属柱上和所述第二半导体晶粒上；以及囊封材料，其在所述第一基板和所述第二基板之间且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
在前述态样中，所述囊封材料包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述第二金属柱相同的高度。
在前述态样中，所述第一囊封材料和所述第二囊封材料由相同的材料形成。
在前述态样中，自所述第一基板起算，所述第一囊封材料具有比所述第一半导体晶粒的高度还高的高度，并且所述第一囊封材料囊封所述第一半导体晶粒的所述第一侧。
在前述态样中，所述囊封材料是单一连续材料层。
在前述态样中，所述半导体装置包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。
在前述态样中，所述囊封材料包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其围绕所述粘着构件。
在前述态样中，自所述第二基板起算，所述粘着构件具有与所述第二囊封材料相同的高度。
在前述态样中，所述第一半导体晶粒的作用侧至少通过所述第一基板、所述第一金属柱、所述第二金属柱和所述第二基板而电性耦合到所述第二半导体晶粒的作用侧。
在前述态样中，所述第一金属柱和所述第二金属柱在与所述第一金属柱和所述第二金属柱堆叠的堆叠方向垂直的方向上彼此偏移；以及所述半导体装置包括柱重新分布结构，所述第一金属柱和所述第二金属柱通过所述柱重新分布结构电性连接。
在前述态样中，所述囊封材料包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其在所述第一囊封材料和所述第二基板之间，其中所述柱重新分布结构在所述第一囊封材料之上，并且所述柱重新分布结构的至少一部分嵌入所述第二囊封材料中。
在前述态样中，所述第二半导体晶粒的中心在与所述第一半导体晶粒和所述第二半导体晶粒堆叠的堆叠方向垂直的方向上从所述第一半导体晶粒的中心位移。
在前述态样中，在所述第一金属柱和所述第二金属柱之间没有中间层。
本发明的另一态样为一种半导体装置，包括：第一基板；第一金属柱，其被镀在所述第一基板的第一侧上；第一半导体晶粒，包括：第一侧，其背离所述基板；以及第二侧，其面向所述基板且包括用多个导电凸块连接到所述基板的所述第一侧的多个衬垫；第二金属柱，其被镀在所述第一金属柱上；第二半导体晶粒，包括：第一侧，其背离所述第一半导体晶粒且包括多个衬垫；以及第二侧，其耦合到所述第一半导体晶粒的所述第一侧；第二基板，包括：第一侧，其背离所述第二半导体晶粒；以及第二侧，其面向所述第一半导体晶粒且包括连接到所述第二半导体晶粒的所述多个衬垫的导电层；以及囊封材料，其在所述第一基板和所述第二基板之间并且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒的横向侧。
在前述另一态样中，所述囊封材料包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其完全在所述第一囊封材料和所述第二基板之间延伸。
在前述另一态样中，所述半导体装置包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。
在前述另一态样中，所述囊封材料包括：第一囊封材料；以及第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述粘着构件相同的高度。
在前述另一态样中，所述第二金属柱直接镀在所述第一金属柱上。
在前述另一态样中，所述半导体装置包括柱重新分布结构，其中所述第一金属柱和所述第二金属柱通过所述柱重新分布结构而电性连接。
本发明的又一态样为一种制造半导体装置的方法，所述方法包括：提供第一基板；在所述第一基板的第一侧上形成第一金属柱；将第一半导体晶粒耦合到所述第一基板的所述第一侧；在所述第一金属柱上形成第二金属柱；将第二半导体晶粒耦合到所述第一半导体晶粒；在所述第二金属柱上和所述第二半导体晶粒上形成第二基板；以及在所述第一基板和所述第二基板之间形成囊封材料，所述囊封材料至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
附图说明
图1显示了根据本发明的各个态样的制造半导体装置的示例性方法的流程图。
图2A至2J显示了根据本发明的各个态样来说明制造半导体装置的方法的各个步骤的横截面图。
图3显示了根据本公开的各个态样的示例性半导体装置的横截面图。
图4显示了根据本公开的各个态样的示例性半导体装置的横截面图。
图5显示了根据本公开的各个态样的示例性半导体装置的横截面图。
具体实施方式
以下讨论通过提供本发明的范例来呈现本发明的各个态样。这些范例是非限制性的，因此本发明的各个态样的范围未必受到所提供范例的任何具体特征所限制。在下面的讨论中，用语“例如”、“比如”和“示例性”是非限制性的，并且通常是与“作为示例而非限制”、“例如而非限制”和类似用语的同义词。
如本文所使用的，“及/或”表示通过“及/或”连接的列表中的任何一个或多个项目。作为范例，“x及/或y”表示三元素集合{(x)，(y)，(x，y)}中的任何元素。换句话说，“x及/或y”表示“x和y中的一个或两个”。作为另一个例子，“x、y及/或z”表示七元素集合{(x)，(y)，(z)，(x，y)，(x，z)，(y，z)，(x，y，z)}。换句话说，“x、y及/或z”表示“x、y和z中的一个或多个”。
本文使用的用语仅用于描述特定范例的目的，并不意图限制本发明。如本文所使用的，单数形式也意图包括复数形式，除非上下文另有明确指出。进一步理解，在本说明书中使用的用语“包括”、“包含”、“包括有”、“包含有”、“有”、“具有”、“含有”以及类似用语指定存在所描述的特征、整数、步骤、操作、元件及/或组件，但不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件及/或其群组。
应当理解的是，尽管本文可以使用用语第一、第二等来描述各种元件，但是这些元件不应受这些用语的限制。这些用语仅用于区分一个元件和另一个元件。因此，例如，在不脱离本发明的教导的情况下，可以将下面讨论的第一元件、第一组件或第一部分称为第二元件、第二组件或第二部分。类似地，可以使用各种空间用语诸如“上”、“上方”、“下”、“下方”、“侧”、“横向”、“水平”、“垂直”及类似用语来以相对的方式区分一个元件和另一个元件。然而，应当理解的是，组件可以不同的方式定向，例如，半导体装置可以侧向转动，使得其“顶”表面面向水平并且其“侧”表面面向垂直，而不脱离本发明的教导。
还将理解的是，除非另有明确说明，用语耦合、连接、附接和类似用语皆包括直接和间接(例如，具有中间元件)耦合、连接、附接等。例如，如果元件A耦合到元件B，元件A可以通过中间信号分布结构间接地耦合到元件B，元件A可以直接耦合到元件B(例如，直接粘着到、直接焊接到、由直接金属至金属接合来附接等)等。
在附图中，为了清楚起见，可能夸大了结构、层、区域等的尺寸(例如，绝对及/或相对尺寸)。虽然这种维度通常是示例性实施方案的表示，但它们不是限制性的。例如，如果结构A被图示为大于区域B，则这通常是示例性实施方案的表示，但是除非另有说明，否则结构A通常不需要大于结构B。另外，在附图中，相似的元件符号可以在整个讨论中指代相似的元件。
随着目前趋向于更小和更薄的电子产品的趋势，通常期望在这种电子产品中使用的半导体装置具有增加的功能和减小的尺寸。这些目标导致了各种半导体封装技术的发展。这种封装技术的例子包括半导体封装堆叠在另一个封装上的PoP(Package-on-Package)配置、半导体封装安装在另一个封装中的PiP(Package-in-Package)配置等。然而，这种封装技术通常与增加的封装(或装置)厚度和相对复杂的制造制程相关联，例如涉及增加的循环时间、增加的成本、增加缺陷的机会等。
本发明的各个态样提供了半导体装置(在本文也可以称为半导体封装)及其制造方法，其中所述半导体装置具有减小的总体厚度并且可促进半导体晶粒的堆叠。
本发明的各个态样提供一种半导体装置，其包括：第一基板；第一金属柱，其在所述第一基板的第一侧上；第一半导体晶粒，其耦合到所述第一基板的所述第一侧；第二金属柱，其在所述第一金属柱上；第二半导体晶粒，其耦合到所述第一半导体晶粒；第二基板，其在所述第二金属柱上和所述第二半导体晶粒上；以及囊封材料，其在所述第一基板和所述第二基板之间且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
在各种示例性实施方案中，所述囊封材料可以例如包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述第二金属柱相同的高度。所述第一囊封材料和所述第二囊封材料可以由相同的材料形成。自所述第一基板起算，所述第一囊封材料可以例如具有比所述第一半导体晶粒的高度还高的高度，并且所述第一囊封材料可以囊封所述第一半导体晶粒的所述第一侧。
在各种示例性实施方案中，所述半导体装置可以例如包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。在一示例性实施方案中，所述囊封材料可以包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述第二金属柱相同的高度且围绕所述粘着构件。自所述第二基板起算，所述粘着构件可以例如具有与所述第二囊封材料相同的高度。
在各种示例性实施方案中，所述第一半导体晶粒的作用侧至少通过所述第一基板、所述第一金属柱、所述第二金属柱和所述第二基板而电性耦合到所述第二半导体晶粒的作用侧。
在各种示例性实施方案中，所述第一金属柱和所述第二金属柱可以在与所述第一金属柱和所述第二金属柱堆叠的堆叠方向垂直的方向上彼此偏移；以及所述半导体装置包括柱重新分布结构，其电性连接所述第一金属柱和所述第二金属柱。所述囊封材料可以例如包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其在所述第一囊封材料和所述第二基板之间，其中所述柱重新分布结构在所述第一囊封材料之上，并且所述柱重新分布结构的至少一部分嵌入所述第二囊封材料中。
在各种示例性实施方案中，所述第二半导体晶粒可以在与所述第一半导体晶粒和所述第二半导体晶粒堆叠的堆叠方向垂直的方向上从所述第一半导体晶粒位移。再者，在各种示例性实施方案中，在所述第一金属柱和所述第二金属柱之间可以没有中间层。
本公开的各个态样还提供一种半导体装置，其包括：第一基板；第一金属柱，其被镀在所述第一基板的第一侧上；第一半导体晶粒，包括：第一侧，其背离所述基板；以及第二侧，其面向所述基板且包括用多个导电凸块连接到所述基板的所述第一侧的多个衬垫；第二金属柱，其被镀在所述第一金属柱上；第二半导体晶粒，包括：第一侧，其背离所述第一半导体晶粒且包括多个衬垫；以及第二侧，其耦合到所述第一半导体晶粒的所述第一侧；第二基板，包括：第一侧，其背离所述第二半导体晶粒；以及第二侧，其面向所述第一半导体晶粒且包括连接到所述第二半导体晶粒的所述多个晶粒衬垫的导电层；以及囊封材料，其在所述第一基板和所述第二基板之间并且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒的横向侧。
在各种示例性实施方案中，所述囊封材料可以包括：第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及第二囊封材料，其完全在所述第一囊封材料和所述第二基板之间延伸。
在各种示例性实施方案中，所述半导体装置可以包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。所述囊封材料可以例如包括：第一囊封材料；以及第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述粘着构件相同的高度。
在各种示例性实施方案中，所述第二金属柱可以直接镀在所述第一金属柱上。在各种示例性实施方案中，所述半导体装置可以包括柱重新分布结构，其中所述第一金属柱和所述第二金属柱通过所述柱重新分布结构而电性连接。
本公开的各个态样提供一种制造半导体装置的方法，其中所述制造方法包括：提供第一基板；在所述第一基板的第一侧上形成第一金属柱；将第一半导体晶粒耦合到所述第一基板的所述第一侧；在所述第一金属柱上形成第二金属柱；将第二半导体晶粒耦合到所述第一半导体晶粒；在所述第二金属柱上和所述第二半导体晶粒上形成第二基板；以及在所述第一基板和所述第二基板之间形成囊封材料，所述囊封材料至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
现在将参考附图详细描述本发明的各个态样，使得它们可以由本领域技术人士轻易地实施。
图1显示了根据本发明的各个态样来制造半导体装置的示例性方法100的流程图。图2A-2J显示了根据图1的示例性方法100的制造期间的示例性半导体装置的横截面图。下面的讨论将一起参考图1和图2A-2J。
参考图1，制造半导体装置的示例性方法100可以包括：(S1)形成第一基板，(S2)形成第一金属柱，(S3)附接第一半导体晶粒，(S4)形成第一囊封材料，(S5)执行第一薄化，(S6)形成第二金属柱，(S7)附接第二半导体晶粒，(S8)形成第二囊封材料，(S9)执行第二薄化，(S10)形成第二基板，(S11)附接互连结构，以及(S12)单一化分割。现在将参考图2A-2J来描述图1所示的示例性方法100的各个方块(或步骤、阶段、过程等)。
参考图1和图2A的示例性结构200a，示例性方法100可以在方块S1处包括形成(或提供、接收等)载体105且在载体105上形成第一基板110。载体105可以包括各种特性中的任何一种，其非限制性范例在本文中提供。载体105可以例如包括用于单个半导体装置(或封装)的载体，或者可以例如包括其上可以形成任何数量的半导体装置(或封装)的晶圆或面板。载体105可以例如包括半导体晶圆或面板。载体105还可以例如包括玻璃晶圆或面板、金属晶圆或面板、陶瓷晶圆或面板、塑料晶圆或面板等。
在示例性方案中，可以在其上已经形成有第一基板110的情况下接收载体105。在这种方案下，在方块S1处不需要形成第一基板110。在另一示例性方案下，载体105可以在其上未形成有第一基板110(或其一部分)的情况下被接收，并且方块S1可以包括在其上形成第一基板110(或其余部分)。注意，第一基板110在本文中也可以被称为中介层。
例如，方块S1可以包括形成具有任何数量的介电层和导电层(例如，信号分布层、衬垫层、导电通孔、凸块下金属化等)的第一基板110。在示例性实施方案中，包括信号分布层112、介电层111和衬垫(或通孔)层113的第一基板110可以形成在载体105上。
信号分布层112(其在本文也可以称为重新分布层、分布层、导电层、迹线层等)可以包括各种材料(例如铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等)中的任何一种，但是本发明的范围不限于此。信号分布层112(或第一基板110)可以例如在第一半导体晶粒130的多个端子和相应的第一金属柱120之间提供电信号路径。
方块S1可以包括以各种方式中的任何一种形成信号分布层112，其非限制性范例在本文中呈现。例如，方块S1可以包括利用各种制程(例如，电解电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)中的任何一种或多种来形成信号分布层112，但是本发明的范围不限于此。信号分布层112可以例如直接形成在载体105上、在中间介电层上等。
在各种示例性方案下，例如其中信号分布层112被电镀，方块S1可以包括在电镀信号分布层112之前形成一个或多个晶种层。例如，虽然图2A中未显示，方块S1可以包括在载体105的顶表面上形成一个或多个晶种层。这种晶种层可以包括各种材料中的任何一种。例如，晶种层可以包括铜。再例如，晶种层可以包括一层或多层各种金属(例如，银、金、铝、钨、钛、镍、钼等)中的任何一种。晶种层可以利用各种技术(例如，溅射或其它物理气相沉积(PVD)技术、化学气相沉积(CVD)、无电电镀、电解电镀等)中的任何一种形成。晶种层可以例如在随后的电镀制程中使用。
注意，在各种示例性实施方案中，载体105可以在其上提供(或形成)具有氧化物及/或氮化物层(或其它介电材料)，在这种情况下，方块105可以包括在形成基板110之前移除该层、在该层上形成基板110、在形成基板110之前在载体105上形成另一层等。
介电层111可以包括一层或多层各种介电材料中的任何一种，例如无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其组合、其等效物等)及/或有机介电材料(例如，聚合物、聚酰亚胺(PI)、苯环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺-三氮杂环(bismaleimide triazine，BT)、模塑材料、酚树脂、环氧树脂、聚硅氧、丙烯酸酯聚合物、其组合、其等效物等)，但是本发明的范围不限于此。
方块S1可以包括利用各种制程(例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、电浆气相沉积(PVD)、片层压、蒸发等)中的任何一种或多种来形成介电层111，但本发明的范围不限于此。
例如，方块S1也可以包括图案化介电层111，例如于其中形成孔，其暴露本文讨论的各种导电层的各个部分(例如，信号分布层112、其它信号分布层、导电层、衬垫层等)。例如，方块S1可以包括烧蚀孔(例如，利用雷射烧蚀、利用机械烧蚀、利用蚀刻等)。也例如，方块S1可以包括最初形成具有所需孔的介电层111(例如，沉积等)。
衬垫(或通孔)层113，其在本文也可以称为衬垫、通孔、迹线、连接盘(land)、接合衬垫层、导电层、迹线层等，可以包括各种材料(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等)中的任何一种，但是本发明的范围是不限于此。
方块S1可以包括以各种方式中的任何一种形成衬垫(或通孔)层113，其非限制性范例在本文中呈现。例如，方块S1可以包括使用各种制程(例如，电解电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)中的任何一种或多种制程来形成衬垫层113，但是本发明的范围不限于此。例如，方块S1可以包括在信号分布层112的由介电层111中的孔暴露的部分上、在介电层111的部分上等形成衬垫层113。
与本文所讨论的信号分布层112或任何导电层一样，方块S1可以包括形成一个或多个晶种层，作为形成衬垫(或通孔)层113的处理的一部分(例如，在电镀衬垫层113之前等)。例如，虽然图2A中未显示，但是方块S1可以包括在信号分布层112的顶表面上、在介电层111的顶表面及/或孔表面上等形成一个或多个晶种层。
注意，尽管附图中显示了一组说明性的导电层和介电层，但是方块S1可以包括形成第一基板110以具有任何数量的这种导电及/或介电层。
如本文所讨论的，载体105可以包括硅(或其它半导体)晶圆。在这种情况下，信号分布层112、介电层111和衬垫(或通孔)层113可以形成在半导体晶圆制造制程中(例如，在晶圆厂设施等)。例如也可以在封装制程(例如，半导体装置封装设备等)中形成任何或所有这些层，例如可以将半导体晶圆作为输入接收至封装制程。
在示例性方法100的各种阶段中的任一阶段中，可以去除载体105的至少一部分(并且在一些示例性实施方案中为所有载体)。这种去除可以各种方式中的任一种进行(例如，通过机械研磨载体105的背面或其一部分、通过化学蚀刻载体105的背面或其一部分、通过进行化学/机械平坦化(CMP)等)。在其他示例性实施方案中，载体105或其一部分可以藉由剥离、拉伸、剪切等来去除。因此，本发明的范围不应受除去载体105的全部或一部分的任何特定方式的限制。注意的是，尽管载体105在附图中通常被显示为薄层，但载体105可以相对较厚(例如，在封装制程的各个阶段期间提供结构支撑)直到其变薄及/或移除。
通常，方块S1可以包括在形成(或提供或接收)载体105及/或其上形成第一基板110。因此，本发明的范围不应受到任何特定载体或基板的特性或藉由形成这种载体或基板的任何特定方式的特性的限制。
参考图1和图2B的示例性结构200b，示例性方法100可以在方块S2处包括形成一第一金属(或导电)柱或多个第一金属柱。例如，第一金属柱120可以形成在第一基板110上(例如，在其衬垫层113上、其信号分布层112上等)。
在示例性实施方案中，方块S2可以包括形成第一金属柱120以从第一基板110的衬垫层113(或重新分布层112)垂直地延伸。这种形成可以以各种方法执行，其非限制性范例于本文中提供。
在示例性实施方案中，方块S2可以例如包括在(例如，在方块S1所形成或接收)衬垫层113的相应互连衬垫上形成第一金属柱120或在另一导电层部分上形成第一金属柱120。如本文所讨论的，相应互连衬垫可以例如包括各种导电材料(例如，铜、铝、银、金、镍、其合金等)中的任何一种。相应互连衬垫可以例如通过介电层111或另一介质层中的孔露出。介电层111可以例如覆盖相应互连衬垫的侧表面及/或相应互连衬垫的顶表面的外周边。
在示例性实施方案中，可以形成凸块下金属化(UBM)结构110a，然后第一金属柱120可以形成于其上。UBM结构110a在本文中也可以称为柱晶种层110a。
在示例性实施方案中，方块S2(或方块S1)可以包括在介电层111上及/或在藉由介电层111中的孔露出的衬垫层113的相应互连衬垫之部分上形成UBM结构110a的UBM晶种层。UBM晶种层可以例如包括各种导电材料(例如，铜、金、银、金属等)中的任何一种。UBM晶种层可以各种方式(例如，溅射、无电电镀、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积等)中的任何一种形成。
方块S2可以例如包括在UBM晶种层上形成遮罩(或模板)以定义要形成UBM结构110a的一个或多个UBM层及/或第一金属柱120(或其他互连结构)的区域。例如，遮罩可以包括光阻(PR)材料或其它材料，其可以被图案化以覆盖除了要形成UBM层及/或第一金属柱120的区域之外的区域。然后，方块S2可以例如包括在通过遮罩暴露的UBM晶种层上形成一个或多个UBM层。UBM层可以包括各种材料(例如，钛、铬、铝、钛/钨、钛/镍、铜、其合金等)中的任何一种。方块S2可以包括以各种方式(例如，电镀、溅射、无电电镀、化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积等)中的任何一种在UBM晶种层上形成UBM层。
然后，方块S2可以例如包括在UBM结构110a(或柱晶种层)上形成第一金属柱120(或杆或其他互连结构)。第一金属柱120可以包括各种特性中的任何一种。例如，第一金属柱120可以是圆柱形的、椭圆柱形的、矩形杆形状等。第一金属柱120可以例如包括平的上端、凹的上端或凸的上端。第一金属柱120可以例如包括本文中关于导电层讨论的任何材料。在示例性实施例中，第一金属柱120可以包括铜(例如，纯铜、具有一些杂质的铜、铜合金等)。在示例性实施例中，方块S2(或示例性方法100的另一方块)还可以包括在第一金属柱120上形成焊料帽(或圆顶)。方块S2可以包括以任何方式(例如，电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)中的任何一种来形成第一金属柱120，但是本发明的范围不限于此。
在形成第一金属柱120之后，如果使用遮罩，方块S2可以包括剥离或去除遮罩(例如，化学剥离、灰化等)。另外，方块S2可以包括去除UBM晶种层的至少一部分(例如，至少该部分不被第一金属柱120覆盖(例如，通过化学蚀刻等))。注意的是，例如，在UBM晶种层的蚀刻期间，UBM层下方的至少UBM晶种层的横向边缘部分可以被蚀刻。例如，这种蚀刻可能导致第一金属柱120和UBM结构110a的UBM层下方的底切。
参考图1和图2C的示例性结构200c，示例性方法100可以在方块S3处包括将第一半导体晶粒130附接到第一基板110的顶侧(或部分)。第一半导体晶粒130可以例如以第一半导体晶粒130的作用侧131(例如，通常形成有半导体)面向第一基板110且与作用侧131相对的非作用侧背离第一基板的方式定向。注意的是，作用侧131也可以被称为导电侧(例如，包括电连接到晶粒的半导体电路的晶粒接合衬垫)，而非作用侧也可以被称为非导电侧(或非图案化侧)。例如，如图2C所示，第一半导体晶粒130的下侧可以用导电凸块132(例如，C4凸块、微凸块、金属柱、导电球等)附接到衬垫层113的互连衬垫。方块S3可以包括将第一半导体晶粒130以各种方式(例如，质量回焊、热压接合、直接金属至金属金属间接合、雷射焊接、导电环氧树脂接合等)附接到第一基板110的顶侧。
第一半导体晶粒130可以例如在基板110上位于中央，但也可以横向偏移。例如，可以将多个第一半导体晶粒130附接到基板110以包含在相同的封装半导体装置中。
注意的是，例如当附接到基板110时，第一半导体晶粒130可以比第一金属柱120还高、比第一金属柱120还矮或与第一金属柱120大致相同的高度。如本文所讨论的，半导体晶粒130及/或第一金属柱120的顶部可以在方法100的各种阶段中的任一阶段进行平坦化。
第一半导体晶粒130(与本文所讨论的第二半导体晶粒160一样)可以包括各种电路特性中的任何一种。例如，第一半导体晶粒130可以包括电性电路，诸如中央处理单元(CPU)、数位信号处理器(DSP)、网络处理器、功率管理单元、音频处理器、RF电路、无线基带芯片上系统(SoC)处理器、感测器、特定应用积体电路(ASIC)、挥发性及/或非挥发性记忆体等。
参考图1和图2D的示例性结构200d，示例性方法100可以在方块S4处包括形成第一囊封材料140。方块S4可以包括以各种方式中的任何一种形成第一囊封材料140(或囊封剂)，其非限制性实例在本文中提供。
第一囊封材料140可以包括各种囊封或模塑材料(例如，树脂、聚合物、聚合物复合材料、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯、聚硅氧树脂、其组合、等效物等)中的任何一种。第一囊封材料140还可以例如包括本文讨论的任何介电材料(例如，关于介电层111等)。
方块S4可以包括以各种方式(例如，压缩模塑、转移模塑、液体囊封剂模塑、真空层压、膏印刷(paste printing)、薄膜辅助模塑等)中的任何一种形式形成第一囊封材料140。另外例如，方块S4可以包括利用可用于形成介电层的各种技术中的任何一种来形成第一囊封材料140，其范例在此提供(例如，关于形成介电层111等)。
如图2D所示，第一囊封材料140可以覆盖基板110的顶侧(例如，在基板110的顶侧暴露的任何介电质及/或导电层)。第一囊封材料140还可以覆盖第一半导体晶粒130(或多个第一半导体晶粒)的横向侧及/或第一金属柱120(或多个第一金属柱)的整体或部分。第一囊封材料140可以形成为也覆盖第一半导体晶粒130的顶侧及/或第一金属柱120的顶侧。尽管图2D和其它本文的附图显示了仅覆盖第一基板110的顶侧的第一囊封材料140，应当理解的是，第一囊封材料140也可形成为覆盖第一基板110的横向侧(例如，在将第一基板110与晶圆或面板或其它组基板分开之后)。
注意的是，第一囊封材料140也可以在第一半导体晶粒130下方填充，及/或与第一囊封材料140分离的底部填充物可以在第一半导体晶粒130的附着期间及/或之后被施加。例如，这种底部填充物可以包括各种类型的材料中的任何一种，例如环氧树脂、热塑性材料、可热固化材料、聚酰亚胺、聚胺甲酸酯、聚合物材料、填充的环氧树脂、填充的热塑性材料、填充的可热固化材料、填充的聚酰亚胺、填充的聚胺甲酸酯、填充的聚合物材料、助熔的底部填充物及其等效物，但不限于此。可以使用毛细管底部填充制程、利用预先施加的底部填充物等进行这种底部填充。
参考图1和图2E的示例性结构200e，示例性方法100可以在方块S5处包括对于方块S4处囊封的组装件进行薄化(例如，执行第一薄化操作等)。例如，方块S5可以包括使第一囊封材料140的顶侧薄化到期望的厚度(例如，机械研磨、化学蚀刻、剃刮或剪切、剥离、其任何组合等)。例如，方块S5可以包括使第一半导体晶粒130(或多个第一半导体晶粒)及/或第一金属柱120(或多个第一金属柱)薄化(例如，机械研磨、化学蚀刻、剃刮、剥离、其任何组合等)。在图2E所示的示例性实施方案中，方块S5包括以导致第一囊封材料140、第一半导体晶粒130及/或第一金属柱120顶表面共平面的方式执行薄化，因此，第一半导体晶粒130和第一金属柱120的至少相应的顶表面(及/或至少横向侧表面的上部)从第一囊封材料140的顶表面暴露(或于第一囊封材料140的顶表面处暴露)。注意的是，虽然示例性实施方案显示了从第一囊封材料140暴露的第一半导体晶粒130的顶侧，但是这种曝光并非必要。例如，在各种实施方案中，可以保留覆盖第一半导体晶粒130的顶侧的第一囊封材料140的薄层。
在各种示例性实施方案中，方块S1-S5(及/或所得到的结构)可以与于2016年8月11日提交的名称为“半导体封装和其制造方法”的美国专利申请号第14/823,689号中所示的大体上类似的方块(及/或所得到的结构)共享任何或全部特征，其中该美国专利申请案的全部内容通过引用方式将用于所有目的的整体并入本文。
参考图1和图2F的示例性结构200f，示例性方法100可以在方块S6处包括形成第二金属柱(或多个第二金属柱)。第二金属柱150例如可以形成在第一金属柱120上(例如，直接形成、以一个或多个中间层间隔地形成)。另外，例如也可以多个第二金属柱150中每个第二金属柱可形成在多个第一金属柱120中的相应第一金属柱上。
在示例性实施方案中，方块S6可以包括形成第二金属柱150以从第一金属柱120垂直延伸。这种形成可以各种方式中的任何一种来执行，其非限制性范例在本文中提供。例如，方块S6可以包括以与方块S2处形成第一金属柱120的相同方式形成第二金属柱150。例如，方块S6可以包括以与形成第一金属柱120不同的方式形成第二金属柱150。
在示例性实施方案中，方块S6可以例如包括在相应的第一金属柱120上(例如，直接地或间接地)形成第二金属柱150。如本文所讨论的，第一金属柱120可以例如包括各种导电材料(例如，铜、铝、银、金、镍、其合金等)中的任何一种。第一金属柱120(例如，其顶表面、其侧表面的顶部等)可以例如暴露在第一囊封材料140的顶表面处。第一囊封材料140可以例如覆盖第一金属柱120的横向侧的下部或全部及/或可以覆盖第一金属柱120的顶表面的外周边。
在示例性实施方案中，方块S6可以包括直接在第一金属柱120的顶表面上形成第二金属柱150。注意的是，第二金属柱150的横向及/或垂直尺寸(及/或形状)可以匹配相应的第一金属柱120的横向及/或垂直尺寸(及/或形状)，但是这不一定是这种情况。例如，第二金属柱150可以包括比第一金属柱120更小或更大的横向及/或垂直尺寸。
在另一示例性实施方案中，可以在第一金属柱120上形成凸块下金属化(UBM)结构(或界面层结构)，然后可以在UBM结构上形成第二金属柱150。如果形成的话，方块S6可以包括以与本文中关于可在方块S2处形成的UBM结构110a(或柱晶种层)所讨论的相同方式来形成这样的UBM结构(或界面层结构)，例如利用相同或相似的遮罩制程、金属形成制程、遮罩及/或金属去除制程等。
第二金属柱150可以包括各种特征中的任何一种。例如，第二金属柱150可以是圆柱形的、椭圆柱形的、矩形杆形状等。第二金属柱150可以例如包括平的上(及/或下)端、凹的上(及/或下)端或凸的上(及/或下)端。例如，第二金属柱150可以包括本文中关于导电层、关于第一金属柱120等讨论的任何材料。在示例性实施例中，第二金属柱150可以包括铜(例如，纯铜、含有杂质的铜等、铜合金等)。在示例性实施方案中，方块S6(或示例性方法100的另一方块)还可以包括在第二金属柱150上形成焊料帽(或圆顶)或另一金属层。方块S6可以包括以各种方式(例如，电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)中的任何一种来形成第二金属柱150，但是本发明的范围不限于此。
如本文所讨论的，第二金属柱150(或多个第二金属柱)可以与相应的第一金属柱精确对准，但是这种对准也可以是不对准的(例如，通过设计或由于制造公差)。因此，第二金属柱150和第一金属柱120之间可能存在表面不连续(例如，阶梯状、尖锐曲线等)。注意的是，如本文所述，第二金属柱150可以从第一金属柱120横向移位，使得在第二金属柱150和第一金属柱120之间没有正好垂直重迭(例如，形成信号分布结构以电连接第二金属柱150和第一金属柱120)。
如本文所讨论的，第二金属柱150可以形成为具有各种高度(或垂直)尺寸中的任何一个。例如，方块S6可以包括形成第二柱150以具有比期望的最终高度更高的高度(例如，以补偿制造公差等)。同样例如，方块S6可以包括形成第二金属柱150以具有与(例如，在方块S7等安装)第二半导体晶粒的预期高度的高度一样高或高于第二半导体晶粒的预期高度的高度。
参考图1和图2G的示例性结构200g，示例性方法100可以在方块S7处包括将第二半导体晶粒160(或多个第二半导体晶粒160)附接到第一半导体晶粒160的顶侧(或部分)。方块S7可以例如与方块S3共享任何或全部特征。
在示例性实施方案中，第二半导体晶粒160可以例如半导体晶粒160的作用侧161背离第一半导体晶粒130且半导体晶粒160的非作用侧面向第一半导体晶粒130的方式来定向。例如，第一和第二半导体晶粒130和160的各个非作用侧可以彼此面对。第二半导体晶粒160可以例如在第一半导体晶粒130上位于中央。第二半导体晶粒160可以例如具有等于、小于或大于第一半导体晶粒130的尺寸的尺寸。注意的是，如本文所讨论的，第二半导体晶粒160可以相对于第一半导体晶粒130横向移位。还应注意的是可以存在(相同或不同类型的)一个或多个第一半导体晶粒130和(相同或不同类型的)一个或多个第二半导体晶粒160。
第二半导体晶粒160(如本文所讨论的第一半导体晶粒130一样)可以包括各种电路特性中的任何一个。例如，第二半导体晶粒160可以包括诸如电性电路，诸如中央处理单元(CPU)、数位信号处理器(DSP)、网络处理器、功率管理单元、音频处理器、RF电路、无线基带芯片上系统(SoC)处理器、感测器、特定应用积体电路(ASIC)、挥发性及/或非挥发性记忆体等。在示例性实施方案中，第二半导体晶粒160可以执行与第一半导体晶粒130相同的功能(例如，皆执行记忆体功能、皆执行处理功能等)。在另一示例性实施方案中，第二半导体晶粒160可以执行与第一半导体晶粒130不同的功能。然而，这些不同的相应功能可以是互补的(例如，一个执行处理功能、一个执行记忆体功能、另一个晶粒执行通信功能、另一个晶粒执行感测器功能等)。
例如，如图2G所示，第二半导体晶粒160的下侧可以用粘着构件160a附接到第一半导体晶粒130的上侧。粘着构件160a可以例如包括粘着浆糊层、液体粘着层、预先形成的双面胶带或片(例如，晶粒附着带)等。粘着构件160a可以例如部分地或完全地覆盖第二半导体晶粒160的底侧。粘着构件160a也可以例如部分地或完全地覆盖第一半导体晶粒130的顶侧。例如，尽管在图2G中未显示，粘着构件160a可以覆盖第一囊封材料140的顶侧的至少一部分，例如第一囊封材料140的顶侧中围绕第一半导体晶粒130的周边且紧邻第一半导体晶粒130的部分。粘着构件160a可以例如包括阻止第一半导体晶粒130和第二半导体晶粒160之间的电连接的介电材料。然而，粘着构件160a可以是导热的。注意的是，在各种示例性实施方案中，粘着构件160a可以是导电的。
注意的是，第二半导体晶粒160例如当附接到第一半导体晶粒130时可以比第二金属柱150更高、比第二金属柱150更短或与第二金属柱大致相同的高度。在示例性实施方案中，第二半导体晶粒160可包括作用侧161上以向上方向延伸的导电凸块162(或衬垫、柱、球、其它互连结构等)。在这种实施方案中，第二金属柱150的高度可以至少与这种导电凸块162的下端一样高。在这种构造中，第二金属柱150和第二半导体晶圆160的导电凸块162可以平坦化(例如，在方块S9等)，而不损坏第二半导体晶粒160的作用侧161上的主动电路。导电凸块162、第二半导体晶粒160及/或第二金属柱150的顶部可以在方法100的各种阶段中的任一阶段被平坦化。
注意的是，虽然在图1中没有明确显示，但是可以在方块S7的附接第二半导体晶粒之前对组装件执行测试操作。
参考图1和图2H的示例性结构200h，示例性方法100可以在方块S8处包括形成第二囊封材料170。方块S8可以包括以各种方式中的任何方式来形成第二囊封材料170(或囊封剂)，其非限制性范例在本文中提供。方块S8可以例如与本文所讨论的方块S4共享任何或所有特征。
第二囊封材料170可以包括各种囊封或模塑材料(例如，树脂、聚合物、聚合物复合材料、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯、聚硅氧树脂、其组合、等效物等)。第二囊封材料170也可以例如包括本文讨论的任何介电材料(例如，关于介电层111等)。例如，囊封材料170可以包括与第一囊封材料140相同的材料。然而，注意的是，在示例性实施方案中，第二囊封材料170可以是与第一囊封材料140不同的材料，例如具有不同的物理性质(例如，不同的热膨胀系数(CTE)、弹性模量、收缩因子等)的材料。例如，这种实施方案可以用于藉由调谐(或平衡)(例如，由于半导体装置的各种组件的不同相应热膨胀系数等)翘曲力来减小或消除半导体封装的翘曲。
方块S8可以包括以各种方式(例如，压缩模塑、转移模塑、液体囊封剂模塑、真空层压、膏印刷、薄膜辅助模塑等)中的任何一种形成第二囊封材料170。同样例如，方块S8可以包括利用可用于形成介电层的各种技术中的任何一种来形成第二囊封材料170，其范例在此提供(例如，关于形成介电层111等)。
如图2H所示，第二囊封材料170可以覆盖第一囊封材料140的顶侧。第二囊封材料170还可以全部或部分地覆盖第二半导体晶粒160的横向侧及/或第二金属柱150的横向侧。第二囊封材料170可另外覆盖粘着构件160a的横向侧及/或上侧。第二囊封材料170可以形成为也覆盖第二半导体晶粒160的顶侧(例如，其顶侧上的介电层中的任何一个或全部、其顶侧上的导电层、顶部上的导电凸块等)及/或第二金属柱150的顶侧。如图2H所示，第二囊封材料170可以覆盖第二半导体晶粒160的作用侧161上的导电凸块162的横向侧而导电凸块162的上端可以暴露。与在方块S4处形成的第一囊封材料140一样，第二囊封材料170可以同时形成在多个半导体封装的晶圆或面板级，或者可以单个封装级形成。
注意的是，在第二半导体晶粒160和第一半导体晶粒130或第一囊封材料140之间存在空间的示例性实施方案中(例如，当粘着构件160a未完全填充这样的空间等)，第二囊封材料170还可以在第二半导体晶粒160和第一半导体晶粒130及/或第一囊封材料140之间的第二半导体晶粒160下面填充。
仍然参考图1和2H，示例性方法100可以在方块S9包括薄化在方块S8处已囊封的组装件(例如，执行第二薄化操作等)。例如，方块S9可以包括薄化(例如，机械研磨、化学蚀刻、剃刮或剪切、剥离、其任何组合等)第二囊封材料170的顶侧、第二金属柱150及/或第二半导体晶粒160的顶侧(例如，第二半导体晶粒160的作用侧161上的导电凸块162)到期望的厚度。方块S9可以例如与方块S5共享任何或所有特征。
在图2H所示的示例性实施方案中，方块S9包括以导致第二囊封材料170、第二半导体晶粒160(例如，导电凸块162或其作用侧161上的其它互连结构等)及/或第二金属柱150的共平面顶表面的方式执行薄化。因此，第二半导体晶粒160和第二金属柱150的顶侧上的导电凸块162的至少相应的顶表面(及/或至少横向侧表面的至少上部)从第二囊封材料170的顶表面露出。
如本文所讨论的，在一些实施方案中，第二金属柱150可以在其顶端上形成有界面层(例如，焊料层、UBM层、界面金属化等)。在图2H所示的示例性实施方案中，方块S9还可以包括在第二金属柱150的顶端处暴露及/或平面化这种界面层。
如本文所讨论的，第二囊封材料170可最初形成为具有各种厚度的任何一种。在第二囊封材料170形成有期望厚度且顶侧导体根据需要从第二囊封材料170暴露(例如，利用薄膜辅助模塑、旋涂等)之示例性实施例中，可能会跳过方块S9处的薄化。
参考图1和图2I的示例性结构200i，示例性方法100可以在方块S10处包括形成第二基板180。方块S10可以例如包括在第二囊封材料170、第二金属柱150及/或第二半导体晶粒160的顶部上形成第二基板180。
方块S10可以包括以各种方式中的任何一种形成第二基板180，其也可以在这里被称为中介层，其非限制性范例在本文中提供。例如，方块S10可以与方块S1共享任何或所有特征。例如，方块S10可以共享在2016年8月11日提交的名称为“半导体封装和其制造方法”的美国专利申请案第14/823,689号中所示的通常类似的方块(及/或所得结构)的任何或所有特征，其中该美国专利申请案的全部内容通过引用方式将用于所有目的的整体并入本文。
例如，方块S10可以包括形成具有任何数量的介电层和导电层(例如，信号分布层、衬垫层、导电通孔、凸块下金属化、连接盘层等)的第二基板180。在示例性实施方案中，可以形成包括信号分布层182、介电层181和衬垫(或通孔)层183的第二基板180。注意的是，虽然第二基板180可以大体上不同于第一基板110，但是任何或所有特征可以是相同的、可以垂直及/或水平对称等。
可以在本文中也称为衬垫、通孔、迹线、连接盘、接合衬垫层、导电层、迹线层等的衬垫(或通孔)层183可以包括各种材料(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等)中的任何一种，但是本发明的范围是不限于此。
方块S10可以包括以各种方式中的任何一种形成衬垫(或通孔)层183，其非限制性范例在本文中呈现。例如，方块S10可以包括利用各种制程(例如，电解电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)中的任何一种或多种来形成衬垫(或通孔)层183，但是本发明的范围不限于此。方块S10可以例如包括形成衬垫层183在第二金属柱150的顶侧上、在导电凸块162的顶侧上等。
与本文所讨论的任何导电层一样，方块S10可以包括形成一个或多个晶种层，作为形成衬垫(或通孔)层183的处理的一部分(例如，在电镀衬垫层183之前等)。例如，虽然图2I中未显示，但方块S10可以包括形成一个或多个晶种层在第二金属柱150、导电凸块162、第二囊封材料170等的顶表面上。
注意的是，在各种示例性实施方案中，在形成衬垫(或通孔)层183之前，可以在第二囊封材料170的顶表面、第二半导体晶粒160及/或第二金属柱150的顶表面上形成一个或多个介电层。
介电层181可以包括各种介电材料中的任何一种之一层或多层，例如无机介电材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其组合、其等效物等)及/或有机介电材料(例如，聚合物、聚酰亚胺(PI)、苯环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺-三氮杂环(BT)、模塑材料、酚树脂、环氧树脂、聚硅氧、丙烯酸酯聚合物、其组合、其等效物等)，但是本发明的范围不限于此。
方块S10可以包括使用各种制程(例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、电浆增强化学气相沉积(PECVD)、电浆气相沉积(PVD)、片层压、蒸镀等)中的任何一种或多种方法来形成介电层181，但本发明的范围不限于此。
例如，方块S10可以包括图案化介质层181，例如在其中形成孔，其暴露本文所讨论的各种导电层的各种部分(例如，衬垫层183、信号分布层等)。例如，方块S10可以包括烧蚀孔(例如，利用雷射烧蚀、利用机械烧蚀、利用蚀刻等)。另外例如，方块S10可以包括最初形成具有所需孔的介电层181(例如，沉积等)。
信号分布层182(其也可以称为重新分布层、分布层、导电层、迹线层等)可以包括各种材料(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等)中的任何一种，但是本发明的范围不限于此。信号分布层182(或第二基板180)可以例如在第二半导体晶粒160的端子及/或相应的第二金属柱120及/或相应的连接盘184之间提供电信号通路。
方块S10可以包括以各种方式中的任何方式形成信号分布层182，其非限制性范例在本文中呈现。例如，方块S10可以包括使用各种制程(例如，电镀、无电电镀、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、溅射或物理气相沉积(PVD)、原子层沉积(ALD)、电浆气相沉积、印刷、网版印刷、微影等)的任何一种或多种制程来形成信号分布层182，但是本发明的范围不限于此。
在各种示例性实施方案下，例如其中信号分布层182被电镀，方块S10可以包括在电镀信号分布层182之前形成一个或多个晶种层。例如，尽管图2I中未显示，方块S10可以包括在第二囊封材料170、第二半导体晶粒160及/或第二金属柱150的顶表面上形成一个或多个晶种层。这种晶种层可以包括多种材料中的任何一种。例如，晶种层可以包括铜。还例如，晶种层可以包括一层或多层各种金属(例如，银、金、铝、钨、钛、镍、钼等)中的任何一种。可以利用各种技术(例如，溅射或其它物理气相沉积(PVD)技术、化学气相沉积(CVD)、无电电镀、电解电镀等)中的任何一种来形成晶种层。晶种层可以例如在随后的电镀制程中使用。
方块S10可以包括形成第二基板180的任何数量的导电和介电层。在图2I所示的示例性实施方案中，方块S10包括形成第二介电层185和连接盘层184。第二介电层185及/或其形成可以与本文讨论的其它介电层及/或其形成共享任何或所有特征。连接盘层184及/或其形成可以与本文讨论的其它导电层及/或其形成共享任何或所有特征。注意的是，连接盘层184也可以例如称为导电层、衬垫、连接盘、信号分布结构等。
例如，在示例性实施方案中，如本文所讨论的，连接盘层184可以包括凸块下金属化。例如，方块S10可以包括形成连接盘层184以具有有利于连接互连结构(例如，导电球、导电柱或杆等)的一个或多个金属化层，例如在方块S11处的附接。例如，连接盘层184可以暴露在第二基板180的顶表面(例如，第二介电层185等)处。
与信号分布层182或本文讨论的任何导电层一样，方块S10可以包括形成一个或多个晶种层，作为形成连接盘层184的处理的一部分(例如，在电镀连接盘层184之前等)。例如，尽管在图2I中未显示，但方块S10可以包括在信号分布层182的顶表面上、在介电层181等的顶表面及/或孔表面上等形成一个或多个晶种层。
注意的是，尽管附图中显示了一组说明性的导电层和介电层，但方块S10可以包括形成第二基板180以具有任何数量的这种导电及/或介电层。
如本文所讨论的，第一基板110(或中介层)或其一部分可以在半导体晶圆制造制程中(例如，在晶圆厂设施等)形成。还例如，第一基板110的任何一层或全部层可以在封装制程中进行，例如可以将半导体晶圆作为输入而接收至封装制程。在示例性实施方案中，可以在封装制程中执行第二基板180的层(例如，导电层、介电层等)。因此，在各种示例性实施方案中，可以在半导体晶圆制造制程中形成一个或多个基板部分，并且可以在半导体装置封装制程中形成一个或多个基板部分。
通常，方块S10可以包括形成第二基板180(或中介层)。因此，本发明的范围不应受到任何特定载体或基板的特征或形成这种载体或基板的任何特定方式的特征的限制。
参考图1和图2I的示例性结构200i，示例性方法100可以在方块S11处包括在第二基板180上形成导电互连结构190。
导电互连结构190可以包括各种特征中的任何一种。例如，互连结构190可以包括导电球或凸块(例如，焊球或凸块、晶圆凸块、实心芯或铜芯焊球等)。例如，在包括焊球或凸块的示例性实施方案中，这样的球或凸块可以包括锡、银、铅、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Pb-Bi、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Zn、Sn-Zn-Bi、其组合、其等效物等，本发明公开内容不限于此。导电互连结构190还可以包括导电柱或杆、导线、连接盘等，其可以例如包括本文所讨论的任何导电材料(例如，金属、导电粘着剂等)。
导电互连结构190可以以任何或各种配置来配置。例如，导电互连结构190可以球栅阵列配置、平面栅阵列配置等来配置。
方块S11可以包括以各种方式中的任何一种方式来形成(或附接)这种互连结构190，其非限制性范例在本文中提供。例如，方块S11可以包括通过球滴、凸块化、金属镀覆、粘贴和回焊等形成(或附接)这种互连结构190。例如，方块S11可以包括将导电球落在连接盘层184(或衬垫上)、回焊和冷却。
步骤S11还可以例如在第二基板180的连接盘层184上形成(或附接)组件191(例如，被动组件、主动组件等)。在示例性实施方案中，组件191可以具有比导电互连结构190更小的高度。例如，组件191可以具有比焊球导电互连结构190更小的高度、比焊球导电互连结构190的实心芯(例如，铜芯等)更小的高度等。在这种实施方案中，当导电互连结构190附接到另一基板或组件时，导电互连结构190可以提供间隔以保持组件191的空间。
参考图1和图2I的示例性结构200i，示例性方法100可以在方方块S12处包括从多个连接的封装单一化切割半导体装置封装。
如这里所述，示例性方法100的任何或所有方块可以在晶圆或面板级执行，例如同时形成多个半导体封装。然后，晶圆或面板可以例如被单一化分割成个别的封装。这种单一化分割可以例如通过机械切割(例如，锯切、切割、研磨、咬合等)、能量切割(例如，雷射切割、电浆切割等)、化学切割(例如，蚀刻、溶解等)等中的任何一种或多种进行。在示例性实施方案中，这种单一化分割可以形成封装的共平面的横向侧表面。例如，第一基板110、第一囊封材料140、第二囊封材料170及/或第二基板180的一个或多个横向侧表面可以在经单一化分割的半导体封装的一个或多个横向侧表面上共平面。
如图2J所示的示例性半导体装置封装200可以由图1所示的示例性方法100产生，如本文所讨论的。注意的是，可以在示例性封装200上执行其他方法步骤，例如添加或删除组件等，而不脱离本发明的范围。注意的是，示例性半导体装置200(或本文讨论的任何装置)可以被称为半导体封装、电子装置、电子封装、装置、封装等。
如本文所讨论的，在示例性实施方案中，方块S5可以被跳过或者可以执行到使第一囊封材料140具有比第一半导体晶粒130更高的高度的程度。例如，第一囊封材料140的顶表面和第一金属柱120的顶表面可以是共平面的，而第一半导体晶粒130的顶表面保持被第一囊封材料140覆盖。在这样的示例性实施方案中，方块S7可以包括使用粘着构件160a将第二半导体晶粒160附接到第一囊封材料140的顶表面(例如，直接在第一半导体晶粒130的上方且位于中央、部分在第一半导体晶粒130正上方且部分不在第一半导体晶粒130正上方、从第一半导体晶粒130完全横向偏移等)。图3显示了可能由这种制程产生的示例性半导体装置300。
更具体地，图3显示了根据本发明的各个态样的示例性半导体装置300的横截面图。应当理解的是，示例性装置300可以与本文讨论的其他示例性装置(例如，图2A-2J、4和5所示的其他示例性装置)共享任何或所有特征。
如图3所示，在示例性半导体装置300中，第一囊封材料240的顶部覆盖第一半导体晶粒130的顶侧。第一金属柱120比第一半导体晶粒130还高。第一金属柱120的顶端和第一囊封材料140的顶侧可以例如是共平面的。粘着单元160a接触第一囊封材料140的顶侧且接触第二半导体晶粒160的下侧。
在处理期间，第一囊封材料240可以例如防止在第一半导体晶粒130上形成异物。例如，如果在形成第一金属柱120之后进行研磨以露出第一金属柱120，存在可能使来自第一金属柱120研磨的金属颗粒(例如铜颗粒等)朝向第一半导体晶粒130散射的可能性。然而，由于第一囊封材料240囊封了第一半导体晶粒130的顶侧(或部分)，第一囊封材料240防止金属颗粒直接接触及/或被安装在第一半导体晶粒130上。因此，囊封材料240可以防止对第一半导体晶粒130造成的损害。
在另一示例性实施方案中，可以跳过示例性方法100的方块S4及/或S5。例如，方块S8可以包括执行第一囊封步骤而不是第二囊封步骤。例如，方块S8可以结合在图4的示例性方法100中之方块S4的第一封装和方块S8的第二封装。在这样的示例性实施方案中，方块S8可以包括形成单一完整(integral)囊封材料，其覆盖关于第一囊封材料140和第二囊封材料170两者的本文所讨论的半导体装置的中各种元件。例如，单一整体囊封材料可以囊封第一金属柱120、第一半导体晶圆130、第二金属柱150和第二半导体晶粒160。图4显示了可能由这种制程产生的示例性半导体装置400。
更具体地，图4显示了根据本发明的各个态样的示例性半导体装置400的横截面图。应当理解的是，示例性装置400可以与本文讨论的其他示例性装置(例如，图2A-2J、3和5所示的其他示例性装置)共享任何或所有特征。
如图4所示，单个整体(unitary)连续的囊封材料370替代了各种其它实施方案的第一囊封材料140和第二囊封材料170。例如，囊封材料370可以与本文所讨论的第一囊封材料140和第二囊封材料共享任何或所有特征，尽管是单个整体连续的囊封材料。
在示例性实施方案中，例如在示例性方法100的方块S8(例如，跳过方块S4等)，囊封剂370可以在第一金属柱120、第一半导体晶粒130、第二金属柱150和第二半导体晶粒160都形成于第一基板110的顶侧上之后形成。例如，方块S8可以包括藉由同时形成半导体装置100的第一囊封剂140和第二囊封剂170来形成囊封剂370。
在这种实施方案中，可以简化的方式形成囊封剂370，从而减少用于制造半导体装置400的制程步骤的数量和时间。
在另一示例性实施方案中，如本文所讨论的，第一金属柱120和第二金属柱150可以彼此横向偏移，并且可以例如藉由信号分布结构而彼此电耦合。另外，可以使用任何数量的半导体晶粒(或其他电性组件)。图5显示了可能由这种制程产生的示例性半导体装置500。
更具体地，图5显示了根据本发明的各个态样的示例性半导体装置500的横截面图。应当理解的是，示例性装置500可以与本文讨论的其他示例性装置共享任何或所有特征，例如，与图2A-2J、3和4所示的其他示例性装置。
例如，信号分布结构450a可以例如在图1的示例性方法100的方块S5和S6之间形成。例如，在方块S5之后，信号分布结构450a可以形成在第一囊封材料140、第一金属柱120及/或第一半导体晶粒130上(或上方)。信号分布结构450a也可以称为柱重新分布层、重新分布层、柱重新分布结构、迹线等。
信号分布结构450a可以与本文讨论的第一基板110及/或第二基板180共享任何或所有特征。例如，信号分布结构450a可以与方块S1的形成第一基板110及/或方块S10的形成第二基板180共享任何或所有特征之方式来形成。信号分布结构450a可以例如形成为连接到第一金属柱120。信号分布结构450a可以例如包括导电层，其将电信号横向重新分布到第一金属柱120及/或将来自第一金属柱120的电信号横向重新分布。信号分布结构450a可以例如包括衬垫层(或其它导电层、UBM层等)，然后在其上可以形成方块S6的第二金属柱450。
注意的是，信号分布结构450a可以形成在第一金属柱120、第一半导体晶粒130和第一囊封材料140的顶部上。在示例性实施例中，第二囊封材料170可形成为覆盖信号分布结构450a。例如，信号分布结构450a的顶侧及/或横向侧部分可以被第二囊封材料170覆盖。
另外，如本文所讨论的，可以在半导体装置(或封装)的每个级别上使用多个半导体晶粒，而不是单个半导体晶粒，为了说明清楚，这些半导体晶粒以单个晶粒呈现。作为示例，半导体装置500包括多个半导体晶粒代替其它实施方案的第二半导体晶粒160。
具体地，第二半导体晶粒460可以例如用粘着构件460a附接到第一半导体晶粒，并且第三半导体晶粒465可以例如以粘着构件465a附接到第一半导体晶粒。粘着构件460a和465a例如可以与本文讨论的关于图1和2A-2H的示例性粘着构件160a共享任何或所有特征。
第二半导体晶粒460可以例如包括具有附接到第二基板180的导电凸块的作用侧461，并且第三半导体晶粒465可以例如包括具有附接到第二基板180的导电凸块的作用侧466。这种导电凸块及/或它们与第二基板180的连接可以例如与本文所讨论的其它导电凸块及/或它们的连接共享任何或全部特征。
注意的是，如本文所述，第二半导体晶粒460和第三半导体晶粒465可以从第一半导体晶粒460(部分或全部)横向偏移。例如，第二半导体晶粒460附接到第一半导体晶粒130的顶侧和第一囊封材料140的顶侧，在第一半导体晶粒130的至少一横向侧突出。因此，第一囊封材料140是正好垂直地位于第二半导体晶粒460的一部分下方，再例如，第三半导体晶粒465从第一半导体晶粒130的横向侧向内横向定位，因此第二囊封材料170的一部分正好位于第一半导体晶粒130的一部分上方。
总之，本发明的各个态样提供半导体装置和制造半导体装置的方法。作为非限制性范例，本发明的各个态样提供了包括堆叠晶粒结构的半导体装置及其制造方法。虽然前述内容已经参考某些态样和范例来描述，但是本领域技术人士将理解，在不脱离本发明的范围的情况下，可以进行各种改变并且可以替换等效物。此外，在不脱离本发明的范围的情况下，可以进行许多修改以使特定情况或材料适应本发明的教导。因此，本发明的目的不是限于所公开的具体范例，而是本发明将包括落入所附权利要求书的范围内的所有范例。

Claims (20)

1.一种半导体装置，包括：
第一基板；
第一金属柱，其在所述第一基板的第一侧上；
第一半导体晶粒，其耦合到所述第一基板的所述第一侧；
第二金属柱，其在所述第一金属柱上；
第二半导体晶粒，其耦合到所述第一半导体晶粒；
第二基板，其在所述第二金属柱上和所述第二半导体晶粒上；以及
囊封材料，其在所述第一基板和所述第二基板之间且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
2.如权利要求1所述的半导体装置，其中所述囊封材料包括：
第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及
第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述第二金属柱相同的高度。
3.如权利要求2所述的半导体装置，其中所述第一囊封材料和所述第二囊封材料由相同的材料形成。
4.如权利要求2所述的半导体装置，其中自所述第一基板起算，所述第一囊封材料具有比所述第一半导体晶粒的高度还高的高度，并且所述第一囊封材料囊封所述第一半导体晶粒的第一侧。
5.如权利要求1所述的半导体装置，其中所述囊封材料是单一连续材料层。
6.如权利要求1所述的半导体装置，包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。
7.如权利要求6所述的半导体装置，其中所述囊封材料包括：
第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及
第二囊封材料，其围绕所述粘着构件。
8.如权利要求7所述的半导体装置，其中自所述第二基板起算，所述粘着构件具有与所述第二囊封材料相同的高度。
9.如权利要求1所述的半导体装置，其中所述第一半导体晶粒的作用侧至少通过所述第一基板、所述第一金属柱、所述第二金属柱和所述第二基板而电性耦合到所述第二半导体晶粒的作用侧。
10.如权利要求1所述的半导体装置，其中：
所述第一金属柱和所述第二金属柱在与所述第一金属柱和所述第二金属柱堆叠的堆叠方向垂直的方向上彼此偏移；以及
所述半导体装置包括柱重新分布结构，所述第一金属柱和所述第二金属柱通过所述柱重新分布结构电性连接。
11.如权利要求10所述的半导体装置，其中所述囊封材料包括：
第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及
第二囊封材料，其在所述第一囊封材料和所述第二基板之间，
其中所述柱重新分布结构在所述第一囊封材料之上，并且所述柱重新分布结构的至少一部分嵌入所述第二囊封材料中。
12.如权利要求1所述的半导体装置，其中所述第二半导体晶粒的中心在与所述第一半导体晶粒和所述第二半导体晶粒堆叠的堆叠方向垂直的方向上从所述第一半导体晶粒的中心位移。
13.如权利要求1所述的半导体装置，其中在所述第一金属柱和所述第二金属柱之间没有中间层。
14.一种半导体装置，包括：
第一基板；
第一金属柱，其被镀在所述第一基板的第一侧上；
第一半导体晶粒，包括：
第一侧，其背离所述基板；以及
第二侧，其面向所述基板且包括用多个导电凸块连接到所述基板的所述第一侧的多个衬垫；
第二金属柱，其被镀在所述第一金属柱上；
第二半导体晶粒，包括：
第一侧，其背离所述第一半导体晶粒且包括多个衬垫；以及
第二侧，其耦合到所述第一半导体晶粒的所述第一侧；
第二基板，包括：
第一侧，其背离所述第二半导体晶粒；以及
第二侧，其面向所述第一半导体晶粒且包括连接到所述第二半导体晶粒的所述多个衬垫的导电层；以及
囊封材料，其在所述第一基板和所述第二基板之间并且至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒的横向侧。
15.如权利要求14所述的半导体装置，其中所述囊封材料包括：
第一囊封材料，其中自所述第一基板起算，所述第一囊封材料具有与所述第一金属柱相同的高度；以及
第二囊封材料，其完全在所述第一囊封材料和所述第二基板之间延伸。
16.如权利要求14所述的半导体装置，包括将所述第一半导体晶粒和所述第二半导体晶粒彼此耦合的粘着构件。
17.如权利要求16所述的半导体装置，其中所述囊封材料包括：
第一囊封材料；以及
第二囊封材料，其中自所述第二基板起算，所述第二囊封材料具有与所述粘着构件相同的高度。
18.如权利要求14所述的半导体装置，其中所述第二金属柱直接镀在所述第一金属柱上。
19.如权利要求14所述的半导体装置，包括柱重新分布结构，其中所述第一金属柱和所述第二金属柱通过所述柱重新分布结构而电性连接。
20.一种制造半导体装置的方法，所述方法包括：
提供第一基板；
在所述第一基板的第一侧上形成第一金属柱；
将第一半导体晶粒耦合到所述第一基板的所述第一侧；
在所述第一金属柱上形成第二金属柱；
将第二半导体晶粒耦合到所述第一半导体晶粒；
在所述第二金属柱上和所述第二半导体晶粒上形成第二基板；以及
在所述第一基板和所述第二基板之间形成囊封材料，所述囊封材料至少囊封所述第一金属柱、所述第一半导体晶粒、所述第二金属柱和所述第二半导体晶粒中的每一个的一侧。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110854093A (zh) * 2019-11-21 2020-02-28 上海先方半导体有限公司 一种三维叠层封装结构及其制造方法
CN110970397A (zh) * 2019-12-19 2020-04-07 江苏中科智芯集成科技有限公司 一种堆叠封装结构及其制备方法
CN112736069A (zh) * 2019-10-28 2021-04-30 南亚科技股份有限公司 晶粒组件及其制备方法
CN114975235A (zh) * 2021-11-05 2022-08-30 盛合晶微半导体(江阴)有限公司 半导体封装结构及导电tiv通孔的制备方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10535632B2 (en) * 2016-09-02 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
US10475770B2 (en) * 2017-02-28 2019-11-12 Amkor Technology, Inc. Semiconductor device having stacked dies and stacked pillars and method of manufacturing thereof
US10256114B2 (en) * 2017-03-23 2019-04-09 Amkor Technology, Inc. Semiconductor device with tiered pillar and manufacturing method thereof
US10622326B2 (en) * 2017-08-18 2020-04-14 Industrial Technology Research Institute Chip package structure
US10886263B2 (en) * 2017-09-29 2021-01-05 Advanced Semiconductor Engineering, Inc. Stacked semiconductor package assemblies including double sided redistribution layers
US10396003B2 (en) * 2017-10-18 2019-08-27 Micron Technology, Inc. Stress tuned stiffeners for micro electronics package warpage control
US10510705B2 (en) * 2017-12-29 2019-12-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a second encapsulant extending in a cavity defined by a first encapsulant
TWI697078B (zh) * 2018-08-03 2020-06-21 欣興電子股份有限公司 封裝基板結構與其接合方法
US11139249B2 (en) * 2019-04-01 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of forming the same
KR20200121126A (ko) * 2019-04-15 2020-10-23 삼성전자주식회사 반도체 패키지
US10978338B1 (en) * 2019-11-13 2021-04-13 Nanya Technology Corporation Semiconductor device and manufacture method thereof
US11244906B2 (en) * 2020-05-22 2022-02-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
TWI779617B (zh) * 2021-05-19 2022-10-01 邱志威 半導體超薄堆疊結構的製造方法
CN113270327B (zh) * 2021-07-20 2021-12-07 珠海越亚半导体股份有限公司 主被动器件垂直叠层嵌埋封装结构及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
CN106129022A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成芯片重布线埋入式pop封装结构及其制作方法
CN207338349U (zh) * 2017-02-28 2018-05-08 艾马克科技公司 半导体装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649864B1 (ko) * 2000-12-27 2006-11-24 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
DE102004041889B4 (de) * 2004-08-30 2006-06-29 Infineon Technologies Ag Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
JP2006222347A (ja) 2005-02-14 2006-08-24 Toyota Motor Corp 半導体モジュールと半導体モジュールの製造方法
KR101037229B1 (ko) * 2006-04-27 2011-05-25 스미토모 베이클리트 컴퍼니 리미티드 반도체 장치 및 반도체 장치의 제조 방법
JP5259059B2 (ja) * 2006-07-04 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
US8558379B2 (en) * 2007-09-28 2013-10-15 Tessera, Inc. Flip chip interconnection with double post
KR101011863B1 (ko) * 2008-12-02 2011-01-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
KR101215271B1 (ko) * 2010-12-29 2012-12-26 앰코 테크놀로지 코리아 주식회사 반도체 패키지 구조물 및 반도체 패키지 구조물의 제조 방법
US9601463B2 (en) * 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
KR101672622B1 (ko) * 2015-02-09 2016-11-03 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9917072B2 (en) * 2015-09-21 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing an integrated stacked package with a fan-out redistribution layer (RDL) and a same encapsulating process
US10163871B2 (en) * 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9837378B2 (en) * 2015-10-23 2017-12-05 Avago Technologies General Ip (Singapore) Pte. Ltd. Fan-out 3D IC integration structure without substrate and method of making the same
US9786614B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure and method of forming
US10002857B2 (en) * 2016-04-12 2018-06-19 Qualcomm Incorporated Package on package (PoP) device comprising thermal interface material (TIM) in cavity of an encapsulation layer
US10649503B2 (en) * 2017-06-29 2020-05-12 Qualcomm Incorporated Device comprising compressed thermal interface material (TIM) and electromagnetic (EMI) shield comprising flexible portion
KR102551034B1 (ko) * 2018-09-07 2023-07-05 삼성전자주식회사 반도체 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104810332A (zh) * 2015-05-05 2015-07-29 三星半导体(中国)研究开发有限公司 一种扇出晶圆级封装件及其制造方法
CN106129022A (zh) * 2016-08-10 2016-11-16 江阴芯智联电子科技有限公司 双向集成芯片重布线埋入式pop封装结构及其制作方法
CN207338349U (zh) * 2017-02-28 2018-05-08 艾马克科技公司 半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112736069A (zh) * 2019-10-28 2021-04-30 南亚科技股份有限公司 晶粒组件及其制备方法
CN112736069B (zh) * 2019-10-28 2024-03-29 南亚科技股份有限公司 晶粒组件及其制备方法
CN110854093A (zh) * 2019-11-21 2020-02-28 上海先方半导体有限公司 一种三维叠层封装结构及其制造方法
CN110970397A (zh) * 2019-12-19 2020-04-07 江苏中科智芯集成科技有限公司 一种堆叠封装结构及其制备方法
CN114975235A (zh) * 2021-11-05 2022-08-30 盛合晶微半导体(江阴)有限公司 半导体封装结构及导电tiv通孔的制备方法

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US11081470B2 (en) 2021-08-03
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