CN206558489U - 半导体装置 - Google Patents

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Abstract

半导体装置。一种半导体装置包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属平面，其在所述顶部衬底表面上，所述金属平面包括完全延伸通过所述金属平面的第一孔径及第二孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述金属平面的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸通过所述金属平面的所述第二孔径。

Description

半导体装置
技术领域
本实用新型涉及一种半导体装置。
背景技术
目前半导体装置及半导体装置的制造方法是不适当的，例如导致过高的噪声敏感性、缺乏适当支撑的半导体封装、过多成本、降低的可靠性或过大的封装大小。通过比较常规及传统方法与如在本申请案的其余部分中参考图式阐述的本实用新型，所属领域的技术人员将显而易见此类方法的另外限制及缺点。
实用新型内容
本实用新型的各种方面提供一种半导体装置。作为非限制性实例，本实用新型的各种方面提供一种半导体装置，其包括耦合到衬底且由穿孔金属平面环绕的半导体裸片。
根据本实用新型的第一方面为一种半导体装置包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属平面，其在所述顶部衬底表面上，所述金属平面包括完全延伸通过所述金属平面的第一孔径及第二孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述金属平面的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸通过所述金属平面的所述第二孔径。
前述第一方面中，所述包封材料延伸通过所述金属平面的所述第二孔径到所述顶部衬底表面。
前述第一方面中，所述包封材料完全填充所述金属平面的所述第二孔径。
前述第一方面中，所述包封材料延伸到所述金属平面的所述第一孔径中。
前述第一方面中，所述金属平面的任何部分都不在所述半导体裸片正下方。
前述第一方面中，所述金属平面的任何部分都不低于所述半导体裸片。
前述第一方面中，所述金属平面包括至少高达所述顶部裸片表面的顶部金属平面表面。
前述第一方面中，所述半导体装置包括导电立柱，所述导电立柱从所述金属平面朝上延伸且包括至少高达所述顶部裸片表面的顶部立柱表面。
前述第一方面中，所述金属平面的侧表面从所述包封材料暴露。
前述第一方面中，所述半导体装置包括耦合到所述金属平面的所述侧表面的导电屏蔽物。
前述第一方面中，所述金属平面包括完全延伸通过所述金属平面且以所述包封材料填充的多个额外孔径。
根据本实用新型的第二方面为一种半导体装置，其包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属层，其在所述顶部衬底表面上，所述金属层包括第一区段，其包括完全延伸通过所述第一区段的第一孔径及第二孔径；及第二区段，其与所述第一区段电隔离且包括完全延伸通过所述第二区段的第三孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述第一区段的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料填充所述第一区段的所述第二孔径及所述第二区段的所述第三孔径。
前述第二方面中，所述金属层覆盖所述衬底的至少一半。
前述第二方面中，所述金属层的所述第一区段及所述第二区段侧向地环绕所述半导体裸片。
前述第二方面中，所述第一区段电耦合到第一电力供应信号，且所述第二区段电耦合到不同于所述第一电力供应信号的第二电力供应信号。
前述第二方面中，所述第一电力供应信号包括接地信号，且所述第二电力供应信号包括非接地信号电力供应信号。
根据本实用新型的第三方面为一种半导体装置，其包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属层，其在所述顶部衬底表面上，所述金属层包括完全延伸通过所述金属层的第一孔径及第二孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述金属层的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸到所述金属层的所述第二孔径中，其中暴露于所述包封材料的顶部表面处的金属表面电连接到所述金属层。
前述第三方面中，暴露的所述金属表面为所述金属层的顶部表面。
前述第三方面中，暴露的所述金属表面为附接到所述金属层的导电立柱的顶部表面。
前述第三方面中，所述半导体装置包括暴露于所述包封材料的所述顶部表面处且电连接到所述金属层的第二金属表面，且其中：所述金属表面电连接到所述金属层的第一区段及第一电力供应信号；且所述第二金属表面电连接到所述金属层的第二区段及第二电力供应信号。
附图说明
图1示出根据本实用新型的各种方面的制造半导体装置的实例方法的流程图。
图2A到2H示出在根据图1的实例方法制造期间的实例半导体装置的横截面图。
图3A到3B示出根据本实用新型的各种方面的实例金属平面的平面图。
图4示出根据本实用新型的各种方面的实例半导体装置的横截面图。
图5示出根据本实用新型的各种方面的实例半导体装置的横截面图。
图6示出根据本实用新型的各种方面的实例半导体装置的横截面图。
图7示出根据本实用新型的各种方面的实例半导体装置的横截面图。
具体实施方式
以下论述通过提供本实用新型的实例来呈现本实用新型的各种方面。此类实例是非限制性的，且因此本实用新型的各种方面的范围应不必受所提供实例的任何特定特性限制。在以下论述中，短语“举例来说”、“例如”及“示范性”是非限制性的且通常与“借助于实例而非限制”、“例如而非限制”及其类似者同义。
如本文中所使用，“及/或”意指由“及/或”联结的列表中的项目中的任何一项或多项。作为实例，“x及/或y”意指三元素集合{(x),(y),(x,y)}中的任何元素。换句话说，“x及/或y”意指“x及y中的一个或两个”。作为另一实例，“x、y及/或z”意指七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任何元素。换句话说，“x、y及/或z”意指“x、y及z中的一个或多个”。
本文中所使用的术语仅出于描述特定实例的目的，且并不意图限制本实用新型。如本文中所使用，除非上下文另外明确指示，否则单数形式也意图包含复数形式。将进一步理解，术语“包括”、“包含”、“具有”及其类似者当在本说明书中使用时，表示所陈述特征、整体、步骤、操作、元件及/或组件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、组件及/或其群组的存在或添加。
将理解，尽管术语第一、第二等可在本文中用以描述各种元件，但这些元件不应受这些术语限制。这些术语仅用以将一个元件与另一元件区分开。因此，例如，在不脱离本实用新型的教示的情况下，下文论述的第一元件、第一组件或第一区段可被称为第二元件、第二组件或第二区段。类似地，例如“上部”、“上方”、“下部”、“下方”、“侧”、“侧向”、“水平”、“垂直”及其类似者的各种空间术语可用于以相对方式将一个元件与另一元件区分开。然而，应理解，组件可以不同方式定向，例如在不脱离本实用新型的教示的情况下，半导体装置可侧向转动使得其“顶部”表面水平地面向且其“侧”表面垂直地面向。
还将理解，除非另外明确指示，否则术语耦合、连接、附接及其类似者包含直接及间接(例如，具有插入元件)耦合、连接、附接等。举例来说，如果元件A耦合到元件B，则元件A可通过中间信号分布结构间接耦合到元件B，元件A可直接耦合到元件B(例如，直接黏附到、直接焊接到、通过直接金属到金属结合而附接等)等。
在图式中，为了清晰起见，可放大结构、层、区等的尺寸(例如，绝对及/或相对尺寸)。虽然此类尺寸大体指示实例实施方案，但其不受限制。举例来说，如果将结构A说明为大于区B，则此大体指示实例实施方案，但通常不需要结构A大于结构B，除非另外指示。另外，在图式中，类似参考标号可在整个论述中指代类似元件。
本实用新型的各种方面提供一种制造半导体装置的方法及一种借此制造的半导体装置。
举例来说，本实用新型的各种方面提供一种制造半导体装置的方法及一种借此制造的半导体装置，其中所述半导体装置包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属平面，其在所述顶部衬底表面上，所述金属平面包括完全延伸通过所述金属平面的第一孔径及第二孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述金属平面的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸通过所述金属平面的所述第二孔径。
并且举例来说，本实用新型的各种方面提供一种制造半导体装置的方法及一种借此制造的半导体装置，其中所述半导体装置包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属层，其在所述顶部衬底表面上，所述金属层包括第一区段，其包括完全延伸通过所述第一区段的第一孔径及第二孔径；及第二区段，其与所述第一区段电隔离且包括完全延伸通过所述第二区段的第三孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述第一区段的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料填充所述第一区段的所述第二孔径及所述第二区段的所述第二孔径。
另外举例来说，本实用新型的各种方面提供一种制造半导体装置的方法及一种借此制造的半导体装置，其中所述半导体装置包括：衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；金属层，其在所述顶部衬底表面上，所述金属层包括完全延伸通过所述金属层的第一孔径及第二孔径；半导体裸片，其在所述顶部衬底表面上且定位在所述金属层的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸到所述金属层的所述第二孔径中，其中暴露于所述包封材料的顶部表面处的金属表面电连接到所述金属层。
现将参考附图详细地描述本实用新型的各种方面，使得其可易于由所属领域的技术人员实践。
图1示出根据本实用新型的各种方面的制造半导体装置的实例方法100的流程图。实例方法100可(例如)包括形成晶种层(110)、镀覆(120)、蚀刻(130)、裸片附接(140)、包封(150)、载体移除(160)、衬底形成(170)、导电滚珠形成(180)等。
图2A到2H示出在根据图1的实例方法100制造期间的实例半导体装置的横截面图。以下论述将大体上一起参考图1及图2A到2H。
实例方法100可在步骤105处开始执行。实例方法100可响应于多种条件中的任一者开始执行，本文中提供所述条件的非限制性实例。举例来说，可通过从实例方法100的步骤110到195中的任一者或此类步骤110到195的任何部分接收执行流程开始执行实例方法100。
实例方法100可在步骤110处包括在载体上形成晶种层。图2A处呈现此形成的非限制性实例。载体10可包括多种特性中的任一者。举例来说，载体10可包括多种载体材料中的任一者(例如，玻璃、金属、硅及/或其它半导体材料、塑料、聚合物等)。载体10可包括多种形状或外观尺寸中的任一者(例如，正方形或矩形面板形状、晶片形状及/或大小，经塑形及/或大小设定以匹配或携载过程中的单一半导体装置等)。
步骤110可(例如)包括在载体10的顶部表面(或侧)上形成晶种层11。晶种层11可包括多种材料中的任一者。举例来说，晶种层11可包括铜。并且举例来说，晶种层11可包括一层或多层多种金属中的任一者(例如，铜、银、金、铝、钨、钛、镍、钼等)。
步骤110可包括以多种方式中的任一者形成晶种层11。举例来说，步骤110可包括利用溅镀或其它物理气相沉积(PVD)技术、化学气相沉积(CVD)、无电极镀覆、电解镀覆等形成晶种层11。晶种层11可(例如)在后续电镀过程(例如，镀覆相同或不同于晶种层11的金属)期间利用。
大体来说，步骤110可包括形成晶种层。因此，本实用新型的范围不应受限于晶种层的任何特定类型的特性及/或形成晶种层的任何特定方式。
实例方法100可在步骤120处包括在晶种层上形成镀覆金属层。图2B处示出此形成的非限制性实例。
步骤120可包括以多种方式中的任一者形成镀覆金属层。举例来说，步骤120可包括在晶种层11上方形成遮罩层12(或模板)以界定其中待形成镀覆金属层的区(或体积)。举例来说，遮罩层12可包括光致抗蚀剂(PR)材料或其它材料(例如，任何电介质材料等)，所述材料可经图案化以覆盖除了上面待形成镀覆金属层的区的晶种层11的区。步骤120可包括以多种方式中的任一者形成遮罩层12(例如，印刷图案化层、形成均匀层继而硬化第一部分并移除第二部分等)。
步骤120接着可(例如)包括在通过遮罩层12暴露的晶种层11的部分上形成(例如，电镀)镀覆金属层422。如本文所论述，镀覆金属层422可包括多种材料中的任一者(例如，铜、钛、铬、铝、金、银、钛/钨、钛/镍、其合金等)。步骤120可包括通过在通过遮罩层12中的开口暴露的晶种层11的部分上电镀金属层422而在晶种层11上形成镀覆金属层422。
在形成镀覆金属层422之后，步骤120可包括移除遮罩层12(例如，通过灰化、化学剥除、机械移除等)。遮罩层12的此移除可(例如)暴露晶种层11的先前覆盖部分以用于进一步处理(例如，如在步骤130处执行)。
大体来说，步骤120可包括形成(或镀覆)镀覆金属层。因此，本实用新型的范围不应受限于形成(或镀覆)金属层的任何特定方式的特性。
实例方法100可在步骤130处包括蚀刻晶种层。图2C处示出此蚀刻的非限制性实例。
步骤130可包括以多种方式中的任一者执行此蚀刻。举例来说，步骤130可包括移除并未由镀覆金属层422覆盖的晶种层11的部分(例如，通过化学蚀刻等)。应注意，在蚀刻晶种层11期间，可蚀刻镀覆金属层422的顶部表面部分及/或侧向边缘部分及在镀覆金属层422下面的晶种层11的侧向边缘部分。
晶种层11在蚀刻之后的剩余部分在本文中将被称作晶种层421。晶种层421及镀覆金属层422的组合在本文中将被称作金属平面420(或金属板420或金属层420)。金属平面420可(例如)大体上为平坦形状，但本实用新型的范围不限于此。在实例实施方案中，金属平面420覆盖载体10(及最终衬底410)的至少一半。在另一实例实施方案中，金属平面420覆盖载体10(及最终衬底410)的至少四分之一。
图3A及3B处示出所形成金属平面420的实例及其特征。特定来说，图3A及3B示出根据本实用新型的各种方面的实例金属平面(亦即420'及420”)的平面图。
参考图3A，实例金属平面420'示出在金属平面420'的顶侧处的镀覆金属层422'。应注意，在图3A的平面图中，镀覆金属层422'覆盖未示出的晶种层421'。实例金属平面420'可(例如)大体上平坦，其中具有穿过所述平面延伸的开口。实例金属平面420'可(例如)与图3B的实例金属平面420”、图2C到2H及4到7的实例金属平面420等共享任何或全部特性。
实例金属平面420'(例如，镀覆金属层422'、晶种层421'(未示出)等)包括延伸穿过金属平面420'的第一一个或多个孔径420a'(或开口或通孔)。第一一个或多个孔径420a'可(例如)在金属平面420'中提供其中可定位一个或多个电子组件(例如，半导体裸片、无源组件等)(例如，在步骤140处)的开口。虽然图3A中示出第一一个或多个孔径420a'中的仅一者，但可呈现任何数目个此类孔径。在实例实施方案中，可呈现多个此类孔径420a'，且一个或多个各别电子组件(例如，半导体裸片、无源组件等)可定位于此类孔径420a'中的每一者中。
实例金属平面420'(例如，镀覆金属422'、晶种层421'(未示出)等)还包括延伸穿过金属平面420'的第二一个或多个孔径420b'(或开口或通孔)。第二一个或多个孔径420b'可(例如)在金属平面420'中提供其中可定位包封材料(例如，在步骤150处)的开口。
如由图3A中的实例示出，第一一个或多个孔径420a'可定位于金属平面420'的中心部分中且可由第二一个或多个孔径420b'侧向地环绕。然而，应注意，此类孔径的位置不限于此。举例来说，第一一个或多个孔径420a'可以朝向金属平面420a'的第一侧面偏斜的方式定位。
并且应注意，虽然实例第一一个或多个孔径420a'及实例第二一个或多个孔径420b'的形状大体上示出为正方形，但可利用多种形状中的任一者。举例来说，此类孔径420a'及420b'可为矩形、菱形形状、圆形、三角形、十字形状、X形形状、椭圆形形状、多边形等。并且举例来说，第一一个或多个孔径420a'(或其一部分)可塑形为不同于第二一个或多个孔径420b'(或其一部分)。并且举例来说，此类孔径420a'及/或420b'可在不同方向上定向(例如，交替、径向等)。举例来说，第一一个或多个孔径420a'中的一些可不同于第一一个或多个孔径420a'中的其它者定向，第二一个或多个孔径420b'中的一些可不同于第二一个或多个孔径420b'中的其它者定向，及/或第一一个或多个孔径420a'中的一些可不同于第二一个或多个孔径420b'中的一些定向。
参考图3B，实例金属平面420”示出在金属平面420”的顶侧处的镀覆金属层422”。应注意，在图3B的平面图中，镀覆金属层422”覆盖未示出的晶种层421”。实例金属平面420”可(例如)大体上平坦，其中具有穿过所述平面延伸的开口。实例金属平面420”可(例如)与图3A的实例金属平面420'、图2C到2H及4到7的实例金属平面420等共享任何或全部特性。
实例金属平面420”(例如，镀覆金属层422”、晶种层421”(未示出)等)包括延伸穿过金属平面420”的第一一个或多个孔径420a”(或开口或通孔)。第一一个或多个孔径420a”可(例如)在金属平面420”中提供其中可定位一个或多个电子组件(例如，半导体裸片、无源组件等)(例如，在步骤140处)的开口。虽然图3B中示出第一一个或多个孔径420a”中的仅一者，但可呈现任何数目个此类孔径。在实例实施方案中，可呈现多个此类孔径420a”，且一个或多个各别电子组件(例如，半导体裸片、无源组件等)可定位于此类孔径420a”中的每一者中。
实例金属平面420”(例如，镀覆金属422”、晶种层421”(未示出)等)还包括延伸穿过金属平面420”的第二一个或多个孔径420b”(或开口或通孔)。第二一个或多个孔径420b”可(例如)在金属平面420”中提供其中可定位包封材料(例如，在步骤150处)的开口。
如由图3B中的实例示出，第一一个或多个孔径420a”可定位于金属平面420”的中心部分中且可由第二一个或多个孔径420b”侧向地环绕。然而，应注意，此类孔径的位置不限于此。举例来说，第一一个或多个孔径420a”可以朝向金属平面420a”的第一侧面偏斜的方式定位。
并且应注意，虽然实例第一一个或多个孔径420a”及实例第二一个或多个孔径420b”的形状大体上示出为正方形，但可利用多种形状中的任一者。举例来说，此类孔径420a”及420b”可为矩形、菱形形状、圆形、三角形、十字形状、X形形状、椭圆形形状、多边形等。并且举例来说，第一一个或多个孔径420a”(或其一部分)可塑形为不同于第二一个或多个孔径420b”(或其一部分)。并且举例来说，此类孔径420a”及/或420b”可在不同方向上定向(例如，交替、径向等)。举例来说，第一一个或多个孔径420a”中的一些可不同于第一一个或多个孔径420a”中的其它者定向，第二一个或多个孔径420b”中的一些可不同于第二一个或多个孔径420b”中的其它者定向，及/或第一一个或多个孔径420a”中的一些可不同于第二一个或多个孔径420b”中的一些定向。
实例金属平面420”分离(或划分)成多个(例如，两个、三个等)电隔离区段。实例金属平面420”(且因此实例镀覆金属层422”及晶种层421”(未示出))分离成第一金属层区段，其包含第一镀覆金属层区段422a”(及其下的第一晶种层区段421a”(未示出))；及第二金属层区段，其包含第二镀覆金属层区段422b”(及其下的第二晶种层区段421b”(未示出))。第一金属层区段(包含其第一镀覆金属层区段422a”及第一晶种层区段421a”)及第二金属层区段(包含其第二镀覆金属层区段422b”及第二晶种层区段421b”)可(例如)由切口区420c”分离，所述切口区实现所述区段之间的电隔离。应注意，尽管图3B的第一一个或多个孔径420a”示出于第一镀覆金属层区段422a”中，但第一一个或多个孔径420a”可形成于镀覆金属层区段中的任一者或全部中。
金属平面420”的不同区段可(例如)实现将不同各别电信号应用于每一金属层区段。举例来说，非接地电力信号可应用于金属层区段中的第一者，且接地信号可应用于金属层区段中的第二者。在另一实例实施方案中，第一电力信号可应用于金属层区段中的第一者，第二电力信号可应用于金属层区段中的第二者，第三电力信号可应用于金属层区段中的第三者等。
虽然实例金属平面420(包含例如金属平面420'及/或金属平面420”)是利用电镀过程在步骤110到130处形成，但可利用多种过程中的任一者。举例来说，可利用电镀、无电极镀覆、溅镀、CVD、PVD、ALD等形成实例金属平面420。因此，在各种实例实施方案中，金属平面420可包括仅一个金属层、两个金属层、三个金属或N个金属层(N为整数)。举例来说，可呈现或可不呈现晶种层421。
大体来说，步骤130可包括蚀刻晶种层。因此，本实用新型的范围不应受限于晶种层蚀刻(或移除)的任何特定方式的特性。
实例方法100可在步骤140处包括将半导体裸片附接到载体。图2D处示出此附接的非限制性实例。
步骤140可包括以多种方式中的任一者将半导体裸片430附接(或安装或耦合)到载体10，本文中提供所述方式的非限制性实例。步骤140可(例如)包括使用裸片附接粘着剂或其它粘着剂、真空力等将半导体裸片430(或任何一个或多个电子组件、有源组件、无源组件等)黏附到载体10。
半导体裸片430的活性表面(或侧)可(例如)附接到载体10的顶部表面(或侧)(例如，附接到载体10上在步骤110到130处形成金属平面420的相同侧)。举例来说，半导体裸片430的活性侧上的一个或多个结合垫(或接触件或互连结构，例如导电柱、导电凸块等)及/或活性侧钝化层可黏附到载体10。应注意，此活性侧定向并不要求于全部实施方案。并且举例来说，一个或多个无源电子组件的一个或多个结合垫(或接触件或互连结构)可黏附到载体10。
如本文所论述，半导体裸片430及/或其它电子组件可定位于金属平面420(例如，420'、420”等)中的第一一个或多个各别孔径420a(例如，420a'、420a”等)中。如图2D中所示出，半导体裸片430(例如，其下部部分、其整体等)可由金属平面420侧向地环绕。
如本文所论述，多个电子组件可定位于金属平面420的相同孔径中，及/或多个电子组件可定位于金属平面420的不同各别孔径中。
虽然本文中呈现的实例大体上关注附接一个或多个半导体裸片，但可(例如，替代或补充半导体裸片)附接多种电子组件中的任何一种或多种。一个或多个电子组件可(例如)包括半导体裸片。此半导体裸片可(例如)包括处理器裸片、微处理器、微控制器、协处理器、通用处理器、专用集成电路、可编程及/或离散逻辑装置、存储器装置、其组合、其等效物等。一个或多个电子组件还可(例如)包括一个或多个无源电子装置(例如，电阻器、电容器、电感器等)。
大体来说，步骤140可包括将半导体裸片(及/或其它电子组件)附接到载体。因此，本实用新型的各种方面的范围不应受限于电子组件的任何特定类型、附接(或定位或安装或耦合)电子组件的任何特定方式、电子组件的任何特定定位等的特性。
实例方法100可在步骤150处包括执行包封。图2E处示出此包封的实例。
步骤150可(例如)包括用包封材料440覆盖半导体裸片430(及/或其它电子组件)的顶部及/或侧面、覆盖金属平面420的顶部及/或侧面、覆盖载体10的顶侧等。
应注意，可从包封材料440暴露此类组件中的任一者或全部(例如，其顶侧、其上部侧面等)。此暴露可(例如)在初始包封处执行(例如，通过在包封材料440的初始形成期间使此类表面未被包封材料440覆盖)。并且举例来说，可通过薄化(例如，研磨、蚀刻、平坦化等)最初形成以覆盖表面的包封材料440来执行此暴露，所述表面接着在薄化之后被暴露。应注意，此薄化还可包括薄化电子组件中的一个或多个。另外，举例来说，步骤150可包括薄化包封材料440但不足以暴露电子组件中的一个或多个或全部。
步骤150可(例如)包括用包封材料440填充未填充有电子组件(例如，半导体裸片等)的金属平面420的孔径。举例来说，如本文所论述，金属平面420可包括其中定位电子组件(例如，在步骤140处等)的第一一个或多个孔径420a。步骤150可包括用包封材料440填充未填充有电子组件的此孔径的部分。并且举例来说，如本文所论述，金属平面420可包括第二一个或多个孔径420b(例如，其中并未定位电子组件)。步骤150可包括用包封材料440填充此类孔径中的任一者或全部。此填充可(例如)增强包封材料440与衬底之间的耦合且还可减少半导体装置中的翘曲。
包封材料440可包括多种包封或模塑材料中的任一者(例如，树脂、聚合物、聚合物复合材料、具有填料的聚合物、环氧树脂、具有填料的环氧树脂、具有填料的环氧丙烯酸酯、硅酮树脂、其组合、其等效物等)。步骤150可包括以多种方式中的任一者形成包封材料440(例如，压缩模塑、传递模塑、液体包封剂模塑、真空层压、膏状物印刷、薄膜辅助模塑等)。
大体来说，步骤150可包括执行包封。因此，本实用新型的范围不应受限于包封的任何特定方式的特性、包封材料的任何特定类型的特性等。
实例方法100可在步骤160处包括移除载体。图2F处示出此载体移除的实例(例如，相对于其中示出载体10的图2E)。
步骤160可(例如)包括通过执行机械研磨、化学蚀刻、化学机械平坦化(CMP)等中的一者或多者来移除载体10。并且举例来说，步骤160可包括滑动、剪切及/或剥落载体10。在载体10利用粘着剂(例如，热脱离粘着剂、UV脱离粘着剂等)耦合到金属平面420的实例实施方案中，步骤160可包括在移除载体10之前断裂(或弱化)此粘着剂的粘结(例如，通过施加热量、光、化学材料等)。
在各种实施方案中，步骤160可(例如)包括制备载体10以用于未来再使用。举例来说，步骤160可包括从载体清洗或剥除粘着剂残余、将粘着剂施加到载体10以用于下一使用等。
如图2F中所示出，组合件可在此处理时刻处重定向于先前在图2E中示出为朝向底部面向(例如，朝向载体10面向)的组合件的侧上。如图2F中在组合件的顶侧处所示出，金属层440(例如，晶种层421(如果存在)、镀覆层422等)的表面、半导体裸片430的表面(例如，半导体裸片430的活性侧、半导体裸片430的钝化层，及/或通过此钝化层中的各别孔径暴露的结合垫等)及包封材料440的表面可共面。应注意，尽管图2F中未示出，但组合件的底侧可耦合到另一载体或固持器(例如，在移除载体10之前或之后)。
大体来说，步骤160可包括移除载体。因此，本实用新型的范围不应受限于移除载体的任何特定方式的特性、载体的任何特定类型的特性等。
实例方法100可在步骤170处包括形成衬底。图2G处示出此衬底形成的实例。
步骤170可(例如)包括附接预先成形的衬底(或衬底的预先成形部分)。举例来说，在此附接之前，可已利用多种技术中的任一者形成衬底(或其一部分)。另外，步骤170可包括代替在步骤160处移除的载体形成(或建造)衬底。衬底形成及/或附接的非限制性实例提供于2015年8月11日申请的标题为“半导体封装及其制造方法(Semiconductor Packageand Fabricating Method Thereof)”的美国专利申请案第14/823,689号中，所述申请案出于全部目的据此以全文引用的方式并入本文中。
在实例实施方案中，步骤170可包括在于步骤160处移除载体10之前由载体10覆盖的组合件的侧上形成衬底。步骤170可包括以多种方式中的任一者形成衬底，本文中提供所述方式的非限制性实例。应注意，衬底还可被称作插入件、信号分布结构、信号再分布结构等。
步骤170可(例如)包括形成第一电介质层411。电介质层411可包括一层或多层多种电介质材料中的任一者，例如无机电介质材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其组合、其等效物等)，及/或有机电介质材料(例如，聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、模塑材料、酚系树脂、环氧树脂、硅酮、丙烯酸酯聚合物、其组合、其等效物等)，但本实用新型的范围不限于此。
步骤170可包括使用多种过程中的任何一种或多种形成第一电介质层411(例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强式化学气相沉积(PECVD)、等离子体气相沉积、薄片层压、蒸发等)，但本实用新型的范围不限于此。
步骤170可(例如)包括形成通过第一电介质层411的孔径(或开口或孔)。此类孔径可(例如)在第一电介质层411中提供其中可形成导电材料的开口。举例来说，此类孔径可通过第一电介质层411暴露半导体裸片430(及/或其它组件)的结合垫(或大体上互连结构，例如导电柱、导电凸块等)。举例来说，此类孔径可暴露此类结合垫或一般互连结构的端面、从半导体裸片430延伸的此类结合垫或一般互连结构的整体或其任何部分。并且举例来说，此类孔径可通过第一电介质层411暴露金属平面420。此孔径形成可(例如)在最初形成第一电介质层411之后执行(例如，通过激光切除、机械切除、化学蚀刻等)。并且举例来说，此类孔径可在第一电介质层411的原始沉积期间形成(例如，通过选择性印刷、遮蔽及沉积等)。应注意，孔径可(例如)大体上为圆柱形、可具有第一端开口大于第二端开口的倾斜侧壁(例如，塑形为类似截锥形)、可具有矩形箱体形状、可具有类似截角锥形形状等。
步骤170还可(例如)包括在第一电介质层411上及/或通过所述第一电介质层形成一个或多个导电层412。举例来说，步骤170可包括在第一电介质层411中的孔径中形成第一导电层部分412a(或层)，及在第一电介质层411上形成第二导电层部分412b(或层)(例如，大体上平行于上面形成导电层部分412b的电介质层411的表面延行)。举例来说，在实例实施方案中，一个或多个导电层412可电连接半导体裸片430的一个或多个结合垫(或一般互连结构，例如导电柱、导电垫等)与金属平面420(或其区段)。
在金属平面420包括多个电隔离区段(图3B处提供且本文中论述其实例420”)的实例实施方案中，导电层412的第一部分可将半导体裸片430的第一结合垫或一般互连结构电连接到第一金属层区段，且导电层412的第二部分可将半导体裸片430的第二结合垫或一般互连结构电连接到第二金属层区段。
导电层412可包括多种材料中的任一者(例如，铜、铝、镍、铁、银、金、钛、铬、钨、钯、其组合、其合金、其等效物等)，但本实用新型的范围不限于此。
步骤170可包括利用多种过程中的任何一种或多种形成导电层(例如，电解镀覆、无电极镀覆、化学气相沉积(CVD)、溅镀或物理气相沉积(PVD)、原子层沉积(ALD)、等离子体气相沉积、印刷、网板印刷、微影、焊接安装或沉积、金属成块等)，但本实用新型的范围不限于此。
步骤170可(例如)包括在第一电介质层411上及/或一个或多个导电层412上形成第二电介质层414。步骤170可(例如)包括以相同于第一电介质层411的方式或以不同方式形成第二电介质层414。
第二电介质层414可包括一层或多层多种电介质材料中的任一者，例如无机电介质材料(例如，Si3N4、SiO2、SiON、SiN、氧化物、氮化物、其组合、其等效物等)，及/或有机电介质材料(例如，聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、模塑材料、酚系树脂、环氧树脂、硅酮、丙烯酸酯聚合物、其组合、其等效物等)，但本实用新型的范围不限于此。举例来说，第二电介质层414可由相同于第一电介质层411的材料形成或可由不同材料形成。在实例情境中，第一电介质层411可由无机电介质材料形成，且第二电介质层414可由有机电介质材料形成。
步骤170可包括使用多种过程中的任何一种或多种形成第二电介质层414(例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、低压化学气相沉积(LPCVD)、等离子体增强式化学气相沉积(PECVD)、等离子体气相沉积(PVD)、薄片层压、蒸发等)，但本实用新型的范围不限于此。第二电介质层414可利用相同于第一电介质层411的过程形成，但也可利用不同过程形成(例如，当利用不同各别电介质材料时，当形成具有不同各别间距的孔径或导体时等)。
步骤170可(例如)包括形成通过第二电介质层414的孔径(或开口或孔)。此类孔径可(例如)在第二电介质层414中提供其中可形成导电材料、其中可形成凸块下金属等的开口。举例来说，此类孔径可通过第二电介质层414暴露导电层(或其凸台)。
此孔径形成可(例如)在最初形成第二电介质层414之后执行(例如，通过激光切除、机械切除、化学蚀刻等)。并且举例来说，此类孔径可在第二电介质层414的原始沉积期间形成(例如，通过选择性印刷、遮蔽及沉积等)。应注意，孔径可(例如)大体上为圆柱形、可具有第一端开口大于第二端开口的倾斜侧壁(例如，塑形为类似截锥形)、可具有矩形箱体形状、可具有类似截角锥形形状等。
如本文中所提到，在实例实施方案中，步骤170可包括在第二电介质层414中的孔径中及/或在环绕此类孔径的第二电介质层414的周界区上形成凸块下金属(一个或多个金属层)。此凸块下金属(“UBM”)或UBM结构可(例如)包括可被称为层或晶种层的钛钨(TiW)层。此层可(例如)通过溅镀形成。并且举例来说，UBM结构可包括在TiW层上的铜(Cu)层。此层也可(例如)通过溅镀形成。在另一实例实施方案中，形成UBM结构可包括通过溅镀形成钛(Ti)或钛钨(TiW)层，(ii)通过溅镀在钛或钛钨层上形成铜(Cu)层，及(iii)通过电镀在铜层上形成镍(Ni)层。然而，应注意，UBM结构及/或所利用以形成UBM结构的过程不限于给定实例。举例来说，UBM结构可包括铬/铬铜合金/铜(Cr/Cr-Cu/Cu)、钛钨合金/铜(Ti-W/Cu)、铝/镍/铜(Al/Ni/Cu)、其等效物等的多层结构。UBM结构还可(例如)包括铝、钯、金、银、其合金等。
应注意，在各种实例实施方案中，在载体10上形成(或附接)金属平面420及/或半导体裸片430之前所述载体上可形成有衬底。举例来说，在步骤110到130处，金属平面420可形成于(例如，建置于、附接到等)此衬底上。并且举例来说，在步骤140处，半导体裸片430可附接到此衬底(例如，电附接及/或机械附接)。在此实例实施方案中，可在步骤160处移除载体的暂时性部分(例如，通过研磨、剥落等)。并且，在其它此类实例实施方案中，并不移除载体的部分(例如，跳过步骤160)。
应注意，尽管本文中示出的实例衬底410包含第一电介质层411、导电层412及第二电介质层414，但衬底410可包含任何数目个此类层。
大体来说，步骤170可包括形成衬底。因此，本实用新型的范围不应受限于任何特定衬底或形成衬底的任何特定方式的特性。
实例方法100可在步骤180处包括形成互连结构(例如，导电滚珠等)。图2H处示出此形成的实例。
互连结构450可包括多种特性中的任一者。举例来说，互连结构450可包括导电滚珠或凸块(例如，焊球或凸块、晶片凸块等)。举例来说，在包含焊球或凸块的实例实施方案中，此类滚珠或凸块可包括锡、银、铅、Sn-Pb、Sn37-Pb、Sn95-Pb、Sn-Pb-Ag、Sn-Pb-Bi、Sn-Cu、Sn-Ag、Sn-Au、Sn-Bi、Sn-Ag-Cu、Sn-Ag-Bi、Sn-Zn、Sn-Zn-Bi、其组合、其等效物等，但本实用新型的范围不限于此。
步骤180可包括以多种方式中的任一者形成互连结构450(例如，导电滚珠等)，本文中提供所述方式的非限制性实例。步骤180可包括通过落球法、碰撞、金属镀覆、胶合及回焊等形成或附接此类互连结构450。举例来说，步骤180可包括在UBM(或导电垫或导电层412的暴露部分)上射落(或形成)导电滚珠450、进行回焊及冷却。如本文所论述，互连结构450可形成于UBM上。虽然图2H中未明确示出，但导电滚珠450可各自经形成以覆盖通过第二电介质层414中的各别孔径暴露的形成于导电层412上的各别UBM、形成于各别孔径的侧壁上及形成于在各别孔径的周界周围的第二电介质层414的顶部表面上。
大体来说，步骤180可包括形成一个或多个互连结构。因此，本实用新型的范围不应受限于互连结构的任何特定类型的特性或形成互连结构的任何特定方式的特性。
实例方法100可在步骤195处包括半导体装置上的预成型额外处理。此额外处理可包括多种特性中的任一者，本文中提供所述特性的非限制性实例。
举例来说，步骤195可包括将执行流程引导回到实例方法100的任何先前步骤(或其部分)。并且举例来说，步骤195可包括执行单粒化操作，例如在载体或衬底处于晶片或面板形式的实施方案中。另外举例来说，步骤195可包括执行测试、标记、封装、运送等。此外举例来说，如本文中关于图7所示出，步骤195可包括形成屏蔽层。
大体来说，步骤195可包括执行额外处理。因此，本实用新型的范围不应受限于额外处理的任何特定类型的特性。
图4示出根据本实用新型的各种方面的实例半导体装置400的横截面图。实例装置400可(例如)由图1中示出且本文中关于图1到3论述的实例方法100制造。
在实例实施方案中，半导体装置可经形成以具有从金属层朝上延伸且包括在包封材料的顶侧(或表面)处暴露的顶端的一个或多个导电立柱。图5示出此实施方案的实例。特定来说，图5示出根据本实用新型的各种方面的实例半导体装置500的横截面图。实例半导体装置500可(例如)与本文中示出的其它半导体装置中的任一者或全部(例如，半导体装置400、半导体装置600、半导体装置700、此类装置的任何部分等)共享任何或全部特性。
实例半导体装置500包括从金属平面420的顶侧至少延伸到包封材料440的顶侧或表面的一个或多个导电立柱520。导电立柱520可以多种方式中的任一者形成，本文中提供所述方式的非限制性实例。
举例来说，参考图1的实例方法100，可在步骤110到130处形成导电立柱520。举例来说，可在形成金属平面420之后形成导电立柱520。在实例实施方案中，可重复图2B及2C中所说明的步骤。以此方式，相比立柱520从其延伸的金属平面420的对应部分，导电立柱520可侧向地更窄。并且举例来说，如图5中所示出，相比立柱520从其延伸的金属平面420的对应部分，导电立柱520的垂直尺寸可更厚。并且举例来说，导电立柱520的顶端(或表面)可与包封材料440的顶部表面及/或与半导体裸片430的顶部表面共面。举例来说，如关于步骤150所解释，包封材料440可最初形成为具有此高度，但包封材料440也可薄化(例如，研磨等)到其最终高度。在此实施方案中，导电立柱520及/或半导体裸片430可类似地薄化(例如，研磨等)到相同最终高度。在另一实例实施方案中，导电立柱520可包括导线结合(或以其它方式附接)到金属平面420的导线。
另外举例来说，参考图1的实例方法100，可在已形成包封材料440之后形成导电立柱520。举例来说，贯通孔(例如，模塑通孔(TMV))可在包封材料440的顶部表面与金属平面420的顶部表面之间形成于包封材料440中。此贯通孔形成可(例如)通过激光切除、机械切除、蚀刻等执行。接着可在贯通孔中形成导电材料(例如，焊膏、镀覆金属等)以提供金属层440与包封材料440的顶侧(或表面)之间的导电路径。
应注意，在其中金属平面420划分成多个电隔离区段(如由图3B中的实例所示出)的实例实施方案中，不同导电立柱520可电连接到不同各别区段。举例来说，第一导电立柱520可连接(例如，电连接、机械连接等)到金属平面420的第一区段，所述第一区段连接到接地信号；第二导电立柱520可连接(例如，电连接、机械连接等)到金属平面420的第二区段，所述第二区段连接到非接地电压信号(例如，电力供应信号)等。在此配置中，接地信号及非接地电压信号(及任何其它信号)可提供于装置500的顶侧处以提供到其它装置、可形成于装置500上的顶侧信号分布结构等。
在另一实例实施方案中，镀覆金属422(例如，如在步骤120处形成)可形成为具有将镀覆金属422的上端(或表面)定位于半导体装置的顶部处的垂直厚度。此镀覆金属422(或导电立柱)可经形成以从晶种层421(如果存在)朝上延伸，且包括在包封材料440的顶侧(或表面)处暴露的顶端。图6示出此实施方案的实例。特定来说，图6示出根据本实用新型的各种方面的实例半导体装置600的横截面图。实例半导体装置600可(例如)与本文中示出的其它半导体装置中的任一者或全部(例如，半导体装置400、半导体装置500、半导体装置700、此类装置的任何部分等)共享任何或全部特性。
相对于图4的实例半导体装置400，实例半导体装置600包括至少垂直延伸到半导体裸片430的高度及/或至少延伸到包封材料440的高度的金属平面620(例如，晶种层621及/或镀覆金属层622)。在实例实施方案中，在步骤150处进行包封之后，可薄化或平坦化(例如，研磨等)包封材料440及/或金属平面620及/或半导体裸片430。在此实施方案中，金属平面620的顶部表面可与包封材料440的顶部表面及/或与半导体裸片430的顶部表面共面。金属平面620可(例如)操作为图5的导电立柱520，例如提供电信号(例如，接地信号、非接地电力供应信号、其它信号等)到实例半导体装置600的顶侧。
在另一实例实施方案中，金属层可在包封材料及/或半导体装置的侧面处暴露。图7示出此实施方案的实例。特定来说，图7示出根据本实用新型的各种方面的实例半导体装置700的横截面图。实例半导体装置700可(例如)与本文中示出的其它半导体装置中的任一者或全部(例如，半导体装置400、半导体装置500、半导体装置600、此类装置的任何部分等)共享任何或全部特性。
举例来说，相比图4到6中所示出的实例实施方案400、500及600，图7的实例半导体装置700示出在包封材料740的侧面处暴露的金属平面720(例如，晶种层721、镀覆金属层722等)。
实例半导体装置700还包括金属屏蔽物760(例如，电磁干扰(EMI)屏蔽物等)。应注意，屏蔽物760可由除了金属的材料(例如，导电塑料、导电环氧树脂或油漆涂层等)制成。如本文所论述，实例方法100的步骤195可包括形成屏蔽物(例如，电磁屏蔽物等)。
金属屏蔽物760可以多种方式中的任一者形成，本文中提供所述方式的非限制性实例。举例来说，金属屏蔽物760可包括已塑形(例如，冲压、弯曲、铸造等)为其最终形状且接着附接到包封材料740及/或金属平面720(例如，焊接、黏附等)的金属板。并且举例来说，金属屏蔽物760可通过在包封材料740及/或金属平面720上沉积保形涂层形成。
应注意，尽管实例金属屏蔽物760示出为仅覆盖包封材料740及金属平面720的侧面，但金属屏蔽物760还可覆盖衬底410的侧面。并且应注意，替代(或补充)金属屏蔽物760电连接到暴露于包封材料740的侧面处的金属平面720，金属屏蔽物760可利用本文中论述的其它导电特征(例如，图5的导电立柱520、图6的金属平面620的顶侧等)电连接到金属平面720。
虽然已参考某些支持实例及/或实施方案来描述根据本实用新型的各种方面的半导体装置及其制造方法，但所属领域的技术人员应理解，本实用新型的范围并不限于所揭示的特定实例，而是本实用新型将包含属于所附权利要求书的范围内的全部实施例、实例及实施方案。
本文中的论述包含示出电子装置组合件的各种部分及其制造方法的众多说明性图。为了清楚地说明，此类图并未示出每个实例组合件的全部方面。本文中提供的任何实例组合件及/或方法可与本文中提供的任何或全部其它组合件及/或方法共享任何或全部特性。
总之，本实用新型的各种方面提供一种半导体装置及一种制造半导体装置的方法。作为非限制性实例，本实用新型的各种方面提供一种半导体装置，其包括耦合到衬底且由穿孔金属平面环绕的半导体裸片，及一种制造所述半导体装置的方法。虽然已参考某些方面及实例描述以上内容，但所属领域的技术人员应理解，在不脱离本实用新型的范围的情况下，可进行各种改变并可用等效物取代。另外，在不脱离本实用新型的范围的情况下，可以进行许多修改以使特定情况或材料适应本实用新型的教示。因此，希望本实用新型不限于所揭示的特定实例，而是本实用新型将包括属于所附权利要求书的范围内的全部实例。

Claims (20)

1.一种半导体装置，其特征在于，包括：
衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；
金属平面，其在所述顶部衬底表面上，所述金属平面包括完全延伸通过所述金属平面的第一孔径及第二孔径；
半导体裸片，其在所述顶部衬底表面上且定位在所述金属平面的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及
包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸通过所述金属平面的所述第二孔径。
2.根据权利要求1所述的半导体装置，其特征在于，所述包封材料延伸通过所述金属平面的所述第二孔径到所述顶部衬底表面。
3.根据权利要求2所述的半导体装置，其特征在于，所述包封材料完全填充所述金属平面的所述第二孔径。
4.根据权利要求1所述的半导体装置，其特征在于，所述包封材料延伸到所述金属平面的所述第一孔径中。
5.根据权利要求1所述的半导体装置，其特征在于，所述金属平面的任何部分都不在所述半导体裸片正下方。
6.根据权利要求1所述的半导体装置，其特征在于，所述金属平面的任何部分都不低于所述半导体裸片。
7.根据权利要求1所述的半导体装置，其特征在于，所述金属平面包括至少高达所述顶部裸片表面的顶部金属平面表面。
8.根据权利要求1所述的半导体装置，其特征在于，包括导电立柱，所述导电立柱从所述金属平面朝上延伸且包括至少高达所述顶部裸片表面的顶部立柱表面。
9.根据权利要求1所述的半导体装置，其特征在于，所述金属平面的侧表面从所述包封材料暴露。
10.根据权利要求9所述的半导体装置，其特征在于，包括耦合到所述金属平面的所述侧表面的导电屏蔽物。
11.根据权利要求1所述的半导体装置，其特征在于，所述金属平面包括完全延伸通过所述金属平面且以所述包封材料填充的多个额外孔径。
12.一种半导体装置，其特征在于，包括：
衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；
金属层，其在所述顶部衬底表面上，所述金属层包括第一区段，其包括完全延伸通过所述第一区段的第一孔径及第二孔径；及第二区段，其与所述第一区段电隔离且包括完全延伸通过所述第二区段的第三孔径；
半导体裸片，其在所述顶部衬底表面上且定位在所述第一区段的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及
包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料填充所述第一区段的所述第二孔径及所述第二区段的所述第三孔径。
13.根据权利要求12所述的半导体装置，其特征在于，所述金属层覆盖所述衬底的至少一半。
14.根据权利要求12所述的半导体装置，其特征在于，所述金属层的所述第一区段及所述第二区段侧向地环绕所述半导体裸片。
15.根据权利要求12所述的半导体装置，其特征在于，所述第一区段电耦合到第一电力供应信号，且所述第二区段电耦合到不同于所述第一电力供应信号的第二电力供应信号。
16.根据权利要求15所述的半导体装置，其特征在于，所述第一电力供应信号包括接地信号，且所述第二电力供应信号包括非接地信号电力供应信号。
17.一种半导体装置，其特征在于，包括：
衬底，其具有顶部衬底表面、底部衬底表面及在所述顶部衬底表面与所述底部衬底表面之间延伸的侧向衬底表面；
金属层，其在所述顶部衬底表面上，所述金属层包括完全延伸通过所述金属层的第一孔径及第二孔径；
半导体裸片，其在所述顶部衬底表面上且定位在所述金属层的所述第一孔径内，所述半导体裸片具有顶部裸片表面、底部裸片表面及在所述顶部裸片表面与所述底部裸片表面之间延伸的侧向裸片侧表面，其中所述底部裸片表面耦合到所述顶部衬底表面；及
包封材料，其包封所述侧向裸片侧表面的至少一部分及所述顶部衬底表面的至少一部分，其中所述包封材料延伸到所述金属层的所述第二孔径中，
其中暴露于所述包封材料的顶部表面处的金属表面电连接到所述金属层。
18.根据权利要求17所述的半导体装置，其特征在于，暴露的所述金属表面为所述金属层的顶部表面。
19.根据权利要求17所述的半导体装置，其特征在于，暴露的所述金属表面为附接到所述金属层的导电立柱的顶部表面。
20.根据权利要求17所述的半导体装置，其特征在于，包括暴露于所述包封材料的所述顶部表面处且电连接到所述金属层的第二金属表面，且其中：
所述金属表面电连接到所述金属层的第一区段及第一电力供应信号；且
所述第二金属表面电连接到所述金属层的第二区段及第二电力供应信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108615710A (zh) * 2016-12-09 2018-10-02 艾马克科技公司 半导体装置及其制造方法
KR20190045482A (ko) * 2017-10-24 2019-05-03 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10056337B2 (en) * 2017-01-23 2018-08-21 International Business Machines Corporation Thin 3D die with electromagnetic radiation blocking encapsulation

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6452278B1 (en) * 2000-06-30 2002-09-17 Amkor Technology, Inc. Low profile package for plural semiconductor dies
TWI220782B (en) * 2002-10-14 2004-09-01 Siliconware Precision Industries Co Ltd Cavity-down ball grid array package with heat spreader
US7504716B2 (en) * 2005-10-26 2009-03-17 Texas Instruments Incorporated Structure and method of molded QFN device suitable for miniaturization, multiple rows and stacking
US7851928B2 (en) * 2008-06-10 2010-12-14 Texas Instruments Incorporated Semiconductor device having substrate with differentially plated copper and selective solder
US9123663B2 (en) * 2008-06-10 2015-09-01 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer grounded through metal pillars formed in peripheral region of the semiconductor
US8420437B1 (en) * 2011-12-05 2013-04-16 Powertech Technology Inc. Method for forming an EMI shielding layer on all surfaces of a semiconductor package
CN109994586B (zh) * 2012-03-30 2022-06-03 亮锐控股有限公司 密封的半导体发光器件
KR20130140354A (ko) * 2012-06-14 2013-12-24 하나 마이크론(주) 반도체 패키지 및 그 제조방법
JP2015076465A (ja) * 2013-10-08 2015-04-20 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
US9842789B2 (en) * 2015-05-11 2017-12-12 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US11018025B2 (en) * 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9502343B1 (en) * 2015-09-18 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal with zigzagged edges
US10141270B2 (en) * 2016-12-09 2018-11-27 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108615710A (zh) * 2016-12-09 2018-10-02 艾马克科技公司 半导体装置及其制造方法
KR20190045482A (ko) * 2017-10-24 2019-05-03 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법
KR102525490B1 (ko) * 2017-10-24 2023-04-24 삼성전자주식회사 인쇄 회로 기판, 반도체 패키지 및 반도체 패키지의 제조 방법

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