TW202407932A - 半導體裝置 - Google Patents

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葉庭聿
黃翰祥
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張志偉
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Abstract

一種半導體裝置包括第一連接器、第二連接器及設置在該第一連接器與該第二連接器之間的再分佈結構。該再分佈結構包括將該第一連接器電連接至該第二連接器的第一連接樹。該第一連接樹包括設置在複數個相應層級中的複數個第一導電墊，及分別設置在該些第一導電墊中的相鄰第一導電墊之間的複數個第一連通柱結構。每一第一導電墊的任何橫向端在與該第二連接器相關聯的第一最小節距內與該第一連接器隔開。

Description

電力輸送結構及其製造方法
無
半導體裝置普遍存在於各個行業的若干應用及裝置中。例如，個人電腦、蜂巢式電話及穿戴式裝置等消費型電子裝置可能含有若干半導體裝置。類似地，儀器、車輛及自動化系統等工業產品通常包含大量半導體裝置。隨著半導體製造的改進，半導體繼續用於新的應用，進而導致對半導體性能、成本、可靠性等的需求增加。
這些半導體裝置藉由前段製程(front-end-of-line，FEOL)及後段製程(back-end-of-line，BEOL)的組合製造，該些半導體裝置使一或多個半導體(例如，矽)晶粒(在本文中亦稱為「晶片」)相互連接，且將該些晶粒封裝至可以與其他裝置接口的半導體裝置中。例如，封裝可組合複數個半導體晶粒且可用以附接至印刷電路板或其他互連基板，進而可增加半導體裝置的熱及連接密度。
許多後段製程操作包含藉由交替地沈積及蝕刻裝置的層級來處理半導體或相關裝置，其中一個層級設置在另一層級之上。製程可藉由再分佈結構、連通柱、接合線等互連層級，以在半導體裝置內及在半導體裝置與基板之間傳播訊號，在半導體裝置的層級之間形成各種連接(例如，電、熱、機械等連接)。儘管現有方法使用複雜的技術，但需要進一步改進以推升現有技術。
無
以下揭示內容提供用於實現提供之標的的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號及/或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為便於描述，本文中可使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如附圖中說明的一個元件或特徵與另一元件或特徵的關係。除附圖中描繪的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，並且在此使用的空間相對描述語亦可被相應地解釋。
本文揭示包括連接樹的再分佈結構及其設計方法。這些再分佈結構經由半導體裝置的複數個層級提供連接性。例如，半導體裝置的層級可設置在半導體晶粒的連接器與半導體封裝的連接器之間。連接樹可包括半導體晶粒的一或多個連接器與半導體封裝的連接器之間的一或多個連接。連接樹可具有各種性質，諸如與其相關聯的阻抗。例如，各種連接樹可包括一或多個電阻分佈曲線，可稱為連接樹的厚度。例如，複數個連接樹可以具有複數個相關聯的厚度，且每一厚度可以與一或多個連接結構相關聯。連接結構可為對應於連接樹的每一預定義厚度的連通柱及導電墊的圖案。例如，圖案可為同心幾何圖案(例如，六邊形圖案)，其中藉由附加的連通柱同心環實現更厚的連接，且藉由更薄的連通柱同心環實現更薄的連接。替代地或另外地，厚度可根據圖案中填充或去除的連通柱的數量而變化。連通柱可藉由導電元件電連接，諸如連接至或包括導電墊的電力及接地平面。可基於連接結構的置放來界定平面。
有利地，基於連通柱置放導電元件(例如，電源平面)可減少導電元件的多餘面積及金屬密度。例如，可省略增加半導體裝置的再分佈結構的各個層(本文亦稱為層級)之間的平面重疊，除連通柱所在的位置之外。此外，連通柱之間的橫向距離可以最小化，使得半導體裝置的相鄰層上的兩個連通柱之間的橫向距離相對於其間具有更大橫向距離的兩個連通柱可以減小。這可減少與連接相關的阻抗。此外，晶粒連接器及封裝連接器的關聯可進一步減少裝置中的橫向流動(例如，藉由為連接樹的每一主幹提供低電阻路徑，此舉可以最小化交叉分支電流)。
半導體裝置可包括其一或多個組件之間的連接。例如，半導體裝置可包括具有一或多個連接的一或多個半導體晶片及具有一或多個連接的一或多個封裝端。例如，半導體可包括處理半導體晶粒、記憶體半導體晶粒、諸如球柵陣列(ball grid array，BGA)凸塊的封裝端、倒裝晶片連接(controlled collapse chip connection, C4)等。各種訊號，諸如時脈、資料及位址匯流排，以及電力及接地訊號可連接在半導體晶粒與封裝端之間。半導體裝置可包括可形成處理器、類比裝置、濾波器、記憶體區等的各種裝置特徵，諸如閘極、鰭片、隔離溝槽等。
半導體裝置可以包括電力輸送/分配網路(power deliver/distribution network，PDN)，包括電力及接地訊號。電力及接地訊號可以藉助於再分佈結構在半導體晶粒與封裝端之間輸送。在一些實施例中，矽晶粒可連接至一或多個C4連接器，該一或多個C4連接器在矽晶粒與半導體裝置的第一層(例如，PM0)之間提供熱、電及機械連接，且經由一或多個底部金屬層圖案(under-ball metallurgy pattern，UBM)連接複數個半導體裝置層(例如，PM1、PM2和PM3)至封裝端。各種半導體裝置可包括附加或不同的連接器、層、訊號、再分佈結構等。例如，訊號可以穿過各種附加連接器，諸如接合線、針閘陣列銷或附加基板。
再分佈結構可以包括具有一或多個連通柱的一或多個連接樹，該一或多個連通柱可以各種圖案佈置。例如，可以根據期望的橫截面積、電阻、電感、金屬密度等來預定義圖案。可根據製程的一或多個設計規則核對(design rule check，DRC)來界定再分佈結構。例如，最大及最小金屬密度、(例如，半導體裝置的同一層或半導體裝置的相鄰或不相鄰層級之間的)最小連通柱節距可根據製程而變化。
再分佈結構的連通柱可以在半導體裝置的層之間延伸，且可藉由一或多個導電結構(諸如，電力及接地平面)連接(例如，熱連接、機械連接或電連接)。例如，再分佈結構的層可含有一或多個電力或接地平面(例如，該層可為再分佈層(redistribution layer，RDL))。電力或接地平面可為連續或不連續的。例如，半導體裝置的層可包括僅在半導體裝置的另一層上電連接的兩個接地平面。例如，分段可實現其他訊號的選路、創建電壓子網(例如，提高訊號完整性)、降低金屬密度等。目標金屬密度或金屬密度的目標範圍可藉由確保表面的平面性來提高可製造性，從而避免金屬膨脹/收縮循環等產生的應力。
第1圖說明兩個同心六邊形的圖案。(最內的)第一六邊形圖案110描繪為由具有六個連通柱結構120a~120f的連通柱結構的第二同心六邊形圖案120包圍。所描繪的六邊形圖案比四邊形或五邊形圖案更密集，在第一圖案110的連通柱結構與第二圖案120的連通柱結構之間具有相似的距離。儘管這些圖並不旨在描繪任何特定的比例，但對於同心圖案、七邊形圖案、八邊形圖案等之間的固定距離可能無法在第二層級或後續層級中保持連通柱至連通柱的間距，因此對於一些實施例，六邊形圖案使覆蓋區密度最大化，且因此亦可藉由填充覆蓋區的連通柱結構使半導體裝置的層級之間的連接數量最大化。
所描繪的結構沿X-Y平面設置，如軸199所示。各種元件在其上的佈置可稱為橫向佈置。這種橫向佈置與沿z軸的位置無關。例如，第1圖的六邊形圖案的各種連通柱結構可設置在裝置的各個層級中(亦即，沿裝置的z軸分佈)。該些連通柱之間的橫向關係僅描述其在X-Y平面內的位置。連通柱結構可包含在半導體裝置的兩個層級之間橫穿的連通柱、橫穿矽晶片或其他基板的矽/基板穿孔(through silicon/substrate via，TSV)、橫穿半導體裝置的複數個層級的層間連通柱或InFO連通柱(Through-Interlayer-Via或Through-InFO-Via，TIV)，或電連接半導體裝置的各個層級的其他方法。
任何數量的附加六邊形或其他圖案可圍繞所描繪的實施例，或者以其他方式包含在所描繪的圖案內。在一些實施例中，所描繪的圖案可由兩個附加同心六邊形圖案橫向圍繞。可以添加附加六邊形圖案，該些附加六邊形圖案可保持相似的間距且在每一六邊形圖案中包括六個連通柱結構的差異。例如，一些實施例包括具有十二個連通柱結構的連通柱結構的第三同心六邊形圖案及具有十八個連通柱結構的連通柱結構的第四同心六邊形圖案，使得六邊形圖案包括三十七個連通柱結構。進一步的實施例可包含具有二十四個連通柱結構的第五六邊形圖案等，或者可包含更大、更小或不同的圖案。
一些實施例可能不會用連通柱結構填充圖案內的每一位置。例如，連通柱結構120e可以不填充(例如，若連通柱會干擾阻進區)，且可填充其他六個連通柱結構。為清楚起見，「覆蓋區」或「導電墊」描述用以接收連通柱結構的導電結構的一部分。圖案可包括圖案內的這種覆蓋區的位置。在許多實施例中，用於接收連通柱結構的覆蓋區可存在於圖案位置，然而，圖案位置不需要任何這種覆蓋區或其他有形性質。例如，在一個實施例中，任意圖案可包含延伸至半導體裝置外部的圖案。一些圖案位置可能不包含覆蓋區、周圍的介電層等(亦即，可能不以有形的形式存在)。例如，若未填充連通柱結構120e，且剩餘的描繪的連通柱保留，則這種實施例在本文中可稱為包含用於連通柱結構的七個位置的圖案，其中六個這種位置填充有連通柱結構的相應覆蓋區。可以沿一個、兩個或更多個表面填充覆蓋區。例如，堆疊連通柱可填充兩個表面上的覆蓋區，而(例如，在相鄰層之間具有最小節距的)橫向偏移的連通柱可填充一個表面上的覆蓋區。
一些實施例僅包括覆蓋區的子集。例如，一些實施例可僅填充最內覆蓋區，在相鄰圖案之間留下相當大的介電空間(例如，以避免與相鄰圖案的不期望的電容耦合)。一些連接結構在裝置的第一層中用連通柱結構填充約一半的覆蓋區，且在半導體裝置的第二層中將約一半的覆蓋區與連通柱結構連接，以便最大化半導體裝置的兩層之間的連接。這種實施例可以有利地最大化裝置的每一層之間的潛在連接。現參看第2a圖，揭示一個說明性實例。
所描繪的圖案由兩個同心六邊形圖案、最內第一圖案210及橫向圍繞第一圖案210的第二圖案220組成。第二同心六邊形圖案包含複數個覆蓋區210、220b、220d及220f，及複數個第二覆蓋區220a、220c及220e。第一覆蓋區可填充有浸漬在半導體裝置的第一層內的連通柱結構，且第二覆蓋區可填充有浸漬在半導體裝置的第二層內(例如，在介電體內)的連通柱結構。導電結構230將第一連通柱結構(例如，電、熱、機械等)結合至第二連通柱結構。導電結構230包含用以接收藉由導電跡線或平面互連的連通柱結構的複數個覆蓋區(未描繪)。覆蓋區的橫向尺寸可大於連通柱結構，這有利地可允許覆蓋區接收與覆蓋區未對準的連通柱，且在某些實施例中增加整體金屬化。替代地或另外地，導電結構可包含小於連通柱結構的覆蓋區，這可在某些實施例中最小化金屬化百分比，或者允許更大的跡線(例如，以降低電阻)。例如，覆蓋區可與其接合的導電跡線具有相同的尺寸。一些實施例可包含與其用以接收的連通柱大致相同尺寸的覆蓋區，這可平衡覆蓋區的金屬含量與接收稍微未對準的連通柱的能力。
導電結構包含在覆蓋區與任何連接的連通柱結構之間的複數個連接。例如，第一連通柱結構的每一描繪的連通柱結構連接至第二連通柱結構的至少兩個連通柱結構。亦可考慮圖案的細分。例如，由第一圖案210及連通柱結構/覆蓋區220a及220b形成的第2a圖的三角形部分包含來自半導體裝置的一層的兩個連通柱結構，及來自半導體裝置的另一層的一個連通柱結構。此外，三角形部分包含兩個層間連接(第一圖案210與連通柱結構220a之間的所描繪的連接，及連通柱結構220a與連通柱結構220b之間的所描繪的連接)。實際上，第2a圖的連通柱結構的每一三角形選擇具有相似性質。所描繪圖案的任何部分的兩個層間連接，與所描繪的導電結構相結合，可有利地最大化層之間的連接(例如，最小化傳輸損耗)，以相對於其他連接結構進行電力傳輸或各種其他訊號的傳輸，該些連接結構可包含更少的層間連接，或可包含較不規則的重複圖案(不利地，實施例可能導致熱點、訊號完整性差等，特別在半導體裝置及應用中，但亦可具有相關的優勢)。導電結構可統稱為平面，其中導電結構在區域上具有相同的網路。如所描繪，該平面可為不連續的或為連續的，其中導電結構在X-Y平面中的尺寸大於導電墊之間的節距。
第2b圖描繪與第2a圖相似的圖案，其中半導體裝置的第一層及半導體裝置的第二層的連通柱結構的圖案經反轉。由於半導體裝置的第一層及第二層為任意的，並未參考各種操作的步驟，或者連接結構在自由空間中的佈置，根據兩種不同的描述，第2a圖及第2b圖可指代相同的圖案，或可指代兩種不同的圖案。儘管未描繪，但第2b圖的導電結構230可類似於第2a圖的導電結構230。或者，第2a圖的連接結構可以不同於所描繪的連接結構。例如，各種連接(例如，在橫向方向上，或沿z平面)可以更薄或更厚，且可具有均勻尺寸或非均勻尺寸。在一個實施例中，導電跡線可以逐漸變細以滿足更大的導電覆蓋區(例如，以避免訊號反射、諸如過度蝕刻等製造問題)。
第2c圖及第2d圖指代另一組圖案描述，可根據兩種不同的描述指代同一圖案，亦可指代兩種不同的圖案。儘管可能存在替代實施例，但所描繪的第2a圖至第2d圖各自用以將約一半的連通柱結構設置在裝置的單獨層上，且其中相鄰連通柱結構的任何三角形包含至少兩個層間連接。因此，每一連通柱結構藉由至少兩條跡線連接至半導體裝置的一層。一些實施例可設置在除半導體裝置之外的裝置內，例如，在各種非半導體中介層或基板內。
現參看第3圖，考慮複數個同心六邊形圖案，範圍自單一連通柱圖案至五個同心六邊形圖案。每一裝置的選定近似屬性顯示在總表300中。如表300的第一行所展示，單一連通柱具有相對低的密度(約1%)，且連通柱包含連接結構中的大部分金屬(約90%)，因為僅需要單一覆蓋區且無需跡線即可接收連通柱。由第2行揭示的連接結構，例如第2a圖中揭示的連接結構實質上增加密度，儘管金屬化非線性增加，以解決結合各種連通柱所需的導電跡線的添加。第三同心六邊形進一步增加連通柱數量，同時金屬密度亦隨之增加。隨著第四及第五同心六邊形，連通柱數量及金屬密度繼續增加。
若需要約100%的最大金屬密度，則可選擇五個同心六邊形的圖案。若需要更低或更高的金屬密度，可選擇不同的形狀。例如，若需要約50%與70%之間的金屬密度，則可選擇四個同心六邊形的圖案。如熟習此項技術者將理解，特定數量將根據連通柱結構、覆蓋區、跡線等的尺寸、組成及幾何形狀而變化。此外，各種設計規則可能會影響所選幾何形狀。因此，儘管對於一個實施例而言，4個同心六邊形圖案的結構使密度最大化，但其他幾何形狀或設計規則可能導致不同形狀、圖案數量等的圖案。例如，具有形成連續平面的導電元件的實施例可能導致具有不連續平面的實施例的更高金屬化。
現參看第4a圖至第4f圖，描繪三個同心六邊形的複數個六邊形圖案。與第2a圖及第2b圖的圖案類似，六邊形圖案設置在半導體裝置的兩層上，其中設置在第一層中的第一連通柱結構以暗影展示，且設置在第二層中的第二連通柱結構以淺影展示。具體參看第4a圖，所揭示的圖案與第2a圖的圖案相似，包含連通柱結構的附加第三六邊形圖案435。連接結構430根據與第2a圖相似的圖案結合每一連通柱結構，其中每一連通柱連接至另一層的兩個連通柱。這種圖案可實現半導體裝置的層之間的最大數量的連接(例如，其中連通柱結構為在半導體裝置的兩層之間延伸的常規連通柱結構的相鄰層)。現參看第4b圖至第4f圖，揭示附加圖案，該些附加圖案可填充有連通柱結構，且與導電結構(諸如，第4a圖中描繪的導電結構)結合，以形成連接結構以在半導體裝置的層之間結合最大數量的連通柱結構。
現參看第5a圖至第5h圖，描繪四個同心六邊形的複數個六邊形圖案。與第4a圖至第4f圖的圖案類似，六邊形圖案設置在半導體裝置的兩層上，其中設置在第一層中的第一連通柱結構以暗影展示，且設置在第二層中的第二連通柱結構以淺影展示。第一及第二連通柱展示為藉由設置在第4a圖中的第一及第二連通柱結構之間的導電結構連接。其他連接結構可包含結合連通柱結構的類似導電結構。如圖所示，每一同心六邊形層包含在半導體裝置的層之間的連通柱結構的交替圖案，使得自同心六邊形圖案的一個連通柱結構開始，且順時針或逆時針前進，每隔一個連通柱將佈置在同一層上(除具有單一連通柱結構的第一最內六邊形之外)。
附加連通柱結構可設置在附加半導體層上、沿附加半導體層或在附加半導體層中。例如，第三連通柱結構可設置在半導體裝置的第三層上，且可經由第二導電結構連接至第二連通柱結構。第三連通柱結構可類似於第一連通柱結構，(且層的這種交替重複可經由複數個個第四、第五及第六連通柱結構繼續)，每一連通柱結構可藉由相應的附加導電結構(諸如，平面)結合。替代地或附加地，一些連接結構可延伸穿過半導體裝置的若干層，而不在填充覆蓋區的兩個圖案之間交替。例如，該些連接結構可包含附加圖案，諸如第5b圖至第5g圖所描繪的那些圖案，可包含附加或更少的同心六邊形圖案，或可包含完全不同的連接，諸如TSV、接合線、C4凸塊等。在一些實施例中，可填充少於同心六邊形圖案的圖案位置的一半。例如，可填充約三分之一或約四分之一。例如，若複數個層各自包含複數個連通柱結構，則在電源平面或再分佈層上方/下方延伸的連通柱結構可含有更少(或更多)填充的連通柱結構。未填充的連通柱結構可分佈在整個圖案中，限於特定的(例如，最外的)同心圖案，或以其他方式選擇。
現參看第6a圖至第6e圖，揭示根據一些實施例的半導體裝置600的連接結構的佈局中的中間階段的剖面圖。連接結構的佈局並不意味著製造的順序或方法。實際上，半導體裝置600的佈局可包含將邏輯設計的網路連線表的各種網路映射至半導體裝置600的實體位置。佈局可包括迭代步驟，諸如修改設計，使得邏輯佈局操作可在製造製程的至少一些製造操作之前完成，或者在產生製造設計之前偶然完成。
第6a圖描繪剖面圖，其中半導體裝置600的橫截面用向上方向的正z軸99標記。z軸99僅用於描述本文中的附圖，且不旨在對半導體裝置600進行限制。例如，可反轉半導體裝置600的方向，以將半導體裝置600黏附至印刷電路板(printed circuit board，PCB)。
提供載體基板C1。載體基板C1可為玻璃、陶瓷、聚合物基材料或材料的組合。例如，可在硼矽酸鹽玻璃體上沈積諸如光熱轉換釋放層的脫黏層，這可有利地使載體基板C1能夠自臨時耦合層移除，同時最小化熱膨脹及收縮。半導體晶粒610置放在載體C1上方。半導體(例如，矽)晶粒610可包含處理功能、I/O功能、記憶體、R/F及類比處理功能，諸如濾波等。半導體晶粒的各種功能可與功率及訊號相關聯，其可包括許多連接及其性質。封裝膠可圍繞半導體晶粒610。
第一層620界定在半導體晶粒上方。本文描繪的第一層620及附加層可為半導體裝置600的金屬化層，該金屬化層可以互連一或多個半導體晶粒，且將半導體晶粒連接至其他晶粒特徵或部分。例如，連接可以結合PDN、資料、時脈、位址訊號等。第一層包括晶粒端622，可用以附接至半導體晶粒610以傳輸包括電力及接地訊號的訊號。例如，晶粒端622可為C4凸塊、晶粒墊等。端設置在諸如氧化矽層、氮化矽層、氮氧化矽層或由其他合適的介電材料形成的介電層的介電材料內。介電材料可為圍繞半導體晶粒610的封裝膠，或者可用以與該封裝膠介接。半導體裝置600可包括在這些或其他材料之間的間隙層(例如，硬罩幕)。各種導體、介電質、封裝膠等的材料可在裝置佈局之前、期間或之後界定。例如，製程可界定材料類型，或可界定複數個可能的材料類型。可以基於實現的密度、分離等來選擇材料(例如，以滿足所需的電容、阻抗等)。例如，材料選擇可作為具有佈局的迭代製程來執行(例如，第一次迭代可針對第一材料，諸如含鋁導體，若這種佈局不能滿足DRC，則第二次迭代可針對第二材料，諸如銀)。可在佈局期間或之後判定各種介電質及類似材料，或者基於製程預定義。
基於半導體裝置上方z高度的投影位置識別附加連接器的位置。在一些實施例中，附加連接器可為半導體封裝端、另一晶粒的端、積體被動裝置(integrated passive device，IPD)或另一連接器。在一些實施例中，可以基於訊號參數來識別附加連接器的位置，諸如各種連接器之間的期望橫向距離、訊號的總路徑電阻或另一阻抗限制。在一些實施例中，可基於諸如QFN、PGA或BGA裝置的半導體封裝的標準連接器位置來界定連接器位置。該位置可為或包括中間連接器。例如，所識別的位置可為或包括用於BGA凸塊的UBM的位置。附加連接器可用於電連接至矽晶粒或另一連接器。例如，第一附加連接器可為VSS封裝端690，而第二附加連接器可為VCC封裝端692。該位置可為或包括連接器的中心或諸如端在半導體裝置600 (例如，第一層620)的表面上的二維投影的圖案。在一些實施例中，晶粒端622的位置基於識別附加連接器的位置。在一些實施例中，晶粒端622可基於半導體晶粒上相應電路的位置。在一些實施例中，半導體裝置可包括根據封裝或功率要求的可選擇的晶粒端(例如，在更高功率的應用中可連接附加端)。例如，一些晶粒端622可能不連接或可藉助於本文揭示的連接樹的分支連接。
附加連接器的位置可以界定在一或多個平面或軸上。例如，附加連接器的位置可包括每一附加連接器的中心點、連接器在半導體裝置600表面上的二維投影，或連接器在裝置表面(例如，其中半導體裝置600的表面包括非平面表面)上的三維投影。半導體裝置600的層的數量或厚度可基於附加連接器的z高度。亦可識別另一維度，諸如沿半導體裝置600的表面的位置(例如，X或Y軸)。在一些實施例中，附加連接器的位置基於參考標記的識別來識別，諸如基板的參考標記。可以形成一或多個裝置用於連接至附加連接器，其中附加連接器的位置基於參考標記或另一識別位置(例如，半導體裝置600的邊緣或特徵)來識別，以確保半導體裝置600的至少一部分與附加連接器之間的連接。
現參看第6b圖，界定附加層。特別地，在所描繪的實施例中，第二層630、第三層640及第四最頂層650界定在第一層620上方。這些層可形成包括複數個連接樹的再分佈結構，連接樹具有導電墊及平面以連接其各種連通柱結構以結合半導體裝置的連接器。在各種實施例中可界定各種數量的層。例如，層可具有一或多個預定義厚度(例如，z高度)，且可選擇多個層以在晶粒端622與附加連接器之間(例如，藉由導電結構)選路，以及選路附加訊號、附加晶粒等。例如，半導體封裝的總厚度可為可變的。替代地或附加地，層的厚度可根據與晶粒端622或附加連接器相關聯的電流或訊號完整性要求來界定。例如，高電流路徑可能與可能導致層厚度增加的低電阻要求相關聯。預定義的、可變的或固定的層高可與固定的封裝高度相關聯。例如，可以選擇一或多個z高度層以達到預定義的封裝高度。每一最頂層(例如，第四層650)可包含導電元件(例如，UBM)以黏附至球。一些附加層(例如，第三層640)亦可含有附加連接元件以連接至其上。例如，UBM或其他間隙連接器可為穿過一層或多層(例如，第三層640及第四層650)的三維形狀。
每一附加層包括一或多個連通柱結構及一或多個導電元件(例如，導電墊)。連通柱及導電元件的位置基於附加連接器的識別位置。例如，第二層630包括第二層導電墊632，用以與第二層核心連通柱結構636 (例如，電、機械、熱等)連接。第三層640包括第三層導電墊642，用以與第三層核心連通柱結構646 (例如，電、機械、熱等)連接。第四層650包括第四層導電墊652，用以與第四層核心連通柱結構656 (例如，電、機械、熱等)連接。置放連通柱結構及導電墊以連接至附加連接器。例如，可以置放連通柱結構及導電元件以連接至連接器的中心或邊緣(例如，BGA凸塊、UBM、接地墊等)。置放可基於圖案。例如，可以置放一或多個連通柱結構以允許附加連接，諸如藉由六邊形圖案的連通柱結構的附加連接。六邊形圖案可為本文揭示的六邊形圖案或者可自其偏移。
連通柱結構可具有節距要求。例如，連通柱結構可在相鄰平面的連接連通柱結構之間具有最大距離及/或最小距離。最小節距可基於諸如避免或最小化相鄰層的連通柱結構之間的重疊的可製造性。可界定最大節距以最小化橫向電流以及相關電阻、熱量及訊號完整性問題。可界定節距距離及角度。例如，可根據圖案內的間距來預定義節距。例如，節距距離及角度可以基於第2a圖至第2d態樣、第4a圖至第5h圖的圖案或其他圖案(例如，可以界定節距距離及角度以將連通柱結構嵌入圖案中)。各種連接器亦可具有節距要求。例如，各種連接器的節距要求可基於設置在連接器之間的再分佈結構的一或多個連接樹的大小。各種製程可能具有各種節距要求及各種圖案。例如，一些實施例可包括用於六邊形圖案的約150微米的節距要求。另一製程可能與另一節距要求相關，諸如約120微米及七邊形圖案。
晶粒端622與附加連接器之間的每一連接可為連接樹的主幹。一些主幹可包括與多於一個晶粒連接器或多於一個附加連接器(諸如，半導體封裝端)的連接。例如，一些連接樹可包括自一個封裝端連接器連接複數個晶粒或複數個晶粒連接器的複數個主幹，或者將複數個封裝端連接器連接至一個晶粒連接器。這些連接可以包括內部半導體裝置600連接。例如，可以在各種半導體晶粒610、積體被動裝置等之間形成連接結構。如圖所描繪，VSS封裝端690的識別位置與晶粒端622之間的VSS連接結構660及VCC封裝端692的識別位置與晶粒端622之間的VCC連接結構662。每一連接器包含連接樹所穿過的半導體裝置600的再分佈結構的每一層的至少一個核心連通柱結構及導電墊。
現參看第6c圖，根據預定義的圖案置放附加連通柱結構。例如，VSS連接結構660及VCC連接結構662可以輔以次級連通柱結構664以降低路徑阻抗、改善訊號完整性、減少冗餘、降低電流的熱效應、避免與附近元件的干擾或以其他方式改善訊號完整性。次級連通柱結構由包括導電墊的擴展導電元件668連接。換言之，VCC及VSS連接樹的主幹可加粗。在一些實施例中，VCC及VSS連接樹可包含附加晶粒端及封裝端。例如，連接樹可包含附加主幹(例如，半導體封裝可包括附加VCC、VSS、其他PDN或其他非PDN訊號)。在一些實施例中，可存在分支(例如，各種主幹之間的連接或各種端或其他連接器之間的n對1連接關係)，該些分支可包括分支厚度(例如，基於連通柱結構的數量、橫向連接的數量或厚度等)。每一預定義圖案可與一或多個厚度相關聯。例如，可為5毫歐的連接要求選擇第一厚度，可為3毫歐的連接要求選擇第二厚度，且可為2毫歐的連接要求選擇第三厚度。
一或多個次級連通柱結構664連接至擴展的導電元件(例如，導電平面或墊)。例如，導電元件可為PDN或其他平面，諸如接地平面或電源平面。該平面可為連續平面或具有晶格結構的不連續平面。例如，導電墊可藉由具有第2a圖、第4a圖或第5a圖的連接結構的平面連接。平面架構可預定義(例如，可為預定義圖案的預定義部分)或者可針對連接結構就地判定。例如，連接架構可基於層的厚度、所選材料(例如，銀、金、銅或高摻雜半導體)的電導率。
現參看第6d圖，調整平面以互連及/或符合DRC。例如，平面的結構或部分可在連續平面與另一平面結構之間交替，諸如第2a圖、第4a圖或第5a圖的連接結構。可調整平面以與半導體裝置的附加部分介接。例如，可擴展平面以連接至半導體裝置的附加端，諸如封裝端、晶粒端、IPD端等。可擴展平面以與附加平面或一或多層中的訊號介接。例如，另外的平面延伸部669可延伸平面以結合承載相同訊號的其他平面(例如，其他PDN平面)，以保護承載不同訊號(例如，資料或時脈訊號)的跡線，以符合製造要求，諸如平面重疊要求、金屬密度要求、選路要求等。
現參看第6e圖，半導體裝置600的表面經界定以接收附加連接器(例如，VSS封裝端690及VCC封裝端692)。例如，半導體裝置600的表面可包括一或多個中間層，以結合連通柱結構或導電元件。中間層可用以附接至一或多個連通柱結構。例如，中間層可以連接至具有與圖案的附加連通柱結構相似尺寸的一或多個連通柱結構，或連接至不同尺寸的一或多個連通柱結構。連通柱結構可由一或多種導電材料組成，這些導電材料可與導電結構的各種附加連通柱結構相似或不同。例如，複數個連通柱結構可連接至用於附加連接器的UBM。
第7圖描繪半導體裝置700的另一剖面圖。半導體裝置700包括第一半導體晶粒705及第二半導體晶粒710。晶粒設置在封裝膠層715之間。半導體裝置含有複數個導電元件(例如，包含用於連通柱結構的導電墊的平面)及將第一半導體晶粒705及第二半導體晶粒710的表面連接至各種連接的連通柱結構。例如，第一半導體晶粒705藉由第一晶粒連接端706及(例如，用於連接至VCC的)連接結構725連接至C4凸塊720。第二晶粒連接端707將第一半導體晶粒705連接至第二半導體晶粒710的第三晶粒連接端711。該連接可以連接至半導體裝置700的附加連接器。例如，接地端(未描繪)。第四晶粒連接端712可連接至半導體裝置700的另一端或其他連接器。例如，第四晶粒連接端712可連接至VCC或另一電源電壓。
連接結構725包括連接至交替連通柱結構及連接結構725的其他導電元件(例如，導電墊)的第一晶粒連接端706。導電結構及連通柱結構具有各種尺寸。例如，端導電墊735具有與中間導電墊745不同的z高度。此外，端連通柱結構730的尺寸大於中間連通柱結構740。各種實施例可具有各種尺寸的連通柱結構及端。例如，在一些實施例中，第一半導體晶粒705與第二半導體晶粒710之間的連接可具有比至少一些其他連通柱結構更大的尺寸(例如，在各個半導體晶粒之間輸送PDN電流，或根據預定義的層高)。連接結構725包括或連接至UBM 750。例如，UBM可為半導體裝置的層，或可設置在半導體裝置上方以連接至BGA凸塊或諸如接地墊的另一連接器。
第四晶粒連接端712及另外的晶粒連接端(未描繪)可連接至半導體裝置700 (未描繪)的附加連接器端，或其他內半導體或其他內半導體裝置700連接。附加地或替代地，可在本文描述的各種連接之間界定附加連接(例如，分支可互連連接樹主幹)。
第8a圖為根據一些實施例的連接樹的邏輯表示。例如，該圖可表示第6a圖至第6e圖的半導體裝置600的再分佈結構。下VDD1連接810描繪為連接至第一連接樹主幹815，該第一連接樹主幹815亦連接至上VDD1連接820。例如，下VDD1連接810或上VDD1連接820可為至半導體晶粒、半導體封裝端或半導體裝置的另一部分的連接。第一連接樹主幹815描繪為具有n個並行連接。例如，n可為設置在半導體裝置的一或多個連通柱結構中的每一者上的單一連通柱結構，或為設置在半導體裝置的一層上的複數個連通柱結構。在一些實施例中，並行連接的數量在半導體裝置的各個層上不相等。例如，其中連接由第2b圖的六邊形連接結構形成的實施例可在每層上的三個連通柱結構與四個連通柱結構之間交替。此外，可增加或減少某些層上的連接。例如，終端層可含有附加或更少的連接(例如，與終端連接器或具有有限表面積的矽晶粒介接)。
亦揭示附加VDD電源樹，具有至第二連接樹主幹830的下VDD2連接825，該第二連接樹主幹830亦連接至上VDD2連接835。第二連接樹主幹830具有與第一連接樹主幹815相同的厚度。進一步地，一對VSS連接包含具有相同厚度的第三連接樹主幹845及第四連接樹主幹860。第三連接樹主幹連接下VSS1連接840及上VSS1連接850。第四連接樹主幹連接下VSS2連接855及上VSS2連接865。
第8b圖為根據一些實施例的連接樹的另一邏輯表示。第8b圖所描繪的連接樹可為第8a圖所描繪的連接樹的替代連接方案，或可為其變體。例如，第8a圖的連接樹可與核心連通柱結構(例如，類似於第6b圖的核心連通柱結構)的建立，且第8b圖的連接樹可包括添加至其上的次級連通柱結構(例如，類似於第6c圖的次級連通柱結構664)。下VDD1連接811連接至第一連接樹主幹816，該第一連接樹主幹816亦連接至上VDD1連接821。第一連接樹主幹816包括n 1個連接。例如，n 1可為單一連通柱結構。在一些實施例中，單一連通柱結構可滿足連接的連接準則。選擇單一連通柱結構主幹與另一類型的連接(例如，來自另一主幹的分支連接)可能與選路連接有關，或者將連接與可以耦合至半導體裝置的另一主幹的各種訊號隔離開。
下VDD2連接826連接至第二連接樹主幹831，該第二連接樹主幹831亦連接至上VDD2連接836。VDD2可為不同的電壓或以其他方式與VDD1隔離，或者可為相同電壓的另一連接，可藉由各種分支連接(未描繪)連接。第二連接樹主幹831具有大於第一連接樹主幹816的連接數量n 2。更大數量的連接可以與連通柱結構或其他連接元件的實體數量、其幾何形狀(例如，尺寸、間距等)，或連接結構的整體特性(例如，阻抗)。因此，第二連接樹主幹831可稱為比第一連接樹主幹816粗。較粗的連接樹主幹可為不同的圖案或具有不同填充部分的相同圖案。例如，一些連通柱結構、導電墊及與圖案相關聯的平面區域可能會減少。
下VSS1連接841連接至第三連接樹主幹846，該第三連接樹主幹846亦連接至上VSS1連接851。第三連接樹主幹846具有與第二連接樹主幹831相同的厚度。在一些實施例中，第三連接樹主幹846可具有與第二連接樹主幹831相同的模式。在一些實施例中，第三連接樹主幹846可具有與第二連接樹主幹831不同的圖案。例如，第三連接樹主幹846可連接比第二連接樹主幹831橫向設置得更遠的VSS連接。
較大的圖案可用於覆蓋較大的橫向距離，且可稀疏地填充，使得第三連接樹主幹846的較大圖案具有與第二連接樹主幹831的較小圖案相同的厚度。一些連接樹主幹可用以提供橫向移位的連接而沒有更大的整體圖案。例如，一些連接樹主幹可為或包括偏移圖案，諸如同心幾何圖案，其中設置在相鄰層內的圖案為偏移的(例如，偏移節距距離)。這種圖案可覆蓋與更大圖案相同或更大的橫向距離。例如，在一些實施例中，其中半導體的每一層在半導體裝置的六層上偏移的兩個同心環的同心六邊形圖案可連接與具有五個同心環的六邊形圖案相同的橫向距離。
下VSS2連接856連接至第四連接樹主幹861，該第四連接樹主幹861亦連接至上VSS2連接866。第四連接樹主幹861的厚度大於第三連接樹主幹846。第四連接樹主幹具有與第三連接樹主幹846不同的n 3個連接。例如，第四連接樹主幹861可具有比第三連接樹主幹846更多數量的連接。
第9圖描繪連接圖的連接樹主幹900的剖面圖。例如，主幹可為第8a圖及第8b圖的連接樹之一。描繪下VSS連接905，可為或用以連接至半導體晶粒的晶粒墊。例如，下VSS連接905可以直接連接至晶粒墊，或可經由諸如接地軌的中間連接連接至晶粒墊(或其他端)。至少一個第一層連通柱結構910將下VSS連接905連接至第一平面915。第一平面915包括接收第一層連通柱結構910的導電墊及接收第二層連通柱結構920的複數個導電墊。第二層連通柱結構920及第一層連通柱結構910可以為重複圖案，且可以藉由界定的節距隔開。例如，第二層連通柱結構920中的每一者可以由約130微米或約150微米的中心至中心或橫向端至橫向端節距隔開。在一些實施例中，節距可為夾層的。例如，相鄰層之間的連通柱結構可具有約130微米或約150微米的最小節距，且層內的偏移連通柱結構可具有約260微米或約300微米的最小節距。例如，相鄰覆蓋區之間的間距可為約9微米。
第二平面925包括接收第二層連通柱結構920及第三層連通柱結構930的導電墊。第三平面935包括接收第三層連通柱結構930及第四層連通柱結構940的導電墊。在實施例中，第二層、第三層及第四層為交替的圖案，如第2a圖、第2d圖或第4a圖至第5h圖所描繪。在一些實施例中，並非可填充圖案的每一位置。例如，一或多個第三層連通柱結構940可以回應於金屬密度或選路要求而減少。每一圖案可包括一或多個群體實施例，可對應於一或多個厚度。例如，所描繪的連接樹主幹900的另一實施例可與第二層連通柱結構920類似地填充第四層連通柱結構940，且可與更大的厚度相關聯。第四平面945藉助於中間連接950的結構將第四層連通柱結構940連接至端連接955。例如，端連接可為半導體晶粒或半導體裝置的封裝端的連接，且中間連接950可為接合線、UBM、RDL等。
連接樹主幹900的各個平面可以延伸，諸如以連接至其他平面，提供至其他連接樹或其他連接器的分支連接。例如，可擴展各種平面以形成跨越半導體裝置的一或多個層的VSS平面(例如，形成RDL)，該VSS平面可連接至各種半導體裝置的各種附加端、選路等。
第10圖為根據一些實施例的形成半導體裝置的例示性方法1000的流程圖。該方法可用於選路、界定、設計或以其他方式形成半導體裝置。例如，方法1000中描述的至少一些操作可導致第6a圖至第9中描繪的半導體裝置及連接樹。方法1000揭示為非限制性實例，且可在第10圖的方法1000之前、期間及之後提供附加操作。此外，本文可能僅簡要描述一些操作，然而，所揭示的操作可結合本文所揭示的或本領域公知的其他揭示方法來執行。例如，可形成複數個連接樹且在該些連接樹之間互連以建立PDN。
簡而言之，在操作1005，形成第一連接器以輸送電源電壓。在操作1010，基於第二連接器的位置形成凸塊結構以接收電源電壓。在操作1015，自第一連接器至第二連接器的位置形成連接樹。操作可以按順序執行，其中操作1010在操作1005之後執行，且操作1015在操作1010之後執行。
參看操作1005，形成(例如，限定)第一連接器以輸送電源電壓。電源電壓可為電力或接地。一些實施例包括複數個電力及接地。第一連接器可以連接至半導體晶粒。例如，第一連接器可為或連接至接合線、晶粒墊、電力軌或直接與半導體晶粒介接的其他PDN元件，或可直接與半導體晶粒介接。形成第一連接器包括界定第一連接器的位置，且亦可包括界定第一連接器的材料，或為第一連接器體現的網路連線表的一或多個網路形成第一連接器的製程。例如，第一連接器的位置、形式或形狀可根據預定義的連接樹參數或特定於電路來判定。例如，可根據與連接樹承載或位於其附近的訊號相關聯的電容或電阻來界定連接樹。可藉由調整連接器介面在半導體晶粒上的位置、半導體晶粒在裝置封裝內的位置等來調整第一連接器的位置。
參看操作1010，用於接收電源電壓的第二連接器的位置經識別、接收或以其他方式建立，且基於該位置形成凸塊。例如，該位置可設置在具有至少一個橫向尺寸超過半導體晶粒的橫向尺寸的扇出封裝上。該位置包括相對於第一連接器的橫向位置。例如，第二連接器可設置在與標準封裝(例如，DIP-16、BGA-144、精細BGA-1156或QFP-44)相關聯的預定橫向位置。在一些實施例中，第二連接器可為(例如，在倒裝晶片C4封裝中的)外部端連接器。在一些實施例中，第二連接器可為中間連接(例如，用於接合線的晶粒墊或用於倒裝晶片C4封裝中的BGA凸塊的UBM)。該位置可以包括垂直位置，諸如相對於第一連接的z高度。例如，可界定半導體裝置的各個層的數量及厚度(例如，基於封裝尺寸或附加設計限制)。
替代地或附加地，第二連接器的識別可基於半導體裝置的性質(例如，流過網路連線表的網路的預期電流)。可以基於網路連線表的複數個網路的性質來界定半導體裝置的一些或所有銷的銷分配。例如，銷的第一部分可基於封裝類型的約定來界定，而第二部分可用於選路。選路可基於期望的連接樹厚度。例如，可以在較細的連接樹之前界定較粗的連接樹，以便較粗的連接樹可受益於優先選路。第二連接器的識別可為識別附加半導體晶粒的連接器。例如，半導體裝置可以包括第一半導體晶粒(例如，處理晶粒)及第二半導體裝置(例如，記憶體晶粒)。第一及第二連接可以位於各自的晶粒上。第二連接器的標識亦可以包括中間連接，諸如UBM或RDL。例如，可以在半導體晶粒與RDL之間界定第一連接樹，且可在RDL與半導體封裝端之間界定第二連接樹。
可以基於第二連接器的位置形成凸塊結構。例如，凸塊結構可為C4凸塊、C2凸塊或其他導電結構。凸塊結構可以形成在UBM或其他中間導體上方。凸塊結構可為或用以連接至封裝端。例如，凸塊可為C4凸塊，以將半導體裝置的第一部分連接至半導體裝置的中介層或扇出結構，或將半導體裝置連接至另一基板，諸如印刷電路板。在一些實施例中，凸塊結構可以經由諸如經由TIV、TSV、RDL、扇出結構等的中間連接器連接至封裝端。
參看操作1015，自第一連接器至第二連接器的位置形成連接樹。連接樹的形成可包含子操作。例如，第一子操作可包括界定連接主幹，該連接主幹具有半導體裝置的每層的一或多個連通柱結構。例如，不同層上的第一連接與第二連接之間的連接樹可包括每層一個連通柱結構。連通柱結構可藉由電連接的導電墊連接。導電墊可為平面的一部分。此後，可以藉由增加半導體裝置的一層或多層上的連通柱結構的數量，將連接的厚度應用於連接樹。例如，一或多個連通柱結構可對應於基於或包括厚度的預定義圖案。在一些實施例中，預定義圖案包括各種連通柱結構的填充狀態(例如，根據指定的厚度，可填充所有連通柱結構或其一部分)。在一些實施例中，可根據不同的子操作來判定所填充的連通柱結構的數量。例如，可根據近似的期望厚度或橫向距離來選擇圖案，且此後可具有經選擇以實現期望厚度的多個填充連通柱結構。連通柱結構的數量可基於所需的金屬密度、選路要求或與製造製程相關的附加設計規則。
連接結構的導電墊或平面可擴展為與附加的連接結構互連，符合設計規則，且連接至附加的半導體裝置連接。例如，可以為所需連接的子集分配連接主幹(例如，基於位置、電流需求、訊號完整性要求等)。可基於分配的主幹使用分支連接進行附加連接。導電結構的形成可為迭代的。例如，具有初始界定的厚度的連接結構隨後可能分配需要更大或更小厚度的多個分支連接(例如，具有10安培電流容量的連接結構隨後可能分配需要總電流容量為12安培的分支連接)。因此，核對電壓降(例如，IR降)可能表明可能需要更大的厚度。替代地或附加地，這些核對可為非迭代的。亦可進行連通性核對(例如，作為迭代或非迭代核對)，可驗證半導體裝置的指定元件相對於半導體裝置的網路的網路連線表的連通性，或以其他方式驗證佈局對照電路圖(layout versus schematic，LVS)捕獲電路。
本文所揭示的系統為電力輸送結構及其製造方法。電力輸送結構包括一或多層連通柱結構，其中連通柱結構的至少一部分連接至橫向再分佈結構。可置放連通柱結構以最小化電阻。例如，連通柱結構可置放在預定圖案中最接近端位置的位置處。再分佈結構可由連通柱結構的置放來界定，使得一或多個再分佈結構或其部分的位置可以回應於一或多個連通柱結構的置放。在一些實施例中，預定義的圖案可包括用以優化電阻、密度、訊號完整性等的一或多個圖案(例如，可為具有交替層的六邊形圖案，其中每一連通柱結構連接至相鄰層上的至少兩個連通柱結構)。可根據結構的目標阻抗選擇一或多個圖案，諸如以最小化電阻、訊號完整性等。例如，預定義圖案可為同心幾何形狀，使得附加的同心帶可以添加或移除(例如，以分別降低電阻或面積)。
在本揭示內容的一個態樣中，揭示一種半導體裝置。該半導體裝置包括第一連接器、第二連接器及設置在第一連接器與第二連接器之間的再分佈結構。再分佈結構包括將第一連接器電連接至第二連接器的第一連接樹。第一連接樹包括設置在複數個相應層中的複數個第一導電墊，及分別設置在第一導電墊中的相鄰第一導電墊之間的複數個第一連通柱結構。每一第一導電墊的任何橫向端在與第二連接器相關聯的第一最小節距內與第一連接器隔開。
在本揭示內容的另一態樣中，揭示一種半導體裝置。該半導體裝置包括用以輸送第一電源電壓的複數個第一連接器及用以輸送第二電源電壓的複數個第二連接器。第一連接器及第二連接器設置在第一層中。該半導體裝置進一步包括用以輸送第一電源電壓的複數個第三連接器及用以輸送第二電源電壓的複數個第四連接器。第三連接器及第四連接器設置在第二層中，且第三及/或第四連接器中的任何相鄰的連接器以節距彼此隔開。該半導體裝置進一步包括垂直設置在第一層與第二層之間的再分佈結構。再分佈結構包含複數個第一連接樹及公司個第二連接樹，第一連接樹中的每一者用以將第一連接器之一電連接至第三連接器中的一對應者。第二連接樹中的每一者用以將第二連接器之一電連接至第四連接器中的一對應者。每一第一連接樹的任一端與對應的第一連接器之間的第一橫向距離小於節距，且每一第二連接樹的任一端與對應的第二連接器之間的第二距離亦小於節距。
在本揭示內容的又一態樣中，揭示一種用於製造半導體裝置的方法。該方法包括以下步驟：在半導體晶片上形成第一連接器，其中第一連接器用以向半導體晶片輸送電源電壓。該方法包括以下步驟：識別第二連接器的位置，其中第二連接器用以經由凸塊結構接收電源電壓。該方法包括以下步驟：形成自第一連接器延伸至第二連接器的位置的連接樹。連接樹包括複數個相應層中的複數個導電墊，及設置在導電墊中的相鄰導電墊之間的複數個連通柱結構。導電墊中的每一者的任何橫向端在與第二連接器相關聯的最小節距內與第一連接器隔開。
在本揭示內容的又一態樣中，揭示一種用於製造半導體裝置的方法。該方法包括以下步驟：在半導體晶片上形成第一連接器，其中第一連接器用以向半導體晶片輸送電源電壓。該方法包括以下步驟：基於第二連接器的位置形成凸塊結構，其中凸塊結構用以將電源電壓輸送至第二連接器。該方法包括以下步驟：形成自第一連接器延伸至第二連接器的位置的連接樹。連接樹包括複數個相應層中的複數個導電墊，及設置在導電墊中的相鄰導電墊之間的複數個連通柱結構。導電墊中的每一者的任何橫向端在與第二連接器相關聯的最小節距內與第一連接器隔開。
如本文所用，術語「約」及「大約」通常係指所述值的正負10%。例如，約0.5將包括0.45及0.55，約10將包括9至11，且約1000將包括900至1100。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
99:z軸 110:第一圖案 120:第二圖案 120a~120f:連通柱結構 199:軸 210:第一圖案 220:第二圖案 220a~220f:覆蓋區 230:導電結構 300:表 430:連接結構 435:第三六邊形圖案 600:半導體裝置 610:半導體晶粒 620:第一層 622:晶粒端 630:第二層 632:第二層導電墊 636:第二層核心連通柱結構 640:第三層 642:第三層導電墊 646:第三層核心連通柱結構 650:第四層 652:第四層導電墊 656:第四層核心連通柱結構 660:VSS連接結構 662:VCC連接結構 664:次級連通柱結構 668:擴展導電元件 669:平面延伸部 690:VSS封裝端 692:VCC封裝端 700:半導體裝置 705:第一半導體晶粒 706:第一晶粒連接端 707:第二晶粒連接端 710:第二半導體晶粒 711:第三晶粒連接端 712:第四晶粒連接端 715:封裝膠層 720:C4凸塊 725:連接結構 730:端連通柱結構 735:端導電墊 740:中間連通柱結構 745:中間導電墊 750:UBM/底部金屬層圖案 810:下VDD1連接 811:下VDD1連接 815:第一連接樹主幹 816:第一連接樹主幹 820:上VDD1連接 821:上VDD1連接 825:下VDD2連接 826:下VDD2連接 830:第二連接樹主幹 831:第二連接樹主幹 835:上VDD2連接 836:上VDD2連接 840:下VSS1連接 841:下VSS1連接 845:第三連接樹主幹 846:第三連接樹主幹 850:上VSS1連接 851:上VSS1連接 855:下VSS2連接 856:下VSS2連接 860:第四連接樹主幹 861:第四連接樹主幹 865:上VSS2連接 866:上VSS2連接 900:連接樹主幹 905:下VSS連接 910:第一層連通柱結構 915:第一平面 920:第二層連通柱結構 925:第二平面 930:第三層連通柱結構 935:第三平面 940:第四層連通柱結構 945:第四平面 950:中間連接 955:端連接 1005、1010、1015:操作 C1:載體基板 n 1~n 3:連接數量 X~Z:軸
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖說明根據一些實施例的六邊形連通柱結構。 第2a圖、第2b圖、第2c圖及第2d圖說明根據一些實施例的用於具有兩個同心六邊形的同心六邊形連接結構的複數個圖案。 第3圖說明用於各種數量的同心六邊形的圖案的選擇矩陣。 第4a圖、第4b圖、第4c圖、第4d圖、第4e圖及第4f圖說明根據一些實施例的用於具有三個同心六邊形的同心六邊形連接結構的複數個圖案。 第5a圖、第5b圖、第5c圖、第5d圖、第5e圖、第5f圖、第5g圖及第5h圖說明根據一些實施例的用於具有四個同心六邊形的同心六邊形連接結構的複數個圖案。 第6a圖、第6b圖、第6c圖、第6d圖及第6e圖說明根據一些實施例的半導體裝置形成中的中間階段的剖面圖。 第7圖為根據一些實施例的半導體裝置的剖面圖。 第8a圖及第8b圖為根據一些實施例的連接樹的邏輯表示。 第9圖包括根據一些實施例的連接樹的剖面圖。 第10圖包括根據一些實施例的形成半導體裝置的例示性方法的流程圖。
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1005、1010、1015:操作

Claims (20)

  1. 一種半導體裝置，包含： 一第一連接器； 一第二連接器；及 一再分佈結構，設置在該第一連接器與該第二連接器之間； 其中該再分佈結構包含將該第一連接器電連接至該第二連接器的一第一連接樹； 其中該第一連接樹包含：(a)複數個第一導電墊，分別設置在複數個層級中；及(b)複數個第一連通柱結構，分別設置在該些第一導電墊中的相鄰者之間；且 其中該些第一導電墊中的每一者的任何橫向端在與該第二連接器相關聯的一第一最小節距內與該第一連接器隔開。
  2. 如請求項1所述之半導體裝置，其中該第一連接器及該第二連接器用以輸送相同的電源電壓。
  3. 如請求項1所述之半導體裝置，其中該第一最小節距為約150微米。
  4. 如請求項1所述之半導體裝置，進一步包含： 一半導體晶片，包含：(a)複數個裝置特徵；(b)設置在該些裝置特徵上的複數個金屬化層；及(c)設置在該些金屬化層之最頂層上方的複數個第二導電墊，其中該第一連接器連接至該些第二導電墊中的一對應者；及 一凸塊結構，連接至該第二連接器。
  5. 如請求項1所述之半導體裝置，進一步包含： 一第三連接器，橫向設置在該第一連接器旁邊；及 一第四連接器，橫向設置在該第二連接器旁邊。
  6. 如請求項5所述之半導體裝置，其中該再分佈結構進一步包含電連接該第三連接器至該第四連接器的一第二連接樹； 其中該第二連接樹包含：(a)複數個第二導電墊，分別設置在該些層級中；及(b)複數個第二連通柱結構，分別設置在該些第二導電墊中的相鄰者之間；且 其中該些第二導電墊中的每一者的任何橫向端在與該第四連接器相關聯的一第二最小節距內與該第三連接器隔開。
  7. 如請求項6所述之半導體裝置，其中該第一最小節距及該第二最小節距彼此相等，每一該最小節距界定為該第二連接器與該第四連接器之間的一橫向間距。
  8. 如請求項6所述之半導體裝置，其中該第一及第二連接器用以輸送一第一電源電壓，且該第三及第四連接器亦用以輸送該第一電源電壓。
  9. 如請求項8所述之半導體裝置，進一步包含分別設置在該些層級中的複數個導電平面，其中該些導電平面與該些第一導電墊及該些第二導電墊電接觸。
  10. 如請求項6所述之半導體裝置，其中該第一及第二連接器用以輸送一第一電源電壓，且該第三及第四連接器用以輸送不同的第二電源電壓。
  11. 如請求項10所述之半導體裝置，進一步包含： 複數個第一導電平面，分別設置於該些層級中，其中該些第一導電平面與該些第一導電墊電接觸；及 複數個第二導電平面，分別設置於該些層級中，其中該些第二導電平面與該些第二導電墊電接觸。
  12. 一種半導體裝置，包含： 複數個第一連接器，用以輸送一第一電源電壓； 複數個第二連接器，用以輸送一第二電源電壓，其中該些第一連接器及該些第二連接器設置在一第一層中； 複數個第三連接器，用於輸送該第一電源電壓； 複數個第四連接器，用以輸送該第二電源電壓，其中該些第三連接器及該些第四連接器設置在一第二層中，且該些第三及/或第四連接器中的任何相鄰者彼此隔開一節距；及 一再分佈結構，垂直設置在該第一層與該第二層之間； 其中該再分佈結構包含複數個第一連接樹及複數個第二連接樹，該些第一連接樹中的每一者用以將該些第一連接器之一者電連接至該些第三連接器中的一對應者，該些第二連接樹中的每一者用以將該些第二連接器之一者電連接至該些第四連接器中的一對應者；且 其中每一該第一連接樹的任一端與對應的該第一連接器之間的一第一橫向距離小於該節距，且每一該第二連接樹的任一端與對應的該第二連接器之間的一第二距離亦小於該節距。
  13. 如請求項12所述之半導體裝置，其中該節距為約150微米。
  14. 如請求項12所述之半導體裝置，其中該第一電源電壓為VDD，且該第二電源電壓為VSS。
  15. 如請求項12所述之半導體裝置，其中 每一該第一連接樹包含：(a)複數個第一導電墊，分別設置在複數個層級中；及(b)複數個第一連通柱結構，分別設置在該些第一導電墊中的相鄰者之間；且 每一該第二連接樹包含：(a)複數個第二導電墊，分別設置在該些層級中；及(b)複數個第二連通柱結構，分別設置在該些第二導電墊中的相鄰者之間。
  16. 如請求項15所述之半導體裝置，進一步包含： 複數個第一導電平面，分別設置於該些層級中，其中該些第一導電平面與該些第一連接樹的相應第一導電墊電接觸；及 複數個第二導電平面，分別設置於該些層級中，其中該些第二導電平面與該些第二連接樹的相應第二導電墊電接觸。
  17. 如請求項12所述之半導體裝置，其中該些第一連接器及該些第二連接器設置在一半導體晶片的一最頂部金屬化層上方，其中該些第三連接器及該些第四連接器之每一者連接至一凸塊結構。
  18. 一種半導體裝置的製造方法，包含以下步驟： 在一半導體晶片上形成一第一連接器，其中該第一連接器用以向該半導體晶片輸送一電源電壓； 基於一第二連接器的一位置形成一凸塊結構，其中該凸塊結構用以將該電源電壓輸送至該第二連接器；及 形成自該第一連接器延伸至該第二連接器的該位置的一連接樹，其中該連接樹包含：(a)複數個導電墊，分別設置在複數個層級中；及(b)複數個連通柱結構，分別設置在該些導電墊中的相鄰者之間； 其中該些導電墊中的每一者的任何橫向端在與該第二連接器相關聯的一最小節距內與該第一連接器隔開。
  19. 如請求項18所述之方法，進一步包含以下步驟： 基於該位置形成該第二連接器；及 形成複數個導電平面分別設置於該些層級中，其中該些導電平面與該些導電墊電接觸。
  20. 如請求項19所述之方法，進一步包含以下步驟： 對該連接樹進行一連接性核對；及 對該連接樹進行一IR核對。
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