JP2015154053A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2015154053A
JP2015154053A JP2014029707A JP2014029707A JP2015154053A JP 2015154053 A JP2015154053 A JP 2015154053A JP 2014029707 A JP2014029707 A JP 2014029707A JP 2014029707 A JP2014029707 A JP 2014029707A JP 2015154053 A JP2015154053 A JP 2015154053A
Authority
JP
Japan
Prior art keywords
conductor
hole
semiconductor device
bump
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2014029707A
Other languages
English (en)
Inventor
横井　直樹
Naoki Yokoi
直樹 横井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority to JP2014029707A priority Critical patent/JP2015154053A/ja
Publication of JP2015154053A publication Critical patent/JP2015154053A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】バンプの高さのばらつきを抑える半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板に、少なくとも１つの第１貫通孔を形成する工程と、少なくとも、第１貫通孔を埋めると共に、半導体基板の第１面側を覆うように、第１導電体を形成する工程と、第１導電体上に、マスクを形成する工程と、第１導電体が露出するように、マスクに少なくとも１つの第２貫通孔を形成する工程と、第２貫通孔内の少なくとも一部に、第２導電体を形成する工程と、マスクの少なくとも一部を除去する工程と、第１貫通孔内に存在する第１導電体の少なくとも一部と第２導電体の少なくとも一部との電気的接続を維持しながら、第１導電体のうち、マスクの下に存在していた部分の少なくとも一部を除去する工程と、を含む。【選択図】図２５

Description

本発明は、半導体装置の製造方法に関する。特に、本発明は、貫通電極を有する半導体装置の製造方法に関する。
近年、半導体装置の集積度が年々向上し、それに伴って配線の微細化や多層化が進んでいる。一方、スマートフォーンなどのモバイル製品に組み込まれる各種半導体装置は、高密度実装化され、パッケージサイズの小型化及び薄膜化が要求されている。このような要求に対して、ＭＣＰ（Multi Chip Package）と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Through Substrate Via/Through Silicon Via）と呼ばれる貫通電極を有する半導体装置（半導体チップ）を積層したチップ積層体を配線基板の主面に実装したＣｏＣ(Chip on Chip)型の半導体装置（半導体パッケージ）が注目されている。
上記貫通電極は、半導体装置の半導体基板を貫通する様に設けられている。貫通電極の両端は、バンプ電極を介して、配線基板、或いは他の半導体装置と電気的に接続されている。貫通電極（ＴＳＶ；Through Silicon Via/Through Substrate Via）の形成方法としては、特許文献１にも開示されているようなビアミドル法とビアラスト法がある。ビアミドル法とは、半導体装置の製造工程の中で、素子（トランジスタ、メモリキャパシタ等）形成後に配線層を形成する初期段階で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の表面側から実施しておき、配線層形成後に半導体基板の裏面側からＣＭＰ（Chemical Mechanical Polishing）などで半導体基板の薄膜化を進め、貫通電極の一端を露出させて貫通電極を完成させるものである。それに対し、ビアラスト法とは、配線層形成後に、半導体基板の裏面側から所定の厚さまで薄膜化を進めた上で、貫通電極の孔形成と貫通電極材料の埋め込みを半導体基板の裏面側から実施して貫通電極を完成させるものである。
特許文献２には、半導体基板の一表面上に絶縁膜を介して形成された導電層と、半導体基板の他面上に形成されたバンプ部と、導電層とバンプ部とを接続する半導体基板を貫通する貫通電極部とを有する半導体装置の製造方法であって、半導体基板の他表面から導電層に接続する貫通孔を形成する工程と、半導体基板の他表面上及び貫通孔内表面に金属シード層を形成する工程と、半導体基板の他表面上に貫通孔開口部を包含し貫通孔開口部より大きい開口部を有するメッキマスク層を形成する工程と、メッキマスク層をマスクとして貫通孔及びメッキマスク層開口部内に電解メッキ法を用いて連続して第１メッキ膜を成膜して貫通電極部とバンプ部の少なくとも一部となる第１バンプ部とを一体に形成する工程と、を含む半導体装置の製造方法が開示されている。
特許文献３には、半導体基板の一主面側に露出する、第１金属接合層を有する第１主バンプと第１副バンプと、半導体基板の他方の主面側に露出する、第２金属接合層を有する第２主バンプと第２副バンプとを備え、第１主バンプと第２主バンプとは少なくとも半導体基板を貫通するプラグを介して電気的に接続されており、第１金属接合層と第２金属接合層のいずれか一方は、加熱により流動する層を含み、第１副バンプと第２副バンプのいずれか一方の半導体基板主面からの高さが、同主面に存在する第１主バンプと第２主バンプのいずれか一方の半導体基板主面からの高さよりも流動する層の厚みの範囲内で大きい半導体装置が開示されている。
特許文献４には、貫通電極用凹部を形成した基板の表面の該凹部表面を含む全表面に導電膜を形成し、基板表面の所定位置にレジストパターンを形成し、導電膜を給電層とした第１めっき条件で第１電解めっきを行って貫通電極用凹部内に第１めっき膜を埋込み、貫通電極用凹部内への第１めっき膜の埋込みが終了した後に、導電膜及び第１めっき膜を給電層とした第２めっき条件で第２電解めっきを行って、レジストパターンのレジスト開口部内に露出した導電膜及び第１めっき膜上に第２めっき膜を成長させる導電材料構造体の形成方法が開示されている。
特開２０１１−２２８４１９号公報 特開２０１２−２３１０９６号公報 特開２０１３−７４２６３号公報 特開２０１０−１０５５７号公報
以下の分析は、本発明の観点から与えられる。
例えば、ＣｏＣ型の半導体パッケージにおいて複数のバンプの高さが異なっている場合、高いバンプにおいては半田が押し出されてしまい、隣接するバンプと短絡する接続不良が生じてしまう。また、低いバンプにおいては、対向するバンプと接触できず、導通を形成できない接続不良が生じてしまう。したがって、半導体装置においては、バンプの高さのばらつきが可能な限り小さいことが望まれている。
しかしながら、貫通電極を有する半導体装置においては、製造方法に起因してバンプの高さにばらつきが生じてしまうことがある。特許文献２〜４に記載の半導体装置においては、貫通電極上にバンプが形成されている。例えば、特許文献２及び特許文献３に記載の製造方法においては、バンプを形成するための貫通孔を有するマスクを形成した後に、貫通電極とバンプとを一体的に形成している。特許文献４に記載の製造方法においては、バンプを形成するための貫通孔を有するマスクを形成した後に、まず貫通電極を形成し、続けて、貫通電極上にバンプを形成している。これらの製造方法では、所定の領域間でバンプの密度が異なる場合、マスクの開口面積割合の局所的な差異に起因して、貫通電極及びバンプの堆積量が異なってしまうことがある。この場合には、バンプの高さにばらつきが生じてしまうことになる。特許文献４に記載の方法においても、貫通電極の高さのばらつきがそのままバンプの高さのばらつきに影響してしまうことになる。
本発明の第１視点によれば、半導体基板に、少なくとも１つの第１貫通孔を形成する工程と、第１貫通孔を埋めると共に、半導体基板の第１面側を覆うように、第１導電体を形成する工程と、第１導電体上に、マスクを形成する工程と、第１導電体が露出するように、マスクに少なくとも１つの第２貫通孔を形成する工程と、第２貫通孔内の少なくとも一部に、第２導電体を形成する工程と、マスクの少なくとも一部を除去する工程と、第１貫通孔内に存在する第１導電体の少なくとも一部と第２導電体の少なくとも一部との電気的接続を維持しながら、第１導電体のうち、マスクの下に存在していた部分の少なくとも一部を除去する工程と、を含む半導体装置の製造方法が提供される。
バンプの密度に関わらず、バンプの高さのばらつきを抑えることができる。これにより、半導体装置の積層時に接続不良が生じることを抑制することができる。
第１実施形態に係る半導体チップの概略平面図。 図１のII−II線に沿った半導体装置の概略断面図。 図１のIII−III線に沿った半導体装置の概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第１実施形態における半導体チップ積層体を製造する方法を説明するための概略断面図。 第１実施形態における半導体チップ積層体を製造する方法を説明するための概略断面図。 第２実施形態に係る半導体チップの概略平面図及び概略断面図。 第２実施形態に係る半導体チップ積層体の概略断面図。 第３実施形態に係る半導体チップの概略平面図。 第３実施形態に係る半導体チップの概略平面図及び概略断面図 第３実施形態に係る半導体チップ積層体の概略断面図。 第４実施形態に係る半導体チップの概略平面図。 第４実施形態に係る半導体チップの概略平面図及び概略断面図 第４実施形態に係る半導体チップ積層体の概略断面図。 第５実施形態に係る半導体チップの概略平面図。 第５実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第５実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第５実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第５実施形態における半導体チップを製造する方法を説明するための概略上面図及び概略断面図。 第５実施形態に係る半導体チップ積層体の概略断面図。 第７実施形態に係る、貫通電極を有するＤＲＡＭチップを積層した半導体パッケージの概略断面図。 図４８に示す半導体パッケージの概略分解図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 背景技術に係る半導体装置の製造方法を説明するための概略工程図。 本発明者が検討した半導体装置の製造方法を説明するための概略工程図。 本発明者が検討した半導体装置の製造方法を説明するための概略工程図。 本発明者が検討した半導体装置の製造方法を説明するための概略工程図。
上記各視点の好ましい形態を以下に記載する。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１貫通孔の内壁及び半導体基板の第１面側を覆うように、第３導電体を形成する工程をさらに含む。第１導電体を形成する工程において、第３導電体をシード層として、第１の電解めっきによって第１導電体を形成する。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第３導電体のうち、マスクの下に存在していた部分の少なくとも一部を除去する工程をさらに含む。
上記第１視点の好ましい形態によれば、第１貫通孔を形成する工程において、複数の第１貫通孔を形成し、第３導電体の一部を除去する工程において、複数の第１貫通孔内に存在する第１導電体同士が第３導電体を介して電気的に接続されないように第３導電体の一部を除去する。
上記第１視点の好ましい形態によれば、第３導電体及び第１導電体のうち少なくとも一方をシード層として、第２の電解めっきによって第２導電体を形成する。
上記第１視点の好ましい形態によれば、第１の電解めっきにおける電流密度は第２の電解めっきにおける電流密度よりも低い。
上記第１視点の好ましい形態によれば、第１の電解めっきにおける電流密度は１Ａ／ｍ２〜１００Ａ／ｍ２である。
上記第１視点の好ましい形態によれば、第２の電解めっきにおける電流密度は５００Ａ／ｍ２〜１５００Ａ／ｍ２である。
上記第１視点の好ましい形態によれば、第１の電解めっきはめっき液を攪拌しながら行う。
上記第１視点の好ましい形態によれば、第１導電体は銅である。
上記第１視点の好ましい形態によれば、第２導電体は銅である。
上記第１視点の好ましい形態によれば、第２貫通孔を形成する工程において、半導体基板の第１面からの平面投影で、第１貫通孔と少なくとも部分的に重複する位置に第１の第２貫通孔と、第１貫通孔と重複しない位置に第２の第２貫通孔と、を形成する。第２導電体を形成する工程において、第１の第２貫通孔内に第１の第２導電体を形成し、第２の第２貫通孔内に第２の第２導電体を形成する。
上記第１視点の好ましい形態によれば、第１導電体の一部を除去する工程において、第１の第２導電体と第１貫通孔内に存在する第１導電体とが電気的に接続されるように、及び第２の第２導電体と第１貫通孔内に存在する第１導電体が電気的に遮断されるように、第１導電体の一部を除去する。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板の第１面とは反対側の半導体基板の第２面側において、第１面又は第２面からの平面投影で第２の第２導電体と少なくとも部分的に重複する位置に第４導電体の少なくとも一部を形成する工程をさらに含む。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、第１貫通孔を形成する前に、第１面とは反対側の半導体基板の第２面側に第５導電体を形成する工程をさらに含む。第１貫通孔は、第５導電体が第１貫通孔から露出するように、第１面側から形成する。第１導電体は、第５導電体と電気的に接続するように形成する。
上記第１視点の好ましい形態によれば、半導体装置の製造方法は、半導体基板の第１面とは反対側の半導体基板の第２面側において、第１面又は第２面からの平面投影で第２導電体の少なくとも一部と少なくとも部分的に重複する位置に第４導電体の少なくとも一部を形成する工程をさらに含む。
上記第１視点の好ましい形態によれば、第４導電体のうちの第１の第４導電体の少なくとも一部は、第５導電体を介して、第１貫通孔内に存在する第１導電体と電気的に接続される。第４導電体のうちの第２の第４導電体の少なくとも一部は、半導体基板の第１面又は第２面からの平面投影において、第１貫通孔と重複しない位置に形成される。
上記第１視点の好ましい形態によれば、第２の第４導電体は、第２導電体のうち、半導体基板の第１面又は第２面からの平面投影において第１貫通孔と重複しない位置に形成された第２導電体と、半導体基板の第１面又は第２面からの平面投影において少なくとも部分的に重複する。
上記第１視点の好ましい形態によれば、マスクは感光性樹脂である。マスクの第２貫通孔をマスクの露光処理及び現像処理により形成する。
以下の説明において、図面参照符号は発明の理解のために付記しているものであり、図示の態様に限定することを意図するものではない。各実施形態において、同一または同様の要素には同一の符号を付してある。
以下の各実施形態においては、半導体チップとしての半導体装置、及び当該半導体チップを積層した半導体チップ積層体（半導体パッケージ）としての半導体装置を例にして説明する。
第１実施形態に係る半導体装置について説明する。図１に、第１実施形態に係る半導体チップとしての半導体装置の概略平面図を示す。図２に、図１のII−II線に沿った半導体装置の概略断面図を示す。図３に、図１のIII−III線に沿った半導体装置の概略断面図を示す。
図１に示す半導体装置１００は、３つのエリアに区分けされている。第１エリアＡは、半導体チップ間の信号経路として使用するバンプが形成された領域である。第１エリアＡにおいては、貫通電極が形成され、バンプは貫通電極と電気的に接続されている。図１に示す形態において、第１エリアＡは、半導体装置１００面の中央領域に形成されている。第３エリアＣは、例えば、個々の半導体チップの反りを防止するために半導体チップ間を接続固定するためのバンプ、副次的な電流経路に使用されるバンプ、静電気の放電経路に使用されるバンプ、放熱経路に使用されるバンプ等が形成された領域である。第３エリアＣにおいても、貫通電極を必要に応じて形成することができ、バンプと貫通電極とを電気的に接続することができる。図１に示す形態においては、第３エリアＣは、半導体装置１００面の外縁領域に形成されている。第２エリアＢは、第１エリアＡと第３エリアＣとの間の領域を示す。
図１に示す形態においては、第１エリアＡ及び第３エリアＣには、貫通電極と接続された第１バンプ（図１において不図示）及び第２バンプ１２１が形成されている。例えば、図４２に示すような形態においては、半導体装置１００の中央領域にある第１エリアＡにおけるバンプの密度は、半導体装置１００の角部領域にある第３エリアＣにおけるバンプの密度より高くなっている。そこで、半導体装置１００の中央領域と角部領域とのバンプ密度がより近くなるように、第２エリアＢには、貫通電極と接続されていない第１ダミーバンプ（図１において不図示）及び第２ダミーバンプ１２１Ｄが形成されている。第２エリアＢにおいては、第３エリアＣに近接する領域に、第３エリアＣのバンプと隣接するようにバンプが形成されている。
図２に示す形態において、半導体装置１００は、半導体基板１０１と、半導体基板１０１の第１面１０１ａに接して配された素子形成層１０２と、素子形成層１０２に接して配された第１絶縁層１０４と、素子形成層１０２に接して配された配線層１０３と、を備える。素子形成層１０２は、トランジスタ等の半導体素子、キャパシタ等の電子素子等を形成した領域である。配線層１０３は、少なくとも１つの配線と、配線間を電気的に接続するビアと、を有する。
半導体装置１００は、第１絶縁層１０４及び配線層１０３に接して配されたカバー膜１０５と、カバー膜１０５に接して配された第２絶縁層１０６と、をさらに備える。カバー膜１０５は、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜からなる群から選択された単層膜又は積層膜とすることができる。第２絶縁層１０６は、例えばポリイミド膜で形成することができる。第２絶縁層１０６の膜厚は例えば５μｍとすることができる。
第１エリアＡにおいて、半導体装置１００は、第２絶縁層１０６に接すると共に、第２絶縁層１０６及びカバー膜１０５を貫通して配線層１０３に電気的に接続された第１バンプ１１２をさらに備える。第１バンプ１１２は、配線層１０３に接して配された第１バリア膜１０８と、第１バリア膜１０８に接して配された第１下層導電膜１１０と、第１下層導電膜１１０に接して配された第１上層導電膜１１１と、を有する。第１バリア膜１０８は、例えばＣｕ／Ｔｉの積層膜とすることができる。第１下層導電膜１１０は、例えばＣｕで形成することができる。第１上層導電膜１１１は、例えばＮｉ／Ａｕの積層膜とすることができる。
第１エリアＡにおいて、半導体装置１００は、半導体基板１０１及び素子形成層１０２を貫通し、配線層１０３に電気的に接続された貫通電極１２３と、半導体基板１０１の第２面１０１ｂ側に形成され、貫通電極１２３に電気的に接続された第２バンプ１２１と、をさらに備える。貫通電極１２３の周囲には、サイドウォール絶縁膜１１６及び第２バリア膜１１７が配されている。第２バンプは、貫通電極１２３と接して配された第２下層導電膜１１９と、第２下層導電膜１１９に接して配された第２上層導電膜１２０と、を有する。貫通電極１２３を介して、第１バンプ１１２と第２バンプ１２１とは電気的に接続されている。第２バリア膜１１７は、例えばＣｕ／Ｔｉの積層膜とすることができる。貫通電極１２３は、例えばＣｕとすることができる。サイドウォール絶縁膜１１６は、例えばシリコン窒化膜とすることができる。第２下層導電膜１１９は、例えばＣｕとすることができる。第２上層導電膜１２０は、例えばＳｎＡｇとすることができる。貫通電極１２３は、半導体基板１０１の第１面１０１ａ又は第２面１０１ｂと実質的に平行方向の面に対する平面投影（以下同じ）において、第１バンプ１１２と第２バンプ１２１はともに配線層１０３と少なくとも部分的に重複すると好ましい。また、第１バンプ１１２と第２バンプ１２１は平面投影において少なくとも部分的に重複すると好ましい。
第３エリアＣは、第１エリアＡと同様の構成を有している。
第２エリアＢにおいては、第１エリアＡとは異なり、貫通電極が形成されていない。半導体基板１０１及び素子形成層１０２には貫通孔は形成されていない。第１バンプの代わりに、第１ダミーバンプ１１２Ｄが形成されている。第１ダミーバンプ１１２Ｄは、第２絶縁層１０６に接して配され、配線層１０３とは接続されていない。ただし、第１ダミーバンプ１１２Ｄは、第１エリアＡと同様にして、配線層１０３と接触させるように形成してもよい。また、第２バンプ１２１の代わりに、第２ダミーバンプ１２１Ｄが形成されている。第２ダミーバンプ１２１Ｄは、サイドウォール絶縁膜１１６に接して配されている。第１ダミーバンプ１１２Ｄの材料は、第１バンプ１１２と同様とすることができる。第２ダミーバンプ１２１Ｄの材料は、第２バンプ１２１と同様とすることができる。第１ダミーバンプ１１２Ｄと第２ダミーバンプ１２１Ｄは平面投影において少なくとも部分的に重複すると好ましい。
なお、第２エリアＢにおいて、第１エリアＡと同様にして、貫通電極を形成してもよい。また、第３エリアＣにおいて、貫通電極を形成せずに、第１ダミーバンプ及び第２ダミーバンプを形成してもよい。
図３２及び図３３に、第１実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。半導体チップ積層体１３０においては、複数の半導体チップ１００が積層されている。第１エリアＡにおいては、一方の半導体チップの第１バンプ１１２と、他方の半導体チップの第２バンプ１２１とが電気的に接続されている。同様に、第３エリアＣにおいても、第１バンプ１１２と第２バンプ１２１とが電気的に接続されている。第２エリアＢにおいては、一方の半導体チップの第１ダミーバンプ１１２Ｄと、他方の半導体チップの第２ダミーバンプ１２１Ｄとが接続されている。
次に、第１実施形態に係る半導体装置を製造する方法について説明する。図４〜図３３に、第１実施形態に係る半導体装置の製造方法を説明するための図面を示す。図４〜図３１は、半導体チップを製造する工程を示す。図４〜図３１の各図において、上側に概略上面図を示し、下側に概略断面図を示す。図４〜図３１のうち偶数番号の図面は、図１のII−II線に沿った第１エリアＡの概略断面図である。図４〜図３１のうち奇数番号の図面は、図１のIII−III線に沿った第２エリアＢ及び第３エリアＣの概略断面図である。なお、図４〜図１３においては、図２、図３及び図１４〜図３１とは上下が逆転している。このため、図４〜図１３は、図２、図３及び図１４〜図３１とは左右も逆転している。図３２及び図３３に、半導体チップ積層体の概略断面図を示す。
まず、半導体チップの製造工程について説明する。第１〜第３エリアＡ〜Ｃにおいて、半導体基板１０１の第１面１０１ａ上に、トランジスタ、キャパシタ等の半導体素子を形成した素子形成層１０２を形成する。次に、素子形成層１０２上に、配線及び配線間を接続するビアを有する配線層１０３、並びに、配線層１０３を露出するように第１絶縁層１０４を形成する（図４及び図５）。図５に示す第２エリアＢにおいては貫通電極を形成しないので、配線層１０３は、適当な形状を選択することができる。
次に、第１〜第３エリアＡ〜Ｃにおいて、配線層１０３及び第１絶縁層１０４上に、カバー膜１０５を形成する。次に、カバー膜１０５上に、第２絶縁層１０６を形成する。次に、第１エリアＡ及び第３エリアＣにおいて、配線層１０３に電気的に接続する第１バンプを形成する部分に、配線層１０３を露出するように第１貫通孔１０７を形成する。第１貫通孔１０７は、例えば、露光処理及び現像処理を含む感光処理によって第２絶縁層１０６に貫通孔を形成した後、第２絶縁層１０６をマスクとして、露出したカバー膜１０５をドライエッチング処理することにより形成することができる。第２エリアＢに、第１貫通孔は形成する必要ないが、形成してもよい。次に、第２絶縁層１０６、配線層１０３の上面の一部、及び第１貫通孔１０７の内壁を覆うように、第１バリア膜の前駆膜１０８’を形成する（図６及び図７）。第１バリア膜の前駆膜１０８’は、例えばスパッタリングによりＣｕ／Ｔｉの積層膜として成膜することができる。
次に、第１〜第３エリアＡ〜Ｃにおいて、第１バリア膜の前駆膜１０８’上に、第１保護膜１０９を形成する。第１保護膜１０９は例えばレジストで形成することができる。次に、第１貫通孔１０７を露出するように、第１保護膜１０９に第２貫通孔１０９ａを形成する（図８及び図９）。第２貫通孔１０９ａは例えば感光処理と現像処理によって形成することができる。これにより、第１バンプを形成するための開口を形成することができる。第２貫通孔１０９ａは、貫通電極を形成しない第２エリアＢにも形成する。各エリアにおける第１バンプ１１２の高さを均一にするため、第１エリアＡの第１バンプ１１２形成領域における第２貫通孔１０９ａの開口率（面積割合）と、第２エリアＢ及び第３エリアＣの第１バンプ１１２領域における第２貫通孔１０９ａの開口率（面積割合）とが、同じか又は近い値となるように、第２エリアＢにおける第２貫通孔１０９ａの面積（第２貫通孔１０９ａの数）を調節すると好ましい。
次に、第１貫通孔１０７及び第２貫通孔１０９ａ内に第１下層導電膜１１０を形成する。第１下層導電膜１１０は、例えば、第１保護膜１０９をマスクとし、第１バリア膜の前駆膜１０８’をシード膜とした電解めっき法によりＣｕを選択的に堆積させて形成することができる。次に、第１下層導電膜１１０上に、第１上層導電膜１１１を形成する。第１上層導電膜１１１は、例えば、第１保護膜１０９をマスクとし、第１バリア膜の前駆膜１０８’をシード膜とした電解めっき法によりＮｉ／Ａｕ積層膜を選択的に堆積させて形成することができる。次に、第１保護膜１０９を除去する。次に、露出した第１バリア膜の前駆膜１０８’を部分的に除去して第１バリア膜１０８を形成する。第１バリア膜の前駆膜１０８’の部分除去は、例えば、スプレータイプのウェットエッチングで行うことができる。エッチング液は、例えば、Ｈ３ＰＯ４（１５％）、Ｈ２Ｏ２（５％）及びＨ２Ｏ（８０％）の混合液とすることができる。これにより、第１エリアＡ及び第３エリアＣにおいて第１バンプ１１２が形成され、第２エリアＢにおいて第１ダミーバンプ１１２Ｄが形成される（図１０及び図１１）。本実施形態では、第１バンプ１１２及び第１ダミーバンプ１１２Ｄは、第１バリア膜１０８、第１下層導電膜１１０及び第１上層導電膜１１１から形成されている。また、第１バンプ１１２及び第１ダミーバンプ１１２Ｄは、第２絶縁層１０６よりも高くしてある。すなわち、第１バンプ１１２及び第１ダミーバンプ１１２Ｄは、第２絶縁層１０６から突出し、側面が第２絶縁層１０６から露出している。第１バンプ１１２及び第１ダミーバンプ１１２Ｄは、平面投影において、配線層１０３と少なくとも部分的に重複すると好ましい。第１バンプ１１２の径は後述の第２バンプ１２１の径より３μｍ程度小さくすると好ましい。半導体チップを積層する際、位置ずれが生じたとしても必要な接続面積を確保するためである。
次に、第２絶縁層１０６並びに第１バンプ１１２及び第１ダミーバンプ１１２Ｄ上に、第１接着材１１３で支持体１１４を貼り付ける（図１２及び図１３）。支持体１１４は、後の薄化工程後における反りを防止すると共に、その後の処理のハンドリング性を高めるためのものである。支持体１１４は、例えば、石英で形成することができる。第１接着材１１３は、支持体１１４と共に容易に剥離可能となるものを使用すると好ましい。例えば、第１接着材１１３としては、レーザ光や紫外線の照射によって接着力を弱めることができるものを使用することができる。
次に、作製した中間製品を裏返す（図１４及び図１５）。
次に、半導体基板１０１を薄化する。例えば、半導体基板１０１の第２面１０１ｂをＣＭＰ（Chemical Mechanical Polishing；化学的機械的研磨）法を用いて研削する。半導体基板１０１の厚さが例えば４０μｍになるまで薄化する。次に、第１エリアＡ及び第３エリアＣにおいて、配線層１０３が露出するように、半導体基板１０１及び素子形成層１０２に、第３貫通孔１１５を形成する（図１６及び図１７）。第３貫通孔１１５は、例えば、シリコン酸化膜（不図示）をマスクとして、ドライエッチングで形成することができる。第２エリアＢには第３貫通孔は形成しなくてもよい。第３貫通孔１１５は、平面投影において、配線層並びに及び第１バンプ１１２と少なくとも部分的に重複すると好ましい。
次に、半導体基板１０１上及び第３貫通孔１１５の内壁にサイドウォール絶縁膜の前駆膜を形成する。次に、配線層１０３を露出させるように、第３貫通孔１１５の底面にあるサイドウォール絶縁膜の前駆膜を例えば異方性ドライエッチングで選択的に除去し、サイドウォール絶縁膜１１６を形成する（図１８及び図１９）。サイドウォール絶縁膜１１６は例えばシリコン窒化膜で形成することができる。
次に、サイドウォール絶縁膜１１６及び配線層１０３上に、第２バリア膜の前駆膜１１７’を形成する（図２０及び図２１）。第２バリア膜の前駆膜１１７’は、例えばＣｕ／Ｔｉの積層膜とすることができる。
次に、第１エリアＡ及び第３エリアＣにおいて、少なくとも第３貫通孔１１５内に、貫通電極の前駆体１２３’を形成する（図２２及び図２３）。貫通電極の前駆体１２３’は、例えば、Ｃｕで形成することができる。貫通電極の前駆体１２３’は、第２バリア膜の前駆膜１１７’をシード膜とした電解めっき法により選択的に堆積させることができる。貫通電極の前駆体１２３’は、第３貫通孔１１５内部に加えて、第３貫通孔１１５以外の第２バリア膜の前駆膜１１７’上に、例えば２μｍ〜３μｍの厚さで堆積させてもよい。
保護膜またはマスクなしで貫通電極の前駆体１２３’を形成するので、貫通電極の前駆体１２３’の上面はほぼ平面となる。第３貫通孔１１５上方の貫通電極の前駆体１２３’の上面の高さは以後の工程において変化はないので、第１エリアＡ〜第３エリアＣにおいて、保護膜またはマスクの開口面積割合に依存することなく、貫通電極１２３の高さのばらつきを抑えることができる。
表１に、貫通電極の前駆体１２３’を形成するためのめっき液の組成の一例を示す。抑制剤としては、例えば、ポリエチレングリコール等のポリエーテル化合物を使用することができる。促進剤としては、例えば、ビス３−スルフォプロピルジスルフィド（ＳＰＳ）等の硫黄系化合物を使用することができる。平滑剤としては、例えば、ポリアミン誘導体等を使用することができる。第３貫通孔１１５はアスペクト比が高いので、抑制剤の濃度を高めにすると好ましい。
表２に、貫通電極の前駆体１２３’を形成するためのめっき条件の一例を示す。貫通電極の前駆体１２３’を形成するための電解めっきは、例えば、第１条件で行うことができる。後述の第２下層導電膜１１９を形成するための電解めっきは、例えば、第２条件で行うことができる。貫通電極１２３のアスペクト比は高く、第２下層導電膜１１９のアスペクト比は低い。このため、第１条件の電流密度は、第２条件の電流密度よりも低くすると好ましい。また、第３貫通孔１１５内においてめっき液が巡回するように、めっき時にパドル等を用いてめっき液を攪拌すると好ましい。
Figure 2015154053
Figure 2015154053
次に、第１〜第３エリアＡ〜Ｃにおいて、貫通電極の前駆体１２３’上に、第２保護膜１１８を形成する。第２保護膜１１８は例えばレジストで形成することができる。次に、第２保護膜１１８に、第２バンプ１２１及び第２ダミーバンプを形成するための第４貫通孔１１８ａを形成する（図２４及び図２５）。第４貫通孔１１８ａは例えば感光処理及び現像処理によって形成することができる。第１〜第３エリアＡ〜Ｃにおいて、第４貫通孔１１８ａを形成する。第１エリアＡ及び第３エリアＣにおいては、少なくとも第３貫通孔１１５の上方の領域を露出するように、第４貫通孔１１８ａを形成すると好ましい。すなわち、平面投影において、第３貫通孔１１５の開口と第４貫通孔１１８ａの開口とは少なくとも部分的に重複すると好ましい。第１〜第３エリアＡ〜Ｃにおいては、第４貫通孔１１８ａの開口と、第１バンプ１１２及び第１ダミーバンプ１１２Ｄとは、平面投影において少なくとも部分的に重複すると好ましい。第２エリアＢにおいては、第４貫通孔１１８ａは、第３貫通孔１１５が形成されていない位置に形成することができる。すなわち、第４貫通孔１１８ａは、平面投影において、第３貫通孔１１５と重複しない位置に形成することができる。
次に、第４貫通孔１１８ａ内に第２下層導電膜１１９を形成する。第２下層導電膜１１９は、例えば、Ｃｕで形成することができる。第２下層導電膜１１９は、例えば、第２保護膜１１８をマスクとし、第２バリア膜の前駆膜１１７’及び／又は貫通電極の前駆体１２３’をシード膜とした電解めっき法により選択的に堆積させることができる。次に、第２下層導電膜１１９上に、第２上層導電膜１２０を形成する（図２６及び図２７）。第１実施形態においては、第２上層導電膜１２０を積層時に溶融させる導電体としている。第２上層導電膜１２０は、例えば、ＳｎＡｇ膜とすることができる。第２上層導電膜１２０は、例えば、第２保護膜１１８をマスクとし、第２バリア膜の前駆膜１１７’及び／又は貫通電極の前駆体１２３’をシード膜とした電解めっき法により選択的に堆積させることができる。電解めっきの条件は、例えば、表２の第２条件を採用することができる。第２下層導電膜１１９及び第２上層導電膜１２０の堆積量は少ないので、第１エリアＡと第３エリアＣとの間において、第４貫通孔１１８ａの開口面積割合に差異があるとしても、第２下層導電膜１１９及び第２上層導電膜１２０の高さのばらつきは小さくすることができる。
次に、第２保護膜１１８を除去する。次に、露出した貫通電極の前駆体１２３’及びその下の第２バリア膜の前駆膜１１７’を部分的に除去して貫通電極１２３及び第２バリア膜１１７を形成する（図２８及び図２９）。貫通電極の前駆体１２３’及び第２バリア膜の前駆膜１１７’の除去は、第２下層導電膜１１９と第３貫通孔１１５内の導電体との電気的接続を確保すると共に、所望の電気経路を確保するように、例えば、第２バリア膜の前駆膜１１７’を介して、隣接する貫通電極１２３間の電気的接続を形成しないように、及び／又は隣接する第２下層導電膜１１９間の電気的接続を形成しないように、行うと好ましい。好ましくは、貫通電極の前駆体１２３’及び第２バリア膜の前駆膜１１７’のうち、第２保護膜１１８の下に存在していた部分を除去すると好ましい。貫通電極の前駆体１２３’及び第２バリア膜の前駆膜１１７’の部分的除去は、例えばスプレータイプのウェットエッチングで行うことができる。エッチング液は、例えば、Ｈ３ＰＯ４（１５％）、Ｈ２Ｏ２（５％）及びＨ２Ｏ（８０％）の混合液とすることができる。この場合、ＳｎＡｇ膜である第２上層導電膜１２０をマスクとして作用させることができる。これにより、第１エリアＡ及び第３エリアＣにおいて、貫通電極１２３と電気的に接続された第２バンプ１２１を形成することができる。また、第２エリアＢにおいて、貫通電極１２３と接続されていない第２ダミーバンプ１２１Ｄを形成することができる。本実施形態では、第２バンプ１２１は、第２バリア膜１１７、第２下層導電膜１１９及び第２上層導電膜１２０から形成されている。第２バンプ１２１の径は、第１バンプ１１２の径よりも３μｍ程度大きくすると好ましい。バンプ接続の際、位置ずれが生じたとしても、所望の接続面積（接続強度）を確保するためである。
次に、ダイシングテープを第２バンプ１２１側に貼り付け、支持体１１４をはがす。次に、ダイシングによる半導体チップの個片化を行い、ダイシングテープをはがして、半導体チップとしての半導体装置１００を完成させる（図３０及び図３１）。
次に、半導体チップ１００の積層方法について説明する。半導体チップ１００の積層は、例えば、フリップチップボンディング装置を使用して実施することができる。第１バンプ１１２、貫通電極１２３及び第２バンプ１２１が貫通電極１２３の延在方向上に存在している、すなわち、平面投影において第１バンプ１１２、貫通電極１２３及び第２バンプ１２１が少なくとも部分的に重複していると、半導体チップ１００間の電気的接続の確立が容易となる。
積層する半導体チップ１００と、半導体チップまたは複数の半導体チップが積層された半導体チップ積層体とを対向するように配置する。一方の第１バンプ１１２と他方の第２バンプ１２１が対向するように配置する。
次に、半導体チップ１００を第２上層導電膜１２０が溶融するような温度まで加熱する。これにより、第１バンプ１１２と第２バンプ１２１とが接続され、半導体チップ１００の積層が完了する。上記積層工程を繰り返すことにより、所望の積層数を有する半導体チップ積層体（半導体パッケージ）１３０としての半導体装置を製造することができる（図３２および図３３）。積層された半導体チップ１００間には樹脂を配してもよい。
第１実施形態によれば、第２保護膜１１８を形成する前に、第３貫通孔１１５を充填するので、貫通電極の前駆膜１２３’の高さを各エリアＡ〜Ｃにおいて同一又は同様にすることができる。すなわち、第２保護膜１１８の開口面積割合や開口分布に関係なく、また、貫通電極の有無に関係なく、貫通電極の前駆膜１２３’の高さを合わせることができる。これにより、各エリアＡ〜Ｃ間の第２バンプ１２１及び第２ダミーバンプの高さのばらつきを抑えることができる。
第２実施形態に係る半導体装置及びその製造方法について説明する。図３４に、第２実施形態に係る半導体チップとしての半導体装置の概略平面図及び概略断面図を示す。図３５に、第２実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。図３４及び図３５は、第２エリアＢ及び第３エリアＣの概略図である。半導体チップ及び半導体チップ積層体における第１エリアＡについては、図２及び図３２に示す形態と同様であるので図示は省略する。
第１実施形態においては、第２エリアの両面にダミーバンプを形成したが、本実施形態に係る半導体装置２００においては、半導体基板１０１の第２面１０１ｂ側に第２ダミーバンプ１２１Ｄが存在するが、第１面１０１ａ側に第１ダミーバンプは存在していない。したがって、半導体チップ積層体２３０においては、第２エリアＢにおいて、半導体チップ間のバンプ接続は形成されていない。
第２実施形態における上記以外の形態は第１実施形態と同様である。
第２実施形態によれば、第１実施形態と同様の効果を得ることができる。また、半導体チップ積層体２３０において、第２エリアＢにおける第１ダミーバンプと第２ダミーバンプとの接続不良に伴う歩留まり低下を抑制することができる。また、第２エリアＢには各種素子が形成されており、バンプ接続時の応力の影響が各素子に及ぶことを回避することができる。
第３実施形態に係る半導体装置及びその製造方法について説明する。図３６に、第３実施形態に係る半導体装置の概略平面図を示す。図３７に、図３６のXXXVII−XXXVII線に沿った半導体装置の概略断面図を示す。図３７は、第３実施形態に係る半導体チップとしての半導体装置の概略平面図及び概略断面図である。図３８は、第３実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。図３７及び図３８は、第２エリアＢの概略図である。半導体チップ及び半導体チップ積層体における第１エリアＡについては、図２及び図３２に示す形態と同様であるので図示は省略する。
第３実施形態においては、第３エリアを形成していない。すなわち、第２エリアＢの周縁領域において、貫通電極が形成されておらず、第１ダミーバンプ１１２Ｄ及び第２ダミーバンプ１２１Ｄが形成されている。第１エリアＡにおける第２バンプ１２１が占める面積割合と、第２エリアＢのダミーバンプが形成されている領域におけるダミーバンプ１２１Ｄが占める面積割合とは、同一または近い値になるように設定すると好ましい。この場合、バンプ及びダミーバンプを電解めっきで形成する場合の保護膜の開口の面積割合を第１エリアＡと第２エリアＢとで同一または近い値にすることができる。これにより、第１エリアＡにおける第２バンプの高さと第２エリアＢにおける第２ダミーバンプの高さを均等またはより近い値にすることができる。したがって、第１エリアＡと第２エリアＢとで貫通電極のみならず、バンプの高さもそろえることができ、バンプ上面の高さのばらつきを抑制することができる。
第３実施形態における上記以外の形態は第１実施形態と同様である。
第３実施形態によれば、第１実施形態と同様の効果を得ることができる。また、第３エリアＣを削減することができ、半導体チップの省スペース化を図ることができる。
第４実施形態に係る半導体装置及びその製造方法について説明する。図３９に、第４実施形態に係る半導体装置の概略平面図を示す。図４０に、図３９のXXXX−XXXX線に沿った半導体装置の概略断面図を示す。図４０は、第４実施形態に係る半導体チップとしての半導体装置の概略平面図及び概略断面図である。図４１は、第４実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。図４０及び図４１は、第２エリアＢの概略図である。半導体チップ及び半導体チップ積層体における第１エリアＡについては、図２及び図３２に示す形態と同様であるので図示は省略する。
第４実施形態においては、第３実施形態と同様にして、第３エリアを形成していない。第４実施形態においては、第１エリアＡにおける第２バンプ１２１が占める面積割合と、第２エリアＢのダミーバンプが形成されている領域における第２ダミーバンプ１２１が占める面積割合との差は、第３実施形態より大きくなっている。しかしながら、第１実施形態において説明したように、第２バンプ１２１および第２ダミーバンプ１２１Ｄは、高さのばらつきの小さい貫通電極を形成した後に、第２バンプ１２１および第２ダミーバンプ１２１Ｄ用の保護膜を形成して第２バンプ１２１および第２ダミーバンプ１２１Ｄを電解めっきにより形成する。保護膜の開口率がバンプの高さに及ぼす影響は、第２バンプ１２１および第２ダミーバンプ１２１Ｄの電解めっき時だけであるので、第１エリアＡの第２バンプ１２１と第２エリアＢの第２ダミーバンプ１２１Ｄとで高さにばらつきが生じたとしても、その程度を小さく抑えることができる。
第４実施形態における上記以外の形態は第１実施形態と同様である。
第４実施形態によれば、第１実施形態及び第３実施形態と同様の効果を得ることができる。また、ダミーバンプの数を減少させることによって、接続不良に伴う歩留まり低下を抑制することができる。
第５実施形態に係る半導体装置及びその製造方法について説明する。図４２に、第５実施形態に係る半導体チップとしての半導体装置の概略平面図を示す。第５実施形態に係る半導体装置５００は、ダミーバンプを有していない。すなわち、第２エリアＢには、バンプもダミーバンプも形成されていない。図４３〜図４６に、第５実施形態に係る半導体チップとしての半導体装置を製造する方法を説明するための概略工程図を示す。図４３〜図４６は、図４２のXXXXIII−XXXXIII線に沿った概略断面図である。図４７に、第５実施形態に係る半導体チップ積層体としての半導体装置の概略断面図を示す。図４３〜図４７は、第２エリアＢ及び第３エリアＣの概略図である。半導体チップ及び半導体チップ積層体における第１エリアＡについては、第１実施形態と同様であるので図示は省略する。
図４３〜図４７は、第２エリアＢに、第１ダミーバンプ及び第２ダミーバンプを形成しないこと以外は、第１実施形態における図２１、図２３、図２５及び図３１と同様である。詳細な説明は省略する。
第５実施形態における上記以外の形態は第１実施形態と同様である。
第５実施形態によれば、第１実施形態及び第４実施形態と同様の効果を得ることができる。
第６実施形態に係る半導体装置及びその製造方法について説明する。第１〜第５実施形態においては、半導体基板を貫通する貫通孔を形成して、その貫通孔に導電体を充填して貫通電極を形成した。第１〜第５実施形態に係る装置及び方法は、半導体基板に形成した凹部に導電体を充電する場合にも適用することができる。第６実施形態においては、第１〜第５実施形態における「第３貫通孔」を「凹部」と読み替えて適用することができる。第３貫通孔が半導体基板を貫通していない凹部となること及び貫通電極が凹部に充填された導電体（電極）となること以外は、上記実施形態と同様とすることができる。また、第６実施形態においては、平面投影において凹部と部分的に重複する配線層及び／又は第１バンプは形成しなくてもよい。
第６実施形態によれば、半導体基板に、少なくとも１つの凹部を形成する工程と、少なくとも、凹部を埋めると共に、半導体基板の第１面側を覆うように、第１導電体を形成する工程と、第１導電体上に、マスクを形成する工程と、第１導電体が露出するように、マスクに少なくとも１つの第２貫通孔を形成する工程と、第２貫通孔内の少なくとも一部に、第２導電体を形成する工程と、マスクの少なくとも一部を除去する工程と、凹部内に存在する第１導電体の少なくとも一部と第２導電体の少なくとも一部との電気的接続を維持しながら、第１導電体のうち、マスクの下に存在していた部分の少なくとも一部を除去する工程と、を含む半導体装置の製造方法が提供される。
第６実施形態によれば、特許請求の範囲における「第１貫通孔」を「凹部」と読み替えた各請求項を請求することができる。
第６実施形態における上記以外の形態は第１〜第５実施形態と同様である。
第６実施形態によれば、第１〜第５実施形態と同様の効果を得ることができる。例えば、凹部に充填した導電体上に形成したバンプの高さのばらつきを抑制することができる。
次に、第７実施形態に係る半導体装置及びその製造方法について説明する。第７実施形態においては、本発明における半導体チップをＤＲＡＭ（Dynamic Random Access Memory）チップとして適用した半導体パッケージの一例について説明する。図４８に、半導体パッケージの概略断面図を示す。図４９に、図４８に示す半導体パッケージの概略分解図を示す。図４８及び図４９に示す形態においては、ＤＲＡＭチップは第１実施形態に係る半導体チップとしてある。ＤＲＡＭチップとしては、第２〜第５実施形態に係る半導体チップも適用することができる。
半導体パッケージ６００は、半田ボール６０１と、再配線層６０２と、インターフェイスチップ６０３と、積層された複数のＤＲＡＭチップ１００と、リードフレーム６０４と、を備え、いわゆるＣＯＣ（chip on chip）構造から構成されている。各ＤＲＡＭチップ１００は、半導体基板１０１と、半導体基板１０１を貫通する貫通電極１２３と、を備える。各ＤＲＡＭチップ１００は、貫通電極１２３によって電気的に接続されている。貫通電極１２３によって接続することにより、メモリとして機能する半導体パッケージ６００をより小型化かつ高性能化することができる。
次に、比較形態として、背景技術に係る半導体装置の製造方法及びその問題点について説明する。図５０及び図５１に、背景技術に係る半導体装置の製造方法を説明するための概略工程図を示す。図５０及び図５１は、第１エリアＡ〜第３エリアＣの概略断面図である。図５０及び図５１においては、理解を容易にするため、上記実施形態と同じ符号を用いている。図５０及び図５１は、第１実施形態における図２１の後の工程に対応する。
背景技術においては、第１エリアＡ及び第３エリアＣにおいて貫通電極及び第２バンプを形成するが、第２エリアＢにおいては貫通電極及び第２バンプを形成しない。まず、第１エリアＡ及び第３エリアＣにおいて、半導体基板１０１に、第３貫通孔１１５を形成した後、シード層となる第２バリア膜の前駆膜１１７’を形成する。次に、貫通電極１２３を形成する前に、半導体基板１０１の第２面１０１ｂ側に、第１エリアＡ及び第３エリアＣにおいて第２バンプのための第４貫通孔１１８ａを有する第２保護膜１１８を形成する（図５０）。このとき、第３エリアＣ付近における第２保護膜１１８の開口面積割合は、第１エリアＡにおける第２保護膜１１８の開口面積割合よりも小さくなっている。
次に、貫通電極１２３及び第２バンプ１２１の第２下層導電膜１１９を電解めっきにより一体的に形成する。次に、第２下層導電膜１１９上に第２上層導電膜１２０を形成する（図５１）。このとき、第１エリアＡにおける第２バンプ１２１の高さＨ９１と第３エリアＣにおける第２バンプ１２１の高さＨ９３とでは差が生じてしまう。第１エリアＡにおける第４貫通孔の開口面積割合が第３エリアＣよりも大きい場合には、第１エリアＡにおける第２バンプ１２１の高さＨ９１が第３エリアＣにおける第２バンプ１２１の高さＨ９３よりも高くなることが確認されている。本発明者は、第２バンプ１２１の高さに差が生じたのは、第２保護膜１１８の開口面積の割合が貫通電極の堆積量の差異をもたらしたもの考えた。
そこで、本発明者は、第１エリアＡと第３エリアＣとの第２バンプの高さのばらつきをなくすため、第３エリアＣに隣接する第２エリアＢ上の第２保護膜１１８にも第４貫通孔１１８ａを形成して、第１エリアＡにおける開口面積割合と、第３エリアＣ付近における開口面積割合とがより近い値になるように調整した。また、貫通電極１２３と第２下層導電膜１１９とを別個の電解めっき工程で形成した。図５２〜図５４に、当該方法を説明するための概略工程図を示す。図５２〜図５４は、第１エリアＡ〜第３エリアＣの概略断面図である。図５２〜図５４においては、理解を容易にするため、上記実施形態と同じ符号を用いている。図５２は、第１実施形態における図２１の後の工程に対応し、背景技術に係る図５０の工程に対応する。
まず、半導体基板１０１に、第１エリアＡ及び第３エリアＣにおいて第３貫通孔１１５を形成した後、貫通電極１２３を形成する前に、半導体基板１０１の第２面１０１ｂ側に、第１エリアＡ〜第３エリアＣにおいて第２バンプ及び第２ダミーバンプのための第４貫通孔１１８ａを有する第２保護膜１１８を形成する（図５２）。
次に、第３貫通孔１１５を埋めるように、電解めっきによる貫通電極１２３を形成した（図５２）。その結果、第４貫通孔１１８ａ内（第２バリア膜の前駆膜１１７’上）にも第２下層導電膜の一部となる部分１１９ａ〜１１９ｃが形成された。第１エリアＡにおける第２下層導電膜１１９の第１部１１９ａの、第２バリア膜の前駆膜１１７’からの高さＨ８１と、第３エリアＣにおける第２下層導電膜１１９の第３部１１９ｃの、第２バリア膜の前駆膜１１７’からの高さＨ８３とは、同じ高さにすることができた。しかしながら、第２エリアＢにおける第２下層導電膜１１９の第２部１１９ｂの、第２バリア膜の前駆膜１１７’からの高さＨ８２は、高さＨ８１及びＨ８３よりも高くなってしまった。
次に、第１エリアＡ〜第３エリアＣにおいて、電解めっきにより、第２下層導電膜１１９を形成する。次に、第２下層導電膜１１９上に第２上層導電膜１２０を形成して、第２バンプ１２１及び第２ダミーバンプ１２１Ｄを形成する（図５２）。この電解めっき工程において堆積される第２下層導電膜１１９及び第２上層導電膜１２０の厚さは、各エリアにおいて同等となる。したがって、貫通電極１２３形成時に堆積された第２部１１９ｂと第１部１１９ａ及び第３部１１９ｃの高さの差が、第２エリアＢの第２ダミーバンプ１２１Ｄの高さと、第１エリアＡ及び第３エリアＣの第２バンプ１２１の高さの差となってしまう。したがって、第１エリアＡ〜第３エリアＣにおいて同一の高さを有するバンプは形成することができない。
上記の特許文献および非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の半導体装置の製造方法は、上記実施形態に基づいて説明されているが、上記実施形態に限定されることなく、本発明の全開示に枠内において、かつ本発明の基本的技術思想に基づいて、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）に対し種々の変形、変更及び改良を含むことができることはいうまでもない。また、本発明の全開示の枠内において、種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせ・置換ないし選択が可能である。
本発明のさらなる課題、目的及び展開形態は、請求の範囲を含む本発明の全開示事項からも明らかにされる。
本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
１００，２００，３００，４００，５００ 半導体チップ
１０１ 半導体基板
１０１ａ 第１面
１０１ｂ 第２面
１０２ 素子形成層
１０３ 配線層
１０４ 第１絶縁層
１０５ カバー膜
１０６ 第２絶縁層
１０７ 第１貫通孔
１０８ 第１バリア膜
１０８’ 第１バリア膜の前駆膜
１０９ 第１保護膜
１０９ａ 第２貫通孔
１１０ 第１下層導電膜
１１１ 第１上層導電膜
１１２ 第１バンプ
１１２Ｄ 第１ダミーバンプ
１１３ 第１接着材
１１４ 支持体
１１５ 第３貫通孔
１１６ サイドウォール絶縁膜
１１７ 第２バリア膜
１１７’ 第２バリア膜の前駆膜
１１８ 第２保護膜
１１８ａ 第４貫通孔
１１９ 第２下層導電膜
１１９ａ〜１１９ｃ 第１〜第３部
１２０ 第２上層導電膜
１２１ 第２バンプ
１２１Ｄ 第２ダミーバンプ
１２３ 貫通電極
１２３’ 貫通電極の前駆膜
１３０，２３０，３３０，４３０，５３０ 半導体チップ積層体
６００ 半導体パッケージ
６０１ 半田ボール
６０２ 再配線層
６０３ インターフェイスチップ
６０４ リードフレーム

Claims (19)

  1. 半導体基板に、少なくとも１つの第１貫通孔を形成する工程と、
    前記第１貫通孔を埋めると共に、前記半導体基板の第１面側を覆うように、第１導電体を形成する工程と、
    前記第１導電体上に、マスクを形成する工程と、
    前記第１導電体が露出するように、前記マスクに少なくとも１つの第２貫通孔を形成する工程と、
    前記第２貫通孔内の少なくとも一部に、第２導電体を形成する工程と、
    前記マスクの少なくとも一部を除去する工程と、
    前記第１貫通孔内に存在する前記第１導電体の少なくとも一部と前記第２導電体の少なくとも一部との電気的接続を維持しながら、前記第１導電体のうち、前記マスクの下に存在していた部分の少なくとも一部を除去する工程と、
    を含む半導体装置の製造方法。
  2. 前記第１貫通孔の内壁及び前記半導体基板の前記第１面側を覆うように、第３導電体を形成する工程をさらに含み、
    前記第１導電体を形成する工程において、前記第３導電体をシード層として、第１の電解めっきによって前記第１導電体を形成する、請求項１に記載の半導体装置の製造方法。
  3. 前記第３導電体のうち、前記マスクの下に存在していた部分の少なくとも一部を除去する工程をさらに含む、請求項２に記載の半導体装置の製造方法。
  4. 前記第１貫通孔を形成する工程において、複数の前記第１貫通孔を形成し、
    前記第３導電体の一部を除去する工程において、複数の前記第１貫通孔内に存在する前記第１導電体同士が前記第３導電体を介して電気的に接続されないように前記第３導電体の一部を除去する、請求項３に記載の半導体装置の製造方法。
  5. 前記第３導電体及び前記第１導電体のうち少なくとも一方をシード層として、第２の電解めっきによって前記第２導電体を形成する、請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
  6. 前記第１の電解めっきにおける電流密度は前記第２の電解めっきにおける電流密度よりも低い、請求項５に記載の半導体装置の製造方法。
  7. 前記第１の電解めっきにおける電流密度は１Ａ／ｍ２〜１００Ａ／ｍ２である、請求項６に記載の半導体装置の製造方法。
  8. 前記第２の電解めっきにおける電流密度は５００Ａ／ｍ２〜１５００Ａ／ｍ２である、請求項６又は７に記載の半導体装置の製造方法。
  9. 前記第１の電解めっきはめっき液を攪拌しながら行う、請求項２〜８のいずれか一項に記載の半導体装置の製造方法。
  10. 前記第１導電体は銅である、請求項１〜９のいずれか一項に記載の半導体装置の製造方法。
  11. 前記第２導電体は銅である、請求項１〜１０のいずれか一項に記載の半導体装置の製造方法。
  12. 前記第２貫通孔を形成する工程において、前記半導体基板の前記第１面からの平面投影で、前記第１貫通孔と少なくとも部分的に重複する位置に第１の第２貫通孔と、前記第１貫通孔と重複しない位置に第２の第２貫通孔と、を形成し、
    前記第２導電体を形成する工程において、前記第１の第２貫通孔内に第１の第２導電体を形成し、前記第２の第２貫通孔内に第２の第２導電体を形成する、請求項１〜１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記第１導電体の一部を除去する工程において、前記第１の第２導電体と前記第１貫通孔内に存在する前記第１導電体とが電気的に接続されるように、及び前記第２の第２導電体と前記第１貫通孔内に存在する前記第１導電体が電気的に遮断されるように、前記第１導電体の一部を除去する、請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体基板の前記第１面とは反対側の前記半導体基板の第２面側において、前記第１面又は前記第２面からの平面投影で前記第２の第２導電体と少なくとも部分的に重複する位置に第４導電体の少なくとも一部を形成する工程をさらに含む、請求項１２又は１３に記載の半導体装置の製造方法。
  15. 前記第１貫通孔を形成する前に、前記第１面とは反対側の前記半導体基板の第２面側に第５導電体を形成する工程をさらに含み、
    前記第１貫通孔は、前記第５導電体が前記第１貫通孔から露出するように、前記第１面側から形成し、
    前記第１導電体は、前記第５導電体と電気的に接続するように形成する、請求項１〜１３のいずれか一項に記載の半導体装置の製造方法。
  16. 前記半導体基板の前記第１面とは反対側の前記半導体基板の第２面側において、前記第１面又は前記第２面からの平面投影で前記第２導電体の少なくとも一部と少なくとも部分的に重複する位置に第４導電体の少なくとも一部を形成する工程をさらに含む、請求項１５に記載の半導体装置の製造方法。
  17. 前記第４導電体のうちの第１の第４導電体の少なくとも一部は、前記第５導電体を介して、前記第１貫通孔内に存在する前記第１導電体と電気的に接続され、
    前記第４導電体のうちの第２の第４導電体の少なくとも一部は、前記半導体基板の前記第１面又は前記第２面からの平面投影において、前記第１貫通孔と重複しない位置に形成される、請求項１６に記載の半導体装置の製造方法。
  18. 前記第２の第４導電体は、前記第２導電体のうち、前記半導体基板の前記第１面又は前記第２面からの平面投影において前記第１貫通孔と重複しない位置に形成された前記第２導電体と、前記半導体基板の前記第１面又は前記第２面からの平面投影において少なくとも部分的に重複する、請求項１７に記載の半導体装置の製造方法。
  19. 前記マスクは感光性樹脂であり、
    前記マスクの前記第２貫通孔を前記マスクの露光処理及び現像処理により形成する、請求項１〜１８のいずれか一項に記載の半導体装置の製造方法。
JP2014029707A 2014-02-19 2014-02-19 半導体装置の製造方法 Pending JP2015154053A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014029707A JP2015154053A (ja) 2014-02-19 2014-02-19 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014029707A JP2015154053A (ja) 2014-02-19 2014-02-19 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2015154053A true JP2015154053A (ja) 2015-08-24

Family

ID=53895965

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014029707A Pending JP2015154053A (ja) 2014-02-19 2014-02-19 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP2015154053A (ja)

Similar Documents

Publication Publication Date Title
CN107808860B (zh) 扇出晶片级封装型半导体封装及包含其的叠层封装型半导体封装
US10879228B2 (en) Packaging mechanisms for dies with different sizes of connectors
US9984971B2 (en) Methods of forming metal pad structures over TSVS to reduce shorting of upper metal layers
US11887841B2 (en) Semiconductor packages
KR102422460B1 (ko) 반도체 소자
CN106935563B (zh) 电子封装件及其制法与基板结构
CN109962064B (zh) 半导体装置及其制造方法、和包括其的半导体封装件
TWI553802B (zh) 矽中介板結構、封裝體結構以及矽中介板結構的製造方法
CN106206509B (zh) 电子封装件及其制法与基板结构
JP2012142533A (ja) 集積回路装置およびその調製方法
JP2012231096A (ja) 半導体装置及びその製造方法
US20160049359A1 (en) Interposer with conductive post and fabrication method thereof
KR101512902B1 (ko) 본딩 구조물 및 이의 형성 방법
US9257338B2 (en) TSV substrate structure and the stacked assembly thereof
CN106206476A (zh) 电子封装件及其制法
US20170062399A1 (en) Method and structure for low-k face-to-face bonded wafer dicing
US20130082382A1 (en) Semiconductor device
CN107403785A (zh) 电子封装件及其制法
CN112349658A (zh) 半导体器件
JP2013247139A (ja) 半導体装置及びその製造方法
CN104752377A (zh) 半导体装置、其制造方法及其测试方法
TW201801243A (zh) 半導體晶片與其多晶片封裝及其製造方法
KR20170094026A (ko) 관통 전극을 갖는 반도체 칩, 이를 포함하는 칩 스택 구조체 및 반도체 칩의 제조 방법
JP2010087273A (ja) 電子デバイス及びその製造方法
JP2015115387A (ja) 半導体装置の製造方法