KR20130041208A - 전자 부품 실장체, 전자 부품 및 기판 - Google Patents

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KR20130041208A
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electrode
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substrate
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다이스케 사쿠라이
가즈야 우시로카와
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파나소닉 주식회사
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81401—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

본 발명의 전자 부품 실장체는, 복수의 부품측 전극 단자(3a, 3b)를 구비하는 전자 부품(1)이, 복수의 부품측 전극 단자(3a, 3b)에 대응하는 복수의 기판측 전극 단자(7a, 7b)를 구비하는 기판(6) 상에 실장된 전자 부품 실장체로서, 전자 부품(1)의 복수의 부품측 전극 단자(3a, 3b) 상에 각각 형성되고, 전자 부품(1)과 기판(6)을 전기적으로 접속하는 복수의 돌기형상 전극(5a, 5b)과, 전자 부품(1) 상에 형성되고, 복수의 부품측 전극 단자(3a, 3b) 중 소정 위치의 부품측 전극 단자(3a)에 전기적으로 접속하는 더미 전극(3c)을 구비하고, 더미 전극(3c)에 전기적으로 접속하는 소정 위치의 부품측 전극 단자(3a) 상의 돌기형상 전극(5a)이, 상기 소정 위치와는 상이한 위치의 부품측 전극 단자(3b) 상의 돌기형상 전극(5b)보다도 높은 것을 특징으로 한다.

Description

전자 부품 실장체, 전자 부품 및 기판{ELECTRONIC-COMPONENT MOUNTED BODY, ELECTRONIC COMPONENT, AND CIRCUIT BOARD}
본 발명은, 기판에 전자 부품이 실장된 구조를 갖는 전자 부품 실장체, 및 전자 부품 실장체에 이용되는 전자 부품 및 기판에 관한 것이다.
통상, 플립칩 실장에 있어서는, LSI 등의 반도체 소자의 전극 상에 땜납 범프 등의 돌기 전극이 형성되고, 이 돌기 전극이 형성된 반도체 소자가 페이스다운으로 실장 기판에 실장된다. 구체적으로는, 가열되어 있는 반도체 소자의 돌기 전극이 실장 기판의 전극 단자에 대해 압접된다. 반도체 소자의 전극 상에 땜납 범프를 형성하는 방법으로는, 스크린 인쇄 또는 디스펜스 또는 전해 도금으로 땜납층을 전극 상에 형성한 후, 그 땜납층을 리플로우노에서 땜납 융점 이상으로 가열하는 방법이 일반적이다.
그런데 근년, 반도체 소자의 고밀도화와 반도체 소자의 전극 단자의 다핀화의 양립을 도모하기 위해서, 반도체 소자의 전극 단자의 협피치화와 면적 축소화가 진행되고 있다. 이와 같이 반도체 소자의 전극 단자의 협피치화가 진전되어 옴으로써, 종래와 같이 반도체 소자의 외주부에 전극 단자가 1열로 배치되거나, 2열로 지그재그 형상으로 배치되어 있는 경우, 전극 단자 사이에서 단락이 발생할 우려가 있었다. 또, 반도체 소자의 전극 단자의 협피치화에 의해, 반도체 소자와 실장 기판의 열팽창 계수의 차로부터 발생하는 휨에 기인하는 접속 불량 등이 발생하는 문제가 일어나게 되었다. 그래서, 반도체 소자의 전극 단자가 매트릭스 형상으로 배치되는 에어리어 배치를 채용하여, 전극 단자 간 피치의 확대가 도모되게 되었다.
그러나 근래에는 에어리어 배치에서도 전극 단자의 협피치화의 진전이 현저하고, 땜납 접합부 간의 피치가 좁아지고 있다. 또한, 근년, 반도체 소자와 기판 단자 사이의 간극도 좁아졌다. 이 때문에, 플립칩 실장시의 압접 및 가열 공정에 있어서, 땜납 브리지 불량이 발생한다는 문제가 생기게 되었다. 땜납 브리지 불량은, 용융한 땜납 범프가 변형되어, 땜납의 표면장력에 의해 땜납 범프끼리가 연결됨으로써 발생한다.
그래서, 금속 입자를 함유한 절연성 피막으로, 금 또는 구리로 형성된 돌기 전극이 덮인 반도체 장치가 제안되어 있다(예를 들면, 특허 문헌 1 참조.). 이 반도체 장치에 의하면, 플립칩 실장시에 절연성 피막 및 돌기 전극이 용융되지 않는다. 이 반도체 장치에 있어서는, 반도체 소자와 기판 사이에 주입한 봉지 수지가 경화 수축시에 발생하는 압축 방향의 힘에 의해서, 절연성 피막에 함유되어 있는 금속 입자가 돌기 전극과 기판 단자에 접촉하여, 반도체 소자의 돌기 전극과 기판 단자가 전기적으로 도통한다. 따라서, 이 반도체 장치에 의하면, 전극 단자간 피치가 협소화해도, 브리지의 발생을 막을 수 있다.
그러나 금속 입자가 돌기 전극과 기판 단자에 확산 접합하지 않고 접촉하는 것만으로 전기적 도통이 확보되는 접속 형태에서는, 반도체 소자의 전극 면적이 작아지면, 당연히, 돌기 전극과 기판 단자 사이에 개재하는 도전 입자의 수가 적어진다. 이 때문에, 접속 저항이 높아져, 신호의 전송 손실이 증대한다는 문제가 발생한다. 특히 근년, 반도체 소자의 전극 단자의 협피치화의 요구가 매우 높아지고 있어, 반도체 소자의 전극 단자의 면적 축소화가 진행되고 있기 때문에, 이 문제가 현저해지고 있다.
그래서, 고융점 금속으로 하층 금속이 형성되고, 이 하층 금속 상에 땜납으로 상층 금속이 형성된 2층 구조의 돌기 전극이 채용되게 되었다(예를 들면, 특허 문헌 2 참조.). 이 2층 구조의 돌기 전극에 의하면, 땜납층만으로 이루어지는 돌기 전극보다 땜납량을 줄여, 플립칩 실장시의 평면 방향으로의 땜납 변형량을 줄일 수 있다. 따라서, 땜납 브리지의 발생을 막는 것이 가능해진다. 또한, 이 2층 구조의 돌기 전극에 의하면, 땜납과 기판 단자가 확산 접합하므로, 접속 저항이 낮아진다. 따라서, 신호의 전송 손실이 증대할 일도 없다.
일본국 특허 공개 2003－282617호 공보 일본국 특허 공개 평 9－97791호 공보
그러나 근년, 배선 룰의 미세화 또는 신호 처리의 고속화의 요구에 대응하는 목적으로, 반도체 소자의 층간 절연막에, 이른바 low－k막이나 ULK(Ultra low－k)막 등의 저유전율 절연막이 이용되게 되었다. 저유전율 절연막은, 유전율을 낮추기 위해서 다수의 수 nm의 공공(空孔)을 갖는 포러스 형상으로 되어 있다. 저유전율 절연막의 밀도는, 예를 들면 1.0~1.4g/cm3이다. 따라서, 저유전율 절연막은 취약하다. 이 때문에, 종전의 실장 방법에서는, 저유전율 절연막의 박리 또는 저유전율 절연막의 균열이 발생하기 쉽다는 문제가 있었다.
이 문제에 대해서, 특허 문헌 2에 기재되어 있는 실장 방법을 예로 하여, 구체적으로 설명한다. 도 9는 특허 문헌 2에 기재되어 있는 실장 방법의 모식도이다. 도 9의 상측 도면에 나타낸 바와 같이, 반도체 소자(101)에는, 전극(102a)과 땜납 접합부(102b)로 이루어지는 범프(103)가 형성되어 있다. 이 실장 방법에서는, 도 9에 나타낸 바와 같이, 상기 범프(103)와 회로 기판(104) 상의 전극(105)의 위치를 합치시킨 후, 반도체 소자(101)를 가열하고, 회로 기판(104)을 향해서 가압하여, 땜납 접합부(102b)를 용융시킨다. 이에 의해, 반도체 소자(101)가 회로 기판(104) 상에 탑재된다.
그러나 특허 문헌 2의 실장 방법과 같이 전극(102a)과 땜납 접합부(102b)에서 확보되는 범프(103)의 높이가 면 내에서 균일한 경우, 반도체 소자(101)의 코너 부분에 배치되어 있는 전극(102a)의 바로 아래에 있는 취약한 저유전율 절연막에, 박리 또는 균열이 발생한다. 이것은, 범프(103)의 높이가 균일한 경우, 플립칩 공정에서, 반도체 소자(101)의 코너 부분의 전극(102a)의 바로 아래에 있는 저유전율 절연막에 큰 응력이 작용하기 때문이다. 즉, 플립칩 공정에 있어서의 땜납 용융 후의 냉각 과정에서, 반도체 소자(101)와 회로 기판(104)의 탄성률 및 선팽창 계수의 차에 기인하는 열응력이 반도체 소자(101)의 코너 부분의 땜납 접합부(102b)에 집중하고, 그 응력이 반도체 소자(101)의 전극(102a) 바로 아래의 층에, 완화되지 않고 직접 전달되기 때문이다. 또한, 급격한 온도차가 발생하는 사용 환경하에서도, 플립칩 공정에서 발생하는 열응력 집중과 동일한 열응력 집중이 발생하여, 전극 바로 아래에 있는 취약한 저유전율 절연막의 박리 또는 균열이 발생한다는 문제가 있다.
본 발명은, 상기 문제점을 감안하여, 취약막을 갖는 반도체 소자 등의 전자 부품을 기판에 실장시키는 경우에도 높은 접속 신뢰성을 간이하게 확보할 수 있는 전자 부품 실장체, 전자 부품 및 기판을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 제1의 전자 부품 실장체는, 복수의 부품측 전극 단자를 구비하는 전자 부품이, 상기 복수의 부품측 전극 단자에 대응하는 복수의 기판측 전극 단자를 구비하는 기판 상에 실장된 전자 부품 실장체로서, 상기 전자 부품의 상기 복수의 부품측 전극 단자 상에 각각 형성되고, 상기 전자 부품과 상기 기판을 전기적으로 접속하는 복수의 돌기형상 전극과, 상기 전자 부품 상에 형성되고, 상기 복수의 부품측 전극 단자 중 소정 위치의 부품측 전극 단자에 전기적으로 접속하는 더미 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 한다.
상기한 본 발명의 제1의 전자 부품 실장체에 있어서, 상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어도 된다.
또, 상기한 본 발명의 제1의 전자 부품 실장체에 있어서, 상기 더미 전극이, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고, 상기 더미 전극에 전기적으로 접속하는 부품측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높아도 된다. 또, 이 구성에 있어서, 상기 더미 전극이, 상기 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 부품측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 부품측 전극 단자에 인접하는 제2의 부품측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고, 상기 제1의 부품측 전극 단자 상의 상기 돌기형상 전극은, 상기 제2의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높아도 된다.
또, 상기한 본 발명의 제1의 전자 부품 실장체에 있어서, 상기 전자 부품의, 상기 복수의 부품측 전극 단자가 배치되어 있는 면과는 상이한 면에, 상기 더미 전극이 형성되어도 된다. 이 구성에 있어서, 상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되도 된다. 또, 이 구성에 있어서, 상기 복수의 부품측 전극 단자는 매트릭스 형상으로 배치되어도 되고, 상기 더미 전극은, 상기 복수의 부품측 전극 단자가 배치되어 있는 에어리어의 중앙부의 부품측 전극 단자에 전기적으로 접속해도 된다. 또, 이 구성에 있어서, 상기 더미 전극은 전원 단자 또는 방열원에 접속해도 된다.
또, 상기한 본 발명의 제1의 전자 부품 실장체에 있어서, 상기 더미 전극은, 상기 복수의 부품측 전극 단자가 배치되어 있는 면 상에 형성되고, 또한 위치 보정용 인식 마크로서 기능하는 형상을 갖춰도 된다.
또, 상기 목적을 달성하기 위해서, 본 발명의 제2의 전자 부품 실장체는, 복수의 부품측 전극 단자를 구비하는 전자 부품이, 상기 복수의 부품측 전극 단자에 대응하는 복수의 기판측 전극 단자를 구비하는 기판 상에 실장된 전자 부품 실장체로서, 상기 기판의 상기 복수의 기판측 전극 단자 상에 각각 형성되고, 상기 전자 부품과 상기 기판을 전기적으로 접속하는 복수의 돌기형상 전극과, 상기 기판 상에 형성되고, 상기 복수의 기판측 전극 단자 중 소정 위치의 기판측 전극 단자에 전기적으로 접속하는 더미 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 한다.
상기한 본 발명의 제2의 전자 부품 실장체에 있어서, 상기 복수의 기판측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 기판측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어도 된다.
또, 상기한 본 발명의 제2의 전자 부품 실장체에 있어서, 상기 더미 전극이, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고, 상기 더미 전극에 전기적으로 접속하는 기판측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높아도 된다. 또, 이 구성에 있어서, 상기 더미 전극이, 상기 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 기판측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 기판측 전극 단자에 인접하는 제2의 기판측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고, 상기 제1의 기판측 전극 단자 상의 상기 돌기형상 전극은, 상기 제2의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높아도 된다.
또, 상기 목적을 달성하기 위해서, 본 발명의 전자 부품은, 복수의 부품측 전극 단자와, 상기 복수의 부품측 전극 단자 중 소정 위치의 부품측 전극 단자에 전기적으로 접속하는 더미 전극과, 상기 복수의 부품측 전극 단자 상에 각각 형성된 복수의 돌기형상 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 한다.
상기한 본 발명의 전자 부품에 있어서, 상기 복수의 부품측 전극 단자 중 당해 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어도 된다.
또, 상기한 본 발명의 전자 부품에 있어서, 상기 더미 전극이, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고, 상기 더미 전극에 전기적으로 접속하는 부품측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높아도 된다. 또, 이 구성에 있어서, 상기 더미 전극이, 당해 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 부품측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 전기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 부품측 전극 단자에 인접하는 제2의 부품측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고, 상기 제1의 부품측 전극 단자 상의 상기 돌기형상 전극은, 상기 제2의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높아도 된다.
또, 상기한 본 발명의 전자 부품에 있어서, 상기 복수의 부품측 전극 단자가 배치되어 있는 면과는 상이한 면에, 상기 더미 전극이 형성되어도 된다. 이 구성에 있어서, 상기 복수의 부품측 전극 단자 중 당해 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어도 된다. 또, 이 구성에 있어서, 상기 복수의 부품측 전극 단자는 매트릭스 형상으로 배치되어도 되고, 상기 더미 전극은, 상기 복수의 부품측 전극 단자가 배치되어 있는 에어리어의 중앙부의 부품측 전극 단자에 전기적으로 접속해도 된다.
또, 상기한 본 발명의 전자 부품에 있어서, 상기 더미 전극은, 상기 복수의 부품측 전극 단자가 배치되어 있는 면 상에 형성되고, 또한 위치 보정용 인식 마크로서 기능하는 형상을 갖춰도 된다.
또, 상기 목적을 달성하기 위해서, 본 발명의 기판은, 복수의 기판측 전극 단자와, 상기 복수의 기판측 전극 단자 중 소정 위치의 기판측 전극 단자에 전기적으로 접속하는 더미 전극과, 상기 복수의 기판측 전극 단자 상에 각각 형성된 복수의 돌기형상 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 한다.
상기한 본 발명의 기판에 있어서, 상기 복수의 기판측 전극 단자 중 당해 기판에 실장되는 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 기판측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어도 된다.
또, 상기한 본 발명의 기판에 있어서, 상기 더미 전극이, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고, 상기 더미 전극에 전기적으로 접속하는 기판측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높아도 된다. 또, 이 구성에 있어서, 상기 더미 전극이, 당해 기판에 실장되는 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 제1의 기판측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 기판측 전극 단자에 인접하는 제2의 기판측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고, 상기 제1의 기판측 전극 단자 상의 상기 돌기형상 전극은, 상기 제2의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높아도 된다.
본 발명에 의하면, 기판의 휨이 최대가 되는 개소에 형성하는 돌기형상 전극의 높이를 선택적으로 높게 할 수 있으므로, 실장시에 기판의 휨을 흡수할 수 있다. 이와 같이 휨이 흡수되면, 땜납 응고 후의 냉각 과정에서 발생하는 수직 방향(인장 방향)의 땜납 접합부의 신장량이 줄어, 인장 방향의 열응력이 완화된다.
또한, 본 발명에 의하면, 전자 부품의 코너부에 형성하는 돌기형상 전극의 높이를, 코너부와는 상이한 위치에 형성하는 돌기형상 전극보다도 높게 할 수 있으므로, 전자 부품의 코너부에 있어서 접합 갭을 높게 할 수 있다. 이에 의해, 접합 갭이 균일한 경우보다도, 전자 부품의 전극 단자에 대한 전단 방향의 열응력의 집중을 완화할 수 있다. 이 열응력의 완화에 의해, 전자 부품의 전극 단자의 바로 아래에 있는 저유전율 절연막 등이 취약한 막이 받는 열응력이 저감된다. 따라서, 그 취약한 막의 박리 및 균열을 막을 수 있어, 높은 접속 신뢰성을 확보할 수 있다.
따라서 본 발명에 의하면, 취약막을 갖는 반도체 소자 등의 전자 부품을 기판에 실장시키는 경우에도 높은 접속 신뢰성을 간이하게 확보할 수 있다.
도 1의 (a)는 본 발명의 실시형태 1에 있어서의 전자 부품 실장체의 주요부를 개념적으로 나타낸 단면도 및 (b)는 본 발명의 실시형태 1에 있어서의 전자 부품 실장체의 주요부를 개념적으로 나타낸 평면도.
도 2는 본 발명의 실시형태 1에 있어서의 전자 부품 실장체의 제조 방법을 나타내는 흐름도.
도 3은 본 발명의 실시형태 1에 있어서의 전자 부품 실장체의 제조 방법을 공정별로 설명하기 위한 개념도.
도 4는 본 발명의 실시형태 1에 있어서의 전자 부품 실장체를 설명하기 위한 개념도.
도 5의 (a)는 본 발명의 실시형태 2에 있어서의 전자 부품 실장체의 주요부를 개념적으로 나타낸 단면도 및 (b)는 본 발명의 실시형태 2에 있어서의 전자 부품 실장체의 주요부를 개념적으로 나타낸 평면도.
도 6은 본 발명의 실시형태 2에 있어서의 전자 부품 실장체의 제조 방법을 공정별로 설명하기 위한 개념도.
도 7의 (a)는 본 발명의 실시형태 3에 있어서의 전자 부품의 주요부를 개념적으로 나타낸 단면도, (b)는 본 발명의 실시형태 3에 있어서의 전자 부품의 주요부를 개념적으로 나타낸 평면도, 및 (c)는 본 발명의 실시형태 3에 있어서의 전자 부품 실장체의 주요부를 개념적으로 나타낸 단면도.
도 8은 본 발명의 실시형태 4에 있어서의 전자 부품의 주요부를 개념적으로 나타낸 평면도.
도 9는 종래의 반도체 장치의 주요부를 나타내는 모식도.
이하, 본 발명의 실시형태에 대해서 도면을 참조하면서 설명한다. 이하의 각 실시형태에서는, 기판에 전자 부품이 실장된 구조를 갖는 전자 부품 실장체로서, 회로 기판에 반도체 소자가 실장된 구조를 갖는 반도체 장치를 예로 설명한다.
(실시형태 1)
도 1(a)는 본 발명의 실시형태 1에 있어서의 반도체 장치의 주요부를 개념적으로 나타낸 단면도이다. 또, 도 1(b)는 본 발명의 실시형태 1에 있어서의 반도체 소자의 주요부를 개념적으로 나타낸 평면도이며, 반도체 소자를 부품측 전극 단자가 형성되어 있는 주면(전극면)측에서 보고 있다.
반도체 소자(1)의 전극면의 내측의 층에는, 예를 들면 Cu 또는 Al로 이루어지는 미세 배선층과, low－k막이나 ULK막 등의 취약한 저유전율 절연막(2)을 포함하는 다층 배선층이 형성되어 있고, 그 다층 배선층의 최표면에 복수의 부품측 전극 단자(3)가 매트릭스 형상으로 등간격으로 설치되어 있다.
복수의 부품측 전극 단자(3)는, 반도체 소자(1)의 코너부에 대응하는 위치에 배치되는 제1의 부품측 전극 단자(3a)와, 제1의 부품측 전극 단자(3a)와는 상이한 위치에 배치된 제2의 부품측 전극 단자(3b)를 포함한다. 또, 복수의 부품측 전극 단자(3)가 배치된 에어리어의 외측에는, 부품측 전극 단자(3)보다도 면적이 큰 더미 전극(3c)이 형성되어 있고, 제1의 부품측 전극 단자(3a)와 더미 전극(3c)은 전기적으로 도통하도록 배선(3ac)으로 접속되어 있다. 예를 들면, 제1의 부품측 전극 단자(3a), 제2의 부품측 전극 단자(3b), 더미 전극(3c) 및 배선(3ac)은 동일 평면 내에 있어도 된다. 제1의 부품측 전극 단자(3a), 제2의 부품측 전극 단자(3b), 더미 전극(3c) 및 배선(3ac)은 모두, 예를 들면 Al－Cu 또는 Al－Si－Cu로 이루어진다.
또, 반도체 소자(1)에는, 그 전극면을 덮는 절연막(4)이 설치되어 있다. 절연막(4)은, 제1의 부품측 전극 단자(3a), 제2의 부품측 전극 단자(3b) 및 더미 전극(3c)의 각각의 적어도 일부를 노출시키는 복수의 개구부를 갖고, 또한 반도체 소자(1)의 전극면 상의 배선을 덮는다. 절연막(4)은 예를 들면 Si3N4로 이루어진다.
또한, 제1의 부품측 전극 단자(3a), 제2의 부품측 전극 단자(3b) 및 더미 전극(3c) 상에는, 제1의 돌기형상 전극(5a), 제2의 돌기형상 전극(5b) 및 더미 돌기형상 전극(5c)이 각각 형성되어 있다. 제1의 돌기형상 전극(5a), 제2의 돌기형상 전극(5b) 및 더미 돌기형상 전극(5c)은, 예를 들면 Ni－P/Au나 Ni－Au 등의 땜납에 젖는 금속으로 이루어진다.
한편, 반도체 소자(1)가 실장되는 회로 기판(6)은, 그 주면에 반도체 소자(1)의 제1의 돌기형상 전극(5a) 및 제2의 돌기형상 전극(5b)에 각각 대향하도록 배치된 제1의 기판측 전극 단자(7a) 및 제2의 기판측 전극 단자(7b)를 갖고 있다. 회로 기판(6)은, 예를 들면 실리콘으로 이루어진다. 기판측 전극 단자(7a, 7b)는, 예를 들면, Ni/Au, Ni/Pd/Au, Ni/SnAg 등으로 이루어진다.
반도체 소자(1)의 제1의 돌기형상 전극(5a) 및 제2의 돌기형상 전극(5b)과 회로 기판(6)의 제1의 기판측 전극 단자(7a) 및 제2의 기판측 전극 단자(7b)는 땜납(8)에 의해 접합되고, 전기적 및 기계적으로 접속되어 있다. 땜납(3)은, 예를 들면, SnAg, SnAgCu, SnZn, SnZnBi, SnPb, SnBi, SnAgBiIn, SnIn, In, Sn 등으로 이루어진다. 또, 반도체 소자(1)와 회로 기판(6) 사이에는 봉지 수지(9)가 충전되어 있다.
이 실시형태 1에서는, 반도체 소자(1)로서, 외형 사이즈가 6mm×6mm, 두께가 0.2mm이고, 그 전극면에, 중심끼리의 거리가 50μm피치로 매트릭스 형상으로 에어리어 배치된 직경이 25μm, 두께가 1μm의 원형 형상의 복수의 부품측 전극 단자(3)를 구비한 것을 이용했다. 또, 회로 기판(6)으로서 외형 사이즈가 8mm×8mm, 두께가 0.2mm인 것을 이용했다. 또, 부품측 전극 단자(3)에 대한 절연막(4)의 개구부는 직경 15μm의 원형 형상으로 했다. 또한, 더미 전극(3c)에 대한 절연막(4)의 개구부는, 800μm×800μm의 정사각형 형상으로 했다.
도 2는 본 발명의 실시형태 1에 있어서의 반도체 장치의 제조 방법을 나타내는 흐름도이다. 도 2에 나타낸 바와 같이, 이 실시형태 1에 있어서의 제조 방법에서는, 우선, 반도체 소자(1)의 부품측 전극 단자 상에 돌기형상 전극인 UBM(Under Bump Metal)을 형성하고(단계 S1), 회로 기판(6)의 기판측 전극 단자 상에 땜납 재료를 프리코트하여 땜납층을 형성한다(단계 S2). 다음에, 반도체 소자(1)의 부품측 전극 단자와 회로 기판(6)의 기판측 전극 단자를 위치 맞춤하고, 반도체 소자(1)를 회로 기판(6)에 실장한 후(단계 S3), 반도체 소자(1)와 회로 기판(6) 사이의 공극을 언더필로 충전한다(단계 S4).
이 반도체 장치의 제조 방법의 일례의 상세한 사항을 도 3을 이용하여 설명한다. 도 3은 본 발명의 실시형태 1에 있어서의 반도체 장치의 제조 방법을 공정별로 설명하기 위한 개념도이다.
우선, UBM을 형성하는 공정에 대해서 설명한다. 이 공정에서는, 도 3(a0), 도 3(a1)에 나타낸 바와 같이, 반도체 소자(1)의 제1의 부품측 전극 단자(3a), 제2의 부품측 전극 단자(3b) 및 더미 전극(3c)상에 무전해 도금법에 의해 제1의 돌기형상 전극(5a), 제2의 돌기형상 전극(5b) 및 더미 돌기형상 전극(5c)을 형성한다. 구체적으로는, 전극 표면의 불순물을 제거한 후, 반도체 소자(1)를 아연 도금액에 침지하고, 전극 재료의 Al를 Zn으로 치환하는 치환 반응을 행한다. 다음에, Zn핵을 제거한 후, 다시, 반도체 소자(1)를 아연 도금액에 담그고, 더욱 미세한 Zn핵을 전극 재료의 Al 상에 성장시킨다. 다음에 반도체 소자(1)를 Ni－P도금액 중에 침지하여 Zn을 용해하고 Ni－P피막을 전극 재료의 Al 상에 성장시킨다. 그 후, 반도체 소자(1)를 무전해 금도금액에 침지하고 Ni－P피막 상에 Au피막을 성장시킨다. 이에 의해, 무전해 도금 금속으로 이루어지는 돌기형상 전극이 형성된다.
이 UBM을 형성하는 공정에 있어서, 도 3(a2)에 나타낸 바와 같이, 더미 전극(3c)과 당해 더미 전극(3c)에 전기적으로 접속하는 제1의 부품측 전극 단자(3a)의 합계의 면적이, 제2의 부품측 전극 단자(3b)의 면적에 비해 넓기 때문에, 도금액 중에서 전위차가 발생해, 제1의 부품측 전극 단자(3a)에서의 전자의 교환이 제2의 부품측 전극 단자(3b)에서의 그것보다도 활발하게 된다. 이로써, 제1의 부품측 전극 단자(3a)에서의 Zn핵의 성장이 제2의 부품측 전극 단자(3b)에서의 그것보다도 빠르게 진행되고, 또 Ni－P피막이나 Au피막도 제1의 부품측 전극 단자(3a)에서의 성장이 제2의 부품측 전극 단자(3b)에서의 성장보다도 빨라진다. 무전해 도금에서는, 높이 방향과 평면 방향으로 일정한 비율로 도금이 성장하기 때문에, 제1의 돌기형상 전극(5a)은 제2의 돌기형상 전극(5b)보다도 직경 및 높이가 커진다.
이 실시형태 1에서는, 제2의 돌기형상 전극(5b)이 높이 8μm, 직경 31μm가 되는데 반해, 제1의 돌기형상 전극(5a)은 높이 10μm, 직경 35μm가 되어, 제1의 돌기형상 전극(5a)이 제2의 돌기형상 전극(5b)보다 2μm 높아졌다. 이와 같이, 이 실시형태 1에서는, 반도체 소자(1)의 코너부에 대응하는 위치에 배치된 돌기형상 전극(5a)을, 반도체 소자(1)의 코너부에 대응하는 위치와는 상이한 위치에 배치되어 있는 다른 돌기형상 전극(5b)보다도 높게 한다. 또, 더미 돌기형상 전극(5c)의 면적은, 제1의 돌기형상 전극(5a)의 면적(제1의 돌기형상 전극(5a)을 높이 방향에서 보았을 때의 투영 면적)의 100배 이상이 되었다.
계속해서, 기판측 전극 단자에 땜납 재료를 코팅하는 공정에 대해서 설명한다. 이 공정에서는, 도 3(b)에 나타낸 바와 같이, 회로 기판(6)이 그 주면에 구비하는 기판측 전극 단자(7a, 7b) 상에, 땜납 코팅층(8＇)이 형성된다. 구체적으로는, 회로 기판(6)을 점착성 부여 화합물에 침지한다. 다음에, 회로 기판(6)에 미소한 땜납 입자를 균일하게 뿌린 후, 회로 기판(6)을 세정한다. 이에 의해, 기판측 전극(7a, 7b) 상에 미소 땜납 입자가 부여된다. 그 후, 미소 땜납 입자가 부여된 기판측 전극(7a, 7b)에 플럭스를 도포하여 회로 기판(6)을 리플로우노에 투입해, 땜납 입자를 용융시킨다. 이에 의해, 땜납 코팅층(8＇)이 형성된다.
또한, 땜납 코팅층은, 미세 땜납 분말이 균일하게 늘어 놓아진 땜납 전사 시트의 땜납면을, 반도체 소자(1)에 형성된 돌기형상 전극(5a, 5b)에 대향하도록, 반도체 소자(1)에 겹쳐, 땜납 전사 시트를 가열하고, 반도체 소자(1)를 향해서 가압함으로써, 땜납 입자를 돌기형상 전극(5a, 5b) 상에 전사하여 제작해도 상관없다.
계속해서, 반도체 소자(1)를 회로 기판(6)에 실장하는 공정에 대해서 설명한다. 이 공정에서는, 도 3(c)에 나타낸 바와 같이, 반도체 소자(1)의 제1의 돌기형상 전극(5a)과 제2의 돌기형상 전극(5b)이 회로 기판(6)의 제1의 기판측 전극 단자(7a)와 제2의 기판측 전극 단자(7b)에 대향하도록 반도체 소자(1)와 회로 기판(6)의 위치 맞춤을 한다. 그 후, 반도체 소자(1)를 가열하면서 회로 기판(6) 상에 가압하여, 반도체 소자(1)를 회로 기판(6)에 탑재한다. 이때, 땜납 코팅층(8＇)이 땜납의 융점 이상의 온도에서 가열된다. 이로써, 땜납 코팅층(8＇)은 용융되어, 제1의 돌기형상 전극(5a)과, 제1의 기판측 전극 단자(7a) 사이, 및 제2의 돌기형상 전극(5b)과 제2의 기판측 전극 단자(7b) 사이를 접합한다. 그 후, 도 3(d)에 나타낸 바와 같이, 디스펜스 장치를 이용하여, 반도체 소자(1)와 회로 기판(6) 사이의 공극에 봉지 수지(9)를 충전한다.
이상 설명한 반도체 장치에 의하면, 제1의 돌기형상 전극(5a)이 제2의 돌기형상 전극(5b)보다도 높다는 점에서, 제1의 돌기형상 전극(5a)을 포함하는 접합부의 접합 갭(A)이, 제2의 돌기형상 전극(5b)을 포함하는 접합부의 접합 갭(B)보다도 커진다. 그 결과, low－k막이나 ULK막 등이 취약한 저유전율 절연막을 층간 절연막에 이용한 반도체 소자를 회로 기판에 플립칩 실장하는 경우에도, 뛰어난 접속 신뢰성을 확보할 수 있다.
상세하게는, 반도체 소자(1)를 회로 기판(6)에 실장하는 공정에 있어서의 땜납 용융 후의 냉각 과정에서, 반도체 소자(1)와 회로 기판(6)의 탄성률 및 선팽창 계수의 차에 의해, 반도체 소자(1)의 코너 부분 근방에서 회로 기판의 휨이 발생하기 쉬워, 그 결과, 접합부의 수직 방향(인장 방향)의 신장은, 반도체 소자(1)의 코너부 근방의 접합부에서 가장 커진다. 이로써, 종래와 같이 반도체 소자(1)와 회로 기판(6) 사이의 접합 갭이 균일한 경우, 구체적으로는 도 4(a)에 나타낸 바와 같이, 반도체 소자(1)의 코너부 근방의 제1의 돌기형상 전극(5a)의 높이가, 반도체 소자(1)의 코너부 근방과는 상이한 위치에 배치된 제2의 돌기형상 전극(5b)의 높이와 동일하고, 제1의 돌기형상 전극(5a)을 포함하는 접합부의 접합 갭(A)이, 제2의 돌기형상 전극(5b)을 포함하는 접합부의 접합 갭(B)과 동일해지는 경우, 접합부의 탄성률을 근사적으로 E라고 하고, 반도체 소자(1)의 코너부 근방의 접합부의 냉각 과정에서의 신장량을 I라고 하면, 반도체 소자(1)의 코너부 근방의 접합부가 받는 응력은, E×I/B가 된다. 이 응력이 부품측 전극 단자(3a)의 바로 위에 있는 취약한 저유전율 절연막(2)에 전해진다. 이 응력은, 저유전율 절연막(2)의 파괴 응력을 웃돈다. 따라서, 저유전율 절연막(2)의 계면에서, 저유전율 절연막(2)의 박리 또는 균열이 발생한다.
한편, 이 실시형태 1에서는, 도 4(b)에 나타낸 바와 같이, 반도체 소자(1)의 코너부 근방의 제1의 돌기형상 전극(5a)은, 반도체 소자(1)의 코너부 근방과는 상이한 위치에 배치된 제2의 돌기형상 전극(5b)보다도 높다. 따라서, 제1의 돌기형상 전극(5a)을 포함하는 접합부의 접합 갭(A)과, 제2의 돌기형상 전극(5b)을 포함하는 접합부의 접합 갭(B)의 관계는, A＞B가 된다. 따라서, 반도체 소자(1)의 코너부 근방의 접합부가 받는 응력은, E×I/A가 되어, 종래보다도 작아진다. 그 결과, 반도체 소자(1)의 코너부 근방의 접합부가 받는 응력이, 취약한 저유전율 절연막(2)의 파괴 응력을 밑돌므로, 저유전율 절연막(2)의 계면에서의 저유전율 절연막(2)의 박리 및 균열을 막을 수 있다.
이상과 같이, 반도체 소자를 회로 기판에 실장하는 공정 중에 반도체 소자와 회로 기판 사이의 간격이 가장 커지는 개소에 배치되는 접합부를 구성하는 돌기형상 전극의 높이를, 다른 개소에 배치되는 접합부를 구성하는 돌기형상 전극보다도 높게 함으로써, 취약한 저유전율 절연막이 받는 응력을 저감하여, 높은 접속 신뢰성을 확보할 수 있다.
(실시형태 2)
도 5(a)는 본 발명의 실시형태 2에 있어서의 반도체 장치의 주요부를 개념적으로 나타낸 단면도이다. 또, 도 5(b)는 본 발명의 실시형태 2에 있어서의 회로 기판의 주요부를 개념적으로 나타낸 평면도이며, 회로 기판을 기판측 전극 단자가 형성되어 있는 주면측에서 보고 있다.
회로 기판(10)에는, 예를 들면, 유리 엑폭시 다층 기판, 아라미드 다층 기판, 실리콘 기판 등을 이용할 수 있다. 회로 기판(10)에는, 예를 들면 Al－Si－Cu등으로 이루어지는 기판측 전극 단자(11)가 매트릭스 형상으로 등간격으로 설치되어 있다.
복수의 기판측 전극 단자(11)는, 제1의 기판측 전극 단자(11a)와, 제2의 기판측 전극 단자(11b)와, 이들 제1 및 제2의 기판측 전극 단자(11a 및 11b)는 상이한 위치에 배치된 제3의 기판측 전극 단자(11c)를 포함한다. 제1의 기판측 전극 단자(11a)는, 회로 기판(10)에 실장되는 반도체 소자의 코너부에 대응하는 위치에 배치되어 있다. 제2의 기판측 전극 단자(11b)는, 복수의 기판측 전극 단자(11)가 배치된 에어리어의 둘레 방향을 따라서 제1의 기판측 전극 단자(11a)에 인접해서 배치되어 있다. 또, 복수의 기판측 전극 단자(11)가 배치된 에어리어의 외측에는, 기판측 전극 단자(11)보다도 면적이 큰 제1의 더미 전극(11d) 및 제2의 더미 전극(11e)이 형성되어 있다. 제1의 더미 전극(11d)은 제2의 더미 전극(11e)보다도 면적이 크고, 배선(11ad)을 통해 제1의 기판측 전극 단자(11a)와 전기적으로 도통하고 있다. 또, 제2의 더미 전극(11e)은, 배선(11be)을 통해 제2의 기판측 전극 단자(11b)와 전기적으로 도통하고 있다. 예를 들면, 제1의 기판측 전극 단자(11a), 제2의 기판측 전극 단자(11b), 제3의 기판측 전극 단자(11c), 제1의 더미 전극(11d), 제2의 더미 전극(11e), 배선(11ad) 및 배선(11be)은 동일 평면 내에 있어도 된다. 제1의 기판측 전극 단자(11a), 제2의 기판측 전극 단자(11b), 제3의 기판측 전극 단자(11c), 제1의 더미 전극(11d), 제2의 더미 전극(11e), 배선(11ad) 및 배선(11be)은 모두, 예를 들면 Al－Cu 또는 Al－Si－Cu로 이루어진다.
또, 회로 기판(10)에는, 그 주면을 덮는 절연막(12)이 설치되어 있다. 절연막(12)은, 제1의 기판측 전극 단자(11a), 제2의 기판측 전극 단자(11b), 제3의 기판측 전극 단자(11c), 제1의 더미 전극(11d) 및 제2의 더미 전극(11e)의 각각의 적어도 일부를 노출시키는 복수의 개구부를 갖고, 또한 회로 기판(10)의 주면 상의 배선을 덮는다. 절연막(12)은 예를 들면 Si3N4로 이루어진다.
또한, 제1의 기판측 전극 단자(11a), 제2의 기판측 전극 단자(11b), 제3의 기판측 전극 단자(11c), 제1의 더미 전극(11d) 및 제2의 더미 전극(11e) 상에는, 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c), 제1의 더미 돌기형상 전극(13d) 및 제2의 더미 돌기형상 전극(13e)이 각각 설치되어 있다. 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c), 제1의 더미 돌기형상 전극(13d) 및 제2의 더미 돌기형상 전극(13e)은, 예를 들면 Ni－P/Au나 Ni－Au 등의 땜납에 젖는 금속으로 이루어진다.
한편, 반도체 소자(14)의 전극면(주면)의 내측의 층에는, 예를 들면 Cu 또는 Al로 이루어지는 미세 배선층과, 예를 들면 ULK막보다도 취약한 Extremely low－k막 등의 저유전율 절연막(15)을 포함하는 다층 배선층이 형성되어 있고, 그 다층 배선층의 최표면 상에, 부품측 전극 단자로서의 땜납 범프(16)가, 회로 기판(10)의 기판측 전극 단자(11)에 대향하도록 에어리어 배치되어 있다. 땜납 범프(16)는, 예를 들면 Sn－Ag, Sn－Ag－Cu, Sn－Bi 등으로 이루어진다.
반도체 소자(14)는 회로 기판(10) 상에 실장되어 있고, 반도체 소자(14)의 땜납 범프(16)와 회로 기판(10)의 제1의 돌기형상 전극(11a), 제2의 돌기형상 전극(11b), 제3의 돌기형상 전극(11c)은 땜납 접합되어, 전기적 및 기계적으로 접속되어 있다. 또, 반도체 소자(14)와 회로 기판(10) 사이에는, 봉지 수지(17)가 충전되어 있다.
이 실시형태 2에서는, 반도체 소자(14)의 땜납 범프(16)의 피치는 40μm피치로 했다. 또, 회로 기판(10)의 기판측 전극 단자(11)에 대한 절연막(12)의 개구부는, 직경 12μm의 원형 형상으로 했다. 또한, 회로 기판(10)의 제1의 더미 전극(11d)에 대한 절연막(12)의 개구부는, 800μm×800μm의 정사각형 형상으로 하고, 회로 기판(10)의 제2의 더미 전극(11e)에 대한 절연막(12)의 개구부는, 400μm×400μm의 정사각형 형상으로 했다.
계속해서, 상기한 반도체 장치의 제조 방법의 일례를 도 6을 이용하여 설명한다. 도 6은 본 발명의 실시형태 2에 있어서의 반도체 장치의 제조 방법을 공정별로 설명하기 위한 개념도이다.
우선, 도 6(a), 도 6(b)에 나타낸 바와 같이, 회로 기판(10)의 제1의 기판측 전극 단자(11a), 제2의 기판측 전극 단자(11b), 제3의 기판측 전극 단자(11c), 더미 전극(11d) 및 더미 전극(11e) 상에 무전해 도금법에 의해 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c), 제1의 더미 돌기형상 전극(13d) 및 제2의 더미 돌기형상 전극(13e)을 형성한다. 구체적으로는, 전극 표면의 불순물을 제거한 후, 회로 기판(10)을 아연 도금액에 침지하고, 전극 재료의 Al를 Zn으로 치환하는 치환 반응을 행한다. 다음에, Zn핵을 제거한 후, 다시, 회로 기판(10)을 아연 도금액에 담그고, 보다 미세한 Zn핵을 전극 재료의 Al 상에 성장시킨다. 다음에 회로 기판(10)을 Ni－P도금액 중에 침지해 Zn을 용해해 Ni－P피막을 전극 재료의 Al 상에 성장시킨다. 그 후, 회로 기판(10)을 무전해 금 도금액에 침지하여 Ni－P피막 상에 Au피막을 성장시킨다. 이에 의해, 무전해 도금 금속으로 이루어지는 돌기형상 전극이 형성된다.
이 공정에 있어서, 도 5(b)에 나타낸 바와 같이, 제1의 더미 전극(11d)의 면적이 제2의 더미 전극(11e)의 면적보다 크기 때문에, 제1의 더미 전극(11d)에 전기적으로 접속하는 제1의 기판측 전극 단자(11a)에서의 도금의 성장 속도가, 제2의 더미 전극(11e)에 전기적으로 접속하는 제2의 기판측 전극 단자(11b)에서의 그것보다도 빨라진다. 또, 제2의 더미 전극(11e)의 면적이 기판측 전극 단자(11)의 면적보다도 크기 때문에, 제2의 기판측 전극 단자(11b)에서의 도금의 성장 속도가, 제1 및 제2의 더미 전극(11d 및 11e)에 전기적으로 접속하고 있지 않은 제3의 기판측 전극 단자(11c)에서의 그것보다도 빨라진다. 그 결과, 도 6(b)에 나타낸 바와 같이, 돌기형상 전극의 높이가, 제3의 돌기형상 전극(13c), 제2의 돌기형상 전극(13b), 제1의 돌기형상 전극(13a)의 순으로 높아진다.
이상과 같이, 이 실시형태 2에 따른 반도체 장치의 제조 방법에서는, 상술한 실시형태 1과 동일하게, 무전해 도금법을 이용하여 더미 전극의 면적에 따라, 전자의 교환을 제어한다. 이 실시형태 2에서는, 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c)의 높이가 각각 10μm, 9μm, 8μm이었다. 이와 같이, 이 실시형태 2에서는, 반도체 소자(14)의 코너부에 대응하는 위치에 배치된 제1의 돌기형상 전극(13a)과, 제1의 돌기형상 전극(13a)에 인접하는 제2의 돌기형상 전극(13b)의 높이를, 제1의 돌기형상 전극(13a) 및 제2의 돌기형상 전극(13b)과는 상이한 위치에 배치되어 있는 제3의 돌기형상 전극(13c)보다도 높게 한다. 또, 제1의 더미 돌기형상 전극(13d)의 면적은, 제1의 돌기형상 전극(13a)의 면적(제1의 돌기형상 전극(13a)을 높이 방향에서 보았을 때의 투영 면적)의 10000배 이상이 되고, 제2의 더미 돌기형상 전극(13e)의 면적은, 제2의 돌기형상 전극(13b)의 면적(제2의 돌기형상 전극(13b)을 높이 방향에서 보았을 때의 투영 면적)의 100배 이상이 되었다.
다음에, 도 6(c)에 나타낸 바와 같이, 회로 기판(10)상의 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c)을 덮도록 봉지 수지(17)를 공급한다. 예를 들면, NCF(비도전성 필름)를 회로 기판(10) 상에 붙이거나, NCP(비도전 페이스트)를 디스펜스로 회로 기판(10) 상에 공급하면 된다.
다음에, 도 6(d)에 나타낸 바와 같이, 회로 기판(10)의 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c)과 반도체 소자(14)의 땜납 범프(16)가 대향하도록 반도체 소자(14)와 회로 기판(10)의 위치 맞춤을 한다. 그 후, 반도체 소자(14)를 가열하면서 회로 기판(10) 상에 가압하고, 반도체 소자(14)를 회로 기판(10)에 탑재한다. 이때, 땜납 범프(16)가 땜납의 융점 이상의 온도로 가열된다. 이로써, 땜납 범프(16)는 용융되어, 제1의 돌기형상 전극(13a), 제2의 돌기형상 전극(13b), 제3의 돌기형상 전극(13c)과 땜납 범프(16)가 접합된다. 그 후, 봉지 수지(17)의 경화 반응이 시작된다. 봉지 수지(17)의 경화 반응을 확실히 종료하기 위해서, 봉지 수지(17)를 배치노에서 더 가열해도 상관없다.
이 실시형태 2에서는, 상술한 실시형태 1보다도 저유전율 절연막이 취약하고, 또한 부품측 전극 단자(땜납 범프(16)) 사이의 피치도 좁다. 이 때문에, 전체 돌기형상 전극의 높이가 균일하면, 반도체 소자(14)를 회로 기판(10)에 실장하는 공정에 있어서의 냉각 과정에서, 반도체 소자(14)와 회로 기판(10)의 탄성률 및 선팽창 계수의 차에 의해, 반도체 소자(14)의 코너부의 접합부가 받는 응력뿐만 아니라, 그 코너부의 접합부에 인접하는 접합부가 받는 응력도, 취약한 저유전율 절연막(15)의 파괴 강도를 웃도는 크기가 된다. 따라서, 저유전율 절연막(15)의 계면에서, 저유전율 절연막(15)의 박리 또는 균열이 발생한다.
이에 대해, 이 실시형태 2에 의하면, 돌기형상 전극의 높이가, 제3의 돌기형상 전극(13c), 반도체 소자(1)의 코너부에 인접하는 제2의 돌기형상 전극(13b), 반도체 소자(1)의 코너부에 위치하는 제1의 돌기형상 전극(13a) 순으로 단계적으로 높아진다. 따라서, 반도체 소자(1)의 코너부의 접합부는 물론, 그 코너부의 접합부에 인접하는 접합부에서도, 냉각 과정에서 받는 응력이 완화된다. 따라서, 취약한 저유전율 절연막을 갖고, 또한 전극 단자간 피치가 좁은 반도체 소자를 플립칩 실장하는 경우에도, 저유전율 절연막의 박리 및 균열의 발생을 막을 수 있다.
이상 설명한 반도체 장치를 단면 연마에 의해 단면 해석한 결과, 반도체 소자의 코너부에서 반도체 소자와 회로 기판의 간격이 가장 떨어져 있는 것 및 취약한 저유전율 절연막의 박리 및 균열이 발생하지 않았음을 확인할 수 있었다. 또한, 온도 사이클 시험(1 사이클：-45℃, 85℃, 각 30분)에 반도체 장치를 투입한 결과, 1000cyc 후도 안정된 접속 저항을 확보할 수 있었다.
이상과 같이, 상술한 실시형태 1보다도 전극 단자간 피치가 좁고, 또한 저유전율 절연막이 취약한 반도체 소자를 플립칩 실장하는 경우에도, 단계적으로 돌기형상 전극의 높이를 바꿈으로써, 저유전율 절연막이 받는 응력을 저감시켜, 높은 접속 신뢰성을 확보할 수 있다.
또한, 여기에서는, 돌기형상 전극의 높이를 3단계로 설정하는 경우에 대해서 설명했는데, 3단계 이상으로 설정해도 상관없다. 돌기형상 전극의 높이를 3단계 이상으로 설정함으로써, 더욱 취약한 소자, 및 휨이 큰 기판에 적용할 수 있게 된다.
또, 여기에서는, 돌기형상 전극의 높이를 3단계로 설정하는 경우에 대해서 설명했는데, 상술한 실시형태 1과 동일하게, 기판에 형성된 돌기형상 전극 중, 반도체 소자의 코너부에 대응하는 돌기형상 전극만을, 다른 돌기형상 전극보다도 높게 해도 된다. 이와는 반대로, 상술한 실시형태 1에 있어서, 이 실시형태 2와 동일하게, 반도체 소자에 설치된 돌기형상 전극의 높이를 3단계 이상으로 설정하는 것도 가능하다.
(실시형태 3)
도 7(a)는 본 발명의 실시형태 3에 있어서의 반도체 소자의 주요부를 개념적으로 나타낸 단면도이다. 도 7(b)는 본 발명의 실시형태 3에 있어서의 반도체 소자의 주요부를 개념적으로 나타낸 평면도이며, 반도체 소자를 부품측 전극 단자가 형성되어 있는 주면(전극면)측에서 보고 있다. 도 7(c)는 본 발명의 실시형태 3에 있어서의 반도체 장치의 주요부를 개념적으로 나타낸 단면도이다. 또한, 상술한 실시형태 1에서 설명한 부재에 대응하는 부재에는 동일한 부호를 달아 그 설명을 적절히 생략한다.
도 7(a), 도 7(b)에 나타낸 바와 같이, 반도체 소자(1)의 전극면의 내측의 층에는, 예를 들면 Cu 또는 Al로 이루어지는 미세 배선층과, 예를 들면 ULK막 등이 취약한 저유전율 절연막(2)을 포함하는 다층 배선층이 형성되어 있으며, 이 다층 배선층의 최표면에 복수의 부품측 전극 단자(3)가 40μm피치로 등간격으로 에어리어 배치되어 있다.
복수의 부품측 전극 단자(3)는, 제1의 부품측 전극 단자(3a)와, 이 제1의 부품측 전극 단자(3a)와는 상이한 위치에 배치된 제2의 부품측 전극 단자(3b)를 포함한다. 이 실시형태 3에서는, 제1의 부품측 전극 단자(3a)가 반도체 소자(1)의 코너부에 대응하는 위치뿐만 아니라, 복수의 부품측 전극 단자(3)가 배치된 에어리어의 중앙부에도 배치되어 있다. 또, 복수의 부품측 전극 단자(3)가 배치된 에어리어의 외측에 랜드(18)가 설치되어 있고, 제1의 부품측 전극 단자(3a)와 랜드(18)는 전기적으로 도통하도록 배선(19)으로 접속되어 있다.
또, 반도체 소자(1)에는, 그 전극면을 덮는 절연막(4)이 설치되어 있다. 절연막(4)은, 부품측 전극 단자(3)와 동일 평면 내에 있는 배선 및 랜드(18)를 덮고, 또한 각 부품측 전극 단자(3)의 중앙부를 노출시키는 복수의 개구부를 갖는다. 절연막(4)은 예를 들면 Si3N4로 이루어진다. 부품측 전극 단자(3)의 절연막(4)으로 피복되어 있지 않은 영역 상에는 UBM(Under Bump Metal)로 불리는 돌기형상 전극(5)이 형성되어 있다. 돌기형상 전극(5)은, 제1의 부품측 전극 단자(3a) 상에 형성된 제1의 돌기형상 전극(5a)과, 제2의 부품측 전극 단자(3b) 상에 형성된 제2의 돌기형상 전극(5b)으로 이루어진다. 제1의 돌기형상 전극(5a)과 제2의 돌기형상 전극(5b)은, 무전해 도금법에 의해 형성되고, 제1의 돌기형상 전극(5a)의 전극 표면으로부터의 높이가, 제2의 돌기형상 전극(5b)의 전극 표면으로부터의 높이보다도 높게 되어 있다.
한편, 반도체 소자(1)의 전극면과는 반대측의 면에는 더미 전극(20)이 설치되어 있다. 이 실시형태 3에서는, 3mm×3mm의 정사각형 형상의 더미 전극(20)을 설치했다. 이 더미 전극(20)은, 관통 구멍(21)을 통해 랜드(18)와 전기적으로 접속되어 있다. 관통 구멍(21)은 도금 금속으로 충전되어 있다. 랜드(18)와 더미 전극(20)은, 예를 들면 Ni－P/Au피막으로 이루어진다. Ni－P/Au피막은, 예를 들면 무전해도금법에 의해 형성한다. 관통 구멍(21)을 충전하는 도금 금속은, 예를 들면 Cu로 이루어진다. 랜드(18), 더미 전극(20) 및 관통 구멍(21)의 계면에는, 예를 들면 Ti나 W 등으로 이루어지는 시드층을 형성해도 상관없다.
또, 도 7(c)에 나타낸 바와 같이, 반도체 소자(1)를 실장한 회로 기판(6)은, 그 주면에 반도체 소자(1)의 돌기형상 전극에 각각 대향하도록 배치된 기판측 전극 단자를 갖고 있다. 회로 기판(6)에는, 예를 들면, 유리 엑폭시 다층 기판이나, 아라미드 다층 기판, 실리콘 기판 등을 이용할 수 있다. 반도체 소자(1)의 돌기형상 전극과 회로 기판(6)의 기판측 전극 단자는 땜납 접합되어 전기적으로 도통하고 있으며, 반도체 소자(1)와 회로 기판(6) 사이에는 봉지 수지(9)가 주입되어 있다.
이 실시형태 3에 의하면, 더미 전극(20)이 부품측 전극 단자와 동일면 내에 없기 때문에, 반도체 소자(1)의 면적을, 상술한 실시형태 1보다도 소형화하는 것이 가능하게 된다. 또, 반도체 소자(1)의 코너부에 위치하는 돌기형상 전극(5a)이, 더미 전극(20)에 전기적으로 접속하고 있지 않은 돌기형상 전극(5b)보다도 높기 때문에, 상술한 실시형태 1과 동일하게, 취약한 저유전율 절연막의 박리 및 파괴의 발생을 막을 수 있다.
또, 더미 전극(20)이 반도체 소자(1)의 전극면과는 반대측 면에 설치되어 있으므로, 더미 전극(20)을 방열판, 방열핀 등의 방열원과 접속할 수 있다. 반도체 소자의 전극 단자간 피치가 좁은 경우, 접합부의 단면적이 미소하게 되므로, 접합부로부터의 발열량이 증가한다. 게다가, 반도체 소자의 전극 단자간 피치가 좁으면, 접합부로부터의 방열성이 악화된다. 특히, 복수의 부품측 전극 단자가 배치된 에어리어의 중앙부에 위치하는 접합부의 방열성이 악화된다. 이에 대해, 이 실시형태 3에서는, 더미 전극(20)에 전기적으로 접속하는 부품측 전극 단자(3a)를, 복수의 부품측 전극 단자가 배치된 에어리어의 중앙부에도 설치하고 있으므로, 더미 전극(20)을 방열원과 접속하면, 방열되기 어려운 중앙부의 열을 내보내는 것이 가능하게 된다. 따라서, 미소한 접합부의 단면적에 큰 전류가 흘렀던 경우에도 방열이 가능해진다. 그러므로 이 실시형태 3에 있어서의 반도체 소자는, 전극 단자의 협피치화가 진전하고 있는 반도체 소자에 유용하다.
또, 돌기형상 전극은 무전해 도금법에 의해 형성되므로, 더미 전극(20)에 전기적으로 접속되는 돌기형상 전극(5a)은 높이뿐만 아니라 직경도, 더미 전극(20)에 전기적으로 접속되어 있지 않은 돌기형상 전극(5b)에 비해 커진다. 이 실시형태 3에서는, 제1의 돌기형상 전극(5a)이 높이 12μm, 평균 직경 29μm가 되는데 비해, 제2의 돌기형상 전극(5b)은 높이가 10μm, 평균 직경이 25μm가 되어, 제1의 돌기형상 전극(5a)은, 제2의 돌기형상 전극(5b)에 비해 높이가 2μm, 평균 직경이 4μm 커졌다. 따라서, 더미 전극(20)을 전력 공급원에 접속하면, 큰 전류가 흐르는 전력 공급 단자의 직경을, 전력 공급 단자가 아닌 다른 돌기형상 전극보다도 크게 할 수 있다. 따라서, 일렉트로마이그레이션 등의 문제가 발생하는 것을 방지할 수 있게 된다.
이상과 같이, 이 실시형태 3에 의하면, 반도체 소자의 면적 및 반도체 패키지를 대형화하지 않고, 취약한 저유전율 절연막이 받는 응력을 저감시켜, 높은 접속 신뢰성을 확보할 수 있다.
(실시형태 4)
도 8(a)~도 8(d)는 본 발명의 실시형태 4에 있어서의 반도체 소자의 주요부를 개념적으로 나타낸 평면도이며, 반도체 소자를 부품측 전극 단자가 형성되어 있는 주면(전극면)측에서 보고 있다. 또한, 상술한 실시형태 1에서 설명한 부재에 대응하는 부재에는 동일한 부호를 달고, 그 설명을 적당히 생략한다.
도 8(a)~도 8(d)에 나타낸 바와 같이, 제1의 돌기형상 전극(5a)과 전기적으로 접속하는 더미 돌기형상 전극(5c)에, 플립칩 실장시에 화상 인식 카메라에 의해 촬상되는 위치 보정용 인식 마크로서 기능하는 형상을 갖게 해도 된다.
또한, 이 실시형태 4에서는, 상술한 실시형태 1과 동일하게, 복수의 부품측 전극 단자(3)가 배치된 에어리어의 외측에, 면적이 동일한 1종류의 더미 돌기형상 전극(5c)을 형성하는 경우에 대해서 설명했는데, 실시형태 2에서 설명한 바와 같이, 서로 면적이 상이한 복수 종류의 더미 돌기형상 전극을 형성하는 경우에는, 복수 종류의 더미 돌기형상 전극 중 적어도 일부에 인식 마크의 기능을 갖게 할 수 있다.
이상의 각 실시형태에서는, 전자 부품으로서 반도체 소자를 예로 들어 설명했는데, 이에 한정되지 않고, 예를 들면, 전극 단자간 피치가 좁은 콘덴서나, 코일, 저항 등의 전자 부품을 기판에 실장하는 경우에도 동일하게 실시할 수 있다.
본 발명에 따른 전자 부품 실장체, 전자 부품 및 기판은, 전자 부품과 기판의 접속 신뢰성을 높일 수 있고, 전극 단자의 협피치화가 진전되고 있는 반도체 소자나, 저유전율 재료 등으로 이루어지는 층간 절연막을 갖는 반도체 소자 등의 반도체 소자를 기판에 실장하는 실장 분야에서 특히 유용하다.

Claims (26)

  1. 복수의 부품측 전극 단자를 구비하는 전자 부품이, 상기 복수의 부품측 전극 단자에 대응하는 복수의 기판측 전극 단자를 구비하는 기판 상에 실장된 전자 부품 실장체로서,
    상기 전자 부품의 상기 복수의 부품측 전극 단자 상에 각각 형성되고, 상기 전자 부품과 상기 기판을 전기적으로 접속하는 복수의 돌기형상 전극과,
    상기 전자 부품 상에 형성되고, 상기 복수의 부품측 전극 단자 중 소정 위치의 부품측 전극 단자에 전기적으로 접속하는 더미 전극을 구비하고,
    상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품 실장체.
  2. 청구항 1에 있어서,
    상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  3. 청구항 1에 있어서,
    상기 더미 전극은, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고,
    상기 더미 전극에 전기적으로 접속하는 부품측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높은 것을 특징으로 하는 전자 부품 실장체.
  4. 청구항 3에 있어서,
    상기 더미 전극은, 상기 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 부품측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 부품측 전극 단자에 인접하는 제2의 부품측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고,
    상기 제1의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 제2의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품 실장체.
  5. 청구항 1에 있어서,
    상기 전자 부품의, 상기 복수의 부품측 전극 단자가 배치되어 있는 면과는 상이한 면에, 상기 더미 전극이 형성되어 있는 것을 특징으로 하는 전자 부품 실장체.
  6. 청구항 5에 있어서,
    상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  7. 청구항 6에 있어서,
    상기 복수의 부품측 전극 단자가 매트릭스 형상으로 배치되어 있고, 상기 더미 전극이, 상기 복수의 부품측 전극 단자가 배치되어 있는 에어리어의 중앙부의 부품측 전극 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  8. 청구항 5에 있어서,
    상기 더미 전극이 전원 단자에 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  9. 청구항 5에 있어서,
    상기 더미 전극이 방열원에 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  10. 청구항 1에 있어서,
    상기 더미 전극이, 상기 복수의 부품측 전극 단자가 배치되어 있는 면 상에 형성되어 있고, 또한 위치 보정용 인식 마크로서 기능하는 형상을 구비하는 것을 특징으로 하는 전자 부품 실장체.
  11. 복수의 부품측 전극 단자를 구비하는 전자 부품이, 상기 복수의 부품측 전극 단자에 대응하는 복수의 기판측 전극 단자를 구비하는 기판 상에 실장된 전자 부품 실장체로서,
    상기 기판의 상기 복수의 기판측 전극 단자 상에 각각 형성되고, 상기 전자 부품과 상기 기판을 전기적으로 접속하는 복수의 돌기형상 전극과,
    상기 기판 상에 형성되고, 상기 복수의 기판측 전극 단자 중 소정 위치의 기판측 전극 단자에 전기적으로 접속하는 더미 전극을 구비하고,
    상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품 실장체.
  12. 청구항 11에 있어서,
    상기 복수의 기판측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 기판측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품 실장체.
  13. 청구항 11에 있어서,
    상기 더미 전극은, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고,
    상기 더미 전극에 전기적으로 접속하는 기판측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높은 것을 특징으로 하는 전자 부품 실장체.
  14. 청구항 13에 있어서,
    상기 더미 전극은, 상기 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 기판측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 기판측 전극 단자에 인접하는 제2의 기판측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고,
    상기 제1의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 제2의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품 실장체.
  15. 복수의 부품측 전극 단자와, 상기 복수의 부품측 전극 단자 중 소정 위치의 부품측 전극 단자에 전기적으로 접속하는 더미 전극과, 상기 복수의 부품측 전극 단자 상에 각각 형성된 복수의 돌기형상 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품.
  16. 청구항 15에 있어서,
    상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품.
  17. 청구항 15에 있어서,
    상기 더미 전극은, 서로 면적이 상이한 복수 종류의 더미 전극을 포함하고,
    상기 더미 전극에 전기적으로 접속하는 부품측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높은 것을 특징으로 하는 전자 부품.
  18. 청구항 17에 있어서,
    상기 더미 전극은, 상기 전자 부품의 코너부에 대응하는 위치에 배치된 제1의 부품측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 부품측 전극 단자에 인접하는 제2의 부품측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고,
    상기 제1의 부품측 전극 단자 상의 상기 돌기형상 전극이, 상기 제2의 부품측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 전자 부품.
  19. 청구항 15에 있어서,
    상기 복수의 부품측 전극 단자가 배치되어 있는 면과는 상이한 면에, 상기 더미 전극이 형성되어 있는 것을 특징으로 하는 전자 부품.
  20. 청구항 19에 있어서,
    상기 복수의 부품측 전극 단자 중 상기 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 부품측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품.
  21. 청구항 20에 있어서,
    상기 복수의 부품측 전극 단자가 매트릭스 형상으로 배치되어 있고, 상기 더미 전극이, 상기 복수의 부품측 전극 단자가 배치되어 있는 에어리어의 중앙부의 부품측 전극 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 전자 부품.
  22. 청구항 15에 있어서,
    상기 더미 전극이, 상기 복수의 부품측 전극 단자가 배치되어 있는 면 상에 형성되어 있고, 또한 위치 보정용 인식 마크로서 기능하는 형상을 구비하는 것을 특징으로 하는 전자 부품.
  23. 복수의 기판측 전극 단자와, 상기 복수의 기판측 전극 단자 중 소정 위치의 기판측 전극 단자에 전기적으로 접속하는 더미 전극과, 상기 복수의 기판측 전극 단자 상에 각각 형성된 복수의 돌기형상 전극을 구비하고, 상기 더미 전극에 전기적으로 접속하는 상기 소정 위치의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 소정 위치와는 상이한 위치의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 기판.
  24. 청구항 23에 있어서,
    상기 복수의 기판측 전극 단자 중 상기 기판에 실장되는 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 기판측 전극 단자에, 상기 더미 전극이 전기적으로 접속되어 있는 것을 특징으로 하는 기판.
  25. 청구항 23에 있어서,
    상기 더미 전극은, 서로 면적이 상이한 복수 종류의 더미 전극을 구비하고,
    상기 더미 전극에 전기적으로 접속하는 기판측 전극 단자 상의 상기 돌기형상 전극은, 전기적으로 접속하는 더미 전극의 면적이 넓은 것일수록, 높이가 높은 것을 특징으로 하는 기판
  26. 청구항 25에 있어서,
    상기 더미 전극은, 상기 기판에 실장되는 전자 부품의 코너부에 대응하는 위치에 배치되어 있는 제1의 기판측 전극 단자에 전기적으로 접속하는 제1의 더미 전극과, 상기 제1의 더미 전극보다도 면적이 작고, 상기 제1의 기판측 전극 단자에 인접하는 제2의 기판측 전극 단자에 전기적으로 접속하는 제2의 더미 전극을 포함하고,
    상기 제1의 기판측 전극 단자 상의 상기 돌기형상 전극이, 상기 제2의 기판측 전극 단자 상의 상기 돌기형상 전극보다도 높은 것을 특징으로 하는 기판.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6299494B2 (ja) * 2014-07-09 2018-03-28 日亜化学工業株式会社 発光装置及びその製造方法
JP2016131245A (ja) * 2015-01-13 2016-07-21 デクセリアルズ株式会社 多層基板
JP6581886B2 (ja) * 2015-11-24 2019-09-25 スタンレー電気株式会社 半導体装置
JP7379848B2 (ja) * 2019-03-29 2023-11-15 大日本印刷株式会社 配線基板および素子付配線基板
JP7234744B2 (ja) * 2019-03-29 2023-03-08 大日本印刷株式会社 配線基板および素子付配線基板
JP7342404B2 (ja) * 2019-03-29 2023-09-12 大日本印刷株式会社 配線基板および素子付配線基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06112463A (ja) * 1992-09-25 1994-04-22 Mitsubishi Electric Corp 半導体装置及びその実装方法
JPH0997791A (ja) 1995-09-27 1997-04-08 Internatl Business Mach Corp <Ibm> バンプ構造、バンプの形成方法、実装接続体
JP3310499B2 (ja) 1995-08-01 2002-08-05 富士通株式会社 半導体装置
JP3207347B2 (ja) * 1996-01-26 2001-09-10 シャープ株式会社 半導体装置
JP3279470B2 (ja) 1996-02-20 2002-04-30 松下電器産業株式会社 半導体装置およびその製造方法
JPH10303249A (ja) * 1997-04-28 1998-11-13 Nec Kansai Ltd 半導体装置
US6140155A (en) * 1998-12-24 2000-10-31 Casio Computer Co., Ltd. Method of manufacturing semiconductor device using dry photoresist film
JP2003282617A (ja) 2002-03-25 2003-10-03 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP3657246B2 (ja) * 2002-07-29 2005-06-08 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4248928B2 (ja) * 2003-05-13 2009-04-02 ローム株式会社 半導体チップの製造方法、半導体装置の製造方法、半導体チップ、および半導体装置
JP2005203413A (ja) * 2004-01-13 2005-07-28 Matsushita Electric Ind Co Ltd 電子部品、電子部品保持方法および実装済基板
JP4916241B2 (ja) * 2006-07-28 2012-04-11 パナソニック株式会社 半導体装置及びその製造方法

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