JP3829562B2 - マルチチップ、マルチチップパッケージ、半導体装置および電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器に係り、電気的特性の劣化を低減して集積度を向上させることができるようにしたマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを厚み方向に積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少なくない欠点がある。また、チップ間の端子電極の接続にワイヤボンディングを利用して行なうが、端子間距離が一定していないため、ワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題がある。更に、積層するチップの下層チップは必ず上層チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップ、マルチチップパッケージおよびこれを用いた半導体装置ならびに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップは、複数の第１の端子を有する下層半導体チップと、前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、を有する。
【０００７】
本発明に係るマルチチップパッケージは、 複数の第１の端子を有する下層半導体チップと、前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、前記上層半導体チップ及び前記下層半導体チップ、前記導電メタル層を封止する封止樹脂と、を有する。
【０００８】
更に、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極端子を有する半導体チップを下層チップの電極列上に上層チップの縁辺を沿わせて積層し、上層チップの縁部には上層電極端子と導通されチップ裏面側に向けて延在する導電メタル層が設けられるとともに、前記導電メタル層と下層電極端子とを位置合わせさせて積層したマルチチップを有し、このマルチチップをプリント回路基板に搭載し、当該プリント回路基板の外部電極端子に対して前記導電メタル層と下層電極端子とをスタッドにより接続しつつ外部電極端子とをワイヤボンディングにより導通接続し、樹脂封止してなることを特徴としている。
【０００９】
また、本発明に係る半導体装置は上述したマルチチップパッケージを実装して構成され、また、本発明に係る電子機器は上記構成の半導体装置を備えて構成される。
【００１０】
【発明の実施の形態】
以下に、本発明に係るマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器の具体的実施の形態を図面を参照して詳細に説明する。
【００１１】
図１は実施形態に係るマルチチップ１０をプリント回路基板１２に実装した状態の概略斜視図と端子間接続状態の要部断面図であり、図２はその平面図である。これらに図示しているように、マルチチップ１０は、異種サイズの２枚の半導体チップ１４Ａ、１４Ｂをそれらの隣接する２辺が整列するように上下に積層して構成されている。換言すれば、半導体チップ１４Ａ、１４Ｂのサイズの如何に拘わらず、それらの一つのコーナ部分を挟む隣接２辺が整列するように、２辺を近接させ、かつ平行となるように積層するのである。この実施形態では、上層には正方形をなす最小半導体チップ１４Ａが配置され、その下層には一回り大きいサイズの矩形半導体チップ１４Ｂが配置されるように積層している。このように同一または異種サイズの２枚の半導体チップ１４Ａ、１４Ｂをそれらの隣接する２辺が平行となるように縁辺を揃えて配設するが、この場合、上層チップ１４Ａの電極端子１６ｎ（ｎ＝１、２、………ｎ）と、下層チップ１４Ａの電極端子１８ｎ（ｎ＝１、２、………ｎ）は、各チップの隣接する２辺に集中配置させておき、かつ配列パターンが同一となるように設定しておく。そして、上層チップ１４Ａの縁辺が下層チップ１４Ｂにおける電極端子１８ｎ（ｎ＝１、２、………ｎ）の配列線上に一致するように積層しているのである。
【００１２】
すなわち、各半導体チップ１４Ａ、１４Ｂに共通する端子を上記整列される縁辺部分に集中させているのである。例えば、上層半導体チップ１４Ａをメモリチップとして構成し、下層半導体チップ１４Ｂをロジック回路チップとして構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通端子１６ｎ，１８ｎ（ｎ＝１、２、………ｎ）を各半導体チップ１４Ａ、１４Ｂにおける整列縁辺側に集中配置するようにしている。このとき、各半導体チップ１４の共通端子の配列パターンを一致させる。もちろん、端子ピッチ間隔も一定にすることが望ましい。このようにすることにより、各半導体チップ１４Ａ、１４Ｂが積層されたとき、積層体の端縁部に配列された共通する端子１６ｎ、１８ｎ同士が同列位置に設定される。
【００１３】
ところで、実施形態では、上層半導体チップ１４Ａの縁辺に傾斜面を形成するようにして、この傾斜面に電極端子１６ｎと導通されるメタル層２０ｎ（ｎ＝１、２、………ｎ）を形成し、チップ積層によりこのメタル層２０ｎの先端が下層チップ１４Ｂの電極端子１８ｎに殆ど当接するように延在させている。上層半導体チップ１４Ａの製造工程を図３に示す。
【００１４】
ウェハ２２には予めチップ単位に回路素子が作り込まれており、チップ個片に分割するための分割ラインＬが設定されている。この分割ラインＬを挟んでチップ個片の縁部にはアルミなどからなる信号入出力端子となる電極端子１６ｎを配列させている。そこで、ウェハ２２の素子形成面にて、分割ラインを開口させたエッチング保護膜２４を形成する。すなわち、トランジスタ、抵抗素子、配線、電極パッドなどの各種素子が形成されている方位面が（１００）面のウェハ１０に対し、酸化シリコン膜からなるエッチング保護膜２０をＣＶＤ法などにより形成する（図３（１））。非能動面側のウェハ１０の裏面にも同様にしてエッチング保護膜２６を形成する。この状態で、異方性エッチングを行なってエッチング保護膜２４の開口部２８から露出されているシリコン単結晶基板をエッチング処理する。この異方性エッチングでは、シリコン単結晶基板が傾斜角度が５４．７度となる方位面（１１１）面でエッチングが止まり、Ｖ字形の溝（Ｖ溝）３０が形成される。なお、更にエッチングが進むと基板表面と垂直な面からシリコン内奥部に後退するようになり、エッチング時間を調整する事で、まずストレート部分が形成され、さらに時間が進むと紡錘形の孔が形成されるが、この実施形態では異方性エッチングを前記Ｖ溝３０の生成時点で停止するようにしている（図３（２））。このＶ溝３０の深さはエッチング保護膜２４の開口部２８の幅によって左右されるため、ウェハ２２の厚みによって任意に調整すればよい。
【００１５】
しかる後、チップ個片の各縁部に形成されている電極端子１６ｎ上の絶縁膜（エッチング保護膜２４）を除去して入出力端子となっている電極端子１６ｎのみを露出させておき、この電極端子１６ｎと導通される導電メタル層２０ｎを、前記Ｖ溝３０の傾斜面部まで延長形成する。この実施形態では、分割ラインＬを挟んで対となっているチップ個片の電極端子１６ｎ，１６ｎを対向させているので、両端子１６ｎ，１６ｎの両者に跨るように一括して導電メタル層２０ｎを形成するようにしている（図３（３））。もちろん、チップ個片単位に個別にメタル層２０ｎを形成してもよい。
【００１６】
このような電極端子１６ｎと導通される導電メタル層２０ｎをＶ溝３０の傾斜面に形成した後、ウェハ２２の裏面のラッピング処理を行なってチップ薄膜化処理を行なう。ラッピング処理をＶ溝３０の底部に達するまで行なうことにより、Ｖ溝３０部分でチップ個片に分割された半導体チップ１４Ａが形成される（図１（４））。この状態では半導体チップ１４Ａの側端縁に傾斜面が形成され、電極端子１６ｎに導通される導電メタル層２０ｎがチップ１４Ａの裏面に達するまで延在したものとなる。
【００１７】
このようにして形成された半導体チップ１４Ａを下層半導体チップ１４Ｂ上に積層するが、半導体チップ１４Ａ、１４Ｂを積層するに際して、層間に絶縁接着樹脂（図示せず）を介在させることで、チップ間で端子と基板シリコンとの接触による不具合を防止できる。積層する場合、前述したように、下層電極端子１８ｎの配列線上に上層チップ１４Ａの縁部が一致するように配設し、もって上層電極端子１６ｎと導通されるメタル層２０ｎが下層電極端子１８ｎにほぼ接触された状態とする。そして、当該導電メタル層２０ｎと下層電極端子１８ｎとを位置合わせさせた状態で金属塊３２によりを導通させることによて、マルチチップ１０が作成される。
【００１８】
実施形態では、図１に示しているように、上記マルチチップ１０を更にプリント回路基板１２に実装するようにしている。プリント回路基板１２にはマルチチップ１０の共通電極端子１６ｎ，１８ｎと接続される外部電極端子３４ｎが設けられ、この外部電極端子３４ｎに対しボンディングワイヤ３６により接続するように構成している。この場合、マルチチップ１０の電極導通処理と同時にプリント回路基板１２の外部電極端子３４ｎに対する導通処理を行なうようにすればよい。すなわち、図１（２）に示しているように、プリント回路基板１２の外部電極端子３４ｎに対して前記導電メタル層２０ｎと下層電極端子１８ｎとをワイヤボンディングボール（金属塊３２）により接続しつつ外部電極端子３４ｎとをボンディングワイヤ３６により導通接続するようにすればよい。これにより導通処理を一括で行なうことができる。
【００１９】
また、上層半導体チップ１４Ａにメタル層２０ｎを形成する方法としては、図４に示すような方法も採用できる。これはウェハ２２の分割ラインＬに沿って異方性エッチングを行なうことによりＶ溝３０を形成するが、これはウェハ２２の非能動面側である裏面に形成するようにしている。一方、ウェハ能動面には前記分割ラインＬに沿って個片チップの電極形成用溝を形成するようにしている。異方性エッチング処理を行なう際、ウェハ２２の裏面には図３に示した実施形態と同様に、分割ラインＬ部分を開口させたマスク（エッチング保護膜）を形成して異方性エッチングを行なうことによりマトリックスライン状のＶ溝１４がする。一方、このウェハ裏面のエッチングに合わせて、ウェハ１０の能動面には、各チップの外部電極に近接し、分割ラインＬに跨るような矩形窓を臨ませたマスクを形成して、同時に異方性エッチングを施す。方位面が（１００）のシリコン単結晶基板へ異方性エッチングを行なうと、傾斜角度が５４．７度となる方位面（１１１）面でエッチングが止まるため、マスクの矩形窓からエッチングされると、当該部分には、逆ピラミッド状穴３８が形成される（図４（１）参照）。このように、異方性エッチングにより、ウェハ２２の裏面には分割ラインＬに沿ったＶ溝１４が形成され、ウェハ２２の能動面には電極近傍に逆ピラミッド状穴３８が形成されたウェハ１０が得られる。このようなウェハ２２に対し、面圧を加えて前記Ｖ溝３０を拡開させる方向に湾曲させることによりウェハ２２がチップ個片に分割されるが、この分割により、逆ピラミッド状穴３８が分割ラインＬにて２分割され、図４（２）に示すように、同時に電極形成用溝４０がチップ個片の端縁に形成され、これはチップ電極端子１６ｎの近傍に設定される。そこで、チップ電極端子１６ｎと導通されるメタル層２０ｎを電極形成用溝４０に延長させ、チップ裏面をラッピング処理して薄膜化することにより、積層用の半導体チップ１４Ａが作成される（図４（３））。そして、このメタル層２０ｎを下層半導体チップ１４Ｂの電極端子１８ｎに導通させて信号入出力を行なわせるようにすればよい。
【００２０】
このようにして形成されたマルチチップ１０は、プリント回路基板１２に実装され、プリント回路基板１２の外部電極端子３４ｎと共通電極１６ｎ、１８ｎとが接続導通される。これにより機能をもった半導体装置４２が作製される。かかるマルチチップ１０では、異種サイズの半導体チップ１４Ａ、１４Ｂは隣接する２辺に共通端子１６ｎ、１８ｎを集中配置するように設計作製し、これらの２辺が整列するようにコーナを一致させて積層する構成を採用しているので、チップセンターにピラミッド状にチップ積層しなくてもよく、積層作業を極めて簡易に行なわせることができる。そして、積層にはチップサイズによる制限は無いので、積層順位を任意に設定でき、パッケージ設計の自由度は著しく増大する。また、積層されるチップ１４Ａ、１４Ｂの共通端子１６ｎ、１８ｎ同士はメタル層２０ｎにより導通状態となり、上下間で共通にすることができ、プリント回路基板１２へのボンディングワイヤ３６の長さも最短とすることができる。この結果、電気的な特性の劣化を最小に抑えることができるのである。マルチチップ１０の揃えた縁辺以外の箇所では凹凸端面となるが、これらは樹脂モールドによって外形を整えることができるので、何ら問題はない。
【００２１】
なお、上記構成では、サイズが異なる半導体チップ１４Ａ、１４Ｂを積層するものとして述べたが、サイズの如何に拘わらず、一つの回路装置を構成する異なる種類の半導体チップを対象とし、これらに共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層してこの積層体の端面部分で共通電極の導通接続をなすようにしてもよい。
【００２２】
上記実施形態では、２層構造のマルチチップ１０としているが、上層半導体チップ１４Ａの上面に更に半導体チップを積層するようにしてもよい。この場合においても、前述した半導体チップ１４Ａの場合と同様に、電極端子１６ｎの配列線上に上層配置される半導体チップの縁辺を一致させるようにすればよい。
【００２３】
図５に実施形態に係るマルチチップパッケージの類例を示している。積層されたマルチチップ１０は、前述したように下層半導体チップ１４Ｂの電極端子３４ｎ列上に上層半導体チップ１４Ａの縁辺を沿わせて積層し、上層半導体チップ１４Ａの縁部には上層電極端子１８ｎと導通されチップ裏面側に向けて延在する導電メタル層２０ｎが設けられ、当該導電メタル層２０ｎと下層電極端子３４ｎとを位置合わせさせた状態で金属塊３２により導通されている。この積層マルチチップ１０を樹脂封止することによりパッケージを形成できるが、図５（１）に示した例は、前記金属塊３２以外の部分を樹脂封止するものとしている。これは例えば感光性樹脂をノズルによる選択塗布させることにより実現される。また、図５（２）に示した例は、上下半導体チップ１４Ａ、１４Ｂを積層して金属塊３２により上下の導通を取った後、この金属塊３２にワイヤボンディングを施してリード端子と接続し、トランスファーモールドによりマルチチップ１０の全体を樹脂封止し、ＱＦＰ（Quad Flat Package）にしたものである。更に、図５（３）に示した例は、金属塊３２に対しシングルポイントＴＡＢにより、リード端子を接続し、樹脂をコーティングしてパッケージにしている。また、図５（４）に示した例は、金属塊３２の形成と、ワイヤボンディングによる接続を一括で行なった後に樹脂封止するようにしたもので、金属塊３２の配置位置にワイヤボンディング技術により、ボンディングボールを形成して上下チップ１４Ａ、１４Ｂの導通をとり、連続して外部リード端子との接続をボンディングワイヤにより行なうことにより一括接続をなし、その後、全体をトランスファーモールドを行なってＱＦＰ構造としたものである。
【００２４】
本発明の実施の形態に係る半導体装置を実装した電子機器として、図６にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った半導体装置を備えているため、性能を向上させることができる。
【００２５】
【発明の効果】
以上説明したように、本発明は、同一の配列パターンに配列された共通の電極を有する半導体チップを下層チップの電極端子列上に上層チップの縁辺を沿わせて積層し、上層チップの縁部には上層電極端子と導通されチップ裏面側に向けて延在する導電メタル層が設けられ、当該導電メタル層と下層電極端子とを位置合わせさせた状態で金属塊によりを導通させて積層してた構成を採用しているので、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップおよびこれを用いた半導体装置ならびに電子機器を製造することができる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップをプリント回路基板に実装した半導体装置の斜視図および要部断面図である。
【図２】実施形態に係るマルチチップの平面図である。
【図３】上層半導体チップの製造工程図である。
【図４】上層半導体チップの製造工程の他の例を示す説明図である。
【図５】実施形態に係るマルチチップパッケージの構成例を示す断面図である。
【図６】実施形態に係るマルチチップの電子機器への適用例の説明図である。
【符号の説明】
１０ マルチチップ
１２ プリント回路基板
１４Ａ 上層半導体チップ
１４Ｂ 下層半導体チップ
１６ｎ 上層電極端子
１８ｎ 下層電極端子
２０ｎ メタル層
２２ ウェハ
２４ エッチング保護膜
２６ エッチング保護膜
２８ 開口部
３０ Ｖ溝
３２ 金属塊
３４ｎ 外部電極端子
３６ ボンディングワイヤ
３８ 逆ピラミッド状穴
４０ 電極形成用溝
４２ 半導体装置
【発明の属する技術分野】
本発明はマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器に係り、電気的特性の劣化を低減して集積度を向上させることができるようにしたマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って１つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ(Multi Chip Package)とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージには、複数の半導体チップを平面的に並べたものと、複数の半導体チップを厚み方向に積層したものとがある。半導体チップを平面的に並べたマルチチップパッケージは、広い実装面積を必要とするため、電子機器の小型化への寄与が小さい。このため、半導体チップを厚み方向に積層したスタックドＭＣＰの開発が盛んに行われている。
【０００３】
この種のパッケージ構造としては、実開昭６２−１５８８４０号、特開平６−３７２５０号の公報に開示されているように、複数の半導体チップを外形寸法の大きさにしたがってピラミッド状に積層し、各半導体チップの端子電極をワイヤボンディングによって接続する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】
ところが、上記従来構造のマルチチップパッケージでは、積層する順位がチップサイズによって規制されてしまい、積層の自由度が少なくない欠点がある。また、チップ間の端子電極の接続にワイヤボンディングを利用して行なうが、端子間距離が一定していないため、ワイヤ長さが種々にわたってしまい、ボンディング長さに起因する電気的特性の劣化が生じてしまう問題がある。更に、積層するチップの下層チップは必ず上層チップよりは端子電極の形成領域が露出している必要があり、チップサイズに限定要件があるため、設計自由度が極めて小さいという問題もある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップ、マルチチップパッケージおよびこれを用いた半導体装置ならびに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るマルチチップは、複数の第１の端子を有する下層半導体チップと、前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、を有する。
【０００７】
本発明に係るマルチチップパッケージは、 複数の第１の端子を有する下層半導体チップと、前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、前記上層半導体チップ及び前記下層半導体チップ、前記導電メタル層を封止する封止樹脂と、を有する。
【０００８】
更に、本発明に係るマルチチップパッケージは、同一の配列パターンに配列された共通の電極端子を有する半導体チップを下層チップの電極列上に上層チップの縁辺を沿わせて積層し、上層チップの縁部には上層電極端子と導通されチップ裏面側に向けて延在する導電メタル層が設けられるとともに、前記導電メタル層と下層電極端子とを位置合わせさせて積層したマルチチップを有し、このマルチチップをプリント回路基板に搭載し、当該プリント回路基板の外部電極端子に対して前記導電メタル層と下層電極端子とをスタッドにより接続しつつ外部電極端子とをワイヤボンディングにより導通接続し、樹脂封止してなることを特徴としている。
【０００９】
また、本発明に係る半導体装置は上述したマルチチップパッケージを実装して構成され、また、本発明に係る電子機器は上記構成の半導体装置を備えて構成される。
【００１０】
【発明の実施の形態】
以下に、本発明に係るマルチチップ、マルチチップパッケージ、半導体装置、ならびに電子機器の具体的実施の形態を図面を参照して詳細に説明する。
【００１１】
図１は実施形態に係るマルチチップ１０をプリント回路基板１２に実装した状態の概略斜視図と端子間接続状態の要部断面図であり、図２はその平面図である。これらに図示しているように、マルチチップ１０は、異種サイズの２枚の半導体チップ１４Ａ、１４Ｂをそれらの隣接する２辺が整列するように上下に積層して構成されている。換言すれば、半導体チップ１４Ａ、１４Ｂのサイズの如何に拘わらず、それらの一つのコーナ部分を挟む隣接２辺が整列するように、２辺を近接させ、かつ平行となるように積層するのである。この実施形態では、上層には正方形をなす最小半導体チップ１４Ａが配置され、その下層には一回り大きいサイズの矩形半導体チップ１４Ｂが配置されるように積層している。このように同一または異種サイズの２枚の半導体チップ１４Ａ、１４Ｂをそれらの隣接する２辺が平行となるように縁辺を揃えて配設するが、この場合、上層チップ１４Ａの電極端子１６ｎ（ｎ＝１、２、………ｎ）と、下層チップ１４Ａの電極端子１８ｎ（ｎ＝１、２、………ｎ）は、各チップの隣接する２辺に集中配置させておき、かつ配列パターンが同一となるように設定しておく。そして、上層チップ１４Ａの縁辺が下層チップ１４Ｂにおける電極端子１８ｎ（ｎ＝１、２、………ｎ）の配列線上に一致するように積層しているのである。
【００１２】
すなわち、各半導体チップ１４Ａ、１４Ｂに共通する端子を上記整列される縁辺部分に集中させているのである。例えば、上層半導体チップ１４Ａをメモリチップとして構成し、下層半導体チップ１４Ｂをロジック回路チップとして構成した場合、電源ライン、データライン、アドレスラインなどの電極端子、あるいはライトイネーブルなどの制御端子を共通にすることができる。したがって、このような共通端子１６ｎ，１８ｎ（ｎ＝１、２、………ｎ）を各半導体チップ１４Ａ、１４Ｂにおける整列縁辺側に集中配置するようにしている。このとき、各半導体チップ１４の共通端子の配列パターンを一致させる。もちろん、端子ピッチ間隔も一定にすることが望ましい。このようにすることにより、各半導体チップ１４Ａ、１４Ｂが積層されたとき、積層体の端縁部に配列された共通する端子１６ｎ、１８ｎ同士が同列位置に設定される。
【００１３】
ところで、実施形態では、上層半導体チップ１４Ａの縁辺に傾斜面を形成するようにして、この傾斜面に電極端子１６ｎと導通されるメタル層２０ｎ（ｎ＝１、２、………ｎ）を形成し、チップ積層によりこのメタル層２０ｎの先端が下層チップ１４Ｂの電極端子１８ｎに殆ど当接するように延在させている。上層半導体チップ１４Ａの製造工程を図３に示す。
【００１４】
ウェハ２２には予めチップ単位に回路素子が作り込まれており、チップ個片に分割するための分割ラインＬが設定されている。この分割ラインＬを挟んでチップ個片の縁部にはアルミなどからなる信号入出力端子となる電極端子１６ｎを配列させている。そこで、ウェハ２２の素子形成面にて、分割ラインを開口させたエッチング保護膜２４を形成する。すなわち、トランジスタ、抵抗素子、配線、電極パッドなどの各種素子が形成されている方位面が（１００）面のウェハ１０に対し、酸化シリコン膜からなるエッチング保護膜２０をＣＶＤ法などにより形成する（図３（１））。非能動面側のウェハ１０の裏面にも同様にしてエッチング保護膜２６を形成する。この状態で、異方性エッチングを行なってエッチング保護膜２４の開口部２８から露出されているシリコン単結晶基板をエッチング処理する。この異方性エッチングでは、シリコン単結晶基板が傾斜角度が５４．７度となる方位面（１１１）面でエッチングが止まり、Ｖ字形の溝（Ｖ溝）３０が形成される。なお、更にエッチングが進むと基板表面と垂直な面からシリコン内奥部に後退するようになり、エッチング時間を調整する事で、まずストレート部分が形成され、さらに時間が進むと紡錘形の孔が形成されるが、この実施形態では異方性エッチングを前記Ｖ溝３０の生成時点で停止するようにしている（図３（２））。このＶ溝３０の深さはエッチング保護膜２４の開口部２８の幅によって左右されるため、ウェハ２２の厚みによって任意に調整すればよい。
【００１５】
しかる後、チップ個片の各縁部に形成されている電極端子１６ｎ上の絶縁膜（エッチング保護膜２４）を除去して入出力端子となっている電極端子１６ｎのみを露出させておき、この電極端子１６ｎと導通される導電メタル層２０ｎを、前記Ｖ溝３０の傾斜面部まで延長形成する。この実施形態では、分割ラインＬを挟んで対となっているチップ個片の電極端子１６ｎ，１６ｎを対向させているので、両端子１６ｎ，１６ｎの両者に跨るように一括して導電メタル層２０ｎを形成するようにしている（図３（３））。もちろん、チップ個片単位に個別にメタル層２０ｎを形成してもよい。
【００１６】
このような電極端子１６ｎと導通される導電メタル層２０ｎをＶ溝３０の傾斜面に形成した後、ウェハ２２の裏面のラッピング処理を行なってチップ薄膜化処理を行なう。ラッピング処理をＶ溝３０の底部に達するまで行なうことにより、Ｖ溝３０部分でチップ個片に分割された半導体チップ１４Ａが形成される（図１（４））。この状態では半導体チップ１４Ａの側端縁に傾斜面が形成され、電極端子１６ｎに導通される導電メタル層２０ｎがチップ１４Ａの裏面に達するまで延在したものとなる。
【００１７】
このようにして形成された半導体チップ１４Ａを下層半導体チップ１４Ｂ上に積層するが、半導体チップ１４Ａ、１４Ｂを積層するに際して、層間に絶縁接着樹脂（図示せず）を介在させることで、チップ間で端子と基板シリコンとの接触による不具合を防止できる。積層する場合、前述したように、下層電極端子１８ｎの配列線上に上層チップ１４Ａの縁部が一致するように配設し、もって上層電極端子１６ｎと導通されるメタル層２０ｎが下層電極端子１８ｎにほぼ接触された状態とする。そして、当該導電メタル層２０ｎと下層電極端子１８ｎとを位置合わせさせた状態で金属塊３２によりを導通させることによて、マルチチップ１０が作成される。
【００１８】
実施形態では、図１に示しているように、上記マルチチップ１０を更にプリント回路基板１２に実装するようにしている。プリント回路基板１２にはマルチチップ１０の共通電極端子１６ｎ，１８ｎと接続される外部電極端子３４ｎが設けられ、この外部電極端子３４ｎに対しボンディングワイヤ３６により接続するように構成している。この場合、マルチチップ１０の電極導通処理と同時にプリント回路基板１２の外部電極端子３４ｎに対する導通処理を行なうようにすればよい。すなわち、図１（２）に示しているように、プリント回路基板１２の外部電極端子３４ｎに対して前記導電メタル層２０ｎと下層電極端子１８ｎとをワイヤボンディングボール（金属塊３２）により接続しつつ外部電極端子３４ｎとをボンディングワイヤ３６により導通接続するようにすればよい。これにより導通処理を一括で行なうことができる。
【００１９】
また、上層半導体チップ１４Ａにメタル層２０ｎを形成する方法としては、図４に示すような方法も採用できる。これはウェハ２２の分割ラインＬに沿って異方性エッチングを行なうことによりＶ溝３０を形成するが、これはウェハ２２の非能動面側である裏面に形成するようにしている。一方、ウェハ能動面には前記分割ラインＬに沿って個片チップの電極形成用溝を形成するようにしている。異方性エッチング処理を行なう際、ウェハ２２の裏面には図３に示した実施形態と同様に、分割ラインＬ部分を開口させたマスク（エッチング保護膜）を形成して異方性エッチングを行なうことによりマトリックスライン状のＶ溝１４がする。一方、このウェハ裏面のエッチングに合わせて、ウェハ１０の能動面には、各チップの外部電極に近接し、分割ラインＬに跨るような矩形窓を臨ませたマスクを形成して、同時に異方性エッチングを施す。方位面が（１００）のシリコン単結晶基板へ異方性エッチングを行なうと、傾斜角度が５４．７度となる方位面（１１１）面でエッチングが止まるため、マスクの矩形窓からエッチングされると、当該部分には、逆ピラミッド状穴３８が形成される（図４（１）参照）。このように、異方性エッチングにより、ウェハ２２の裏面には分割ラインＬに沿ったＶ溝１４が形成され、ウェハ２２の能動面には電極近傍に逆ピラミッド状穴３８が形成されたウェハ１０が得られる。このようなウェハ２２に対し、面圧を加えて前記Ｖ溝３０を拡開させる方向に湾曲させることによりウェハ２２がチップ個片に分割されるが、この分割により、逆ピラミッド状穴３８が分割ラインＬにて２分割され、図４（２）に示すように、同時に電極形成用溝４０がチップ個片の端縁に形成され、これはチップ電極端子１６ｎの近傍に設定される。そこで、チップ電極端子１６ｎと導通されるメタル層２０ｎを電極形成用溝４０に延長させ、チップ裏面をラッピング処理して薄膜化することにより、積層用の半導体チップ１４Ａが作成される（図４（３））。そして、このメタル層２０ｎを下層半導体チップ１４Ｂの電極端子１８ｎに導通させて信号入出力を行なわせるようにすればよい。
【００２０】
このようにして形成されたマルチチップ１０は、プリント回路基板１２に実装され、プリント回路基板１２の外部電極端子３４ｎと共通電極１６ｎ、１８ｎとが接続導通される。これにより機能をもった半導体装置４２が作製される。かかるマルチチップ１０では、異種サイズの半導体チップ１４Ａ、１４Ｂは隣接する２辺に共通端子１６ｎ、１８ｎを集中配置するように設計作製し、これらの２辺が整列するようにコーナを一致させて積層する構成を採用しているので、チップセンターにピラミッド状にチップ積層しなくてもよく、積層作業を極めて簡易に行なわせることができる。そして、積層にはチップサイズによる制限は無いので、積層順位を任意に設定でき、パッケージ設計の自由度は著しく増大する。また、積層されるチップ１４Ａ、１４Ｂの共通端子１６ｎ、１８ｎ同士はメタル層２０ｎにより導通状態となり、上下間で共通にすることができ、プリント回路基板１２へのボンディングワイヤ３６の長さも最短とすることができる。この結果、電気的な特性の劣化を最小に抑えることができるのである。マルチチップ１０の揃えた縁辺以外の箇所では凹凸端面となるが、これらは樹脂モールドによって外形を整えることができるので、何ら問題はない。
【００２１】
なお、上記構成では、サイズが異なる半導体チップ１４Ａ、１４Ｂを積層するものとして述べたが、サイズの如何に拘わらず、一つの回路装置を構成する異なる種類の半導体チップを対象とし、これらに共通する電極を同一の配列パターンで各チップにおける隣接する２辺の範囲内に集中配置し、前記２辺を整列させて異種半導体チップを積層してこの積層体の端面部分で共通電極の導通接続をなすようにしてもよい。
【００２２】
上記実施形態では、２層構造のマルチチップ１０としているが、上層半導体チップ１４Ａの上面に更に半導体チップを積層するようにしてもよい。この場合においても、前述した半導体チップ１４Ａの場合と同様に、電極端子１６ｎの配列線上に上層配置される半導体チップの縁辺を一致させるようにすればよい。
【００２３】
図５に実施形態に係るマルチチップパッケージの類例を示している。積層されたマルチチップ１０は、前述したように下層半導体チップ１４Ｂの電極端子３４ｎ列上に上層半導体チップ１４Ａの縁辺を沿わせて積層し、上層半導体チップ１４Ａの縁部には上層電極端子１８ｎと導通されチップ裏面側に向けて延在する導電メタル層２０ｎが設けられ、当該導電メタル層２０ｎと下層電極端子３４ｎとを位置合わせさせた状態で金属塊３２により導通されている。この積層マルチチップ１０を樹脂封止することによりパッケージを形成できるが、図５（１）に示した例は、前記金属塊３２以外の部分を樹脂封止するものとしている。これは例えば感光性樹脂をノズルによる選択塗布させることにより実現される。また、図５（２）に示した例は、上下半導体チップ１４Ａ、１４Ｂを積層して金属塊３２により上下の導通を取った後、この金属塊３２にワイヤボンディングを施してリード端子と接続し、トランスファーモールドによりマルチチップ１０の全体を樹脂封止し、ＱＦＰ（Quad Flat Package）にしたものである。更に、図５（３）に示した例は、金属塊３２に対しシングルポイントＴＡＢにより、リード端子を接続し、樹脂をコーティングしてパッケージにしている。また、図５（４）に示した例は、金属塊３２の形成と、ワイヤボンディングによる接続を一括で行なった後に樹脂封止するようにしたもので、金属塊３２の配置位置にワイヤボンディング技術により、ボンディングボールを形成して上下チップ１４Ａ、１４Ｂの導通をとり、連続して外部リード端子との接続をボンディングワイヤにより行なうことにより一括接続をなし、その後、全体をトランスファーモールドを行なってＱＦＰ構造としたものである。
【００２４】
本発明の実施の形態に係る半導体装置を実装した電子機器として、図６にノート型パーソナルコンピュータ１２００を示している。前記ノート型パーソナルコンピュータ１２００は、高機能化を図った半導体装置を備えているため、性能を向上させることができる。
【００２５】
【発明の効果】
以上説明したように、本発明は、同一の配列パターンに配列された共通の電極を有する半導体チップを下層チップの電極端子列上に上層チップの縁辺を沿わせて積層し、上層チップの縁部には上層電極端子と導通されチップ裏面側に向けて延在する導電メタル層が設けられ、当該導電メタル層と下層電極端子とを位置合わせさせた状態で金属塊によりを導通させて積層してた構成を採用しているので、半導体チップの３次元実装が容易にできるとともに、電気的特性の劣化を最小にすることのできるマルチチップおよびこれを用いた半導体装置ならびに電子機器を製造することができる。
【図面の簡単な説明】
【図１】実施形態に係るマルチチップをプリント回路基板に実装した半導体装置の斜視図および要部断面図である。
【図２】実施形態に係るマルチチップの平面図である。
【図３】上層半導体チップの製造工程図である。
【図４】上層半導体チップの製造工程の他の例を示す説明図である。
【図５】実施形態に係るマルチチップパッケージの構成例を示す断面図である。
【図６】実施形態に係るマルチチップの電子機器への適用例の説明図である。
【符号の説明】
１０ マルチチップ
１２ プリント回路基板
１４Ａ 上層半導体チップ
１４Ｂ 下層半導体チップ
１６ｎ 上層電極端子
１８ｎ 下層電極端子
２０ｎ メタル層
２２ ウェハ
２４ エッチング保護膜
２６ エッチング保護膜
２８ 開口部
３０ Ｖ溝
３２ 金属塊
３４ｎ 外部電極端子
３６ ボンディングワイヤ
３８ 逆ピラミッド状穴
４０ 電極形成用溝
４２ 半導体装置
Claims (8)
- 複数の第１の端子を有する下層半導体チップと、
前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、
前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、
前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、
を有するマルチチップ。 - 前記上層半導体チップの縁部には傾斜面を有し、この傾斜面に沿って前記導電メタル層を形成してなることを特徴とする請求項１に記載のマルチチップ。
- 前記上層半導体チップの一つのコーナ部分を挟む隣接２辺と、前記下層半導体チップの一つのコーナ部分を含む隣接２辺と、を整列して積層し、
前記上層半導体チップの一つのコーナ部分を挟む隣接２辺に前記第２の端子を集中させ、
前記下層半導体チップの一つのコーナ部分を挟む隣接２辺に前記第１の端子を集中させたことを特徴とする請求項１または２のいずれかに記載のマルチチップ。 - 複数の第１の端子を有する下層半導体チップと、
前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、
前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、
前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させる金属塊と、
前記上層半導体チップ及び前記下層半導体チップ、前記導電メタル層を封止する封止樹脂と、
を有するマルチチップパッケージ。 - 前記封止樹脂は前記金属塊部分を露出してなることを特徴とする請求項４に記載のマルチチップパッケージ。
- 複数の第１の端子を有する下層半導体チップと、
前記複数の第１の端子の各々と共通する複数の端子を含み、前記複数の第１の端子と同一の配列パターンに配列された複数の第２の端子を有する上層半導体チップであって、前記上層半導体チップの縁辺が前記第１の端子の配列線上に一致するように、前記下層半導体チップ上に積層されている前記上層半導体チップと、
前記複数の第２の端子の少なくとも一つと導通し、前記上層半導体チップの裏面側に向けて延在し、前記上層半導体チップの縁部に設けられた導電メタル層と、
前記複数の第１の端子の少なくとも一つと、前記導電メタル層と、を導通させるボンディングボールと、
外部電極端子を有し、前記上層半導体チップ及び前記下層半導体チップが搭載されたプリント回路基板と、
前記ボンディングボールと前記外電極端子とを接続するボンディングワイヤと、
前記上層半導体チップ及び前記下層半導体チップ、前記導電メタル層を封止する封止樹脂と、
を有するマルチチップパッケージ。 - 請求項４乃至６のいずれかに記載のマルチチップパッケージを実装してなることを特徴とする半導体装置。
- 請求項７に記載の半導体装置を備えたことを特徴とする電子機器。
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| JP37120399A JP3829562B2 (ja) | 1999-12-27 | 1999-12-27 | マルチチップ、マルチチップパッケージ、半導体装置および電子機器 |
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