JP2001189413A - マルチチップ、マルチチップパッケージ、半導体装置および電子機器 - Google Patents
マルチチップ、マルチチップパッケージ、半導体装置および電子機器Info
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Abstract
(57)【要約】
【課題】 半導体チップの３次元実装が容易にできると
ともに、電気的特性の劣化を最小にする。 【解決手段】 同一の配列パターンに配列された共通の
電極を有する半導体チップを下層チップの電極端子列上
に上層チップの縁辺を沿わせて積層し、上層チップの縁
部には上層電極端子と導通されチップ裏面側に向けて延
在する導電メタル層が設けられ、当該導電メタル層と下
層電極端子とを位置合わせさせた状態で金属塊により導
通させて積層した。
ともに、電気的特性の劣化を最小にする。 【解決手段】 同一の配列パターンに配列された共通の
電極を有する半導体チップを下層チップの電極端子列上
に上層チップの縁辺を沿わせて積層し、上層チップの縁
部には上層電極端子と導通されチップ裏面側に向けて延
在する導電メタル層が設けられ、当該導電メタル層と下
層電極端子とを位置合わせさせた状態で金属塊により導
通させて積層した。
Description
【０００１】
【発明の属する技術分野】本発明はマルチチップ、マル
チチップパッケージ、半導体装置、ならびに電子機器に
係り、電気的特性の劣化を低減して集積度を向上させる
ことができるようにしたマルチチップ、マルチチップパ
ッケージ、半導体装置、ならびに電子機器に関する。
チチップパッケージ、半導体装置、ならびに電子機器に
係り、電気的特性の劣化を低減して集積度を向上させる
ことができるようにしたマルチチップ、マルチチップパ
ッケージ、半導体装置、ならびに電子機器に関する。
【０００２】
【従来の技術】近年、電子機器の高性能化、小型化に伴
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを厚み方向に積層したス
タックドＭＣＰの開発が盛んに行われている。
って１つのパッケージ内に複数の半導体チップを配置し
てマルチチップパッケージ(Multi Chip Package)とする
ことにより、半導体装置の高機能化と小型化とが図られ
ている。そして、マルチチップパッケージには、複数の
半導体チップを平面的に並べたものと、複数の半導体チ
ップを厚み方向に積層したものとがある。半導体チップ
を平面的に並べたマルチチップパッケージは、広い実装
面積を必要とするため、電子機器の小型化への寄与が小
さい。このため、半導体チップを厚み方向に積層したス
タックドＭＣＰの開発が盛んに行われている。
【０００３】この種のパッケージ構造としては、実開昭
６２−１５８８４０号、特開平６−３７２５０号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの端子電極をワイヤボンディングによって接続
する構成となっているのが一般的である。
６２−１５８８４０号、特開平６−３７２５０号の公報
に開示されているように、複数の半導体チップを外形寸
法の大きさにしたがってピラミッド状に積層し、各半導
体チップの端子電極をワイヤボンディングによって接続
する構成となっているのが一般的である。
【０００４】
【発明が解決しようとする課題】ところが、上記従来構
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
なくない欠点がある。また、チップ間の端子電極の接続
にワイヤボンディングを利用して行なうが、端子間距離
が一定していないため、ワイヤ長さが種々にわたってし
まい、ボンディング長さに起因する電気的特性の劣化が
生じてしまう問題がある。更に、積層するチップの下層
チップは必ず上層チップよりは端子電極の形成領域が露
出している必要があり、チップサイズに限定要件がある
ため、設計自由度が極めて小さいという問題もある。
造のマルチチップパッケージでは、積層する順位がチッ
プサイズによって規制されてしまい、積層の自由度が少
なくない欠点がある。また、チップ間の端子電極の接続
にワイヤボンディングを利用して行なうが、端子間距離
が一定していないため、ワイヤ長さが種々にわたってし
まい、ボンディング長さに起因する電気的特性の劣化が
生じてしまう問題がある。更に、積層するチップの下層
チップは必ず上層チップよりは端子電極の形成領域が露
出している必要があり、チップサイズに限定要件がある
ため、設計自由度が極めて小さいという問題もある。
【０００５】本発明は、上記従来の問題点に着目し、半
導体チップの３次元実装が容易にできるとともに、電気
的特性の劣化を最小にすることのできるマルチチップ、
マルチチップパッケージおよびこれを用いた半導体装置
ならびに電子機器を提供することを目的とする。
導体チップの３次元実装が容易にできるとともに、電気
的特性の劣化を最小にすることのできるマルチチップ、
マルチチップパッケージおよびこれを用いた半導体装置
ならびに電子機器を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るマルチチップは、同一の配列パターン
に配列された共通の電極を有する半導体チップを下層チ
ップの電極列上に上層チップの縁辺を沿わせて積層し、
上層チップの縁部には上層電極端子と導通されチップ裏
面側に向けて延在する導電メタル層が設けられ、当該導
電メタル層と下層電極端子とを位置合わせさせた状態で
金属塊によりを導通させて積層してなることを特徴とし
ている。この場合において、上層チップの縁部には傾斜
面を有し、この傾斜面に沿って前記導電メタル層を形成
することが望ましく、また、前記上下半導体チップは同
一または異種サイズの半導体チップからなり、それらの
隣接する２辺を整列して積層し、各半導体チップに共通
する端子を上記整列された縁辺側に集中させ、集中配置
された積層チップ間の端子同士を積層体の端面部分で導
通接続することが望ましい。
に、本発明に係るマルチチップは、同一の配列パターン
に配列された共通の電極を有する半導体チップを下層チ
ップの電極列上に上層チップの縁辺を沿わせて積層し、
上層チップの縁部には上層電極端子と導通されチップ裏
面側に向けて延在する導電メタル層が設けられ、当該導
電メタル層と下層電極端子とを位置合わせさせた状態で
金属塊によりを導通させて積層してなることを特徴とし
ている。この場合において、上層チップの縁部には傾斜
面を有し、この傾斜面に沿って前記導電メタル層を形成
することが望ましく、また、前記上下半導体チップは同
一または異種サイズの半導体チップからなり、それらの
隣接する２辺を整列して積層し、各半導体チップに共通
する端子を上記整列された縁辺側に集中させ、集中配置
された積層チップ間の端子同士を積層体の端面部分で導
通接続することが望ましい。
【０００７】本発明に係るマルチチップパッケージは、
同一の配列パターンに配列された共通の電極を有する半
導体チップを下層チップの電極端子列上に上層チップの
縁辺を沿わせて積層し、上層チップの縁部には上層電極
端子と導通されチップ裏面側に向けて延在する導電メタ
ル層が設けられ、当該導電メタル層と下層電極端子とを
位置合わせさせた状態で金属塊により導通させるととも
に、樹脂により封止したことを特徴としている。この場
合、前記封止樹脂は金属塊部分を露出して構成し、ある
いは前記金属塊にワイヤボンディングを施して外部電極
と接続し、樹脂で封止をなるように構成し、また、前記
金属塊にリード端子を接続して樹脂封止をなすように構
成することができる。
同一の配列パターンに配列された共通の電極を有する半
導体チップを下層チップの電極端子列上に上層チップの
縁辺を沿わせて積層し、上層チップの縁部には上層電極
端子と導通されチップ裏面側に向けて延在する導電メタ
ル層が設けられ、当該導電メタル層と下層電極端子とを
位置合わせさせた状態で金属塊により導通させるととも
に、樹脂により封止したことを特徴としている。この場
合、前記封止樹脂は金属塊部分を露出して構成し、ある
いは前記金属塊にワイヤボンディングを施して外部電極
と接続し、樹脂で封止をなるように構成し、また、前記
金属塊にリード端子を接続して樹脂封止をなすように構
成することができる。
【０００８】更に、本発明に係るマルチチップパッケー
ジは、同一の配列パターンに配列された共通の電極端子
を有する半導体チップを下層チップの電極列上に上層チ
ップの縁辺を沿わせて積層し、上層チップの縁部には上
層電極端子と導通されチップ裏面側に向けて延在する導
電メタル層が設けられるとともに、前記導電メタル層と
下層電極端子とを位置合わせさせて積層したマルチチッ
プを有し、このマルチチップをプリント回路基板に搭載
し、当該プリント回路基板の外部電極端子に対して前記
導電メタル層と下層電極端子とをスタッドにより接続し
つつ外部電極端子とをワイヤボンディングにより導通接
続し、樹脂封止してなることを特徴としている。
ジは、同一の配列パターンに配列された共通の電極端子
を有する半導体チップを下層チップの電極列上に上層チ
ップの縁辺を沿わせて積層し、上層チップの縁部には上
層電極端子と導通されチップ裏面側に向けて延在する導
電メタル層が設けられるとともに、前記導電メタル層と
下層電極端子とを位置合わせさせて積層したマルチチッ
プを有し、このマルチチップをプリント回路基板に搭載
し、当該プリント回路基板の外部電極端子に対して前記
導電メタル層と下層電極端子とをスタッドにより接続し
つつ外部電極端子とをワイヤボンディングにより導通接
続し、樹脂封止してなることを特徴としている。
【０００９】また、本発明に係る半導体装置は上述した
マルチチップパッケージを実装して構成され、また、本
発明に係る電子機器は上記構成の半導体装置を備えて構
成される。
マルチチップパッケージを実装して構成され、また、本
発明に係る電子機器は上記構成の半導体装置を備えて構
成される。
【００１０】
【発明の実施の形態】以下に、本発明に係るマルチチッ
プ、マルチチップパッケージ、半導体装置、ならびに電
子機器の具体的実施の形態を図面を参照して詳細に説明
する。
プ、マルチチップパッケージ、半導体装置、ならびに電
子機器の具体的実施の形態を図面を参照して詳細に説明
する。
【００１１】図１は実施形態に係るマルチチップ１０を
プリント回路基板１２に実装した状態の概略斜視図と端
子間接続状態の要部断面図であり、図２はその平面図で
ある。これらに図示しているように、マルチチップ１０
は、異種サイズの２枚の半導体チップ１４Ａ、１４Ｂを
それらの隣接する２辺が整列するように上下に積層して
構成されている。換言すれば、半導体チップ１４Ａ、１
４Ｂのサイズの如何に拘わらず、それらの一つのコーナ
部分を挟む隣接２辺が整列するように、２辺を近接さ
せ、かつ平行となるように積層するのである。この実施
形態では、上層には正方形をなす最小半導体チップ１４
Ａが配置され、その下層には一回り大きいサイズの矩形
半導体チップ１４Ｂが配置されるように積層している。
このように同一または異種サイズの２枚の半導体チップ
１４Ａ、１４Ｂをそれらの隣接する２辺が平行となるよ
うに縁辺を揃えて配設するが、この場合、上層チップ１
４Ａの電極端子１６ｎ（ｎ＝１、２、………ｎ）と、下
層チップ１４Ａの電極端子１８ｎ（ｎ＝１、２、………
ｎ）は、各チップの隣接する２辺に集中配置させてお
き、かつ配列パターンが同一となるように設定してお
く。そして、上層チップ１４Ａの縁辺が下層チップ１４
Ｂにおける電極端子１８ｎ（ｎ＝１、２、………ｎ）の
配列線上に一致するように積層しているのである。
プリント回路基板１２に実装した状態の概略斜視図と端
子間接続状態の要部断面図であり、図２はその平面図で
ある。これらに図示しているように、マルチチップ１０
は、異種サイズの２枚の半導体チップ１４Ａ、１４Ｂを
それらの隣接する２辺が整列するように上下に積層して
構成されている。換言すれば、半導体チップ１４Ａ、１
４Ｂのサイズの如何に拘わらず、それらの一つのコーナ
部分を挟む隣接２辺が整列するように、２辺を近接さ
せ、かつ平行となるように積層するのである。この実施
形態では、上層には正方形をなす最小半導体チップ１４
Ａが配置され、その下層には一回り大きいサイズの矩形
半導体チップ１４Ｂが配置されるように積層している。
このように同一または異種サイズの２枚の半導体チップ
１４Ａ、１４Ｂをそれらの隣接する２辺が平行となるよ
うに縁辺を揃えて配設するが、この場合、上層チップ１
４Ａの電極端子１６ｎ（ｎ＝１、２、………ｎ）と、下
層チップ１４Ａの電極端子１８ｎ（ｎ＝１、２、………
ｎ）は、各チップの隣接する２辺に集中配置させてお
き、かつ配列パターンが同一となるように設定してお
く。そして、上層チップ１４Ａの縁辺が下層チップ１４
Ｂにおける電極端子１８ｎ（ｎ＝１、２、………ｎ）の
配列線上に一致するように積層しているのである。
【００１２】すなわち、各半導体チップ１４Ａ、１４Ｂ
に共通する端子を上記整列される縁辺部分に集中させて
いるのである。例えば、上層半導体チップ１４Ａをメモ
リチップとして構成し、下層半導体チップ１４Ｂをロジ
ック回路チップとして構成した場合、電源ライン、デー
タライン、アドレスラインなどの電極端子、あるいはラ
イトイネーブルなどの制御端子を共通にすることができ
る。したがって、このような共通端子１６ｎ，１８ｎ
（ｎ＝１、２、………ｎ）を各半導体チップ１４Ａ、１
４Ｂにおける整列縁辺側に集中配置するようにしてい
る。このとき、各半導体チップ１４の共通端子の配列パ
ターンを一致させる。もちろん、端子ピッチ間隔も一定
にすることが望ましい。このようにすることにより、各
半導体チップ１４Ａ、１４Ｂが積層されたとき、積層体
の端縁部に配列された共通する端子１６ｎ、１８ｎ同士
が同列位置に設定される。
に共通する端子を上記整列される縁辺部分に集中させて
いるのである。例えば、上層半導体チップ１４Ａをメモ
リチップとして構成し、下層半導体チップ１４Ｂをロジ
ック回路チップとして構成した場合、電源ライン、デー
タライン、アドレスラインなどの電極端子、あるいはラ
イトイネーブルなどの制御端子を共通にすることができ
る。したがって、このような共通端子１６ｎ，１８ｎ
（ｎ＝１、２、………ｎ）を各半導体チップ１４Ａ、１
４Ｂにおける整列縁辺側に集中配置するようにしてい
る。このとき、各半導体チップ１４の共通端子の配列パ
ターンを一致させる。もちろん、端子ピッチ間隔も一定
にすることが望ましい。このようにすることにより、各
半導体チップ１４Ａ、１４Ｂが積層されたとき、積層体
の端縁部に配列された共通する端子１６ｎ、１８ｎ同士
が同列位置に設定される。
【００１３】ところで、実施形態では、上層半導体チッ
プ１４Ａの縁辺に傾斜面を形成するようにして、この傾
斜面に電極端子１６ｎと導通されるメタル層２０ｎ（ｎ
＝１、２、………ｎ）を形成し、チップ積層によりこの
メタル層２０ｎの先端が下層チップ１４Ｂの電極端子１
８ｎに殆ど当接するように延在させている。上層半導体
チップ１４Ａの製造工程を図３に示す。
プ１４Ａの縁辺に傾斜面を形成するようにして、この傾
斜面に電極端子１６ｎと導通されるメタル層２０ｎ（ｎ
＝１、２、………ｎ）を形成し、チップ積層によりこの
メタル層２０ｎの先端が下層チップ１４Ｂの電極端子１
８ｎに殆ど当接するように延在させている。上層半導体
チップ１４Ａの製造工程を図３に示す。
【００１４】ウェハ２２には予めチップ単位に回路素子
が作り込まれており、チップ個片に分割するための分割
ラインＬが設定されている。この分割ラインＬを挟んで
チップ個片の縁部にはアルミなどからなる信号入出力端
子となる電極端子１６ｎを配列させている。そこで、ウ
ェハ２２の素子形成面にて、分割ラインを開口させたエ
ッチング保護膜２４を形成する。すなわち、トランジス
タ、抵抗素子、配線、電極パッドなどの各種素子が形成
されている方位面が（１００）面のウェハ１０に対し、
酸化シリコン膜からなるエッチング保護膜２０をＣＶＤ
法などにより形成する（図３（１））。非能動面側のウ
ェハ１０の裏面にも同様にしてエッチング保護膜２６を
形成する。この状態で、異方性エッチングを行なってエ
ッチング保護膜２４の開口部２８から露出されているシ
リコン単結晶基板をエッチング処理する。この異方性エ
ッチングでは、シリコン単結晶基板が傾斜角度が５４．
７度となる方位面（１１１）面でエッチングが止まり、
Ｖ字形の溝（Ｖ溝）３０が形成される。なお、更にエッ
チングが進むと基板表面と垂直な面からシリコン内奥部
に後退するようになり、エッチング時間を調整する事
で、まずストレート部分が形成され、さらに時間が進む
と紡錘形の孔が形成されるが、この実施形態では異方性
エッチングを前記Ｖ溝３０の生成時点で停止するように
している（図３（２））。このＶ溝３０の深さはエッチ
ング保護膜２４の開口部２８の幅によって左右されるた
め、ウェハ２２の厚みによって任意に調整すればよい。
が作り込まれており、チップ個片に分割するための分割
ラインＬが設定されている。この分割ラインＬを挟んで
チップ個片の縁部にはアルミなどからなる信号入出力端
子となる電極端子１６ｎを配列させている。そこで、ウ
ェハ２２の素子形成面にて、分割ラインを開口させたエ
ッチング保護膜２４を形成する。すなわち、トランジス
タ、抵抗素子、配線、電極パッドなどの各種素子が形成
されている方位面が（１００）面のウェハ１０に対し、
酸化シリコン膜からなるエッチング保護膜２０をＣＶＤ
法などにより形成する（図３（１））。非能動面側のウ
ェハ１０の裏面にも同様にしてエッチング保護膜２６を
形成する。この状態で、異方性エッチングを行なってエ
ッチング保護膜２４の開口部２８から露出されているシ
リコン単結晶基板をエッチング処理する。この異方性エ
ッチングでは、シリコン単結晶基板が傾斜角度が５４．
７度となる方位面（１１１）面でエッチングが止まり、
Ｖ字形の溝（Ｖ溝）３０が形成される。なお、更にエッ
チングが進むと基板表面と垂直な面からシリコン内奥部
に後退するようになり、エッチング時間を調整する事
で、まずストレート部分が形成され、さらに時間が進む
と紡錘形の孔が形成されるが、この実施形態では異方性
エッチングを前記Ｖ溝３０の生成時点で停止するように
している（図３（２））。このＶ溝３０の深さはエッチ
ング保護膜２４の開口部２８の幅によって左右されるた
め、ウェハ２２の厚みによって任意に調整すればよい。
【００１５】しかる後、チップ個片の各縁部に形成され
ている電極端子１６ｎ上の絶縁膜（エッチング保護膜２
４）を除去して入出力端子となっている電極端子１６ｎ
のみを露出させておき、この電極端子１６ｎと導通され
る導電メタル層２０ｎを、前記Ｖ溝３０の傾斜面部まで
延長形成する。この実施形態では、分割ラインＬを挟ん
で対となっているチップ個片の電極端子１６ｎ，１６ｎ
を対向させているので、両端子１６ｎ，１６ｎの両者に
跨るように一括して導電メタル層２０ｎを形成するよう
にしている（図３（３））。もちろん、チップ個片単位
に個別にメタル層２０ｎを形成してもよい。
ている電極端子１６ｎ上の絶縁膜（エッチング保護膜２
４）を除去して入出力端子となっている電極端子１６ｎ
のみを露出させておき、この電極端子１６ｎと導通され
る導電メタル層２０ｎを、前記Ｖ溝３０の傾斜面部まで
延長形成する。この実施形態では、分割ラインＬを挟ん
で対となっているチップ個片の電極端子１６ｎ，１６ｎ
を対向させているので、両端子１６ｎ，１６ｎの両者に
跨るように一括して導電メタル層２０ｎを形成するよう
にしている（図３（３））。もちろん、チップ個片単位
に個別にメタル層２０ｎを形成してもよい。
【００１６】このような電極端子１６ｎと導通される導
電メタル層２０ｎをＶ溝３０の傾斜面に形成した後、ウ
ェハ２２の裏面のラッピング処理を行なってチップ薄膜
化処理を行なう。ラッピング処理をＶ溝３０の底部に達
するまで行なうことにより、Ｖ溝３０部分でチップ個片
に分割された半導体チップ１４Ａが形成される（図１
（４））。この状態では半導体チップ１４Ａの側端縁に
傾斜面が形成され、電極端子１６ｎに導通される導電メ
タル層２０ｎがチップ１４Ａの裏面に達するまで延在し
たものとなる。
電メタル層２０ｎをＶ溝３０の傾斜面に形成した後、ウ
ェハ２２の裏面のラッピング処理を行なってチップ薄膜
化処理を行なう。ラッピング処理をＶ溝３０の底部に達
するまで行なうことにより、Ｖ溝３０部分でチップ個片
に分割された半導体チップ１４Ａが形成される（図１
（４））。この状態では半導体チップ１４Ａの側端縁に
傾斜面が形成され、電極端子１６ｎに導通される導電メ
タル層２０ｎがチップ１４Ａの裏面に達するまで延在し
たものとなる。
【００１７】このようにして形成された半導体チップ１
４Ａを下層半導体チップ１４Ｂ上に積層するが、半導体
チップ１４Ａ、１４Ｂを積層するに際して、層間に絶縁
接着樹脂（図示せず）を介在させることで、チップ間で
端子と基板シリコンとの接触による不具合を防止でき
る。積層する場合、前述したように、下層電極端子１８
ｎの配列線上に上層チップ１４Ａの縁部が一致するよう
に配設し、もって上層電極端子１６ｎと導通されるメタ
ル層２０ｎが下層電極端子１８ｎにほぼ接触された状態
とする。そして、当該導電メタル層２０ｎと下層電極端
子１８ｎとを位置合わせさせた状態で金属塊３２により
を導通させることによて、マルチチップ１０が作成され
る。
４Ａを下層半導体チップ１４Ｂ上に積層するが、半導体
チップ１４Ａ、１４Ｂを積層するに際して、層間に絶縁
接着樹脂（図示せず）を介在させることで、チップ間で
端子と基板シリコンとの接触による不具合を防止でき
る。積層する場合、前述したように、下層電極端子１８
ｎの配列線上に上層チップ１４Ａの縁部が一致するよう
に配設し、もって上層電極端子１６ｎと導通されるメタ
ル層２０ｎが下層電極端子１８ｎにほぼ接触された状態
とする。そして、当該導電メタル層２０ｎと下層電極端
子１８ｎとを位置合わせさせた状態で金属塊３２により
を導通させることによて、マルチチップ１０が作成され
る。
【００１８】実施形態では、図１に示しているように、
上記マルチチップ１０を更にプリント回路基板１２に実
装するようにしている。プリント回路基板１２にはマル
チチップ１０の共通電極端子１６ｎ，１８ｎと接続され
る外部電極端子３４ｎが設けられ、この外部電極端子３
４ｎに対しボンディングワイヤ３６により接続するよう
に構成している。この場合、マルチチップ１０の電極導
通処理と同時にプリント回路基板１２の外部電極端子３
４ｎに対する導通処理を行なうようにすればよい。すな
わち、図１（２）に示しているように、プリント回路基
板１２の外部電極端子３４ｎに対して前記導電メタル層
２０ｎと下層電極端子１８ｎとをワイヤボンディングボ
ール（金属塊３２）により接続しつつ外部電極端子３４
ｎとをボンディングワイヤ３６により導通接続するよう
にすればよい。これにより導通処理を一括で行なうこと
ができる。
上記マルチチップ１０を更にプリント回路基板１２に実
装するようにしている。プリント回路基板１２にはマル
チチップ１０の共通電極端子１６ｎ，１８ｎと接続され
る外部電極端子３４ｎが設けられ、この外部電極端子３
４ｎに対しボンディングワイヤ３６により接続するよう
に構成している。この場合、マルチチップ１０の電極導
通処理と同時にプリント回路基板１２の外部電極端子３
４ｎに対する導通処理を行なうようにすればよい。すな
わち、図１（２）に示しているように、プリント回路基
板１２の外部電極端子３４ｎに対して前記導電メタル層
２０ｎと下層電極端子１８ｎとをワイヤボンディングボ
ール（金属塊３２）により接続しつつ外部電極端子３４
ｎとをボンディングワイヤ３６により導通接続するよう
にすればよい。これにより導通処理を一括で行なうこと
ができる。
【００１９】また、上層半導体チップ１４Ａにメタル層
２０ｎを形成する方法としては、図４に示すような方法
も採用できる。これはウェハ２２の分割ラインＬに沿っ
て異方性エッチングを行なうことによりＶ溝３０を形成
するが、これはウェハ２２の非能動面側である裏面に形
成するようにしている。一方、ウェハ能動面には前記分
割ラインＬに沿って個片チップの電極形成用溝を形成す
るようにしている。異方性エッチング処理を行なう際、
ウェハ２２の裏面には図３に示した実施形態と同様に、
分割ラインＬ部分を開口させたマスク（エッチング保護
膜）を形成して異方性エッチングを行なうことによりマ
トリックスライン状のＶ溝１４がする。一方、このウェ
ハ裏面のエッチングに合わせて、ウェハ１０の能動面に
は、各チップの外部電極に近接し、分割ラインＬに跨る
ような矩形窓を臨ませたマスクを形成して、同時に異方
性エッチングを施す。方位面が（１００）のシリコン単
結晶基板へ異方性エッチングを行なうと、傾斜角度が５
４．７度となる方位面（１１１）面でエッチングが止ま
るため、マスクの矩形窓からエッチングされると、当該
部分には、逆ピラミッド状穴３８が形成される（図４
（１）参照）。このように、異方性エッチングにより、
ウェハ２２の裏面には分割ラインＬに沿ったＶ溝１４が
形成され、ウェハ２２の能動面には電極近傍に逆ピラミ
ッド状穴３８が形成されたウェハ１０が得られる。この
ようなウェハ２２に対し、面圧を加えて前記Ｖ溝３０を
拡開させる方向に湾曲させることによりウェハ２２がチ
ップ個片に分割されるが、この分割により、逆ピラミッ
ド状穴３８が分割ラインＬにて２分割され、図４（２）
に示すように、同時に電極形成用溝４０がチップ個片の
端縁に形成され、これはチップ電極端子１６ｎの近傍に
設定される。そこで、チップ電極端子１６ｎと導通され
るメタル層２０ｎを電極形成用溝４０に延長させ、チッ
プ裏面をラッピング処理して薄膜化することにより、積
層用の半導体チップ１４Ａが作成される（図４
（３））。そして、このメタル層２０ｎを下層半導体チ
ップ１４Ｂの電極端子１８ｎに導通させて信号入出力を
行なわせるようにすればよい。
２０ｎを形成する方法としては、図４に示すような方法
も採用できる。これはウェハ２２の分割ラインＬに沿っ
て異方性エッチングを行なうことによりＶ溝３０を形成
するが、これはウェハ２２の非能動面側である裏面に形
成するようにしている。一方、ウェハ能動面には前記分
割ラインＬに沿って個片チップの電極形成用溝を形成す
るようにしている。異方性エッチング処理を行なう際、
ウェハ２２の裏面には図３に示した実施形態と同様に、
分割ラインＬ部分を開口させたマスク（エッチング保護
膜）を形成して異方性エッチングを行なうことによりマ
トリックスライン状のＶ溝１４がする。一方、このウェ
ハ裏面のエッチングに合わせて、ウェハ１０の能動面に
は、各チップの外部電極に近接し、分割ラインＬに跨る
ような矩形窓を臨ませたマスクを形成して、同時に異方
性エッチングを施す。方位面が（１００）のシリコン単
結晶基板へ異方性エッチングを行なうと、傾斜角度が５
４．７度となる方位面（１１１）面でエッチングが止ま
るため、マスクの矩形窓からエッチングされると、当該
部分には、逆ピラミッド状穴３８が形成される（図４
（１）参照）。このように、異方性エッチングにより、
ウェハ２２の裏面には分割ラインＬに沿ったＶ溝１４が
形成され、ウェハ２２の能動面には電極近傍に逆ピラミ
ッド状穴３８が形成されたウェハ１０が得られる。この
ようなウェハ２２に対し、面圧を加えて前記Ｖ溝３０を
拡開させる方向に湾曲させることによりウェハ２２がチ
ップ個片に分割されるが、この分割により、逆ピラミッ
ド状穴３８が分割ラインＬにて２分割され、図４（２）
に示すように、同時に電極形成用溝４０がチップ個片の
端縁に形成され、これはチップ電極端子１６ｎの近傍に
設定される。そこで、チップ電極端子１６ｎと導通され
るメタル層２０ｎを電極形成用溝４０に延長させ、チッ
プ裏面をラッピング処理して薄膜化することにより、積
層用の半導体チップ１４Ａが作成される（図４
（３））。そして、このメタル層２０ｎを下層半導体チ
ップ１４Ｂの電極端子１８ｎに導通させて信号入出力を
行なわせるようにすればよい。
【００２０】このようにして形成されたマルチチップ１
０は、プリント回路基板１２に実装され、プリント回路
基板１２の外部電極端子３４ｎと共通電極１６ｎ、１８
ｎとが接続導通される。これにより機能をもった半導体
装置４２が作製される。かかるマルチチップ１０では、
異種サイズの半導体チップ１４Ａ、１４Ｂは隣接する２
辺に共通端子１６ｎ、１８ｎを集中配置するように設計
作製し、これらの２辺が整列するようにコーナを一致さ
せて積層する構成を採用しているので、チップセンター
にピラミッド状にチップ積層しなくてもよく、積層作業
を極めて簡易に行なわせることができる。そして、積層
にはチップサイズによる制限は無いので、積層順位を任
意に設定でき、パッケージ設計の自由度は著しく増大す
る。また、積層されるチップ１４Ａ、１４Ｂの共通端子
１６ｎ、１８ｎ同士はメタル層２０ｎにより導通状態と
なり、上下間で共通にすることができ、プリント回路基
板１２へのボンディングワイヤ３６の長さも最短とする
ことができる。この結果、電気的な特性の劣化を最小に
抑えることができるのである。マルチチップ１０の揃え
た縁辺以外の箇所では凹凸端面となるが、これらは樹脂
モールドによって外形を整えることができるので、何ら
問題はない。
０は、プリント回路基板１２に実装され、プリント回路
基板１２の外部電極端子３４ｎと共通電極１６ｎ、１８
ｎとが接続導通される。これにより機能をもった半導体
装置４２が作製される。かかるマルチチップ１０では、
異種サイズの半導体チップ１４Ａ、１４Ｂは隣接する２
辺に共通端子１６ｎ、１８ｎを集中配置するように設計
作製し、これらの２辺が整列するようにコーナを一致さ
せて積層する構成を採用しているので、チップセンター
にピラミッド状にチップ積層しなくてもよく、積層作業
を極めて簡易に行なわせることができる。そして、積層
にはチップサイズによる制限は無いので、積層順位を任
意に設定でき、パッケージ設計の自由度は著しく増大す
る。また、積層されるチップ１４Ａ、１４Ｂの共通端子
１６ｎ、１８ｎ同士はメタル層２０ｎにより導通状態と
なり、上下間で共通にすることができ、プリント回路基
板１２へのボンディングワイヤ３６の長さも最短とする
ことができる。この結果、電気的な特性の劣化を最小に
抑えることができるのである。マルチチップ１０の揃え
た縁辺以外の箇所では凹凸端面となるが、これらは樹脂
モールドによって外形を整えることができるので、何ら
問題はない。
【００２１】なお、上記構成では、サイズが異なる半導
体チップ１４Ａ、１４Ｂを積層するものとして述べた
が、サイズの如何に拘わらず、一つの回路装置を構成す
る異なる種類の半導体チップを対象とし、これらに共通
する電極を同一の配列パターンで各チップにおける隣接
する２辺の範囲内に集中配置し、前記２辺を整列させて
異種半導体チップを積層してこの積層体の端面部分で共
通電極の導通接続をなすようにしてもよい。
体チップ１４Ａ、１４Ｂを積層するものとして述べた
が、サイズの如何に拘わらず、一つの回路装置を構成す
る異なる種類の半導体チップを対象とし、これらに共通
する電極を同一の配列パターンで各チップにおける隣接
する２辺の範囲内に集中配置し、前記２辺を整列させて
異種半導体チップを積層してこの積層体の端面部分で共
通電極の導通接続をなすようにしてもよい。
【００２２】上記実施形態では、２層構造のマルチチッ
プ１０としているが、上層半導体チップ１４Ａの上面に
更に半導体チップを積層するようにしてもよい。この場
合においても、前述した半導体チップ１４Ａの場合と同
様に、電極端子１６ｎの配列線上に上層配置される半導
体チップの縁辺を一致させるようにすればよい。
プ１０としているが、上層半導体チップ１４Ａの上面に
更に半導体チップを積層するようにしてもよい。この場
合においても、前述した半導体チップ１４Ａの場合と同
様に、電極端子１６ｎの配列線上に上層配置される半導
体チップの縁辺を一致させるようにすればよい。
【００２３】図５に実施形態に係るマルチチップパッケ
ージの類例を示している。積層されたマルチチップ１０
は、前述したように下層半導体チップ１４Ｂの電極端子
３４ｎ列上に上層半導体チップ１４Ａの縁辺を沿わせて
積層し、上層半導体チップ１４Ａの縁部には上層電極端
子１８ｎと導通されチップ裏面側に向けて延在する導電
メタル層２０ｎが設けられ、当該導電メタル層２０ｎと
下層電極端子３４ｎとを位置合わせさせた状態で金属塊
３２により導通されている。この積層マルチチップ１０
を樹脂封止することによりパッケージを形成できるが、
図５（１）に示した例は、前記金属塊３２以外の部分を
樹脂封止するものとしている。これは例えば感光性樹脂
をノズルによる選択塗布させることにより実現される。
また、図５（２）に示した例は、上下半導体チップ１４
Ａ、１４Ｂを積層して金属塊３２により上下の導通を取
った後、この金属塊３２にワイヤボンディングを施して
リード端子と接続し、トランスファーモールドによりマ
ルチチップ１０の全体を樹脂封止し、ＱＦＰ（Quad Fla
t Package）にしたものである。更に、図５（３）に示
した例は、金属塊３２に対しシングルポイントＴＡＢに
より、リード端子を接続し、樹脂をコーティングしてパ
ッケージにしている。また、図５（４）に示した例は、
金属塊３２の形成と、ワイヤボンディングによる接続を
一括で行なった後に樹脂封止するようにしたもので、金
属塊３２の配置位置にワイヤボンディング技術により、
ボンディングボールを形成して上下チップ１４Ａ、１４
Ｂの導通をとり、連続して外部リード端子との接続をボ
ンディングワイヤにより行なうことにより一括接続をな
し、その後、全体をトランスファーモールドを行なって
ＱＦＰ構造としたものである。
ージの類例を示している。積層されたマルチチップ１０
は、前述したように下層半導体チップ１４Ｂの電極端子
３４ｎ列上に上層半導体チップ１４Ａの縁辺を沿わせて
積層し、上層半導体チップ１４Ａの縁部には上層電極端
子１８ｎと導通されチップ裏面側に向けて延在する導電
メタル層２０ｎが設けられ、当該導電メタル層２０ｎと
下層電極端子３４ｎとを位置合わせさせた状態で金属塊
３２により導通されている。この積層マルチチップ１０
を樹脂封止することによりパッケージを形成できるが、
図５（１）に示した例は、前記金属塊３２以外の部分を
樹脂封止するものとしている。これは例えば感光性樹脂
をノズルによる選択塗布させることにより実現される。
また、図５（２）に示した例は、上下半導体チップ１４
Ａ、１４Ｂを積層して金属塊３２により上下の導通を取
った後、この金属塊３２にワイヤボンディングを施して
リード端子と接続し、トランスファーモールドによりマ
ルチチップ１０の全体を樹脂封止し、ＱＦＰ（Quad Fla
t Package）にしたものである。更に、図５（３）に示
した例は、金属塊３２に対しシングルポイントＴＡＢに
より、リード端子を接続し、樹脂をコーティングしてパ
ッケージにしている。また、図５（４）に示した例は、
金属塊３２の形成と、ワイヤボンディングによる接続を
一括で行なった後に樹脂封止するようにしたもので、金
属塊３２の配置位置にワイヤボンディング技術により、
ボンディングボールを形成して上下チップ１４Ａ、１４
Ｂの導通をとり、連続して外部リード端子との接続をボ
ンディングワイヤにより行なうことにより一括接続をな
し、その後、全体をトランスファーモールドを行なって
ＱＦＰ構造としたものである。
【００２４】本発明の実施の形態に係る半導体装置を実
装した電子機器として、図６にノート型パーソナルコン
ピュータ１２００を示している。前記ノート型パーソナ
ルコンピュータ１２００は、高機能化を図った半導体装
置を備えているため、性能を向上させることができる。
装した電子機器として、図６にノート型パーソナルコン
ピュータ１２００を示している。前記ノート型パーソナ
ルコンピュータ１２００は、高機能化を図った半導体装
置を備えているため、性能を向上させることができる。
【００２５】
【発明の効果】以上説明したように、本発明は、同一の
配列パターンに配列された共通の電極を有する半導体チ
ップを下層チップの電極端子列上に上層チップの縁辺を
沿わせて積層し、上層チップの縁部には上層電極端子と
導通されチップ裏面側に向けて延在する導電メタル層が
設けられ、当該導電メタル層と下層電極端子とを位置合
わせさせた状態で金属塊によりを導通させて積層してた
構成を採用しているので、半導体チップの３次元実装が
容易にできるとともに、電気的特性の劣化を最小にする
ことのできるマルチチップおよびこれを用いた半導体装
置ならびに電子機器を製造することができる。
配列パターンに配列された共通の電極を有する半導体チ
ップを下層チップの電極端子列上に上層チップの縁辺を
沿わせて積層し、上層チップの縁部には上層電極端子と
導通されチップ裏面側に向けて延在する導電メタル層が
設けられ、当該導電メタル層と下層電極端子とを位置合
わせさせた状態で金属塊によりを導通させて積層してた
構成を採用しているので、半導体チップの３次元実装が
容易にできるとともに、電気的特性の劣化を最小にする
ことのできるマルチチップおよびこれを用いた半導体装
置ならびに電子機器を製造することができる。
【図１】実施形態に係るマルチチップをプリント回路基
板に実装した半導体装置の斜視図および要部断面図であ
る。
板に実装した半導体装置の斜視図および要部断面図であ
る。
【図２】実施形態に係るマルチチップの平面図である。
【図３】上層半導体チップの製造工程図である。
【図４】上層半導体チップの製造工程の他の例を示す説
明図である。
明図である。
【図５】実施形態に係るマルチチップパッケージの構成
例を示す断面図である。
例を示す断面図である。
【図６】実施形態に係るマルチチップの電子機器への適
用例の説明図である。
用例の説明図である。
【符号の説明】 １０ マルチチップ １２ プリント回路基板 １４Ａ 上層半導体チップ １４Ｂ 下層半導体チップ １６ｎ 上層電極端子 １８ｎ 下層電極端子 ２０ｎ メタル層 ２２ ウェハ ２４ エッチング保護膜 ２６ エッチング保護膜 ２８ 開口部 ３０ Ｖ溝 ３２ 金属塊 ３４ｎ 外部電極端子 ３６ ボンディングワイヤ ３８ 逆ピラミッド状穴 ４０ 電極形成用溝 ４２ 半導体装置
Claims (10)
- 【請求項１】 同一の配列パターンに配列された共通の
電極を有する半導体チップを下層チップの電極端子列上
に上層チップの縁辺を沿わせて積層し、上層チップの縁
部には上層電極端子と導通されチップ裏面側に向けて延
在する導電メタル層が設けられ、当該導電メタル層と下
層電極端子とを位置合わせさせた状態で金属塊によりを
導通させて積層してなることを特徴とするマルチチッ
プ。 - 【請求項２】 上層チップの縁部には傾斜面を有し、こ
の傾斜面に沿って前記導電メタル層を形成してなること
を特徴とする請求項１に記載のマルチチップ。 - 【請求項３】 前記上下半導体チップは同一または異種
サイズの半導体チップからなり、それらの隣接する２辺
を整列して積層し、各半導体チップに共通する端子を上
記整列された縁辺側に集中させ、集中配置された積層チ
ップ間の端子同士を積層体の端面部分で導通接続したこ
とを特徴とする請求項１または２に記載のマルチチッ
プ。 - 【請求項４】 同一の配列パターンに配列された共通の
電極を有する半導体チップを下層チップの電極端子列上
に上層チップの縁辺を沿わせて積層し、上層チップの縁
部には上層電極端子と導通されチップ裏面側に向けて延
在する導電メタル層が設けられ、当該導電メタル層と下
層電極端子とを位置合わせさせた状態で金属塊により導
通させるとともに、樹脂により封止したことを特徴とす
るマルチチップパッケージ。 - 【請求項５】 前記封止樹脂は金属塊部分を露出してな
ることを特徴とする請求項４に記載のマルチチップパッ
ケージ。 - 【請求項６】 前記金属塊にワイヤボンディングを施し
て外部電極と接続し、樹脂で封止をなしたことを特徴と
する請求項４に記載のマルチチップパッケージ。 - 【請求項７】 前記金属塊にリード端子を接続して樹脂
封止をなしたことを特徴とする請求項４に記載のマルチ
チップパッケージ。 - 【請求項８】 同一の配列パターンに配列された共通の
電極端子を有する半導体チップを下層チップの電極列上
に上層チップの縁辺を沿わせて積層し、上層チップの縁
部には上層電極端子と導通されチップ裏面側に向けて延
在する導電メタル層が設けられるとともに、前記導電メ
タル層と下層電極端子とを位置合わせさせて積層したマ
ルチチップを有し、このマルチチップをプリント回路基
板に搭載し、当該プリント回路基板の外部電極端子に対
して前記導電メタル層と下層電極端子とをスタッドによ
り接続しつつ外部電極端子とをワイヤボンディングによ
り導通接続し、樹脂封止してなることを特徴とするマル
チチップパッケージ。 - 【請求項９】請求項４乃至８に記載のマルチチップパッ
ケージを実装してなることを特徴とする半導体装置。 - 【請求項１０】 請求項９に記載の半導体装置を備えた
ことを特徴とする電子機器。
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| JP37120399A JP3829562B2 (ja) | 1999-12-27 | 1999-12-27 | マルチチップ、マルチチップパッケージ、半導体装置および電子機器 |
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