JP4257534B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4257534B2
JP4257534B2 JP2004356819A JP2004356819A JP4257534B2 JP 4257534 B2 JP4257534 B2 JP 4257534B2 JP 2004356819 A JP2004356819 A JP 2004356819A JP 2004356819 A JP2004356819 A JP 2004356819A JP 4257534 B2 JP4257534 B2 JP 4257534B2
Authority
JP
Japan
Prior art keywords
tape carrier
semiconductor device
manufacturing
bonding
bonding portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004356819A
Other languages
English (en)
Other versions
JP2005072626A (ja
JP2005072626A5 (ja
Inventor
伸晃 橋元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004356819A priority Critical patent/JP4257534B2/ja
Publication of JP2005072626A publication Critical patent/JP2005072626A/ja
Publication of JP2005072626A5 publication Critical patent/JP2005072626A5/ja
Application granted granted Critical
Publication of JP4257534B2 publication Critical patent/JP4257534B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67126—Apparatus for sealing, encapsulating, glassing, decapsulating or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985—Flexible insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H01L2924/07811—Extrinsic, i.e. with electrical conductive fillers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor

Description

本発明は、半導体装置及びその製造方法、半導体モジュール、回路基板並びに電子機器に関する。
近年の電子機器の小型化に伴い、高密度実装に適した半導体装置のパッケージが要求されている。これに応えるために、ＢＧＡ（Ball Grid Array）やＣＳＰ（Chip Scale/Size Package）のような表面実装型パッケージが開発されている。表面実装型パッケージでは、半導体チップに接続される配線パターンの形成された基板が使用されることがある。
従来の表面実装型パッケージでは、半導体チップと配線パターンとが、ハンダ等の合金によって接合されていたので、信頼性や生産性の向上が難しかった。
特開平１０−８４０１４号公報 特開平９−２９３７４９号公報 特開平９−１１５９５０号公報
本発明は、この問題点を解決するものであり、その目的は、信頼性及び生産性に優れた半導体装置の製造方法及びその方法により製造される半導体装置、半導体モジュール、回路基板並びに電子機器を提供することにある。
（１）本発明に係る半導体装置の製造方法は、マトリクス状にボンディング部が形成されたテープキャリアと半導体素子を接着剤により接着し、前記半導体素子に形成されてなる電極を前記ボンディング部に電気的に接続し、各半導体素子ごとに、前記テープキャリアを個片に分離する。
本発明で、ボンディング部とは、個々の半導体素子を接続する部分のことで、例えば、半導体素子の電極が接合されるランドと、外部電極を形成するためのランドと、これらのランドを接続する配線などを含んでもよい。このボンディング部は、基板上に設けられるものであって、デバイスホール内に突出するものではない。
本発明では、テープキャリアの幅方向に、複数のボンディング部が並べて形成され、複数の半導体素子が接着されている。したがって、テープキャリアには、幅方向に複数の半導体素子が搭載されるので、大量の半導体装置を製造することができる。
（２）この半導体装置の製造方法において、
前記テープキャリアに複数の外部電極を設ける工程をさらに含んでもよい。
（３）この半導体装置の製造方法において、
前記テープキャリアを個片に分離する工程では、前記テープキャリアを個片に打ち抜いてもよい。
（４）この半導体装置の製造方法において、
前記接着剤には導電粒子が分散され、前記ボンディング部と前記半導体素子とを電気的に接続してもよい。
本発明によれば、導電粒子によってボンディング部と電極とを電気的に導通させるので、信頼性及び生産性に優れた方法で半導体装置を製造することができる。
（５）この半導体装置の製造方法において、
前記半導体素子に形成されてなる電極と前記ボンディング部との接続は、
前記接着剤を、前記半導体素子の前記電極を有する面と前記ボンディング部との間に介在させ、前記半導体素子と前記テープキャリアとの間に圧力を加えて、前記導電粒子を介して行われてもよい。
（６）この半導体装置の製造方法において、
リールから前記テープキャリアが引き出されて、前記工程のうちの少なくとも一部の工程が行われるとともに、他のリールに前記テープキャリアが巻き取られて次の工程に移ってもよい。
これによれば、リール・トゥ・リールでそれぞれの工程を行えるので、円滑な半導体装置の製造が可能である。
（７）この半導体装置の製造方法において、
前記工程のうち少なくとも一部の工程を、長さ方向に複数の前記ボンディング部を含む長さで前記テープキャリアを矩形基板に切断する工程の後に行ってもよい。
これによれば、矩形基板に対して工程が行われるので、製造量が比較的少ない場合には、リール・トゥ・リールで工程を行うよりも、効率的になる。
（８）この半導体装置の製造方法において、
前記テープキャリアには、前記矩形基板として切断される領域内に位置する前記ボンディング部を区画する認識マークが形成されていてもよい。
こうすることで、テープキャリアを矩形基板に切断するときの切断位置を容易に認識することができる。
（９）この半導体装置の製造方法において、
前記テープキャリアを矩形基板に切断する工程は、前記半導体素子を前記テープキャリアに接着する工程の前に行われ、
前記テープキャリアのいずれかの幅方向に一行の前記ボンディング部を基準として、長さ方向に自然数ｎ×定数ｄ番目の幅方向に一行のボンディング部上で、前記テープキャリアを切断してもよい。
これによれば、矩形基板に切断しなくても使用可能なテープキャリアが使用される。そして、所定の位置のボンディング部上でテープキャリアが切断される。ここで、ボンディング部上でテープキャリアを切断するので、隣同士のボンディング部間で切断するよりも、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、矩形基板に残されるボンディング部に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。
（１０）この半導体装置の製造方法において、
前記半導体素子を前記テープキャリアに接着する工程は、前記テープキャリアを矩形基板に切断する工程の前に行われ、
前記テープキャリアのいずれかの幅方向に一行の前記ボンディング部を基準として、長さ方向に自然数ｎ×定数ｋ番目の幅方向に一行のボンディング部を避けて、前記半導体素子が前記ボンディング部上に載せられ、
前記基準から、長さ方向に自然数ｎ×定数ｄ（ｋ≦ｄ）番目の幅方向に一行の配線パターン上で、前記テープキャリアを切断してもよい。
これによれば、半導体素子を載せてから、テープキャリアを矩形基板に切断するので、切断位置には半導体素子を載せないようになっている。そして、半導体素子が存在しないボンディング部上で、テープキャリアが切断される。ここで、ボンディング部上でテープキャリアを切断するので、隣同士のボンディング部間で切断するよりも、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、矩形基板に残されるボンディング部に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。
（１１）この半導体装置の製造方法において、
前記テープキャリアには、いずれかの幅方向に一行のボンディング部の形成用領域を基準として、長さ方向に自然数ｎ×定数ｋ番目の幅方向に一行のボンディング部の形成用領域を避けて、前記ボンディング部が形成され、
前記テープキャリアを矩形基板に切断する工程は、前記半導体素子を前記テープキャリアに接着する工程の前に行われ、
前記基準から、長さ方向に自然数ｎ×定数ｄ（ｋ≦ｄ）番目の幅方向に一行の配線パターンの形成用領域で、前記テープキャリアを切断してもよい。
これによれば、矩形基板に切断される位置では、幅方向に一行のボンディング部の形成用領域に、ボンディング部が形成されないようになっている。こうすることで、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、矩形基板に残されるボンディング部に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。しかも、ボンディング部が形成されない領域も、ボンディング部の形成用領域としての広さが確保されているので、ボンディング部の形成位置がずれることがない。したがって、ボンディング部の位置の認識を難しくすることがない。
（１２）この半導体装置の製造方法において、
前記テープキャリアには、いずれかの幅方向に一行のボンディング部の形成用領域を基準として、長さ方向に自然数ｎ×定数ｋ番目の幅方向に一行のボンディング部の形成用領域を避けて、前記ボンディング部が形成され、
前記半導体素子を前記テープキャリアに接着する工程は、前記テープキャリアを矩形基板に切断する工程の前に行われ、
前記ボンディング部の形成された領域上のみにおいて、前記半導体素子が前記テープキャリアに接着され、
前記基準から、長さ方向に自然数ｎ×定数ｄ（ｋ≦ｄ）番目の幅方向に一行の配線パターンの形成用領域で、前記テープキャリアを切断してもよい。
これによれば、半導体素子を載せてから、テープキャリアを矩形基板に切断するので、切断位置には半導体素子を載せないようになっている。そして、切断位置では、幅方向に一行のボンディング部の形成用領域に、ボンディング部が形成されないようになっている。こうすることで、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、矩形基板に残されるボンディング部に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。しかも、ボンディング部が形成されない領域も、ボンディング部の形成用領域としての広さが確保されているので、ボンディング部の形成位置がずれることがない。したがって、ボンディング部の位置の認識を難しくすることがない。そして、ボンディング部及び半導体素子が存在しない位置で、テープキャリアが切断される。
（１３）この半導体装置の製造方法において、
前記テープキャリアには、スプロケットホールと位置決め穴とが形成され、
前記位置決め穴を基準として、前記各工程を行ってもよい。
こうすることで、テープキャリアを引き出すときにスプロケットホールが変形しても、位置決め穴を基準として、各種の位置決めを行うことができる。
（１４）この半導体装置の製造方法において、
前記テープキャリアには、スルーホールが形成され、
前記外部電極は、前記スルーホールを介して前記ボンディング部に接続され、かつ、前記ボンディング部が形成された面とは反対側の面に設けられてもよい。
（１５）この半導体装置の製造方法において、
前記テープキャリアに外部電極を形成する工程は、前記テープキャリアに前記外部電極を形成するための材料を搭載する工程と、前記材料を加熱して溶融してボール状に形成するリフロー工程と、を含んでもよい。
（１６）本発明に係る半導体モジュールは、マトリクス状にボンディング部が形成された矩形基板と、
前記ボンディング部に対応して配置されてなる複数の半導体素子と、
前記矩形基板と前記半導体素子とを接続する接着剤と、
を含む。
本発明によれば、マトリクス状（複数行複数列）に半導体素子が矩形基板に搭載されるので、一枚の矩形基板に多数の半導体素子の搭載が可能であり、半導体装置の生産性を向上することができる。本発明で、ボンディング部とは、個々の半導体素子を接続する部分のことで、例えば、半導体素子の電極が接合されるランドと、外部電極を形成するためのランドと、これらのランドを接続する配線などを含んでもよい。このボンディング部は、基板上に設けられるものであって、デバイスホール内に突出するものではない。
（１７）この半導体モジュールにおいて、
前記接着剤は異方性導電膜からなり、
前記異方性導電膜は、前記半導体素子の前記電極が形成された面と前記ボンディング部との間に介在されてなり、
前記異方性導電膜に含まれる導電粒子を介して、前記ボンディングと前記電極とが電気的に接続されていてもよい。
これによれば、異方性導電膜によってボンディング部と電極とが電気的に導通するので、信頼性に優れた導通が確保される。
（１８）この半導体モジュールにおいて、
前記矩形基板には、スルーホールが形成されており、
前記矩形基板における前記ボンディング部が形成された面とは反対側の面に、前記スルーホールを介して前記ボンディング部と電気的に接続する外部電極が形成されてもよい。
（１９）本発明に係る半導体装置は、上記方法により製造される。
（２０）本発明に係る回路基板には、上記半導体装置が実装される。
（２１）本発明に係る電子機器は、上記回路基板を有する。
以下、本発明の実施の形態について図面を参照して説明する。
（第１の実施の形態）
図１〜図９は、第１の実施の形態に係る半導体装置の製造方法を示す図である。本実施形態では、図１に示すテープキャリア１０が使用される。図２は図１のII−II線断面図であり、図３は図１のIII−III線断面図である。また、各図面では、説明のために部材の厚みや大きさの比率が実際のものとは異なるが、この比率に限定されるものではない。
テープキャリア１０は、長尺状又はテープ状の基板１２と、基板１２の少なくとも一方の面に形成された複数のボンディング部１４と、で構成され、図示しないリールに巻き取られて用意される。なお、テープキャリア１０は、基板１２に銅箔などの導電箔が接着剤にて貼り付けられた後、エッチング法などでボンディング部１４が形成された３層テープであっても、接着剤を使用しない２層テープであってもよい。２層テープでは、スパッタリング等により基板に銅などの導電性の膜を被着し、これをエッチングしてボンディング部が形成されるか、銅箔などの導電箔上にポリイミド樹脂等の基板となるワニスを塗布してキュアした後、ボンディング部が形成される。
基板１２は、一般的なテープキャリアに使用される有機系又は樹脂系の材料から形成することができるが、可撓性があれば材料は限定されない。可撓性は、３層テープよりも、接着剤のない２層テープが一般的に優れている。さらに、可撓性を増すために、ＴＡＢ等で行われるようにして部分的なパンチング、オーバーハング等を付加しても良い。
基板１２には、幅方向の両端部に、長さ方向に沿って連続的にスプロケットホール１６が形成されている。スプロケットホール１６は、テープキャリア１０を巻き取ったり引き出すときに、図示しないスプロケットに噛み合うようになっている。
基板１２には、図２に拡大して示すように、スルーホール１８が形成されている。スルーホール１８の一方の開口は、ボンディング部１４によって覆われて塞がれている。すなわち、ボンディング部１４は、スルーホール１８上をまたいで形成されている（オーバーハング）。もちろん、基板１２の両側に開口を有する一般的なスルーホールを用いてもよい。スルーホール１８の内面は、図２のように基板１２の基材が露出していても良いし、必要に応じて銅などのメッキを施しておいても良い。こうすることで、基板１２の一方の面に形成されたボンディング部１４から、スルーホール１８を介して電気的に接続をとって、他方の面に外部電極３８（図７（Ｄ）参照）を形成することができる。
ボンディング部１４は、基板１２の幅方向に複数形成され、かつ、基板１２の長さ方向に繰り返して形成されている。ボンディング部１４は、基板１２上に形成されたものであって、デバイスホールに突出するものではない。したがって、基板１２にデバイスホールを形成する必要がないので、デバイスホールの無いテープキャリア１０を使用することができる。このテープキャリア１０によれば、デバイスホールが無いので撓みが少ない。一つのボンディング部１４には、一つの半導体素子３２（図７（Ｂ）参照）が接続される。ボンディング部１４とは、個々の半導体素子３２を接続する部分のことで、例えば、半導体素子３２の電極３４が接合されるランドと、外部電極３８（図７（Ｄ）参照）を形成するためのランドと、これらのランドを接続する配線などを含む。なお、図１には、ボンディング部１４の形成領域のみが示されており、詳細を省略してある。本実施の形態では、基板１２の幅方向に複数のボンディング部１４が形成されているので、基板１２の幅方向に複数の半導体素子３２が搭載される。また、基板１２の長さ方向に繰り返してボンディング部１４が形成されているので、基板１２の長さ方向に繰り返して半導体素子３２が搭載される。
基板１２には、図３に示すように、各ボンディング部１４の位置を認識するための位置決め穴２０が形成されている。詳しくは、位置決め穴２０は、基板１２の幅方向に並ぶ一行のボンディング部１４のうち、基板１２の幅方向の両外側に位置するボンディング部１４の、さらに外側に形成されている。また、ボンディング部１４の２つの角部付近に一対の位置決め穴２０が形成されている。このように形成された位置決め穴２０によって、基板１２の幅方向に並ぶ一行のボンディング部１４の位置を認識することができる。
基板１２には、図１に示すように、一対の認識マーク２２が形成されている。認識マーク２２は、マトリクス状に複数行複数列で並ぶボンディング部１４を区画して認識できるようにするものである。本実施の形態では、基板１２の長さ方向に４つ、基板１２の幅方向に５つ、すなわち４×５個のボンディング部１４を区画するように、一対のＬ字状の認識マーク２２が形成されている。一対の認識マーク２２にて区画されるボンディング部１４の個数及び認識マーク２２の形状は、任意に決めることができる。また、２層テープが使用される場合には、認識マーク２２は、ボンディング部１４の形成と同時に、ボンディング部１４と同じ材料で形成することができる。
一対の認識マーク２２は、ボンディング部１４のうちの基板１２の幅方向に一行を飛ばして、マトリクス状のボンディング部１４を区画している。言い換えると、一対の認識マーク２２にて区画されたマトリクス状のボンディング部１４と、その隣で一対の認識マーク２２にて区画されたマトリクス状のボンディング部１４との間には、幅方向に一行のボンディング部１４が残るようになっている。この区画から外れるのは、テープキャリア１０の幅方向に一行のボンディング部１４を基準として、長さ方向に自然数ｎ×定数ｋ番目の幅方向に一行のボンディング部１４である。例えば、図１に示す本実施の形態では、
ｋ＝５である。したがって、いずれかの一行のボンディング部１４を基準として、長さ方向に、５、１０、１５、２０、…番目の一行のボンディング部１４が、一対の認識マーク２２による区画からはずれる。この区画から外れた一行のボンディング部１４のいずれかを、切断領域として利用する。例えば、後述するハンダボール形成工程以降、テープキャリアを短冊基板として流動したい場合、後述するフェースダウンボンディング工程後、テープキャリア１０を切断することができる。本実施の形態では、どの工程でも短冊基板として切断できることがメリットとなっている。さらに、一行あいている場所が存在するため、巻き取り方向の可撓性がより増すのが、本実施の形態の特徴である。
図４は、テープキャリア１０を切断する工程を示す図である。同図に示すように、テープキャリア１０は、リール２４に巻き取られて用意されている。そしてテープキャリア１０を、リール２４から引き出して、カッターなどの切断治具２６にて矩形基板２８に切断する。図５には、この矩形基板２８が示されている。
テープキャリア１０の切断位置は、テープキャリア１０のいずれかの幅方向に一行のボンディング部１４を基準として、長さ方向に自然数ｎ×定数ｄ番目の幅方向に一行のボンディング部１４上である。例えば、図１に示す本実施の形態では、
ｄ＝５である。したがって、いずれかの一行のボンディング部１４を基準として、長さ方向に、５、１０、１５、２０、…番目の一行のボンディング部１４上で、テープキャリア１０が切断される。
これによれば、ボンディング部１４上でテープキャリア１０を切断するので、長さ方向で隣同士のボンディング部１４間で切断するよりも、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、図５に示す矩形基板２８に残されるボンディング部１４に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。
なお、本実施の形態では、上述した認識マーク２２による区画から外れた全ての行のボンディング部１４上で、テープキャリア１０が切断される。このことは、
ｋ＝ｄ＝５であることで示される。したがって、一対の認識マーク２２の区画からはずれた全ての行のボンディング部１４上で、テープキャリア１０は切断される。
その変形例として、
ｋ＜ｄとして、テープキャリア１０から、図６に示す矩形基板５８に切断してもよい。矩形基板５８は、認識マーク２２による区画から外れた全ての行のボンディング部１４のうち、いくつかの行のボンディング部１４上でのみ、テープキャリア１０が切断されて得られる。具体的には、図６に示す例では、テープキャリア１０の切断位置を決める式の自然数ｎ×定数ｄにおいて、
ｄ＝１０となっている。そして、いずれかの一行のボンディング部１４を基準として、長さ方向に、１０、２０、３０、…番目の一行のボンディング部１４上で、テープキャリア１０が切断される。そして、矩形基板５８には、複数対の認識マーク２２によって、複数のマトリクス形状に並ぶボンディング部１４が形成されている。それぞれのマトリクス形状のボンディング部１４の間には、認識マーク２２による区画から外れた一行のボンディング部１４が形成されている。
上述してきた認識マーク２２は、スルーホール１８上にオーバーハングしていてもよい。こうすることで、例えばハンダボール形成時、裏面から認識マーク２２を確認して、ハンダボール形成することができる。このため、さらに形成歩留まりを上げることができる。
こうして、図５又は図６に示す矩形基板２８、５８が得られると、次の工程に移る。以下の工程は、図５に示す矩形基板２８を使用した例である。
本実施の形態で、半導体素子３２の実装の形態は、フェースアップボンディングであってもフェースダウンボンディングであってもよい。フェースアップボンディングでは、半導体素子３２の電極３４とボンディング部１４は、ワイヤーボンディングもしくはＴＡＢボンディングで接続され、その後、半導体素子３２の実装部は樹脂で覆われることが多い。フェースダウンボンディングでは、導電樹脂ペーストによるもの、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合によるもの、絶縁樹脂の収縮力によるものなどの形態があり、そのいずれの形態を用いてもよい。本実施の形態では、異方性導電膜３０を使用して半導体チップ３２をフェースダウンボンディングする方法で説明する。本実施の形態では、接着剤として異方性導電膜３０を使用するが、本発明では、接着剤は半導体素子３２を接着するためのものであるから、絶縁性の接着剤を使用してもよい。
図７（Ａ）は、矩形基板２８に異方性導電膜を貼り付ける工程を示す図である。異方性導電膜３０は、接着剤（バインダ）に導電粒子（導電フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電膜３０は、予めシート状に形成されてから矩形基板２８に貼り付けてもよく、あるいは異方性導電接着剤として液状のまま矩形基板２８に設けてもよい。なお、異方性導電膜３０の接着剤として、熱硬化性の接着剤が使用されることが多い。異方性導電膜３０は、少なくとも各ボンディング部１４上に設けられる。あるいは、矩形基板２８の全体を覆うように異方性導電膜３０を設ければ、簡単にその工程を行うことができる。なお、矩形基板２８の外周端部を除いて異方性導電膜３０を設ければ、矩形基板２８の外周端面に異方性導電膜３０が付着しないようになり、その後の矩形基板２８の取り扱い上都合がよい。
次に、図７（Ｂ）に示すように、異方性導電膜３０上に、複数の半導体素子３２を載せる（フェースダウンボンディング工程）。上述したように、矩形基板２８には、複数行複数列でボンディング部１４が形成されており、各ボンディング部１４上に個々の半導体素子３２を載せる。半導体素子３２には複数の電極３４が設けられており、電極３４が設けられた面３６を異方性導電膜３０上に載せる。また、ボンディング部１４は、電極３４の配置に応じた形状になっており、電極３４を位置合わせして半導体素子３２を載せる。その位置合わせには、位置決め穴２０も利用することができる。あるいは、専用の認識パターンを形成してもよい。なお、ボンディング部１４には、電極３４に対応する位置に、他の部分よりも幅の広いランドが形成されることが好ましい。
異方性導電膜３０上には、半導体素子３２を１個ずつ載せてもよいし、複数の半導体素子３２を同時に載せてもよい。例えば、１枚の矩形基板２８の全てのボンディング部１４に対応する個数の半導体素子３２を同時に載せてもよい。
なお、半導体素子３２は、二辺にのみ電極３４が形成されたものであっても、四辺に電極３４が形成されたものでもよい。電極３４は、金又はハンダ等の突起をＡｌパッド上に設けたものを用いることが多いが、ボンディング部１４に突起を設けたり又はボンディング部１４をエッチングして突起を形成してもよい。
以上の工程により、半導体素子３２の電極３４が形成された面３６と、矩形基板２８のボンディング部１４が形成された面と、の間に異方性導電膜３０を介在する。半導体素子３２を１個ずつ載せる場合であっても、全ての半導体素子３２を載せ終えてから次の工程に進むことが好ましい。
次に、図７（Ｃ）に示すように、治具４０を、半導体素子３２の電極３４が形成された面３６とは反対の面に押しつけて、半導体素子３２をボンディング部１４の方向に加圧する。治具４０は、図示しないヒータを内蔵しており、半導体素子３２を加熱する。なお、図示するように、複数の半導体素子３２を一括圧着しても良いし、各半導体素子３２を１個づつ圧着してもよい。
こうして、半導体素子３２の電極３４と、ボンディング部１４とは、異方性導電膜３０の導電粒子を介して電気的に導通する。本実施形態によれば、異方性導電膜３０によってボンディング部１４と電極３４とを電気的に導通させるのと同時に、半導体素子３２と基板１２のアンダーフィルを同時に行えるので、信頼性及び生産性に優れた方法で半導体装置を製造することができる。
また、治具４０によって半導体素子３２が加熱されているので、異方性導電膜３０の接着剤は、少なくとも半導体素子３２の面３６との接触領域において硬化する。使用される接着剤の硬化メカニズムに沿った方法で、接着剤にエネルギーを加えればよい。
次に、図７（Ｄ）に示すように、矩形基板２８に外部電極３８を設ける。そのためには、まず矩形基板２８のスルーホール１８内及びその付近にハンダを設ける。ハンダは、例えばクリームハンダを用いて、印刷法により設けることができる。また、予め形成されたハンダボールを上記位置に載せてもよく、この場合には、位置決め穴２０を利用して、ハンダボールの位置合わせを行うことができる。
続いて、リフロー工程においてハンダを加熱して溶融し、表面張力によりハンダをボール状に形成することで外部電極３８を設ける。外部電極３８は、スルーホール１８を介して、ボンディング部１４とは反対側の面でボンディング部１４に電気的に接続されている。また、ボンディング部１４は、半導体素子３２の電極３４に電気的に接続されている。したがって、外部電極３８は、半導体素子３２の電極３４に電気的に接続されている。
なお、必要に応じて、外部電極３８の形成後、洗浄、マーキング及びキュアを行う。これらの工程でも、必要があれば位置決め穴２０を利用して位置合わせを行うことができる。
以上の工程により、図８に示す半導体モジュール４２が得られる。半導体モジュール４２は、複数行複数列の半導体装置が一体化されたものである。半導体モジュール４２は、複数行複数列に並べられたボンディング部１４が形成された矩形基板２８を含む。矩形基板２８には、各ボンディング部１４ごとに半導体素子３２が搭載されている。また、半導体素子３２の電極３４とボンディング部１４とが異方性導電膜３０を介して電気的に接続されている。矩形基板２８には、ボンディング部１４とは反対側の面に、スルーホール１８を介してボンディング部１４に電気的に接続される外部電極３８が設けられている。したがって、複数行複数列の半導体素子３２のそれぞれのついて、電極３４に電気的に接続される外部電極３８を有する。したがって、各半導体素子３２ごとに、半導体装置が構成されている。したがって、個々の半導体素子３２ごとに、矩形基板２８を個片に分離すると、この個片が完成品としての半導体装置となる。矩形基板２８を個片に分離する工程の一例として、矩形基板２８を個片に打ち抜いてもよい。矩形基板２８を打ち抜くときには、位置決め穴２０を利用して、位置合わせを行うことができる。また、テープキャリア製造中には不良部分も混入するが、その場所には、個々の不良基板認識マークを付けておき、良品チップを搭載しないようにすれば良い。こうすることで、不良に付加価値を付けずに済む。また、その場所を後工程（例えばハンダボール形成工程）のために、均一化したければ、不良半導体素子をダミーで搭載し、後述する個片抜き後、不良として分別してもよい。
図９は、半導体モジュール４２を個片に打ち抜く工程を示す図である。同図において、矩形基板２８における各半導体素子３２の周囲を、固定刃等の固定治具４４が挟んで固定している。そして、可動刃等の可動治具４６にて、半導体素子３２の周囲を打ち抜く。こうして、個片すなわち半導体装置５０が得られる。
各半導体装置５０に対して、必要に応じて、外観検査、電気特性の検査、バーンイン等を行う。
本実施の形態によれば、異方性導電膜３０によってボンディング部１４と電極３４とを電気的に導通させるので、信頼性及び生産性に優れた方法で半導体装置５０を製造することができる。また、テープキャリア１０の幅方向には、複数のボンディング部１４が並べて形成され、各ボンディング部１４ごとに半導体素子３２が接続される。したがって、マトリクス状に複数の半導体素子３２が搭載されるので、本実施の形態は、半導体装置５０の大量生産に適している。さらに、テープキャリア１０は、リール２４に巻き取られて用意され、矩形基板２８に切断されてから、異方性導電膜３０の貼り付け、半導体素子３２の搭載及び押圧、外部電極３８の形成、個片への打ち抜きが行われる。したがって、矩形基板２８に対して少なくとも一つの工程が行われるので、全てをリール・トゥ・リールの工程で行う場合よりも取り扱いが容易になる場合がある。
また、個片切断までの工程全てをリール・トゥ・リールで行う場合も、前述したように、半導体素子が存在しない行があるために、巻き取り方向への可撓性が増すため、リール・トゥ・リールでの製造が容易となり、製品の歩留まりが向上する。
なお、テープキャリア１０には、上述した２層又は３層テープのほかに、両面配線テープ、ビルドアップ配線テープ、ガラスエポキシ系テープなど、リールで供給可能なものであればいずれのものを使用してもよい。言い換えると、テープの材料にはリールで巻き取りが可能な程度のフレキシブル性を有する材料で且つ配線形成が可能な材料であれば、いかなるものでもよい。この点は、以下の各実施の形態においても同様のことである。
（第２の実施の形態）
図１０〜図１１（Ｂ）は、第２の実施の形態に係る半導体装置の製造方法を示す図である。図１０には、本実施の形態で使用されるテープキャリア１１０が示されている。
テープキャリア１１０は、図１に示すテープキャリア１０における認識マーク２２による区画から外れた一行のボンディング部１４が形成されないようになっている。また、一行のボンディング部１４が省略されていること自体がマークとなるので、認識マーク２２も省略されている。
詳しくは、テープキャリア１１０には、いずれかの幅方向に一行のボンディング部１４の形成用の領域１１４を基準として、長さ方向に自然数ｎ×定数ｋ番目の幅方向に一行のボンディング部１４の形成用の領域１１４を避けて、ボンディング部１４が形成されている。例えば、図１０に示す本実施の形態では、
ｋ＝５である。したがって、いずれかの一行のボンディング部１４の形成用の領域１１４を基準として、長さ方向に、５、１０、１５、２０、…番目の領域１１４上には、ボンディング部１４が形成されないようになっている。
そして、いずれかの領域１１４を基準として、テープキャリア１１０の長さ方向に自然数ｎ×定数ｄ番目の領域１１４でテープキャリア１１０を切断することができる。
ｋ＝ｄの場合には、全ての領域１１４でテープキャリア１１０を切断することになり、図１１（Ａ）に示す矩形基板１２８が得られる。
あるいは、
ｋ＜ｄの場合、領域１１４のうちのいくつかのみでテープキャリア１１０を切断することになる。例えば、
ｄ＝１０の場合には、いずれかの一行の領域１１４を基準として、長さ方向に、１０、２０、３０、…番目の領域でテープキャリア１１０が切断される。そして、図１１（Ｂ）に示す矩形基板１５８が得られる。
本実施の形態によれば、矩形基板１２８、１５８に切断される位置では、幅方向に一行のボンディング部１４の形成用の領域１１４に、ボンディング部１４が形成されないようになっている。こうすることで、切断領域を広く確保することができる。その結果、切断作業が容易になるのみならず、矩形基板１２８、１５８に残されるボンディング部１４に切断時のストレスが伝達しなくなり、歩留まりを向上させることができる。しかも、ボンディング部１４が形成されない領域１１４も、ボンディング部１４の形成のための広さが確保されているので、ボンディング部１４の形成位置がずれることがない。したがって、ボンディング部１４の位置の認識を難しくすることがない。
その後、第１の実施の形態で使用した半導体素子３２を、矩形基板１２８に搭載して、外部電極３８を形成して、半導体モジュールを製造して、半導体装置を得ることができる。その詳細は、第１の実施の形態と同様であるので説明を省略する。
（第３の実施の形態）
図１２及び図１３は、第３の実施の形態に係る半導体装置の製造方法を示す図である。上述した実施の形態では、テープキャリアを矩形基板に切断してから、異方性導電膜を設ける工程、半導体素子を載せる工程、半導体素子を押圧する工程、外部電極を設ける工程、個片に打ち抜く工程が行われた。本発明は、これに限定されるものではなく、テープキャリアを矩形基板に切断することなく、全ての工程を行ってもよい。そのメリットは、第１の実施の形態で述べた。
図１２は、テープキャリアに異方性導電膜を設ける工程を示す図である。本実施の形態では、図１に示すテープキャリア１０が使用される。テープキャリア１０は、図１２に示すように、リール２４に巻かれて用意され、他のリール２４にて巻き取られるようになっている。すなわち、本実施の形態では、リール・トゥ・リールの工程が適用される。そして、２つのリール２４間で、異方性導電膜３０が、テープキャリア１０に貼り付けられる。この場合には、異方性導電膜３０は、テープ状をなしてリール１２４に巻かれて用意されることが好ましい。そして、テープキャリア１０に連続的に異方性導電膜３０を貼り付けたら一旦テープキャリア１０を巻き取る。
次に、同様にして、リール・トゥ・リールを適用して複数の半導体素子を連続してテープキャリア１０に載せて、一旦テープキャリア１０を巻き取る。次に、リール・トゥ・リールを適用して、載せられた半導体素子を連続的に押圧して配線パターンに電気的に接続して、一旦テープキャリア１０を巻き取る。次に、リール・トゥ・リールを適用して、全ての半導体素子に対応して連続的に外部電極を設けて、一旦テープキャリア１０を巻き取る。これらの工程は、リール・トゥ・リールで行うことを除き、第１の実施の形態と同様であるので説明を省略する。
さらに、図１３に示すように、リール・トゥ・リールを適用して、個片に打ち抜く工程も行う。すなわち、２つのリール２４間で、図示しない半導体素子の搭載されたテープキャリア１０を、治具１４６にて各半導体素子に対応して個片に打ち抜く。打ち抜き部を拡大すると、図９と同様になる。こうして、上記実施の形態と同様に、半導体装置を得ることができる。
なお、このような全ての工程をリール・トゥ・リールで行うのではなく、いずれかの時点で、テープキャリア１０を矩形基板に切断してもよい。切断の時期は、例えば、異方性導電膜を設けた後で半導体素子を載せる前、半導体素子を載せた後で半導体素子を押圧する前、半導体素子を押圧した後で外部電極を設ける前、外部電極を設けた後で個片に打ち抜く前のいずれの時点でもよい。
図１４には、上述した実施形態に係る方法によって製造された半導体装置１１００を実装した回路基板１０００が示されている。回路基板１０００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１１００の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
なお、半導体装置１１００は、実装面積をベアチップにて実装する面積にまで小さくすることができるので、この回路基板１０００を電子機器に用いれば電子機器自体の小型化が図れる。また、同一面積内においてはより実装スペースを確保することができ、高機能化を図ることも可能である。
そして、この回路基板１０００を備える電子機器として、図１５には、ノート型パーソナルコンピュータ１２００が示されている。
なお、能動部品か受動部品かを問わず、種々の面実装用の電子部品に本発明を応用することもできる。電子部品として、例えば、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
（その他の実施の形態）
図１６は、その他の実施の形態に係るテープキャリアを示す図である。同図に示すテープキャリア２００の基板１２には、その一部を拡大して示すように、少なくとも１つの穴２０２が形成されている。穴２０２は、テープキャリア２００の幅方向に延びる長穴であることが好ましい。また、複数の穴２０２を、テープキャリア２００の幅方向に並べてもよい。穴２０２を形成することで、基板１２が曲がりやすくなり、テープキャリア２００をリールに巻き取りやすくなる。なお、配線パターン２０４が穴２０２上を通ってもよい。
図１７は、その他の実施の形態に係るテープキャリアを示す図である。同図に示すテープキャリア３００には、長手方向の一方を指す矢印３０２が形成されている。矢印３０２は、リール・トゥ・リールでテープキャリア３００を流動させるときの方向を示している。
テープキャリア３００には、長手方向に沿って横書きとなる第１の機種名３０４が形成されている。第１の機種名３０４は、リール・トゥ・リールでテープキャリア３００を流動させるときに、作業者が読みとりやすい方向に記載されている。図１７に示す第１の機種名３０４は、「１Ｍ×４８」と表示してあり、１Ｍバイトの半導体チップが搭載されて４８個の外部端子を有する半導体装置を製造するためのものであることを意味する。テープキャリア３００には、その幅方向に沿って横書きとなる第２の機種名３０６が形成されている。第２の機種名３０６は、第１の機種名３０４よりも詳細な内容を示している。
テープキャリア３００には、個片不良マーク３０８が形成されている。個片不良マーク３０８は、いずれかのボンディング部１４を特定できるように、例えば矢印の形状になっている。個片不良マーク３０８は、対応するボンディング部１４が不良であれば打ち抜かれる。なお、個片不良マーク３０８が打ち抜かれて、不良であることが表示されたボンディング部１４にも、良品の半導体チップと同じ形状のものを搭載することが好ましい。例えば、不良な半導体チップを搭載してもよい。こうすることで、不良なボンディング部１４にもハンダボールを設けることができる。
テープキャリア３００には、ボンディング部１４のランドの位置を認識するための認識マーク３１０、３１２が形成されている。例えば、各ボンディング部１４が矩形をなしており、四隅又は四隅に近い位置に認識マーク３１０、３１２を形成してもよい。図１７に示す例では、矩形をなすボンディング部１４の対角線の両端に位置する一対の角のうち、一方の角に近い位置に認識マーク３１０が形成され、他方の角に近い位置に認識マーク３１２が形成されている。また、一方の認識マーク３１０と他方の認識マーク３１２とは、拡大して示すように、形状が異なっていてもよい。認識マーク３１０、３１２の形状の違いを検出することで、テープキャリア３００の向きが逆になっていた場合に、これを検出することができる。
テープキャリア３００には、図４に示すように切断するときの位置を示す切断マーク３１４が形成されている。図１７の例では、切断位置に沿って延びる２本のメッキリードの間の領域が切断マーク３１４である。これによれば、切断位置はメッキリードの間であって、メッキリードを切断しないので、切断時に金属の切りくずが生じない。
矢印３０２、第１又は第２の機種名３０４、３０６、個片不良マーク３０８、認識マーク３１０、３１２の全て又は少なくとも１つを、ボンディング部１４と同じ材料で同時に形成することが好ましい。
図１は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図２は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図３は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図４は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図５は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図６は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図７（Ａ）〜図７（Ｄ）は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図８は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図９は、本発明を適用した第１の実施形態に係る半導体装置の製造方法を示す図である。 図１０は、本発明を適用した第２の実施形態に係る半導体装置の製造方法を示す図である。 図１１（Ａ）及び図１１（Ｂ）は、本発明を適用した第２の実施形態に係る半導体装置の製造方法を示す図である。 図１２は、本発明を適用した第３の実施形態に係る半導体装置の製造方法を示す図である。 図１３は、本発明を適用した第３の実施形態に係る半導体装置の製造方法を示す図である。 図１４は、本実施形態に係る半導体装置が実装された回路基板を示す図である。 図１５は、本実施形態に係る半導体装置が実装された回路基板を備える電子機器を示す図である。 図１６は、その他の実施形態に係るテープキャリアを示す図である。 図１７は、その他の実施形態に係るテープキャリアを示す図である。
符号の説明
１０…テープキャリア １２…基板 １４…ボンディング部 １６…スプロケットホール １８…スルーホール ２２…認識マーク ２４…リール ２６…切断治具 ２８…矩形基板 ３０…異方性導電膜 ３２…半導体素子 ３４…電極 ３８…外部電極 ４０…治具 ４２…半導体モジュール ４４…固定治具 ４６…可動治具 ５０…半導体装置 ５８…矩形基板 １１０…テープキャリア １１４…領域 １２４…リール １２８…矩形基板 １４６…治具 １５８…矩形基板 ２００…テープキャリア ２０４…配線パターン ３００…テープキャリア ３０２…矢印 ３０４…第１の機種名 ３０６…第２の機種名 ３０８…個片不良マーク ３１０…認識マーク ３１２…認識マーク ３１４…切断マーク

Claims (7)

  1. テープキャリアに複数の半導体素子を複数行複数列で並ぶように取り付ける（ａ）工程と、
    前記テープキャリアを切断する（ｂ）工程と、
    前記（ｂ）工程で前記テープキャリアから切断されてなる矩形基板に複数の外部端子を設ける（ｃ）工程と、
    を含み、
    前記（ａ）工程において、前記半導体素子は、前記テープキャリアの幅方向に存在しない行を設けるように取り付けられ、
    前記（ａ）及び（ｂ）工程をそれぞれリール・トゥ・リール搬送の方式で行う半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記（ｂ）工程で、複数行複数列で並んだ前記半導体素子を含む領域ごとに前記テープキャリアを切断する半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記（ｃ）工程の後に、前記テープキャリアから切断されてなる前記矩形基板を、１つの前記半導体素子ごとにさらに切断する半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記半導体素子を、前記テープキャリアに、フェースダウンボンディングする半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ａ）工程で、異方性導電膜によって、前記半導体素子の電極と前記テープキャリアに形成されたボンディング部とを電気的に接続する半導体装置の製造方法。
  6. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記（ａ）工程で、前記半導体素子を、前記テープキャリアに、フェースアップボンディングする半導体装置の製造方法。
  7. 請求項６記載の半導体装置の製造方法において、
    前記（ａ）工程で、ワイヤーボンディングによって、前記半導体素子の電極と前記テープキャリアに形成されたボンディング部とを電気的に接続する半導体装置の製造方法。
JP2004356819A 1998-07-28 2004-12-09 半導体装置の製造方法 Expired - Fee Related JP4257534B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004356819A JP4257534B2 (ja) 1998-07-28 2004-12-09 半導体装置の製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP22762598 1998-07-28
JP15827899 1999-06-04
JP2004356819A JP4257534B2 (ja) 1998-07-28 2004-12-09 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000562947 Division 1999-07-23

Publications (3)

Publication Number Publication Date
JP2005072626A JP2005072626A (ja) 2005-03-17
JP2005072626A5 JP2005072626A5 (ja) 2005-10-06
JP4257534B2 true JP4257534B2 (ja) 2009-04-22

Family

ID=34426617

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004356819A Expired - Fee Related JP4257534B2 (ja) 1998-07-28 2004-12-09 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4257534B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070187844A1 (en) 2006-02-10 2007-08-16 Wintec Industries, Inc. Electronic assembly with detachable components
US7928591B2 (en) 2005-02-11 2011-04-19 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
DE112007000316T5 (de) * 2006-02-10 2008-12-11 Wintec Industries, Inc., Fremont Elektronische Baugruppe mit ablösbaren Bauelementen
US8205766B2 (en) 2009-05-20 2012-06-26 The Bergquist Company Method for packaging thermal interface materials
US8430264B2 (en) 2009-05-20 2013-04-30 The Bergquist Company Method for packaging thermal interface materials

Also Published As

Publication number Publication date
JP2005072626A (ja) 2005-03-17

Similar Documents

Publication Publication Date Title
JP3536728B2 (ja) 半導体装置及びテープキャリア並びにそれらの製造方法、回路基板、電子機器並びにテープキャリア製造装置
KR100556240B1 (ko) 반도체 장치 제조방법
US6555200B2 (en) Method of making semiconductor devices, semiconductor device, circuit board, and electronic apparatus
US7511371B2 (en) Multiple die integrated circuit package
US7352058B2 (en) Methods for a multiple die integrated circuit package
US20090004774A1 (en) Method of multi-chip packaging in a tsop package
US8653653B2 (en) High density three dimensional semiconductor die package
US5357400A (en) Tape automated bonding semiconductor device and production process thereof
US7772107B2 (en) Methods of forming a single layer substrate for high capacity memory cards
KR100473816B1 (ko) 반도체장치 및 그 제조방법과 전자기기
US7169643B1 (en) Semiconductor device, method of fabricating the same, circuit board, and electronic apparatus
JP4257534B2 (ja) 半導体装置の製造方法
JP4038021B2 (ja) 半導体装置の製造方法
JP2004200665A6 (ja) 半導体装置およびその製造方法
JP2004200665A (ja) 半導体装置およびその製造方法
JPH02252248A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050805

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050805

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080723

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081008

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081202

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090107

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090120

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120213

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130213

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130213

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees