CN101740411A - 芯片封装结构的制程 - Google Patents

芯片封装结构的制程 Download PDF

Info

Publication number
CN101740411A
CN101740411A CN 200910008384 CN200910008384A CN101740411A CN 101740411 A CN101740411 A CN 101740411A CN 200910008384 CN200910008384 CN 200910008384 CN 200910008384 A CN200910008384 A CN 200910008384A CN 101740411 A CN101740411 A CN 101740411A
Authority
CN
China
Prior art keywords
conductive layer
patterned
layer
chip
soldering
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN 200910008384
Other languages
English (en)
Inventor
沈更新
林峻莹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Original Assignee
BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Chipmos Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US12/270,602 external-priority patent/US7851270B2/en
Application filed by BERMUDA CHIPMOS TECHNOLOGIES Co Ltd, Chipmos Technologies Inc filed Critical BERMUDA CHIPMOS TECHNOLOGIES Co Ltd
Publication of CN101740411A publication Critical patent/CN101740411A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

一种芯片封装结构的制程如下所述。首先，提供一图案化导电层与一图案化防焊层图案化防焊层，其中图案化导电层具有多个第一开口，图案化防焊层配置于图案化导电层上。接着，接合多个芯片至图案化导电层上，以使芯片与图案化防焊层分别配置于图案化导电层的相对二表面上。然后，借由多条导线电性连接芯片至图案化导电层，其中导线贯穿图案化导电层的第一开口。之后，形成至少一封装胶体，以包覆图案化导电层、图案化防焊层、芯片以及导线。然后，分割封装胶体、图案化导电层与图案化防焊层。本发明的芯片封装结构的制程可在不需用到核心介电层的情况下，制作出芯片封装结构，故所制得的芯片封装结构的厚度小于现有的芯片封装结构的厚度。

Description

芯片封装结构的制程
技术领域
本发明是有关于一种芯片封装结构的制程，且特别是有关于一种较薄的芯片封装结构的制程。
背景技术
在半导体产业中，集成电路(integrated circuits，IC)的制程主要分为三个阶段：集成电路设计、集成电路的制作及集成电路的封装。
在集成电路的制程中，芯片系经由晶片(wafer)制作、电路设计以及切割晶片等步骤而完成。晶片具有一有源面，其为有多个有源元件形成于其上的表面。于形成晶片内的集成电路之后，在晶片的有源面上形成多个接垫，以使由切割晶片所形成的芯片可透过接垫电性连接至承载器。承载器可为一导线架或一线路板。芯片经由打线接合(wire bonding)或倒装焊(flip chip bonding)等方式电性连接至承载器(carrier)，其中芯片的接垫电性连接至承载器的接垫，以形成一芯片封装结构。
一般而言，现有的线路板制程都必需用到核心介电层，而图案化线路层与图案化介电层以全加成法(fully additive process)、半加成法(semi-additiveprocess)、减成法(subtractive process)或是其他适合的方法交替地堆叠于核心介电层上。由前述可知，核心介电层的厚度为线路板的总厚度的主要部分。因此，若无法有效地降低核心介电层的厚度，势必不利于降低芯片封装结构的总厚度。
发明内容
本发明提供一种芯片封装结构的制程，其可制得厚度较薄的芯片封装结构。
本发明提出一种芯片封装结构的制程如下所述。首先，提供一图案化导电层与一图案化防焊层图案化防焊层，其中图案化导电层具有多个第一开口，图案化防焊层配置于图案化导电层上。接着，接合多个芯片至图案化导电层上，以使芯片与图案化防焊层分别配置于图案化导电层的相对二表面上。然后，借由多条导线电性连接芯片至图案化导电层，其中导线贯穿图案化导电层的第一开口。之后，形成至少一封装胶体，以包覆图案化导电层、图案化防焊层、芯片以及导线。然后，分割封装胶体、图案化导电层与图案化防焊层。
在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一导电层。接着，形成一防焊层于导电层上。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。
在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分导电层。之后，图案化导电层以形成图案化导电层。
在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一导电层。然后，形成一防焊层于导电层上。之后，图案化导电层以形成图案化导电层。然后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分图案化导电层。
在本发明的一实施例中，提供图案化导电层与图案化防焊层的方法如下所述。首先，提供一防焊层。接着，形成一导电层于防焊层上。然后，图案化导电层以形成图案化导电层。之后，图案化防焊层以形成图案化防焊层，其中图案化防焊层暴露出部分图案化导电层。
在本发明的一实施例中，多个第二开口形成于图案化防焊层上，其中第二开口暴露出各芯片的局部区域以及部分图案化导电层。
在本发明的一实施例中，多个第三开口形成于图案化防焊层上。
在本发明的一实施例中，芯片封装结构的制程更包括于各第三开口中形成一外部电极，且外部电极透过第三开口电性连接至图案化导电层。
在本发明的一实施例中，芯片封装结构的制程更包括形成一粘着层于芯片与图案化导电层之间。
在本发明的一实施例中，粘着层为一B阶粘着层。
在本发明的一实施例中，B阶粘着层预先形成于芯片的一有源面上。
在本发明的一实施例中，在芯片粘着至图案化导电层之前，B阶粘着层形成于图案化导电层上。
基于上述，本发明的芯片封装结构的制程可在不需用到核心介电层的情况下，制作出芯片封装结构，故本发明的芯片封装结构的制程所制得的芯片封装结构的厚度小于现有的芯片封装结构的厚度。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A至图1H为本发明一实施例的芯片封装结构的制程剖面图。
主要元件符号说明：
100、100’：芯片封装结构
110：导电层
110’：图案化导电层
110a：第一开口
112：第一表面
114：第二表面
116：第一接垫
118：引脚
120：图案化防焊层
122：第二开口
124：第三开口
130：芯片
132：有源面
134：背面
136：第二接垫
140：粘着层
150：导线
160、160’：封装胶体
170：外部电极
具体实施方式
本发明的实施例可参照对应的图示，且于图示或描述中标号相同的处为彼此相同或相似。
图1A至图1H为本发明一实施例的芯片封装结构的制程剖面图。请参照图1A，提供一导电层110与一图案化防焊层120，其中导电层110具有相对的一第一表面112与一第二表面114，图案化防焊层120具有多个第二开口122与多个第三开口124。此外，图案化防焊层120配置于导电层110的第一表面112上，且图案化防焊层120暴露出部分第一表面112。在一较佳的实施例中，可对导电层110施加一棕化(brown oxidation)制程或一黑化(black oxidation)制程，以增加导电层110的表面粗糙度。如此，可提升导电层110与图案化防焊层120的接合度。
在本实施例中，形成图案化防焊层120的方法为贴附一B阶胶膜(B stagedfilm)于导电层110的第一表面112上，其中B阶胶膜亦为一防焊层，且此固态状的防焊层于贴附至导电层110之前或之后可被图案化而形成图案化防焊层120。在一实施例中，图案化防焊层120的形成方式包括先于导电层110的第一表面112上涂布一液态防焊材料(例如B阶液态防焊材料)，然后，固化与图案化此液态防焊材料，以形成图案化防焊层120，固化方式可借由加热或是照射紫外光。在本实施例中，图案化防焊层120可为一B阶胶膜。再者，图案化防焊层120可为一感光性的B阶胶膜。
接着，请参照图1B，以曝光显影以及蚀刻的方式图案化导电层110，以形成一具有多个第一开110a的图案化导电层110’，其中图案化导电层110’具有多个引脚118，且图案化防焊层120暴露出图案化导电层110’的部分第一表面112。换言之，形成于部分第一表面112上的图案化防焊层120定义出多个第一接垫116。值得注意的是，前述形成图案化导电层110’与图案化防焊层120的图案化制程的顺序并非用以限定本发明。在一较佳实施例中，可进行一电镀制程(plating process)，以于第一接垫116上形成一电镀导电层(未绘示)。前述电镀导电层可为一镍/金叠层或是其他适合的金属层。
然后，请参照图1C，多个芯片130粘着至图案化导电层110’，然后，形成多条贯穿第一开110a的导线150，以连接第一接垫116与芯片130，其中各芯片130具有一有源面132、一相对于有源面132的背面134以及多个配置于有源面132上的第二接垫136，且一第二开122暴露出这些第二接垫136。各芯片130借由一配置于芯片130与图案化导电层110’之间的粘着层140粘着至图案化导电层110’。
在本实施例中，导线150是以打线接合的方式形成，且各导线150电性连接一第一接垫116与一第二接垫136。导线150例如为金导线。
在本实施例中，粘着层140例如为一B阶粘着层。B阶粘着层可为ABLESTIK的8008或8008TH。此外，B阶粘着层亦可为ABLESTIK的6200、6201或6202或HITACHI Chemical CO.，Ltd.提供的SA-200-6、SA-200-10。在本发明的一实施例中，B阶粘着层140形成在晶片的有源面。当晶片被切割时，可形成多个芯片130，且芯片130具有位于其有源面132上的粘着层140。因此，B阶粘着层140有利于量产。此外，B阶粘着层140的形成方式包括旋转涂布、印刷或是其他适合的制程。更明确而言，粘着层140是形成在芯片130的有源面132上。具体而言，可先提供一晶片，其具有多个成阵列排列的芯片130。然后，于芯片130的有源面132上形成一二阶粘着层，并借由加热或是照射紫外光的方式使此二阶粘着层部分固化，以形成B阶粘着层140。另外，在芯片130粘着至图案化导电层110’之前，B阶粘着层140可预先形成在图案化导电层110’上。
在本实施例中，在芯片130粘着至图案化导电层110’之后，或者是当一封装胶体包覆芯片130之后，B阶粘着层140才完全固化。在其他实施例中，更可对B阶粘着层140进行一后续的固化制程，使其完全固化。
接着，请参照图1D，一封装胶体160包覆图案化导电层110’、图案化防焊层120、芯片130与导线150。封装胶体160的材质例如为环氧树脂(epoxyresin)。然后，分别于第三开口124中形成多个外部电极170，以电性连接图案化导电层110’。外部电极170例如为焊球。
请参照图1E，相较于图1D是形成封装胶体160来包覆图案化导电层110’、图案化防焊层120、芯片130与导线150，图1E是形成多个封装胶体160’来包覆图案化导电层110’、图案化防焊层120、芯片130与导线150。
请参照图1F与图1G，图1D或图1E中的结构经单颗化(singularize)之后可分别形成多个芯片封装结构100(如图1F所示)或多个芯片封装结构100’(如图1G所示)，其中单颗化的制程包括一冲压制程(punch process)或一切割制程(sawing process)。
在本实施例中，封装胶体160是部分包覆芯片130且暴露出芯片130的背面134，在其他实施例中，封装胶体160亦可完全包覆芯片130(如图1H所示)。
如图1F所示，本实施例的芯片封装结构100主要包括一图案化导电层110’、一图案化防焊层120、一芯片130、多条导线150与一封装胶体160。图案化导电层110’具有相对的一第一表面112与一第二表面114。图案化防焊层120配置于第一表面112。图案化防焊层120暴露出部分的第一表面112。芯片130配置于图案化导电层110’上。导线150电性连接至芯片130以及由图案化防焊层120所暴露出的图案化导电层110’。封装胶体160包覆图案化导电层110’、图案化防焊层120、芯片130以及导线150。
综上所述，相较于现有的芯片封装结构的制程，本发明的制程可制得无核心介电层且厚度较小的芯片封装结构。因此，本发明可降低制作成本并提升产量。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (12)

1.一种芯片封装结构的制程，包括：
提供一图案化导电层与一图案化防焊层，其中该图案化导电层具有多个第一开口，该图案化防焊层配置于该图案化导电层上；
接合多个芯片至该图案化导电层上，以使该些芯片与该图案化防焊层分别配置于该图案化导电层的相对二表面上；
借由多条导线电性连接该些芯片至该图案化导电层，其中该些导线贯穿该图案化导电层的该些第一开口；
形成至少一封装胶体，以包覆该图案化导电层、该图案化防焊层、该些芯片以及该些导线；以及
分割该封装胶体、该图案化导电层与该图案化防焊层。
2.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该图案化防焊层的方法包括：
提供一导电层；
形成一防焊层于该导电层上；
图案化该防焊层以形成该图案化防焊层，其中该图案化防焊层暴露出部分该导电层；以及
图案化该导电层以形成该图案化导电层。
3.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该图案化防焊层的方法包括：
提供一防焊层；
形成一导电层于该防焊层上；
图案化该防焊层以形成该图案化防焊层，其中该图案化防焊层暴露出部分该导电层；以及
图案化该导电层以形成该图案化导电层。
4.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该图案化防焊层的方法包括：
提供一导电层；
形成一防焊层于该导电层上；
图案化该导电层以形成该图案化导电层；以及
图案化该防焊层以形成该图案化防焊层，其中该图案化防焊层暴露出部分该图案化导电层。
5.如权利要求1所述的芯片封装结构的制程，其特征在于，提供该图案化导电层与该图案化防焊层的方法包括：
提供一防焊层；
形成一导电层于该防焊层上；
图案化该导电层以形成该图案化导电层；以及
图案化该防焊层以形成该图案化防焊层，其中该图案化防焊层暴露出部分该图案化导电层。
6.如权利要求1所述的芯片封装结构的制程，其特征在于，多个第二开口形成于该图案化防焊层上，其中该些第二开口暴露出部分该图案化导电层以及各该芯片的局部区域。
7.如权利要求1所述的芯片封装结构的制程，其特征在于，多个第三开口形成于该图案化防焊层上。
8.如权利要求7所述的芯片封装结构的制程，其特征在于，更包括：
于各该第三开口中形成一外部电极，且该些外部电极透过该些第三开口电性连接至该图案化导电层。
9.如权利要求1所述的芯片封装结构的制程，其特征在于，更包括：
形成一粘着层于该些芯片与该图案化导电层之间。
10.如权利要求9所述的芯片封装结构的制程，其特征在于，该粘着层为一B阶粘着层。
11.如权利要求10所述的芯片封装结构的制程，其特征在于，该B阶粘着层预先形成于该芯片的一有源面上。
12.如权利要求10所述的芯片封装结构的制程，其特征在于，在该芯片粘着至该图案化导电层之前，该B阶粘着层形成于该图案化导电层上。
CN 200910008384 2008-11-13 2009-02-25 芯片封装结构的制程 Pending CN101740411A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/270,602 US7851270B2 (en) 2005-07-21 2008-11-13 Manufacturing process for a chip package structure
US12/270,602 2008-11-13

Publications (1)

Publication Number Publication Date
CN101740411A true CN101740411A (zh) 2010-06-16

Family

ID=42463675

Family Applications (1)

Application Number Title Priority Date Filing Date
CN 200910008384 Pending CN101740411A (zh) 2008-11-13 2009-02-25 芯片封装结构的制程

Country Status (1)

Country Link
CN (1) CN101740411A (zh)

Similar Documents

Publication Publication Date Title
US5949142A (en) Chip size package and method of manufacturing the same
KR101193416B1 (ko) 3차원 실장 반도체 장치 및 그의 제조 방법
US6291271B1 (en) Method of making semiconductor chip package
JP2015008332A (ja) 半導体パッケージおよびこの製造方法
JP2005209689A (ja) 半導体装置及びその製造方法
JP2007311688A (ja) 電子装置用基板およびその製造方法、並びに電子装置およびその製造方法
CN204792778U (zh) 半导体衬底结构及半导体封装
KR20050039833A (ko) 기판 기반 비몰드형 패키지
KR20000057139A (ko) 반도체 장치 및 그 제조방법
CN102386106A (zh) 部分图案化的引线框以及在半导体封装中制造和使用其的方法
CN101383301B (zh) 形成倒装芯片突起载体式封装的方法
KR20070028229A (ko) 반도체 패키지 및 그 제조 방법
US6271057B1 (en) Method of making semiconductor chip package
US20040124516A1 (en) Circuit device, circuit module, and method for manufacturing circuit device
KR100411862B1 (ko) 배선기판 및 반도체장치
TW201705426A (zh) 樹脂密封型半導體裝置及其製造方法
KR100346899B1 (ko) 반도체장치 및 그 제조방법
CN106158792A (zh) 半导体封装及其制造方法
CN101740410B (zh) 芯片封装结构的制程
CN104576402A (zh) 封装载板及其制作方法
CN101740424B (zh) 芯片封装结构的制程
CN101740411A (zh) 芯片封装结构的制程
CN1316607C (zh) 具有高散热效能的半导体封装件及其制法
CN101661928A (zh) 芯片封装体
JPH1126648A (ja) 半導体装置およびそのリードフレーム

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C12 Rejection of a patent application after its publication
RJ01 Rejection of invention patent application after publication

Open date: 20100616