DE102015122282A1 - Elektronisches Bauteil und Verfahren zu dessen Herstellung - Google Patents

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Thorsten Meyer
Petteri Palm
Edward Fürgut
Gerald Ofner
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Infineon Technologies AG
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Abstract

Elektronisches Bauteil (900), das Folgendes umfasst: eine elektrisch isolierende Schicht (100) mit mindestens einem Durchgangsloch (700), eine strukturierte, elektrisch leitfähige Struktur (200) mindestens auf Teilen der elektrisch isolierenden Schicht (100), einen elektronischen Chip (300), der elektrisch mit der strukturierten, elektrisch leitfähigen Struktur (200) gekoppelt ist, ein Verkapselungsmaterial (400), das den elektronischen Chip (300) mindestens teilweise verkapselt, und mindestens eine elektrisch leitfähige Kontaktstruktur (800, 304) mindestens teilweise in dem mindestens einen Durchgangsloch (700) in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur (200).

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein elektronisches Bauteil und Verfahren zur Herstellung eines elektronischen Bauteils.
  • Beschreibung des Stands der Technik
  • Packages bzw. Chipgehäuse können als gekapselte elektronische Chips mit elektrischen Anschlüssen bezeichnet werden, die aus dem Verkapselungsmaterial herausragen und an einer elektronischen Peripherie, zum Beispiel einer gedruckten Leiterplatte, befestigt werden.
  • Die Kosten für die Herstellung eines Package sind ein bedeutendes Anliegen der Industrie. Damit im Zusammenhang stehen Leistung, Abmessungen und Zuverlässigkeit. Die unterschiedlichen Lösungen für Packages sind mannigfaltig und müssen anwendungsspezifische Bedürfnisse berücksichtigen. Es gibt Anwendungen, bei denen eine hohe Leistung erforderlich ist, und andere, bei denen die Zuverlässigkeit an erster Stelle steht – aber alle sollten möglichst kostengünstig sein.
  • Kurzfassung der Erfindung
  • Es besteht wohl ein Bedarf an der Herstellung elektronischer Bauteile auf einfache und zuverlässige Weise.
  • Gemäß einer beispielhaften Ausführungsform wird ein elektronisches Bauteil angegeben, das Folgendes umfasst: eine elektrisch isolierende Schicht mit mindestens einem Durchgangsloch, eine strukturierte, elektrisch leitfähige Struktur mindestens auf einem Teil der elektrisch isolierenden Schicht, einen elektronischen Chip (beispielsweise einen Halbleiterchip), der elektrisch mit der strukturierten, elektrisch leitfähigen Struktur gekoppelt ist, ein Verkapselungsmaterial, das den elektronischen Chip mindestens teilweise einkapselt, und mindestens eine elektrisch leitfähige Kontaktstruktur in mindestens einem Teil des mindestens einen Durchgangslochs, die in (insbesondere physischem) Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur steht.
  • Gemäß einer anderen beispielhaften Ausführungsform wird ein Verfahren zur Herstellung eines elektronischen Bauteils angegeben, das Folgendes umfasst: Ausbilden mindestens eines Teils einer strukturierten, elektrisch leitfähigen Struktur mindestens teilweise auf oder über einer elektrisch isolierenden Schicht, elektrisches Koppeln eines elektronischen Chips mit der strukturierten, elektrisch leitfähigen Struktur, Verkapseln des elektronischen Chips mindestens teilweise mit einem Verkapselungsmaterial, Entfernen von Material von der elektrisch isolierenden Schicht, um dadurch mindestens ein Durchgangsloch zu bilden, und Ausbilden mindestens einer elektrisch leitfähigen Kontaktstruktur mindestens teilweise in dem mindestens einen Durchgangsloch in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur.
  • Gemäß einer noch anderen beispielhaften Ausführungsform wird ein Verfahren zur Herstellung einer Mehrzahl elektronischer Komponenten angegeben, das Folgendes umfasst: Ausbilden einer strukturierten, elektrisch leitfähigen Struktur auf einem temporären Träger (genauer einem Träger, der nur vorübergehend genutzt wird, und der keinen Teil eines fertigen Produkts, beispielsweise eines Package bildet), elektrisches Koppeln einer Mehrzahl elektronischer Chips mit der strukturierten, elektrisch leitfähigen Struktur, Verkapseln der elektronischen Chips und der strukturierten, elektrisch leitfähigen Struktur mindestens teilweise durch ein Verkapselungsmaterial, Entfernen des temporären Trägers (genauer nach der Verkapselung), Ausbilden einer Mehrzahl elektrisch leitfähiger Kontaktstrukturen, die mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur in Kontakt stehen, und Vereinzeln eines erhaltenen Körpers (d. h. eines Körpers, der nach den genannten Maßnahmen, einschließlich der Ausbildung der Mehrzahl elektrisch leitfähiger Kontaktstrukturen, erhalten wird) in die Mehrzahl separater elektronischer Bauteile, von denen jedes einen Teil der strukturierten, elektrisch leitfähigen Struktur, einen Teil des Verkapselungsmaterials, mindestens einen von einer Mehrzahl elektronischer Chips und mindestens eine von einer Mehrzahl elektrisch leitfähiger Kontaktstrukturen umfasst.
  • Gemäß einer beispielhaften Ausführungsform der Erfindung wird ein elektronisches Bauteil, beispielsweise ein Package, bereitgestellt, das in einem sehr einfachen Batch-Verfahren hergestellt werden kann, und das eine hohe Zuverlässigkeit im Betrieb sowie eine gute Leistung im Hinblick auf elektrisches Verhalten und mechanische Robustheit zeigt. Bei einem herkömmlichen Herstellungsablauf können ein oder mehrere elektronische Chips (beispielsweise Halbleiterchips) oberhalb einer dielektrischen Schicht montiert werden, die auf mindestens einer ihrer Hauptoberflächen, bereits in diesem Stadium oder später, mit einer elektrisch leitfähigen Struktur beschichtet werden kann. Die elektronischen Chips, die über der elektrisch isolierenden Schicht montiert sind, sind dann bereits im richtigen Zustand für einen anschließenden Verkapselungsvorgang, durch den die elektronischen Chips elektrisch isoliert, mechanisch geschützt und immobilisiert werden. Bereits zuvor oder erst jetzt kann die elektrisch isolierende Schicht durch die Ausbildung eines oder mehrerer Durchgangslöcher an einer oder mehreren geeigneten Stellen geöffnet werden, um Zugang zu den elektrischen Kontakten der elektronischen Chips auf einer Seite zu erhalten, die einer exponierten Oberfläche des Verkapselungsmaterials entgegengesetzt ist. Durch dieses eine oder diese mehreren Durchgangslöcher können der eine oder die mehreren elektronischen Chips von einer Rückseite her durch die elektrisch isolierende Schicht hindurch elektrisch kontaktiert werden.
  • Falls gewünscht, und was besonders im Kontext eines Batch-Herstellungsvorgangs, bei dem die mechanische Stabilität wichtig sein kann, von Vorteil ist, kann die elektrisch isolierende Schicht während eines Teils der Herstellung auf einem temporären Träger angeordnet und gestützt werden, um eine unerwünschte Biegung oder dergleichen während der Montage und Verkapselung sowie während Kontaktierungsvorgängen zu vermeiden. Wenn ein Zugang zu der Hauptoberfläche des elektronischen Chips, die der elektrisch isolierenden Schicht zugewandt ist, gewünscht wird, kann ein solcher temporärer Träger entfernt werden, um eine Hauptoberfläche der elektrisch isolierenden Schicht für eine weitere Bearbeitung freizulegen.
  • Der beschriebene Ablauf ist sehr einfach und ist mit einer Herstellungsarchitektur kompatibel, bei der schon ein einziger Strukturierungsvorgang, in dem das elektrisch leitfähige Material strukturiert wird, ausreicht. Ferner beinhaltet der Ablauf Standardprozesse, so dass vorhandene Ausrüstung und Technologie verwendet werden können, um gehäuste elektronische Chips in einem einfachen Ablauf herzustellen. Gleichzeitig ermöglichen die hergestellten elektronischen Bauteile eine zuverlässige und robuste elektrische Kontaktierung, die auch den Anforderungen hoher Spannungs- und hoher Stromwerte gerecht wird, die in bestimmten Anwendungen, beispielsweise in Leistungshalbleitervorrichtungen auftreten können.
  • Beschreibung weiterer Ausführungsbeispiele
  • Im Folgenden werden weitere beispielhafte Ausführungsformen des elektronischen Bauteils und der Verfahren erläutert.
  • In einer Ausführungsform umfasst das Verfahren ferner das mindestens teilweise Verkapseln der strukturierten, elektrisch leitfähigen Struktur und/oder der mindestens einen elektrisch leitfähigen Kontaktstruktur mit dem Verkapselungsmaterial. Der Ablauf der Verkapselung von mindestens einem Teil des mindestens einen elektronischen Chips und der Verkapselung von mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur und/oder der Verkapselung von mindestens einem Teil der mindestens einen elektrisch leitfähigen Kontaktstruktur kann zu einem einzigen gleichzeitigen Ablauf kombiniert werden. Dies macht den Herstellungsablauf einfach und schnell. Die Verkapselung des elektronischen Chips und der strukturierten, elektrisch leitfähigen Struktur und/oder der elektrisch leitfähigen Kontaktstruktur kann auch eine Unterfüllung beinhalten, durch die unerwünschte Lücken innerhalb des elektronischen Bauteils oder des Package, welche die Wärmeableitungsfähigkeit verschlechtern könnten, verhindert werden. In einem alternativen Ablauf wird nur der elektronische Chip im Prozess der Verkapselung eingebettet, während die strukturierte, elektrisch leitfähige Struktur und/oder die elektrisch leitfähige Kontaktstruktur dann unverkapselt bleiben oder separat durch ein anderes Verkapselungsmaterial verkapselt werden kann.
  • In einer Ausführungsform umfasst das Verfahren ferner das Ausbilden der strukturierten, elektrisch leitfähigen Struktur auf oder über einem temporären Träger (genauer vor der Verkapselung) und das Entfernen des temporären Trägers nach der Verkapselung. Die Verwendung eines temporären Trägers zur Stützung der üblicherweise relativ dünnen, elektrisch isolierenden Schicht und des darüber montierten und abgeschiedenen Materials kann die Zuverlässigkeit der hergestellten elektronischen Bauteile ebenso wie die Reproduzierbarkeit ihrer Eigenschaften weiter verbessern. Der temporäre Träger kann die elektrisch isolierende Schicht auf einer seiner Hauptoberflächen, die der Montageoberfläche der elektrisch leitfähigen Schicht, auf welcher der eine oder die mehreren elektronischen Chips montiert werden, entgegengesetzt ist, stützen. Dieser temporäre Träger kann vom übrigen Teil des hergestellten Körpers oder elektronischen Bauteils entfernt werden, wenn für Weiterbearbeitungszwecke ein Zugang zu der genannten äußeren Hauptoberfläche der elektrisch leitfähigen Schicht gewünscht wird, insbesondere dann, wenn ein oder mehrere Durchgangslöcher in der elektrisch isolierenden Schicht ausgebildet werden sollen, um auf elektrische Kontakte auf der Chipoberfläche, die der elektrisch isolierenden Schicht zugewandt ist, zugreifen zu können.
  • In einer Ausführungsform umfasst das Verfahren das Ausführen der Abläufe des Ausbildens der strukturierten, elektrisch leitfähigen Struktur, des elektrischen Koppelns, der Verkapselung, mindestens teilweise, des Entfernens und des Ausbildens der mindestens einen elektrisch leitfähigen Kontaktstruktur zur Herstellung von einer Mehrzahl elektronischer Bauteile in einem Batch-Vorgang (insbesondere unter Verwendung eines künstlichen Substrats (z. B. eines Wafers oder einer Platte), das aus mehreren separaten elektronischen Chips und dem Verkapselungsmaterial gebildet ist) und des Vereinzelns eines erhaltenen Körpers in die Mehrzahl separater elektronischer Bauteile, von denen jedes einen Teil der elektrisch isolierenden Schicht, einen Teil der strukturierten, elektrisch leitfähigen Struktur, einen Teil des Verkapselungsmaterials, mindestens einen der elektronischen Chips und mindestens eine der elektrisch leitfähigen Kontaktstrukturen umfasst. Somit ist die beschriebene Herstellungsarchitektur kompatibel mit einer Batch-Herstellung vieler elektronischer Bauteile zur gleichen Zeit. In solch einer Ausführungsform können alle beschriebenen Abläufe an ein und demselben Körper ausgeführt werden, der dann, ganz am Ende, in die einzelnen elektronischen Bauteile vereinzelt wird. Dies ist ein sehr effizienter Herstellungsablauf, der die Erhöhung der Ausbeute und die Senkung der Kosten ermöglicht und gleichzeitig homogene Eigenschaften sämtlicher hergestellter elektronischer Bauteile gewährleistet. Die Vereinzelung kann beispielhaft durch Sägen, Schneiden, Ätzen usw. bewerkstelligt werden.
  • In einer Ausführungsform wird das Material der elektrisch isolierenden Schicht für die Ausbildung des Durchgangslochs durch Bohren, insbesondere durch Laserbohren, entfernt. Das Bohren einer elektrisch leitfähigen Struktur, beispielsweise einer Kunststofffolie, ist durch eine entsprechende Laserbehandlung mit niedrigen Kosten, hohem Durchsatz und in kurzer Zeit sehr effizient möglich. Als Alternative zum Laserbohren sind ein mechanisches Bohren, ein Ätzen usw. ebenso möglich.
  • In einer Ausführungsform umfasst das Verfahren ferner das Entfernen eines Teils des Verkapselungsmaterials nach deren Ausbildung und Aushärtung, insbesondere, um eine Hauptoberfläche des elektronischen Chips freizulegen, oder um das elektronische Bauteil zu dünnen. In einem solchen optionalen Vorgang zum Entfernen des Verkapselungsmaterials kann eine besonders dünne und kompakte Konfiguration des elektronischen Bauteils erhalten werden. Ferner kann die Oberfläche des elektronischen Chips, die der elektrisch isolierenden Schicht entgegengesetzt ist, einer Umgebung gegenüber exponiert sein, beispielsweise, um eine Temperaturregulierung weiter zu verbessern, da ein Kühlkörper dann direkt mit der freiliegenden Oberfläche des wärmeerzeugenden, elektronischen Chips in Kontakt gebracht werden kann. Ebenso ist mit einem solchen Vorgang eine Freilegung der Hauptoberfläche des elektronischen Chips für Zwecke einer elektrischen Kontaktierung möglich. Das Entfernen des Verkapselungsmaterials kann beispielsweise durch eine mechanische Entfernung von Material, beispielsweise durch Schleifen und/oder Polieren und/oder Ätzen, bewerkstelligt werden. Alternative Möglichkeiten sind die Entfernung von Material durch Laserablation usw. Auf den Schleifschritt kann ein Polierschritt und/oder ein Ätzen des Siliziums folgen, um Kratzer zu entfernen, die durch den Schleif-/Polierschritt bewirkt worden sind.
  • In einer Ausführungsform wird die Verkapselung ausgeführt, um eine Lücke oder einen Hohlraum zwischen dem elektronischen Chip auf der einen Seite und der elektrisch isolierenden Schicht und der strukturierten, elektrisch leitfähigen Struktur auf der anderen Seite zu unterfüllen. Mit einer solchen Unterfüllung ist es möglich, auch kleine Lücken zwischen der elektrisch leitfähigen Struktur, der strukturierten, elektrisch leitfähigen Struktur und/oder dem eingebetteten, elektronischen Chip mit Material zu füllen, um jeglichen Gaseinschluss im Inneren des Package zu verhindern. Dies ist von Vorteil im Hinblick auf die Wärmeableitungsfähigkeiten, da Gaseinschlüsse als weitgehend thermisch isolierende Regionen fungieren können. Ebenso können die mechanischen Eigenschaften des Package durch eine solche Unterfüllung verbessert werden. Die Unterfüllung kann beispielsweise durch Verkapseln der Lücken oder Hohlräume mit flüssigem Material, das dann ausgehärtet oder verfestigt wird, ausgebildet werden, wie dies beispielsweise durch Molden möglich ist. Das Verfahren kann auch, zusätzlich zur Unterfüllung, die Überfüllung des elektronischen Chips einschließen. Unterfüllung und Überfüllung können in einem einzigen Verfahrensschritt oder in zwei aufeinander folgenden Verfahrensschritten durchgeführt werden.
  • In einer Ausführungsform kann die strukturierte, elektrisch leitfähige Struktur durch nur einen einzigen Strukturierungsvorgang gebildet werden. Im Gegensatz zu herkömmlichen Ansätzen kann ein einziger Strukturierungsvorgang (siehe 2) zum Ausbilden einer Umverdrahtungsstruktur (siehe 9) zwischen kleinen Chipabmessungen und größeren Abmessungen einer gedruckten Leiterplatte oder dergleichen ausreichend sein. Dies ist effizient im Hinblick auf Ressourcen und Herstellungszeit. Besonders effizient und exakt ist die Ausbildung einer dünnen, elektrisch leitfähigen Basisschicht, die anschließend mit hoher Genauigkeit als Ergebnis der geringen Schichtdicke strukturiert wird, gefolgt von einer selektiven Abscheidung (genauer auf galvanische Weise) eines zusätzlichen, elektrisch leitfähigen Materials auf der strukturierten Schicht. In einem anderen Szenario, in dem eine schnelle Bearbeitung wichtiger ist als eine hohe räumliche Genauigkeit, kann die elektrisch leitfähige Struktur durch Ausbilden einer dicken, elektrisch leitfähigen Schicht, die anschließend strukturiert wird, um die Ausbildung der strukturierten, elektrisch leitfähigen Struktur auf subtraktive Weise abzuschließen, ausgebildet werden.
  • In einer Ausführungsform umfasst der temporäre Träger eine Metallplatte. Zum Beispiel kann eine solche Metallplatte eine relativ dünne Aluminiumfolie sein, die in einem geeigneten Stadium des Herstellungsablaufs entfernt werden kann, wenn ein Zugang zu der freien Hauptoberfläche der elektrisch isolierenden Schicht gewünscht wird. Alternativ dazu kann der temporäre Träger auch aus einem entfernbaren Flächengebilde hergestellt werden, das für einen folgenden Batch-Herstellungsablauf wiederverwendet werden kann. Zum Beispiel kann der temporäre Träger somit auch ein keramisches Flächengebilde, ein Kunststoffflächengebilde usw. sein.
  • In einer Ausführungsform wird der temporäre Träger durch Ätzen entfernt. Während eines solchen Ätzungsvorgangs kann die elektrisch isolierende Schicht als Stoppschicht dienen. Somit kann eine selektive Ätzung implementiert werden. Alternativ dazu kann der temporäre Träger durch einen mechanischen Ablationsvorgang, beispielsweise durch Schleifen, entfernt werden. Als weitere Alternative kann der temporäre Träger durch Abziehen (beispielsweise durch Implementierung einer Trennschicht zwischen dem temporären Träger und der elektrisch leitenden Schicht) entfernt werden.
  • In einer Ausführungsform verkapselt das Verkapselungsmaterial die strukturierte, elektrisch leitfähige Struktur mindestens teilweise. Ein entsprechender Herstellungsablauf ist in 1 bis 8 gezeigt. Die Verkapselung der strukturierten, elektrisch leitfähigen Struktur wird auf besonders vorteilhafte Weise implementiert, wenn die strukturierte, elektrisch leitfähige Struktur an derselben Hauptoberfläche der elektrisch isolierenden Schicht angeordnet wird, auf oder über der auch der eine oder die mehreren elektronischen Chips montiert werden.
  • In einer Ausführungsform wird der elektronische Chip in einer Flip-Chip-Konfiguration an der strukturierten, elektrisch leitfähigen Struktur montiert. Eine solche Flip-Chip-Konfiguration ist besonders vorteilhaft im Hinblick auf die Herstellungsarchitektur gemäß einer beispielhaften Ausführungsform der Erfindung, da eine Chipoberfläche mit elektrischen Kontakten auf einer aktiven Chipseite sehr nahe an der elektrisch isolierenden Schicht, über welche die elektrische Kontaktierung der aktiven Chipoberfläche bewerkstelligt werden kann, angeordnet werden kann. In einem entsprechenden Montageverfahren kann der Chip mit der Oberseite nach unten angeordnet werden, so dass eine Chipoberfläche mit ihrer aktiven Seite direkt der elektrisch isolierenden Schicht zugewandt ist, und vorzugsweise auch der strukturierten, elektrisch leitfähigen Struktur zugewandt ist, die mit solchen Chip-Pads kontaktiert werden soll.
  • In einer Ausführungsform wird die strukturierte, elektrisch leitfähige Struktur als strukturierter Doppelschichtstapel gestaltet. Die Gestaltung der strukturierten, elektrisch leitfähigen Struktur als Doppelschicht macht es möglich, sie mit einer ausreichenden physischen Dicke zu versehen, um eine niederohmsche Kopplung mit den Chip-Pads zu erreichen. Gleichzeitig kann eine solche Doppelschichtgestaltung in einem einzigen Metallstrukturierungsvorgang ausgebildet werden. Zum Beispiel ist dies durch Ausbilden einer Maske aus einer kontinuierlichen, homogenen, elektrisch leitfähigen Basisschicht möglich, wobei zusätzliches elektrisch leitfähiges Material auf freiliegenden Flächen der elektrisch leitfähigen Struktur abgeschieden werden kann, beispielsweise auf galvanische Weise, während andere Oberflächenabschnitte nicht mit zusätzlichem elektrisch leitfähigem Material bedeckt werden. Nach der Entfernung der Maske ist es dann möglich, die resultierende elektrisch leitfähige Struktur zurückzuätzen, um eine strukturierte, elektrisch leitfähige Struktur bereits mit einem einzigen Metallisierungsstrukturierungsvorgang zu erhalten. Somit kann im Vergleich zu herkömmlichen Ansätzen die Mühe für die Bildung einer zuverlässig dicken, strukturierten, elektrisch leitfähigen Struktur mit hoher räumlicher Genauigkeit deutlich verringert werden.
  • Allgemeiner gesprochen ist es möglich, einen solchen Doppelschichtstapel aus elektrisch leitfähigem Material durch einen semi-additiven Prozess, durch einen additiven Prozess oder durch einen subtraktiven Prozess auszubilden.
  • Alternativ dazu kann die strukturierte, elektrisch leitfähige Struktur als strukturierte Einzelschicht gestaltet werden. Obwohl das Ätzen einer einzigen dicken Schicht zu einer geringeren Genauigkeit der definierten Strukturen führen kann, kann sie mit geringerer Mühe (und somit zu geringeren Kosten) hergestellt werden als die oben genannte genauere Doppelschicht.
  • In einer Ausführungsform umfasst das elektronische Bauteil eine elektrisch leitfähige Zwischenstruktur (die eine zusätzliche Struktur sein kann, die von der elektrisch leitfähigen Kontaktstruktur getrennt ist, siehe beispielsweise 1 bis 9, oder die alternativ dazu einen Teil oder die Gesamtheit der oben genannten, elektrisch leitfähigen Kontaktstruktur bilden kann, siehe beispielsweise 10 bis 13), die den elektronischen Chip in Bezug auf die strukturierte, elektrisch leitfähige Struktur auf Abstand hält und elektrisch koppelt. Eine solche elektrisch leitfähige Zwischenstruktur kann vor der Montage vorab mit dem elektronischen Chip verbunden werden. Alternativ dazu kann die elektrisch leitfähige Zwischenstruktur nach der Montage des elektronischen Chips auf der elektrisch isolierenden Schicht ausgebildet werden, beispielsweise so, dass sie sich durch die Durchgangslöcher in der elektrisch isolierenden Schicht hindurch erstreckt.
  • In einer Ausführungsform umfasst die elektrisch leitfähige Zwischenstruktur mindestens ein Element aus der Gruppe bestehend aus einer Säulen- und einer Lötstruktur. Solche Säulen oder Erhebungen können beispielsweise aus Kupfer hergestellt werden und können direkt auf Chip-Pads des elektronischen Chips angeordnet werden, insbesondere auf einer Hauptoberfläche eines elektronischen Chips, die dessen aktiver Seite entspricht. Es ist jedoch genauso gut möglich, dass die elektrisch leitfähige Zwischenstruktur eine Lötstruktur ist (die beispielsweise als Lötperlen oder -höcker gestaltet ist), die bereits die Basis für die Montage und elektrische Verbindung des hergestellten elektronischen Bauteils auf einer Basisstruktur, beispielsweise einer gedruckten Schaltung, durch Löten bildet.
  • In einer Ausführungsform handelt es sich bei dem elektronischen Chip um einen Leistungshalbleiterchip. Besonders bei Leistungshalbleiterchips sind die elektrische Zuverlässigkeit und die Wärmeableitungsfähigkeit wichtige Anforderungen, die mit dem beschriebenen Herstellungsvorgang erfüllt werden können. Mögliche integrierte Schaltungselemente, die monolithisch in einen solchen Leistungshalbleiterchip integriert werden können, sind Feldeffekttransistoren (beispielsweise Bipolartransistoren mit isolierten Gates oder Metall-Oxid-Halbleiter-Feldeffekttransistoren), Dioden usw. Mit solchen Komponenten ist es möglich, elektronische Bauteile bereitzustellen, die als Packages für Automotive-Anwendungen, Hochfrequenzanwendungen usw. geeignet sind. Beispiele für elektrische Schaltungen, die von solchen oder anderen Leistungshalbleiterschaltungen und Packages gebildet werden können, sind Halbbrücken, Vollbrücken usw.
  • In einer Ausführungsform umfasst das Verkapselungsmaterial mindestens ein Element aus der Gruppe bestehend aus einer Gießmaterialverbindung und einem Laminat. In einer Ausführungsform umfasst das Verkapselungsmaterial ein Laminat, insbesondere ein Leiterplattenlaminat. Im Kontext der vorliegenden Anmeldung kann der Begriff „Laminatstruktur” insbesondere ein flaches Element aus einem Stück bezeichnen, das durch elektrisch leitfähige Strukturen und/oder elektrisch isolierende Strukturen ausgebildet wird, die durch Aufbringen einer Presskraft miteinander verbunden werden können. Die Verbindung durch Pressen kann optional durch die Zufuhr von Wärmeenergie begleitet werden. Die Lamination kann somit als die Technik zum Herstellen eines Verbundmaterials in mehreren Schichten bezeichnet werden. Ein Laminat kann durch Wärme und/oder Druck und/oder Schweißen und/oder Haftmittel permanent zusammengesetzt werden.
  • Bei einer anderen Ausführungsform umfasst das Verkapselungsmaterial eine Gießmasse, insbesondere eine Kunststoffgießmasse. Zum Beispiel kann ein entsprechend gekapselter Chip bereitgestellt werden, indem der elektronische Chip (wenn gewünscht, zusammen mit anderen Komponenten) zwischen einem oberen Formwerkzeug und einem unteren Formwerkzeug platziert wird und flüssige Gießmasse dazwischen eingespritzt wird. Nach dem Erstarren der Gießmasse ist das Package, das durch das Verkapselungsmaterial mit dem elektronischen Chip dazwischen gebildet wird, fertiggestellt. Falls gewünscht, kann die Gießmasse mit Teilchen gefüllt werden, die ihre Eigenschaften verbessern, zum Beispiel ihre Wärmeableitungseigenschaften.
  • In einer Ausführungsform umfasst die elektrisch isolierende Schicht mindestens eine aus der Gruppe bestehend aus einer einzigen Schicht, einem Schichtstapel, einem Polymer, einem Laminat und einem Gießmassenverbundstoff, insbesondere einem Gießmassenverbundstoff, der mit Füllteilchen gefüllt ist. Somit kann im Wesentlichen jede dielektrische Struktur als elektrisch isolierende Schicht verwendet werden, die eine Stütze, eine zuverlässige elektrische Isolierung bereitstellt und die musterbar ist, um Durchgangslöcher durch sie hindurch auszubilden, um die oben beschriebene elektrische Kontaktierung zu ermöglichen.
  • In einer Ausführungsform liegt ein Oberflächenabschnitt des elektronischen Chips frei und wird vom Verkapselungsmaterial nicht bedeckt. Eine solche Struktur kann beispielsweise durch Wegschleifen von Verkapselungsmaterial während einer vollständigen Umfangsverkapselung des elektronischen Chips erhalten werden. Alternativ dazu kann die Verkapselung gleich von Anfang an einen Oberflächenabschnitt des elektronischen Chips freilassen, oder es kann ein Opfermaterial verwendet werden, das dann entfernt wird. Das Freilassen einer Oberfläche des elektronischen Chips kann für die Zwecke einer elektrischen Kontaktierung, für Wärmeableitungszwecke oder zum Erhalten eines besonders dünnen Package oder elektronischen Bauteils von Vorteil sein.
  • In einer Ausführungsform wird die strukturierte, elektrisch leitfähige Struktur vertikal zwischen der elektrisch isolierenden Schicht und dem elektronischen Chip angeordnet. Eine solche Architektur ist in 1 bis 8 gezeigt und gestattet, von einem mechanischen und elektrischen Gesichtspunkt aus, einen Schutz der strukturierten, elektrisch leitfähigen Struktur innerhalb des Verkapselungsmaterials in Bezug auf die Umwelt.
  • In einer anderen Ausführungsform wird die elektrisch isolierende Struktur vertikal zwischen der strukturierten, elektrisch leitfähigen Struktur und dem elektronischen Chip angeordnet. Bei einer solchen alternativen Konfiguration (siehe beispielsweise 10 bis 13) wird die strukturierte, elektrisch leitfähige Struktur einer Umgebung ausgesetzt, statt dass sie dem elektronischen Chip auf der Hauptoberfläche der elektrisch isolierenden Schicht, an der sie montiert wird, zugewandt wird. Dies ermöglicht eine nahe Anordnung und einen elektrischen Kontakt der strukturierten, elektrisch leitfähigen Struktur, beispielhaft über Lötstrukturen, an einer peripheren elektronischen Vorrichtung, beispielsweise einer gedruckten Leiterplatte.
  • In einer Ausführungsform ist die strukturierte, elektrisch leitfähige Struktur mindestens teilweise aus einer Umverdrahtungsschicht gestaltet, die eine Grenzfläche zwischen Chip-Pads und einer größer dimensionierten, äußeren elektrischen Schnittstelle, die mit einer elektronischen Peripherie gekoppelt werden soll, bildet. Die strukturierte, elektrisch leitfähige Struktur kann somit als Umverdrahtungsschicht dienen und zwischen winzigen Pads des elektronischen Chips und den größeren Abmessungen der externen elektrischen Kontakte einer PCB oder dergleichen vermitteln. Anders ausgedrückt werden die kleinen Abmessungen der Chip-Welt durch die Umverdrahtungsschicht in die größeren Abmessungen der Welt der Montagebasis, beispielsweise von gedruckten Leiterplatten, auf denen das elektronische Bauteil oder das Package montiert werden sollen, übertragen. Dies führt zu einem besonders kompakten Design des hergestellten Package, da eine separate Umverdrahtungsschicht überflüssig wird.
  • In einer Ausführungsform umfasst das elektronische Bauteil eine oder mehrere Lötstrukturen (beispielsweise Lötperlen) auf einer äußeren Oberfläche der strukturierten, elektrisch leitfähigen Struktur. Eine solche Lötstruktur kann die Montage des elektronischen Bauteils auf einer externen peripheren Vorrichtung, beispielsweise einer Leiterplatte, gestatten.
  • Bei dem einen oder den mehreren elektronischen Chips kann es sich um Halbleiterchips, insbesondere Dies, handeln. In einer Ausführungsform ist der mindestens eine elektronische Chip als ein Leistungshalbleiterchip konfiguriert, der insbesondere mindestens eines der Gruppe umfasst, bestehend aus einer Diode und einem Transistor, insbesondere einem Bipolartransistor mit isolierter Gate-Elektrode (Insulated Gate Bipolar Transistor (IGBT)). In einer Ausführungsform ist die Vorrichtung als ein Leistungsmodul konfiguriert. Zum Beispiel können der eine oder die mehreren elektronischen Chips als Halbleiterchips für Leistungsanwendungen, zum Beispiel im Automobilbereich, verwendet werden. In einer Ausführungsform kann mindestens ein elektronischer Chip eine Logik-IC oder einen elektronischen Chip für HF-Leistungsanwendungen umfassen. In einer Ausführungsform können der eine oder die mehreren elektronischen Chips als ein oder mehrere Sensoren oder Aktoren in mikroelektromechanischen Systemen (MEMS) verwendet werden, beispielsweise als Drucksensoren oder Beschleunigungssensoren.
  • Als Substrat oder Wafer für die elektronischen Chips kann ein Halbleitersubstrat, vorzugsweise ein Siliziumsubstrat, verwendet werden. Alternativ dazu kann ein Siliziumoxid oder ein anderes Isolatorsubstrat bereitgestellt werden. Es ist auch möglich, ein Germaniumsubstrat oder ein III-V-Halbleiter-Material zu implementieren. Zum Beispiel können Ausführungsbeispiele in der GaN- oder SiC-Technologie implementiert werden.
  • Die vorstehenden und weitere Objekte, Merkmale und Vorteile der vorliegenden Erfindung werden anhand der folgenden Beschreibung und der angehängten Ansprüche in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen gleiche Teile oder Elemente mit gleichen Bezugsziffern bezeichnet sind.
  • Kurze Beschreibung der Zeichnungen
  • Die begleitenden Zeichnungen, die eingeschlossen sind, um ein weitergehendes Verständnis von Ausführungsbeispielen der Erfindung zu ermöglichen, und die einen Teil der Patentschrift darstellen, veranschaulichen Ausführungsbeispiele der Erfindung. In den Zeichnungen:
  • zeigen 1 bis 8 unterschiedliche Strukturen, die während der Ausführung eines Verfahrens zur Herstellung elektronischer Bauteile gemäß einer beispielhaften Ausführungsform erhalten werden.
  • 9 zeigt elektronische Bauteile gemäß einer beispielhaften Ausführungsform, die gemäß einem unter Bezugnahme auf 1 bis 8 beschriebenen Verfahren hergestellt werden.
  • 10 bis 12 zeigen davon verschiedene Strukturen, die während der Ausführung eines Verfahrens zur Herstellung eines elektronischen Bauteils gemäß einer anderen beispielhaften Ausführungsform erhalten werden.
  • 13 zeigt ein elektronisches Bauteil gemäß einer anderen beispielhaften Ausführungsform, das gemäß einem unter Bezugnahme auf 10 bis 12 beschriebenen Verfahren hergestellt wird.
  • Detaillierte Beschreibung von Ausführungsbeispielen
  • Die Darstellung in der Zeichnung ist schematisch und nicht maßstabsgetreu.
  • Bevor Ausführungsbeispiele unter Bezugnahme auf die Figuren detaillierter beschrieben werden, werden einige allgemeine Überlegungen kurz zusammengefasst, auf deren Grundlage die Ausführungsbeispiele entwickelt wurden.
  • Gemäß einer beispielhaften Ausführungsform wird ein elektronisches Bauteil bereitgestellt, das als Flip-Chip-Package mit einem preiswerten Substrat konfiguriert ist. Genauer gibt eine beispielhafte Ausführungsform der Erfindung einen Package-Typ an, der sich im Hinblick auf alle Erfordernisse gut für preiswerte Flip-Chip-Anwendungen eignet, und der auch Vorteile gegenüber klassischen Packages hat.
  • In einer beispielhaften Ausführungsform wird nur eine einzige Metallisierungsschicht aufgebracht, und es ist kein Schleifschritt für die Ablösung der Metallisierungsschicht nötig. Die Kosten des Substrats können auf diese Weise stark gesenkt werden.
  • Gemäß einem Herstellungsverfahren einer beispielhaften Ausführungsform kann ein Flip-Chip-Die auf ein Trägersystem mit einer Einzelschichtmetallisierung auf einer dielektrischen Schicht aufgebracht werden. Anschließend kann das Bauteil in die Vergussmasse eingebettet werden, der Träger kann und die Metallisierung kann von einer Unterseite her freigelegt werden, insbesondere durch Ätzen.
  • Der Ausgangspunkt einer beispielhaften Ausführungsform (siehe zum Beispiel 1 bis 9) kann eine Metallplatte als temporärer Träger sein, die mit einer dielektrischen oder elektrisch isolierenden Schicht und einer Metallkeimschicht bedeckt ist. Die dielektrische Schicht kann ein beliebiges Polymer, ein Laminat, eine Vergussmasse usw. sein, und sie kann mit Füllstoffteilchen gefüllt sein oder auch nicht. Zum Beispiel kann die Kupferdicke der Keimschicht aus Dicken wie 3 μm, 5 μm, 9 μm, 12 μm, 17,5 μm, 35 μm, 70 μm, 105 μm oder 150 μm gewählt werden. Abhängig von der erforderlichen Leitung/dem erforderlichen Abstand, der Anforderung an die endgültige Kupferdicke und der ausgewählten Kupferdicke des Vorformlings kann die Kupferschicht (oder allgemeiner die Metallschicht) anhand eines semi-additiven Prozesses (zum Beispiel durch Aufbringen eines Metallmusters, eine Galvanisierung innerhalb eines Photoresists, gefolgt von einer Keimschichtätzung, wobei eine Kupferkeimschichtdicke von unter 3 μm oder sogar von unter 1 μm und insbesondere in einem Bereich zwischen 1 μm und 12 μm liegt, so dass eine rasche Entfernung durch Ätzen möglich ist) oder eines subtraktiven Prozess (zum Beispiel durch Ätzen von Kupfer mit einer Dicke von beispielsweise mehr als 17,5 μm) aufgebaut werden. Das Ergebnis dieses Ablaufs ist die Bildung einer strukturierten, elektrisch leitfähigen Struktur. Elektronische Chips, die als Flip-Chip-Dies (zum Beispiel mit Kupfersäulen oder Löthöckern oder dergleichen) konfiguriert sein können, können dann an den Leiterbahnen der strukturierten, elektrisch leitfähigen Struktur angebracht werden, beispielsweise in einem Massenrückfluss, durch Thermokompressionsbonden, Kleben oder dergleichen.
  • Anschließend können die angebrachten Flip-Chip-Dies dann mit einem Verkapselungsmaterial unterspritzt oder unterfüllt und umspritzt oder folienhinterspritzt werden. Danach kann die Konstruktion selbsttragend sein, so dass die Metallplatte (die als temporärer Träger dient) nicht mehr gebraucht wird. Die Metallplatte kann entfernt werden, beispielsweise durch einen Ätzschritt, aber dies kann auch später im Prozessverlauf durchgeführt werden. Eine weitere Option, zusätzlich zur Bereitstellung eines Metallträgers, ist die Befestigung des Vorformlings (des Kupfer-Polymer-Laminats) an einem temporären Träger (der aus Metall oder Polymer besteht), beispielsweise mit einem Trennstreifen, der durch die Hinzufügung von Energie (z. B. thermischer Energie, chemischer Energie usw.) abgelöst werden kann. Ein solcher Streifen kann üblicherweise klebend sein und kann seine Klebeigenschaften (vollständig oder teilweise) verlieren, wenn er über eine Schwellentemperatur von beispielsweise 170°C hinaus erwärmt wird. Das Polymermaterial der elektrisch isolierenden Schicht in der Konstruktion kann während des Ätzprozesses als Schutz für das Metall dienen. Optional kann jetzt ein Schleifprozess durchgeführt werden, um die Rückseite des Die abzulösen oder um das Package zu dünnen (zum Beispiel, wenn zuvor kein Film-Molding bzw. keine Folienhinterspritzung angewendet wurde).
  • Anschließend kann das Polymermaterial der elektrisch isolierenden Schicht an den Stellen, an denen später die Lötperlen angebracht werden sollen, entfernt werden. Die Kupfermetallisierung, aus der die strukturierte, elektrisch leitfähige Struktur besteht, kann als Stoppschicht für den Laser dienen. Eine Lötpaste oder Lötperlen können in den Öffnungen oder Durchgangslöchern der elektrisch isolierenden Schicht (die als Lötstopp dienen kann) angebracht werden. Danach kann die Struktur zerteilt werden, um mehrere vereinzelte, elektronische Bauteile zu bilden. In einer Ausführungsform sind auch Multi-Die-Packages möglich.
  • In verschiedenen Ausführungsformen kann das Format der Träger-/Metallstrukturen beispielsweise rund oder rechteckig sein.
  • Ausgangspunkt für den Herstellungsprozess gemäß einer anderen beispielhaften Ausführungsform (siehe auch 10 bis 13) kann ein Träger (beispielsweise ein Kupferträger) sein, der auf seiner Oberseite ein strukturiertes Polymer als elektrisch leitende Schicht mit Durchgangslöchern aufweist. Ein elektronischer Chip, vorzugsweise ein Flip-Chip-Die, kann dann über die Durchgangslöcher und eine elektrisch leitfähige Kontaktstruktur, die sich dort hindurch erstreckt, an dem Träger angebracht werden, beispielsweise durch Thermokompressionsbonden oder Massenrückfluss oder Kleben. Das Die kann dann mit einem Verkapselungsmaterial unterspritzt werden. Danach kann der Träger (beispielsweise eine Kupferschicht) gedünnt und/oder strukturiert werden, um eine Umverdrahtungsschicht zu bilden, die eine strukturierte, elektrisch leitfähige Struktur bildet. Lötperlen können an der strukturierten, elektrisch leitfähigen Struktur angebracht werden, und die elektronischen Bauteile oder Packages können dann voneinander getrennt werden.
  • Wie bereits gesagt, kann das Format der Träger-/Metallstrukturen beispielsweise rund oder rechteckig sein.
  • 1 bis 8 zeigen unterschiedliche Strukturen, die während der Ausführung eines Verfahrens zur Herstellung elektronischer Bauteile 900 gemäß einer beispielhaften Ausführungsform erhalten werden.
  • Wie aus 1 ersichtlich ist, ist der Ausgangspunkt des Herstellungsverfahrens eine Platte aus Metall (z. B. Aluminium) als temporärer Träger 102, mit einem Polymer als elektrisch isolierender Schicht 100 daran. Eine Kupferschicht (als Keimschicht), die hier eine elektrisch leitfähige Schicht 104 verkörpert, ist auf der elektrisch isolierenden Schicht 100 angeordnet. Das Polymer kann auch eine Vergussmasse oder ein mehrschichtiges Material sein. Die elektrisch isolierende Schicht 100 kann steif oder (beispielsweise oberhalb einer Glasübergangstemperatur) flexibel sein und kann gefüllt sein oder auch nicht.
  • Um eine Struktur zu erhalten, wie sie in 2 gezeigt ist, wird eine strukturierte, elektrisch leitfähige Struktur 200 auf der elektrisch isolierenden Schicht 100 und auf der Basis der elektrisch leitfähigen Schicht 104 ausgebildet. Genauer wird ein Doppelschichtstapel als strukturierte, elektrisch leitfähige Struktur 200 bereitgestellt, die aus der strukturierten, elektrisch leitfähigen Struktur 104 und einem zusätzlichen, elektrisch leitfähigen Material besteht, das mit der Bezugszahl 202 bezeichnet ist, und das oberhalb der strukturierten, elektrisch leitfähigen Struktur 104 liegt. Um die in 2 gezeigte Struktur zu erhalten, können die Kupferschicht oder die elektrisch leitfähige Schicht 104 mit einem geeigneten Material maskiert werden (beispielsweise mit einem Photoresistmaterial), gefolgt von einem Metallbeschichtungsvorgang, durch den das zusätzliche, elektrisch leitfähige Material, das mit der Bezugszahl 202 gezeigt ist, ausgebildet wird. Die elektrisch leitfähige Schicht 104, die als Keimschicht bezeichnet werden kann, kann auch mehr als eine Schicht umfassen. Auch wenn diese Keimschicht in manchen Ausführungsformen eine einzelne Schicht sein kann, kann die Keimschicht in einer anderen Ausführungsform beispielsweise eine Haftvermittlungsschicht (z. B. Titan oder Titan-Wolfram) und eine Metallüberzugsschicht (z. B. Kupfer) umfassen oder aus solchen bestehen. Nach dem Entfernen der Maske wird die Keimschicht in Form der elektrisch leitfähigen Schicht 104 an den Stellen, an denen sie freiliegt, entfernt, wodurch der Doppelschichtstapel aus elektrisch leitfähigem Material, der als strukturierte, elektrisch leitfähige Struktur 200 gezeigt ist, zurückbleibt. Durch diesen Ablauf können äußerst feine Abmessungen, Kupferbahnen von vorteilhafter Dicke und außerdem mehrschichtige Umverdrahtungsschichten erhalten werden.
  • Um eine Struktur zu erhalten, die in 3 gezeigt ist, werden elektronische Chips 300 (zum Beispiel Leistungshalbleiterchips) an der strukturierten, elektrisch leitfähigen Struktur 200 montiert und elektrisch gekoppelt. Genauer werden die Dies, welche die elektronischen Chips 300 verkörpern, an der in 2 gezeigten Struktur so angebracht, dass dazwischen liegende, elektrisch leitfähige Strukturen 304 Chip-Pads der elektronischen Chips 300 mit den Abschnitten der oberen Oberfläche der strukturierten, elektrisch leitfähigen Struktur 200 verbrücken und elektrisch verbinden. Die elektronischen Chips 300 können in einer Flip-Chip-Befestigungsarchitektur mit der Oberseite nach unten montiert werden, wobei beispielsweise ein Massenrückfluss für die Befestigung verwendet werden kann. Zum Beispiel ist es möglich, Kupfersäulen, Höcker oder Lötpunkte/-perlen als elektrisch leitfähige Zwischenstrukturen 304 zu verwenden.
  • Um eine Struktur zu erhalten, die in 4 gezeigt ist, werden die elektronischen Chips 300, die strukturierte, elektrisch leitfähige Struktur 200 und die elektrisch leitfähigen Zwischenstrukturen 304 mit einem Verkapselungsmaterial 400 verkapselt, bei dem es sich um eine Vergussmasse handeln kann (die nach Wunsch Füllstoffteilchen enthalten kann, beispielsweise, um die Wärmeleitfähigkeit zu verbessern, um die Fähigkeit zur Ableitung von Wärme, die von den elektronischen Chips 300 während des Betriebs erzeugt werden, zu verbessern). In der dargestellten Ausführungsform wird die Verkapselung ausgeführt, um Lücken oder Hohlräume 302 (siehe 3) zwischen den elektronischen Chips 300 einerseits und der elektrisch isolierenden Schicht 100 und der strukturierten, elektrisch leitfähigen Struktur 200 andererseits zu unterfüllen. Die Bildung des Verkapselungsmaterials 400 kann beispielsweise durch Aufbringen der Unterfüllung durch Kapillarwirkung (d. h. durch Dispergieren) oder durch einen Unterspritzungsvorgang bewerkstelligt werden. Es ist jedoch auch möglich, eine Umspritzung (zum Beispiele eine auf Kapillarwirkung basierende UF plus Umspritzung) durchzuführen, und es kann eine nicht fließende Unterfüllung verwendet werden.
  • Um eine Struktur zu erhalten, die in 5 gezeigt ist, kann der temporäre Träger 102 entfernt werden, beispielsweise durch Ätzen. Nachdem das Verkapselungsmaterial 400 gehärtet ist, ist die Struktur oberhalb des temporären Trägers 102 selbsttragend und mechanisch stabil geworden, so dass der temporäre Träger 102 nun entfernt werden kann.
  • Um eine Struktur zu erhalten, die in 6 gezeigt ist, kann ein Teil des Verkapselungsmaterials 400 optional von einer Oberseite der Struktur, die in 5 gezeigt ist, entfernt werden, um eine Hauptoberfläche des elektronischen Chips 300 freizulegen, und für Dünnungszwecke, um die Kompaktheit zu erhöhen. So zeigt 6 das Ergebnis eines optionalen Schleifvorgangs. Falls gewünscht oder falls nötig, kann das in 5 gezeigte, gegossene Substrat gedünnt werden. Alternativ dazu kann ein solcher Dünnungsvorgang auch vor dem Entfernen des temporären Trägers 102 ausgeführt werden.
  • Um eine in 7 gezeigte Struktur zu erhalten (die ohne den optionalen Dünnungsvorgang, der unter Bezugnahme auf 6 beschrieben worden ist, direkt auf Basis der in 5 gezeigten Struktur erhalten werden kann), wird Material der elektrisch isolierenden Schicht 100 durch Laserbohren entfernt, um dadurch eine Mehrzahl von Durchgangslöchern 700 zu bilden. Um die in 7 gezeigte Struktur zu erhalten, werden die Durchkontaktierungen als Durchgangslöcher 700 in das Polymermaterial der elektrisch isolierenden Schicht 100 gebohrt, um eine Umverdrahtungsstruktur von der Unterseite her zugänglich zu machen. Alternativ dazu ist auch ein Ätzvorgang möglich, um die Durchgangslöcher 700 auszubilden. Die Umverdrahtungsfunktion kann von der strukturierten, elektrisch leitfähigen Struktur 200 erfüllt werden.
  • Um eine in 8 gezeigte Struktur zu erhalten, werden eine Mehrzahl elektrisch leitfähiger Kontaktstrukturen 800, die hier als Lötstrukturen verkörpert sind, in den Durchgangslöchern 700 ausgebildet, um dafür vorgesehene Abschnitte der strukturierten, elektrisch leitfähigen Struktur 200 direkt kontaktieren zu können. Somit kann es sich bei dem in 8 gezeigten Verfahren um einen Lötbefestigungsvorgang handeln, bei dem Lötperlen oder Lötpaste als elektrisch leitfähige Kontaktstrukturen 800 angebracht werden können.
  • Um die in 9 gezeigten elektronischen Bauteile 900 zu erhalten, wird ein Körper 802, der in 8 gezeigt ist, durch Zersägen in eine Mehrzahl von separaten elektronischen Bauteile 900 zerteilt. Trennlinien 950 werden so ausgewählt, dass jedes von den vereinzelten elektronischen Bauteilen 900 einen Abschnitt der strukturierten, elektrisch leitfähigen Struktur 200, einen Abschnitt des Verkapselungsmaterials 400, einen (oder mehrere) von den elektronischen Chips 300 und manche von den elektrisch leitfähigen Kontaktstrukturen 800 umfasst. 9 zeigt somit elektronische Bauteile 900 gemäß einer beispielhaften Ausführungsform, die gemäß einem unter Bezugnahme auf 1 bis 8 beschriebenen Verfahren hergestellt worden sind. Im Falle der elektronischen Bauteile 900, die in 9 gezeigt sind, ist die strukturierte, elektrisch leitfähige Struktur 200 zwischen der elektrisch isolierenden Schicht 100 und dem elektronischen Chip 300 angeordnet.
  • 10 bis 12 zeigen unterschiedliche Strukturen, die während der Ausführung eines Verfahrens zur Herstellung eines elektronischen Bauteils 900 gemäß einer anderen beispielhaften Ausführungsform erhalten werden, wobei Letzteres in 13 gezeigt ist. Was die Ausführungsform betrifft, die unter Bezugnahme auf 10 bis 13 beschrieben wird, so können viele von den Herstellungsabläufen, die oben unter Bezugnahme auf 1 bis 9 beschrieben worden sind, implementiert werden, was der Fachmann ohne Weiteres erkennen wird. Um der Klarheit und Kürze willen werden im Folgenden nur die Unterschiede erläutert.
  • Um eine in 10 gezeigte Struktur zu erhalten, werden eine elektrisch isolierende Schicht 100 (die zum Beispiel aus einem Polymer besteht) und eine elektrisch leitfähige Schicht 1000 (die zum Beispiel als Träger fungiert und die aus einem dicken Kupfermaterial besteht) miteinander verbunden. Davor oder danach wird Material der elektrisch isolierenden Schicht 100 selektiv entfernt, zum Beispiel durch Laserbohren, um dadurch Durchgangslöcher 700 auszubilden, die sich vertikal durch die gesamte elektrisch isolierende Schicht 100 erstrecken. Ein elektronischer Chip 300, der elektrisch leitfähige Zwischenstrukturen 304 (die als Kupfersäulen verkörpert sein können) auf einer aktiven Chipoberfläche umfasst, kann an die beschriebene Sandwich-Struktur, die aus der strukturierten, elektrisch leitfähigen Struktur 100 und der elektrisch leitfähigen Schicht 1000 besteht, montiert werden. Dies kann durch Führen der elektrisch leitfähigen Zwischenstrukturen 304 durch die Durchgangslöcher 700 auf solche Weise, dass sie in direkten physischen Kontakt mit der elektrisch leitfähigen Schicht 1000 kommen, bewerkstelligt werden. Somit können die elektrisch leitfähigen Zwischenstrukturen 304 elektrisch leitfähige Kontaktstrukturen bilden, die sich in die Durchgangslöcher 700 hinein und durch diese hindurch erstrecken.
  • Um eine Struktur zu erhalten, die in 11 gezeigt ist, werden der elektronische Chip 300, die strukturierte, elektrisch leitfähige Struktur 100 und die elektrisch leitfähigen Zwischenstrukturen 304 mit einem Verkapselungsmaterial 400, beispielsweise einer Vergussmasse, verkapselt. Das Verkapselungsmaterial 400 füllt auch die verbliebenen Lücken oder Hohlräume der bisher genannten Durchgangslöcher 700 aus. Um die in 11 gezeigte Struktur zu erhalten, werden somit ein Die-Befestigungsvorgang und ein Rückflussvorgang sowie ein Unterspritzungsvorgang ausgeführt.
  • Um eine Struktur zu erhalten, die in 12 gezeigt ist, wird die elektrisch leitfähige Schicht 1000 strukturiert, um dadurch eine strukturierte, elektrisch leitfähige Struktur 200 auf der strukturierten, elektrisch isolierenden Schicht 100 auszubilden. Der elektronische Chip 300 wird über die elektrisch leitfähige Zwischenstruktur 304 elektrisch mit der strukturierten, elektrisch leitfähigen Struktur 200 gekoppelt. Die elektrisch leitfähige Zwischenstruktur 304, die somit als elektrisch leitfähige Kontaktstruktur dient, steht in direktem physischem Kontakt mit sowohl dem elektronischen Chip 300 als auch der strukturierten, elektrisch leitfähigen Struktur 200. Es wird immer noch auf 12 Bezug genommen, in der gezeigt ist, dass eine subtraktive Kupferstrukturierung ausgeführt werden kann. Das bedeutet, dass die elektrisch leitfähige Schicht 1000 durch einen Lithographie- und Ätzvorgang strukturiert wird, um dadurch eine Umverdrahtungsschicht zu erhalten, welche die strukturierte, elektrisch leitfähige Struktur 200 verkörpert.
  • 13 zeigt ein elektronisches Bauteil 900, das gemäß einem unter Bezugnahme auf 10 bis 12 beschriebenen Verfahren hergestellt worden ist. Das elektronische Bauteil 900 gemäß 13 umfasst Lötstrukturen 1300 auf einer äußeren Oberfläche der strukturierten, elektrisch leitfähigen Struktur 200. Um das elektronische Bauteil 900 gemäß 13 zu erhalten, kann Lötmaterial (zum Beispiel in Form von Lötperlen, Lötwülsten oder Lötpaste) in Form der strukturierten, elektrisch leitfähigen Struktur 200 auf die Umverdrahtungsstruktur aufgebracht werden. Gemäß 13 wird die strukturierte, elektrisch isolierende Schicht 100 zwischen der strukturierten, elektrisch leitfähigen Struktur 200 und dem elektronischen Chip 300 vertikal angeordnet. Die strukturierte, elektrisch leitfähige Struktur 200 ist als Umverdrahtungsschicht gestaltet, die eine Schnittstelle zwischen Chip-Pads mit kleinen Abmessungen und einer größer dimensionierten, äußeren elektrischen Schnittfläche, die mit einer (nicht gezeigten) elektronischen Peripherie gekoppelt werden soll, bildet.
  • Es sei darauf hingewiesen, dass der Begriff „umfassen” andere Elemente oder Merkmale nicht ausschließt und „ein” bzw. „eine” die Mehrzahl nicht ausschließt. Es können auch Elemente kombiniert werden, die in Zusammenhang mit unterschiedlichen Ausführungsformen beschrieben werden. Es sollte ebenfalls beachtet werden, dass Bezugszeichen nicht als den Umfang der Ansprüche einschränkend zu betrachten sind. Darüber hinaus soll der Umfang der vorliegenden Anmeldung nicht auf die bestimmten, in der Patentschrift beschriebenen Ausführungsformen des Prozesses, der Maschine, der Herstellungsweise, gegenständlichen Zusammensetzung, Mittel, Verfahren und Schritte beschränkt sein. Dementsprechend sollen die angehängten Ansprüche in ihrem Umfang solche Prozesse, Maschinen, Herstellungsweisen, gegenständliche Zusammensetzungen, Mittel, Verfahren oder Schritte einschließen.

Claims (20)

  1. Verfahren zum Herstellen eines elektronischen Bauteils (900), wobei das Verfahren umfasst: • Ausbilden einer strukturierten, elektrisch leitfähigen Struktur (200) mindestens teilweise auf einer elektrisch isolierenden Schicht (100); • elektrisches Koppeln eines elektronischen Chips (300) mit der strukturierten, elektrisch leitfähigen Struktur (200); • mindestens teilweises Verkapseln des elektronischen Chips (300) mit einem Verkapselungsmaterial (400); • Entfernen von Material der elektrisch isolierenden Schicht (100), um dadurch mindestens ein Durchgangsloch (700) zu bilden; • Ausbilden mindestens einer elektrisch leitfähigen Kontaktstruktur (800, 304) mindestens teilweise in dem mindestens einen Durchgangsloch (700) in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur (200).
  2. Verfahren nach Anspruch 1, wobei das Verfahren ferner das mindestens teilweise Verkapseln von mindestens einer aus der Gruppe bestehend aus der strukturierten, elektrisch leitfähigen Struktur (200) und der mindestens einen elektrisch leitfähigen Kontaktstruktur (800, 304) umfasst.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Verfahren ferner umfasst: • Ausbilden der strukturierten, elektrisch leitfähigen Struktur (200) auf oder über einem temporären Träger (102), insbesondere vor der Verkapselung; • Entfernen des temporären Trägers (102) nach der Verkapselung.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Verfahren umfasst: • Ausführen der Vorgänge des Ausbildens der strukturierten, elektrisch leitfähigen Struktur (200), des elektrischen Koppelns, des mindestens teilweisen Verkapselns, des Entfernens und des Ausbildens der mindestens einen elektrisch leitfähigen Kontaktstruktur (800, 304) zur Herstellung einer Mehrzahl elektronischer Bauteile (900) in einem Batch-Ablauf; • Vereinzeln eines erhaltenen Körpers (802) in die Mehrzahl von separaten elektronischen Bauteile (900), von denen jedes einen Teil der elektrisch isolierenden Schicht (100), einen Teil der strukturierten, elektrisch leitfähigen Struktur (200), einen Teil des Verkapselungsmaterials (400), mindestens einen elektronischen Chip (300) und mindestens eine elektrisch leitfähige Kontaktstruktur (800, 304) umfasst.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei das Verfahren ferner das Entfernen eines Teils des Verkapselungsmaterials (400), insbesondere für eines aus der Gruppe bestehend aus dem Freilegen einer Hauptoberfläche des elektronischen Chips (300) und dem Dünnen des elektronischen Bauteils (900) umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei die Verkapselung mittels mindestens einer aus der Gruppe bestehend aus einer Unterfüllung einer Lücke oder eines Hohlraums (302) zwischen dem elektronischen Chip (300) einerseits und der elektrisch isolierenden Schicht (100) und der strukturierten, elektrisch leitfähigen Struktur (200) andererseits und einer Überfüllung des elektronischen Chips (300) ausgeführt wird.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei die strukturierte, elektrisch leitfähige Struktur (200) durch nur einen Strukturierungsvorgang ausgebildet wird.
  8. Verfahren zur Herstellung einer Mehrzahl von elektronischen Bauteilen (900), wobei das Verfahren umfasst: • Ausbilden einer strukturierten, elektrisch leitfähigen Struktur (200) auf oder über einem temporären Träger (102); • elektrisches Koppeln einer Mehrzahl elektronischer Chips (300) mit der strukturierten, elektrisch leitfähigen Struktur (200); • mindestens teilweises Verkapseln der elektronischen Chips (300) und der strukturierten, elektrisch leitfähigen Struktur (200) durch ein Verkapselungsmaterial (400); • Entfernen des temporären Trägers (102), insbesondere nach der Verkapselung; • Ausbilden einer Mehrzahl elektrisch leitfähiger Kontaktstrukturen (800) in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur (200); • Vereinzeln eines erhaltenen Körpers (802) in die Mehrzahl von separaten elektronischen Bauteilen (900), von denen jedes einen Teil der strukturierten, elektrisch leitfähigen Struktur (200), einen Teil des Verkapselungsmaterials (400), mindestens einen von den elektronischen Chips (300) und mindestens eine von den elektrisch leitfähigen Kontaktstrukturen (800) umfasst.
  9. Verfahren nach Anspruch 8, wobei das Verfahren ferner Folgendes umfasst: • Ausbilden der strukturierten, elektrisch leitfähigen Struktur (200) auf einer elektrisch isolierenden Schicht (100); • Entfernen von Material der elektrisch isolierenden Schicht (100), um dadurch eine Mehrzahl von Durchgangslöchern (700) zu bilden; • Ausbilden der elektrisch leitfähigen Kontaktstrukturen (800, 304) mindestens in Teilen der Durchgangslöcher (700) in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur (200).
  10. Verfahren nach Anspruch 8 oder 9, wobei der temporäre Träger (102) eine Metallplatte umfasst.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei der temporäre Träger (102) entfernt wird, insbesondere von einem aus der Gruppe bestehend aus Ätzen und Abziehen.
  12. Elektronisches Bauteil (900), wobei das elektronische Bauteil (900) umfasst: • eine elektrisch isolierende Schicht (100) mit mindestens einem Durchgangsloch (700); • eine strukturierte, elektrisch leitfähige Struktur (200) mindestens teilweise auf der elektrisch isolierenden Schicht (100); • einen elektronischen Chip (300), der elektrisch mit der strukturierten, elektrisch leitfähigen Struktur (200) gekoppelt ist; • ein Verkapselungsmaterial (400), das mindestens einen Teil des elektronischen Chips (300) verkapselt; • mindestens eine elektrisch leitfähige Kontaktstruktur (800, 304) mindestens teilweise in dem mindestens einen Durchgangsloch (700) in Kontakt mit mindestens einem Teil der strukturierten, elektrisch leitfähigen Struktur (200).
  13. Elektronisches Bauteil (900) nach Anspruch 12, wobei das Verkapselungsmaterial (400) mindestens eine aus der Gruppe bestehend aus der strukturierten, elektrisch leitfähigen Struktur (200) und der mindestens einen elektrisch leitfähigen Kontaktstruktur (800, 304) mindestens teilweise verkapselt.
  14. Elektronisches Bauteil (900) nach Anspruch 12 oder 13, wobei der elektronische Chip (300) in einer Flip-Chip-Konfiguration an der strukturierten, elektrisch leitfähigen Struktur (200) montiert ist.
  15. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 14, wobei die strukturierte, elektrisch leitfähige Struktur (200) als eine aus der Gruppe bestehend aus einem strukturierten Doppelschichtstapel (104, 202) und einer strukturierten Einzelschicht gestaltet ist.
  16. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 15, eine elektrisch leitfähige Zwischenstruktur (304) umfassend, die den elektronischen Chip (300) in Bezug auf die strukturierte, elektrisch leitfähige Struktur (200) auf Abstand hält und elektrisch koppelt.
  17. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 16, wobei die strukturierte, elektrisch leitfähige Struktur (200) zwischen der elektrisch isolierenden Schicht (100) und dem elektronischen Chip (300) angeordnet ist.
  18. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 16, wobei die elektrisch isolierende Schicht (100) zwischen der strukturierten, elektrisch leitfähigen Struktur (200) und dem elektronischen Chip (300) angeordnet ist.
  19. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 18, wobei die strukturierte, elektrisch leitfähige Struktur (200) mindestens einen Teil einer Umverdrahtungsschicht bildet, die eine Schnittstelle zwischen mindestens einem kleiner dimensionierten Chip-Pad und einer größer dimensionierten, äußeren elektrischen Schnittstelle des elektronischen Bauteils (900) darstellt, das mit einer elektronischen Peripherie zu koppeln ist.
  20. Elektronisches Bauteil (900) nach einem der Ansprüche 12 bis 19, mindestens eine Lötstruktur (1300) auf einer äußeren Oberfläche der strukturierten, elektrisch leitfähigen Struktur (200) umfassend.
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