JPS61222151A - 半導体搭載用プリント配線板の製造方法 - Google Patents
半導体搭載用プリント配線板の製造方法Info
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- JPS61222151A JPS61222151A JP6459985A JP6459985A JPS61222151A JP S61222151 A JPS61222151 A JP S61222151A JP 6459985 A JP6459985 A JP 6459985A JP 6459985 A JP6459985 A JP 6459985A JP S61222151 A JPS61222151 A JP S61222151A
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体搭載用プリント配線板の製造方法に係り
、特に本発明は一般にリードレスチップキャリアと称さ
れるバ・ツケージ用基板の製造方法に関する。
、特に本発明は一般にリードレスチップキャリアと称さ
れるバ・ツケージ用基板の製造方法に関する。
近年、電子機器の小型化、軽量化および薄型化の要求が
高まり、その機器に使用されるコンデンサーや抵抗など
の電子部品においては外部リードのないチーＪデコンデ
ンサー、チップ抵抗と呼ばれる小型のリードレスタイプ
のチップ部品が多用されるようになってきている。一方
、ＩＣやＬＳＩなどの半導体集積回路装置においても、
回路の小型高密度化への要求が高まってくるにつれ、そ
のパッケージ形態を小形リードレス化する動きが顕著に
なってきており、小型のり一ドレスタイプのいわゆるチ
ップキャリアが増々増大する傾向にある。これらのリー
ドレスチップキャリアは、一般のプリント配線板に冥装
さｎ％ ｔＣバ、、ケージとしての役割ｔｒｉたしてい
る。
高まり、その機器に使用されるコンデンサーや抵抗など
の電子部品においては外部リードのないチーＪデコンデ
ンサー、チップ抵抗と呼ばれる小型のリードレスタイプ
のチップ部品が多用されるようになってきている。一方
、ＩＣやＬＳＩなどの半導体集積回路装置においても、
回路の小型高密度化への要求が高まってくるにつれ、そ
のパッケージ形態を小形リードレス化する動きが顕著に
なってきており、小型のり一ドレスタイプのいわゆるチ
ップキャリアが増々増大する傾向にある。これらのリー
ドレスチップキャリアは、一般のプリント配線板に冥装
さｎ％ ｔＣバ、、ケージとしての役割ｔｒｉたしてい
る。
従来、半導体搭載用の小形リードレス・タイプのＩＣパ
ッケージとしてはセラミックチップキャリアが使用され
ている。セラミックチップキャリアは、グリーンシート
にメタライズ層を形成後、複数のグリーンシートを積層
後、高温中で焼成したものである。前記略中央には半導
体素子を収納するための凹部が形成され、凹部周辺には
放射状に金属パターンが形成され、該パターンは基板側
壁面のメタライズ層を通して裏面のパターンと電電的に
接続されている。前記凹部に半導体素子を収納した後、
金属又はセラミックからなるキヤ・ツブにより封止され
てパッケージが得られる。
ッケージとしてはセラミックチップキャリアが使用され
ている。セラミックチップキャリアは、グリーンシート
にメタライズ層を形成後、複数のグリーンシートを積層
後、高温中で焼成したものである。前記略中央には半導
体素子を収納するための凹部が形成され、凹部周辺には
放射状に金属パターンが形成され、該パターンは基板側
壁面のメタライズ層を通して裏面のパターンと電電的に
接続されている。前記凹部に半導体素子を収納した後、
金属又はセラミックからなるキヤ・ツブにより封止され
てパッケージが得られる。
また高価なセラミックチップキャリアに代わるものとし
て有機系樹脂素材からなるチップキャリアが、聞特開昭
５６−２６５６号公報、（ロ）特開昭５８−１８４４６
０号公報、およびｅ１特開昭５７−１８４２４０号公報
に提案されている。
て有機系樹脂素材からなるチップキャリアが、聞特開昭
５６−２６５６号公報、（ロ）特開昭５８−１８４４６
０号公報、およびｅ１特開昭５７−１８４２４０号公報
に提案されている。
前記提案によれば、ガラスエポキシからなるプリント配
線板にス〃ホーＡ／を有する回路パターンが形成され、
半導体素子搭載後、半導体素子周辺を保護用レジンで被
った構造になっている。
線板にス〃ホーＡ／を有する回路パターンが形成され、
半導体素子搭載後、半導体素子周辺を保護用レジンで被
った構造になっている。
前記イ）特開昭５６−２６５６号公報及び（嗜特開昭５
８−１８４４５０号公報による六ツブキャリアにおいて
は半導体素子封止用のボッティングレジンとして流動性
の高いレジンを使用した場合に、レジンが半導体素子周
辺からチップキャリア周辺部まで流出し、千ツ１キャリ
ア側壁面のメタライズ層が被覆され、チップキャリアの
機能が低下する欠点を有している。ボ・νティングレシ
ンの流出を防止するために半導体搭載用基板上表面の半
導体素子搭載部周辺にレジン流出防止用の枠を設けるこ
とが実開昭５５−８６８４２号公報に開示されている。
８−１８４４５０号公報による六ツブキャリアにおいて
は半導体素子封止用のボッティングレジンとして流動性
の高いレジンを使用した場合に、レジンが半導体素子周
辺からチップキャリア周辺部まで流出し、千ツ１キャリ
ア側壁面のメタライズ層が被覆され、チップキャリアの
機能が低下する欠点を有している。ボ・νティングレシ
ンの流出を防止するために半導体搭載用基板上表面の半
導体素子搭載部周辺にレジン流出防止用の枠を設けるこ
とが実開昭５５−８６８４２号公報に開示されている。
また、前記（ハ）特開昭５７−１８４２４０号公報によ
れば、プラスチックからなる側壁が周囲に設けられたチ
ップキャリアの製造方法が提案されており、その断面ｔ
−ｍｓ図に示す。具体的には、プラスチックを材料とし
た基板シート １１）の表面に金属パターン（８）を配
列形成し死後、プラスチック材からなる格子のアーム（
至）金前妃金属パターンの上になるように固着され、格
子のアームのほぼ中央をダイヤモンドソー、その他の工
具を用いて切断することにより複数のリードのないチッ
プキャリアが作られる。（ｘ−ｘ’）はその切断位置で
ある。
れば、プラスチックからなる側壁が周囲に設けられたチ
ップキャリアの製造方法が提案されており、その断面ｔ
−ｍｓ図に示す。具体的には、プラスチックを材料とし
た基板シート １１）の表面に金属パターン（８）を配
列形成し死後、プラスチック材からなる格子のアーム（
至）金前妃金属パターンの上になるように固着され、格
子のアームのほぼ中央をダイヤモンドソー、その他の工
具を用いて切断することにより複数のリードのないチッ
プキャリアが作られる。（ｘ−ｘ’）はその切断位置で
ある。
前記提案においてダイヤモンドソーによる切断は多くの
時間を要するために生産性が極めて低くなり、安価なチ
ップキャリアを提供することが困難である。
時間を要するために生産性が極めて低くなり、安価なチ
ップキャリアを提供することが困難である。
又、他の工具として生産性の高い金型による打ち抜き加
工が考えられる。しかし、第６図において（ｘ−ｘ’）
の位置を金型で打ち抜く場合、スルホ−／Ｌ／ （２）
の金属層が切断時の衝撃により剥れ易い欠点を有してい
る。
工が考えられる。しかし、第６図において（ｘ−ｘ’）
の位置を金型で打ち抜く場合、スルホ−／Ｌ／ （２）
の金属層が切断時の衝撃により剥れ易い欠点を有してい
る。
本発明者の実験による確認によれば、第６図において基
板シート（１）の厚みがＱ、 ５１ｕｌ、格子のアーム
（至）が０．５ ｊｕｇＯ庫みの構成からなるプリント
配線板を金型を用いて（ｘ−ｘ’）の位置で打ち抜きを
行なった結果、大部分のスルホ−Ａ／に剥れや亀裂が生
じ、側壁面の導体層は極めて不満足な状態であった。
板シート（１）の厚みがＱ、 ５１ｕｌ、格子のアーム
（至）が０．５ ｊｕｇＯ庫みの構成からなるプリント
配線板を金型を用いて（ｘ−ｘ’）の位置で打ち抜きを
行なった結果、大部分のスルホ−Ａ／に剥れや亀裂が生
じ、側壁面の導体層は極めて不満足な状態であった。
本発明は前記従来の技術の欠点を全て除去改蕾すること
を目的とし、生産性に富み、自動化に適した半導体搭載
用１リント配線板の製造方法を提供するものである。
を目的とし、生産性に富み、自動化に適した半導体搭載
用１リント配線板の製造方法を提供するものである。
〔問題点を解決するための手段およびその作用〕以下、
本発明を図面に基づいて具体的に説明する。
本発明を図面に基づいて具体的に説明する。
まず、第１図イおよび第１図（嗜は、半導体搭載用プリ
ント配線板の下層部となる格子状に配列した製品群の最
も代表的な例を示す基板の平面図である。これらのプリ
ント配線板は、特許請求の範囲第１項記載の（ａ）およ
び（ｂｌの工程により製造される。また、第２図は上層
部を形成する格子状に貫通孔が設けられ、溝と橋絡部が
形成された基板の平面図である。この基板は、特許請求
の範囲第１項記載の＋６）の工程によって製造される。
ント配線板の下層部となる格子状に配列した製品群の最
も代表的な例を示す基板の平面図である。これらのプリ
ント配線板は、特許請求の範囲第１項記載の（ａ）およ
び（ｂｌの工程により製造される。また、第２図は上層
部を形成する格子状に貫通孔が設けられ、溝と橋絡部が
形成された基板の平面図である。この基板は、特許請求
の範囲第１項記載の＋６）の工程によって製造される。
そして、これら上層部と下層部とが貼着されて第８・図
の平面図に示す半導体搭載用プリント配線板が製造され
る。なお、前記（ｍｌおよび（ｂ）の工程により第１図
りおよび（嗜に示す基板が製造されるに先立って、特許
請求の範囲に記載の（６）の工程により第２図に示す基
板が製造されることもあり得る。セして前記と同様に第
１図（イ）および（嗜に示す下層部となる基板と、第２
図に示す上層部となる基板を貼着して第８図の平面図に
示す本発明の半導体搭載用プリント配線板が製造される
。
の平面図に示す半導体搭載用プリント配線板が製造され
る。なお、前記（ｍｌおよび（ｂ）の工程により第１図
りおよび（嗜に示す基板が製造されるに先立って、特許
請求の範囲に記載の（６）の工程により第２図に示す基
板が製造されることもあり得る。セして前記と同様に第
１図（イ）および（嗜に示す下層部となる基板と、第２
図に示す上層部となる基板を貼着して第８図の平面図に
示す本発明の半導体搭載用プリント配線板が製造される
。
そして、第４図は本発明の特許請求の範囲の各項に記載
の半導体搭載用プリント配線板の製造方法の工程を示す
該晟板の主要部の斜視図である。
の半導体搭載用プリント配線板の製造方法の工程を示す
該晟板の主要部の斜視図である。
第１図の（４および（嗜はガラスエポキシ、ガラストリ
アジン、ガラスポリイミドなどの有機系樹脂素材からな
る］゛リント配−用基板シート（１）に、スルホ−Ａ／
ｌ−有する複数の導体パターン群を縦と横に規則的に配
列形成し死後、該プリント配線用基板シート上の複数の
導体パターン群において製品外形線上に位置するスルホ
−Ｖの一部を切断除去し、前記層板の外形側壁面にスル
ホ−Ａ／ （ｚ）の一部を露出させ、スルホ−〃周辺に
溝（６）を形成し、該溝間に形成さ几た橋絡部（４）に
よって格子状に支持されたプリント配線用基板シートの
正面図である。
アジン、ガラスポリイミドなどの有機系樹脂素材からな
る］゛リント配−用基板シート（１）に、スルホ−Ａ／
ｌ−有する複数の導体パターン群を縦と横に規則的に配
列形成し死後、該プリント配線用基板シート上の複数の
導体パターン群において製品外形線上に位置するスルホ
−Ｖの一部を切断除去し、前記層板の外形側壁面にスル
ホ−Ａ／ （ｚ）の一部を露出させ、スルホ−〃周辺に
溝（６）を形成し、該溝間に形成さ几た橋絡部（４）に
よって格子状に支持されたプリント配線用基板シートの
正面図である。
また、前記基板の中央部にはザグリ加工などにより半導
体素子を収納するための凹部（９）が設けられ、製品外
形線上のス〃ホーＡ／ （２）と凹部周辺の金属パッド
には金属メ・ツキが施されており、該スルホールと該金
属パッド間にはゾルダーレジスト（７）が印刷されてお
り、導体パターンが保護されている。第２、特許請求の
範囲第１項の＋６１に記載の積層板シートである。積層
板シートとしては、ガラスエポキシ、ガラストリアジン
、ガラスポリイミドなどである。該積層板シートは第１
図の（（イ）のプリント配線用基板シートと対応するよ
うに、溝（６）が形成され、第１図の４の基板シート上
に第２図の積層板シートが金型固定用のパイロット孔（
５）で合致され、接着層を介して貼着されると第８図に
示すような格子状の枠付プリント配線用基板シートが形
成され、橋絡部（４）の４箇所を金型により打ち抜き切
断加工すると第４図に示すような小片状の半導体搭載用
プリント配線板ができる。この場合の基板シートは第８
図に示すような大きいシートのほかに第５図に示すよう
な短冊状の基板シートでも有効である。
体素子を収納するための凹部（９）が設けられ、製品外
形線上のス〃ホーＡ／ （２）と凹部周辺の金属パッド
には金属メ・ツキが施されており、該スルホールと該金
属パッド間にはゾルダーレジスト（７）が印刷されてお
り、導体パターンが保護されている。第２、特許請求の
範囲第１項の＋６１に記載の積層板シートである。積層
板シートとしては、ガラスエポキシ、ガラストリアジン
、ガラスポリイミドなどである。該積層板シートは第１
図の（（イ）のプリント配線用基板シートと対応するよ
うに、溝（６）が形成され、第１図の４の基板シート上
に第２図の積層板シートが金型固定用のパイロット孔（
５）で合致され、接着層を介して貼着されると第８図に
示すような格子状の枠付プリント配線用基板シートが形
成され、橋絡部（４）の４箇所を金型により打ち抜き切
断加工すると第４図に示すような小片状の半導体搭載用
プリント配線板ができる。この場合の基板シートは第８
図に示すような大きいシートのほかに第５図に示すよう
な短冊状の基板シートでも有効である。
本発明によれば、側壁面に予め、導体部を形成後、封止
樹脂流出防止用の枠を貼着し、橋絡部（４）の４ｗｉ所
を切断加工するので容易でしかも晟板自身に亀裂が起き
にくく、また、スルホールのメッキの剥がれや基板のパ
リを生じることなく、切断面ｔ−極めて良好に仕上げる
ことができることを特徴としている。
樹脂流出防止用の枠を貼着し、橋絡部（４）の４ｗｉ所
を切断加工するので容易でしかも晟板自身に亀裂が起き
にくく、また、スルホールのメッキの剥がれや基板のパ
リを生じることなく、切断面ｔ−極めて良好に仕上げる
ことができることを特徴としている。
第６図はプラスチ・ツクを材料とした従来の半導体装置
の製造工程の一部で、格子のアーム（至）のはぼ中央を
軸（ｘ −ｘ’）に沿って切断する時の加工断面図を示
している。プラスチック製の材料で、例えばガラス混入
エポキシレジンの基板シート（１）の表面に、方形に配
列された多数の金属パターン（８） カ形成すれ、該基
板シートに多数のスルホールが穿設され、そのスルホー
ルの−っｄｔ４６図に符号（２）で示されている。この
スルホールの下表面には対応する金属パッドａ峰が形成
され、金属パターン（８）と金属パッドａ・とは電電的
に連結されている。
の製造工程の一部で、格子のアーム（至）のはぼ中央を
軸（ｘ −ｘ’）に沿って切断する時の加工断面図を示
している。プラスチック製の材料で、例えばガラス混入
エポキシレジンの基板シート（１）の表面に、方形に配
列された多数の金属パターン（８） カ形成すれ、該基
板シートに多数のスルホールが穿設され、そのスルホー
ルの−っｄｔ４６図に符号（２）で示されている。この
スルホールの下表面には対応する金属パッドａ峰が形成
され、金属パターン（８）と金属パッドａ・とは電電的
に連結されている。
基板シート（１）と同一の材料で格子のアーム（ハ）が
接着され、この格子のアーム（至）はス〃ホーＡ／ （
２）の配列された線上に位置し側壁となり、基板（１）
の上表面に現われるスルホ−／Ｉ／（２１を覆っている
。マ九、この格子のアーム（至）の中央には集積回路チ
ップ榊がエポキシ接着剤を介して接着され、ワイヤーボ
ンディング（ロ）により金属パターン（８）に接続され
ている。
接着され、この格子のアーム（至）はス〃ホーＡ／ （
２）の配列された線上に位置し側壁となり、基板（１）
の上表面に現われるスルホ−／Ｉ／（２１を覆っている
。マ九、この格子のアーム（至）の中央には集積回路チ
ップ榊がエポキシ接着剤を介して接着され、ワイヤーボ
ンディング（ロ）により金属パターン（８）に接続され
ている。
第７図の（イ）及び（嗜は本発明の特許請求の範囲第４
−項に記載の半導体搭載用プリント配線板基板の斜視図
であり、積層板シートの溝（６）が１リント配課用基板
の溝より大きく打ち抜き加工されており、そのため前記
積層板シートの橋絡部（４）を除く外形寸法が前記基板
よりも小さくなっていることを特徴としている。この基
板は一般のプリント配線用基板に実装した後に、側壁面
のスルホールに半田が揚っているかどうか、または隣り
同士のスルホールにプリフジが起きていないかを検査す
ることが容易である利点を有している。この場合も前記
積層板シート（至）と基板シート（１）とを貼り合せる
時には、バイロフト孔（６）で一致され、橋絡部（４）
を金型により打ち抜き加工して小片状に分離される。
−項に記載の半導体搭載用プリント配線板基板の斜視図
であり、積層板シートの溝（６）が１リント配課用基板
の溝より大きく打ち抜き加工されており、そのため前記
積層板シートの橋絡部（４）を除く外形寸法が前記基板
よりも小さくなっていることを特徴としている。この基
板は一般のプリント配線用基板に実装した後に、側壁面
のスルホールに半田が揚っているかどうか、または隣り
同士のスルホールにプリフジが起きていないかを検査す
ることが容易である利点を有している。この場合も前記
積層板シート（至）と基板シート（１）とを貼り合せる
時には、バイロフト孔（６）で一致され、橋絡部（４）
を金型により打ち抜き加工して小片状に分離される。
ま之、この橋絡部（４）を打ち抜く場合には、特許請求
の範囲第６項に記載の該橋絡部の切断部の一部に変形部
ｍを付けることにより、一般の１リント配線板に実装す
る場合の位置合わせに役立ち、また、橋絡部の切断部の
全部に変形部を付けることにより、バ・フケージのコー
ナ一部からの亀裂やソルダーレジストの剥がれを少なく
し、デザイン上。
の範囲第６項に記載の該橋絡部の切断部の一部に変形部
ｍを付けることにより、一般の１リント配線板に実装す
る場合の位置合わせに役立ち、また、橋絡部の切断部の
全部に変形部を付けることにより、バ・フケージのコー
ナ一部からの亀裂やソルダーレジストの剥がれを少なく
し、デザイン上。
美しいバグケージが得うレる。
第８図は本発明の特許請求の範囲各項にしたがって打ち
抜かれた半導体搭載用プリント配線板ａ埴土の四部（９
）に、集積回路チ・フ１（至）が搭載され、ワイヤーボ
ンディング０４により、該集積回路チップ（至）ｊ！ニ
ー金Ｉｇパターン（８）が接続され、ディスペンサーな
どＫより樹脂−を注入した後、電子部品用キャップ＠を
搭載し、加熱により樹脂封止した状態の断面図を示して
いる。
抜かれた半導体搭載用プリント配線板ａ埴土の四部（９
）に、集積回路チ・フ１（至）が搭載され、ワイヤーボ
ンディング０４により、該集積回路チップ（至）ｊ！ニ
ー金Ｉｇパターン（８）が接続され、ディスペンサーな
どＫより樹脂−を注入した後、電子部品用キャップ＠を
搭載し、加熱により樹脂封止した状態の断面図を示して
いる。
以上のように、本発明によれば従来のセラミックスを材
料としたパ、１ケージより経済的コストが安くそのバ・
１ケージ形態を小型化し、薄形化しゃすく、また、一般
のプリント配線用基板に実装しても接続が破損されない
利点を有している。また、同じプラスナックを材料とし
たパフケージは多層構造でも可能であり、本発明の切断
方法を提供することにより容易にかつ迅速にしかも切断
面ｔ−ｍめて良好に仕上げることができる利点を有して
いる。
料としたパ、１ケージより経済的コストが安くそのバ・
１ケージ形態を小型化し、薄形化しゃすく、また、一般
のプリント配線用基板に実装しても接続が破損されない
利点を有している。また、同じプラスナックを材料とし
たパフケージは多層構造でも可能であり、本発明の切断
方法を提供することにより容易にかつ迅速にしかも切断
面ｔ−ｍめて良好に仕上げることができる利点を有して
いる。
先回面の簡単な説明
第１図の（イ）、（０）および第２図〜第４図は本発明
の特許請求の範囲各項に記載の半導体搭載用プリント配
線用゛基板の製造工程ごとの該基板の主要部の正面図及
び斜視図であり、第５図は本発明の基板シートの大きさ
が短冊状でも有効″：Ｃあることを示唆する前記基板シ
ートの正面図である。第６図は従来のプラスナックを材
料としたプリント配線用基板の製造工程のうち、個々の
プリント配線用基板を小片状に分離しようとする切断加
工の位置（ｘ−ｘ’）を示す断面図である。＠７因の（
イ）及び（Ｅは特許請求の範囲第４項に記載のプリント
配線 ・用基板の正面図及び斜視図でるる。第８図
は本発明の特許請求の範囲各項にしたがって打ち抜かれ
た半導体搭載用プリント配線板上の凹部に、集積回路チ
ップがワイヤーボンディングにより接続され、樹脂封止
された最終的な構造の断面図を示している。
の特許請求の範囲各項に記載の半導体搭載用プリント配
線用゛基板の製造工程ごとの該基板の主要部の正面図及
び斜視図であり、第５図は本発明の基板シートの大きさ
が短冊状でも有効″：Ｃあることを示唆する前記基板シ
ートの正面図である。第６図は従来のプラスナックを材
料としたプリント配線用基板の製造工程のうち、個々の
プリント配線用基板を小片状に分離しようとする切断加
工の位置（ｘ−ｘ’）を示す断面図である。＠７因の（
イ）及び（Ｅは特許請求の範囲第４項に記載のプリント
配線 ・用基板の正面図及び斜視図でるる。第８図
は本発明の特許請求の範囲各項にしたがって打ち抜かれ
た半導体搭載用プリント配線板上の凹部に、集積回路チ
ップがワイヤーボンディングにより接続され、樹脂封止
された最終的な構造の断面図を示している。
（１）・・・・・・・・・プリント配線用基板シート（
２）・・・・・・・・・スルホール ＋３）・・・・・・・・・基板の一部 （４）・・・・・・・・・橋絡部 （５）・・・・・・・・・パイロット孔−６）・・・・
・・・・・溝 （７）・・・・・・・・・ソルダーノリスト（８）・・
・・・・・・・金属パターン（９）・・・・・・・・・
半導体搭載用凹部αＱ・・・・・・・・・積層板シート α力・・・・・・・・・封止用の枠 （６）・・・・・・・・・短冊状の基板シート（至）・
・・・・・・・・集積回路チップ０４・・・・・・・・
・ボンディングワイヤー（至）・・・・・・・・・格子
のアームＱ時・・・・・・・・・金属パッド μη・・・・・・・・・プリント配線用基板より外形寸
法の小さい封止用の枠 （至）・・・・・・・・・髪形部 ｌＪ−・・・・・・・・・半導体搭載用プリント配線板
…・・・・・・・・・封止用樹脂 （２）・・・・・・・・・電子部品用キャーＩプ第 １
図げ） 第４図 第５図
２）・・・・・・・・・スルホール ＋３）・・・・・・・・・基板の一部 （４）・・・・・・・・・橋絡部 （５）・・・・・・・・・パイロット孔−６）・・・・
・・・・・溝 （７）・・・・・・・・・ソルダーノリスト（８）・・
・・・・・・・金属パターン（９）・・・・・・・・・
半導体搭載用凹部αＱ・・・・・・・・・積層板シート α力・・・・・・・・・封止用の枠 （６）・・・・・・・・・短冊状の基板シート（至）・
・・・・・・・・集積回路チップ０４・・・・・・・・
・ボンディングワイヤー（至）・・・・・・・・・格子
のアームＱ時・・・・・・・・・金属パッド μη・・・・・・・・・プリント配線用基板より外形寸
法の小さい封止用の枠 （至）・・・・・・・・・髪形部 ｌＪ−・・・・・・・・・半導体搭載用プリント配線板
…・・・・・・・・・封止用樹脂 （２）・・・・・・・・・電子部品用キャーＩプ第 １
図げ） 第４図 第５図
Claims (1)
- 【特許請求の範囲】 １、下記の（ａ）〜（ｃ）の工程からなる半導体搭載用
プリント配線板の製造方法。 （ａ）有機系樹脂素材からなるプリント配線用基板シー
ト（１）に、スルホールを有する複数の導体パターン群
を縦と横に配列形成 する工程と； （ｂ）前記プリント配線用基板のシート上のそれぞれの
導体パターン群において、製品外形線上に位置するスル
ホールの一部（２）及び基板の一部（３）を切断除去し
てスルホール周辺に溝を形成し、該溝間に橋絡部（４）
を形成する工程と；（ｃ）別の有機系樹脂素材からなる
積層板シートにおいて、前記プリント配線用基板の製品
群に対応した溝と半導体搭載部周辺部に貫通孔を設け、
橋絡部を配列形成する工程と； （ｄ）前記（ａ）及び（ｂ）の工程からなるプリント配
線用基板シートの表面に、前記（ｃ）の工程からなる積
層板シートを接着層を介して貼着する工程と； （ｅ）前記（ｄ）の工程からなるプリント配線用基板シ
ートの橋絡部を切断し小片状に分離して複数の製品群を
形成する工程。 ２、前記プリント配線用基板の一部に、半導体素子を収
納するための凹部を形成することを特徴とする特許請求
の範囲第１項記載の半導体搭載用プリント配線板の製造
方法。 ３、前記半導体搭載用凹部はザグリ加工により形成され
ることを特徴とする特許請求の範囲第２項記載の半導体
搭載用プリント配線板の製造方法。 ４、前記有機系樹脂素材からなる積層板は橋絡部を除く
外形寸法が、有機系樹脂素材からなるプリント配線用基
板の橋絡部を除いた外形寸法より小さくなるように形成
されたことを特徴とする特許請求の範囲第１項記載の半
導体搭載用プリント配線板の製造方法。 ５、前記溝は金型による打ち抜き加工により形成されて
いることを特徴とする特許請求の範囲第１項記載の半導
体搭載用プリント配線板の製造方法。 ６、前記橋絡部を切断するにあたり、該切断部の一部ま
たは全部に変形部を設けることを特徴とする特許請求の
範囲第１項記載の半導体搭載用プリント配線板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6459985A JPS61222151A (ja) | 1985-03-27 | 1985-03-27 | 半導体搭載用プリント配線板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6459985A JPS61222151A (ja) | 1985-03-27 | 1985-03-27 | 半導体搭載用プリント配線板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61222151A true JPS61222151A (ja) | 1986-10-02 |
| JPH0452623B2 JPH0452623B2 (ja) | 1992-08-24 |
Family
ID=13262876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6459985A Granted JPS61222151A (ja) | 1985-03-27 | 1985-03-27 | 半導体搭載用プリント配線板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61222151A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274056A (ja) * | 1988-09-09 | 1990-03-14 | Matsushita Electric Ind Co Ltd | チップキャリア及びチップキャリアアレイ |
| JPH0567694A (ja) * | 1991-09-09 | 1993-03-19 | Nec Corp | リードレスチツプキヤリア用フレーム基板 |
| JP2000340698A (ja) * | 1999-06-01 | 2000-12-08 | New Japan Radio Co Ltd | リードレスチップキャリア用基板及びリードレスチップキャリア |
| JP2002334950A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージの製造法及び半導体パッケージ |
| JP2002334949A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージ及び半導体素子搭載用基板の製造方法 |
| JP2002334951A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体素子搭載用基板及び半導体パッケージ |
| JP2002334948A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージ、半導体素子搭載用基板及びそれらの製造方法 |
| KR100400949B1 (ko) * | 1994-12-05 | 2003-12-06 | 모토로라 인코포레이티드 | 볼-그리드어레이조립들을위한멀티-스트랜드기판및방법 |
| US6686226B1 (en) | 1994-02-10 | 2004-02-03 | Hitachi, Ltd. | Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame |
| US6746897B2 (en) | 1994-03-18 | 2004-06-08 | Naoki Fukutomi | Fabrication process of semiconductor package and semiconductor package |
| DE19802575B4 (de) * | 1997-01-25 | 2005-10-13 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen einer Einheit für ein Ball-Grid-Array-Halbleiterbauteil und zum Herstellen eines Ball-Grid-Array-Halbleiterbauteils |
| CN103531554A (zh) * | 2013-08-05 | 2014-01-22 | 日月光半导体制造股份有限公司 | 半导体组件及其制造方法 |
-
1985
- 1985-03-27 JP JP6459985A patent/JPS61222151A/ja active Granted
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274056A (ja) * | 1988-09-09 | 1990-03-14 | Matsushita Electric Ind Co Ltd | チップキャリア及びチップキャリアアレイ |
| JPH0567694A (ja) * | 1991-09-09 | 1993-03-19 | Nec Corp | リードレスチツプキヤリア用フレーム基板 |
| US6686226B1 (en) | 1994-02-10 | 2004-02-03 | Hitachi, Ltd. | Method of manufacturing a semiconductor device a ball grid array package structure using a supporting frame |
| US6861294B2 (en) | 1994-02-10 | 2005-03-01 | Renesas Technology Corp. | Semiconductor devices and methods of making the devices |
| US6746897B2 (en) | 1994-03-18 | 2004-06-08 | Naoki Fukutomi | Fabrication process of semiconductor package and semiconductor package |
| US7187072B2 (en) | 1994-03-18 | 2007-03-06 | Hitachi Chemical Company, Ltd. | Fabrication process of semiconductor package and semiconductor package |
| JP2002334948A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージ、半導体素子搭載用基板及びそれらの製造方法 |
| JP2002334951A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体素子搭載用基板及び半導体パッケージ |
| JP2002334949A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージ及び半導体素子搭載用基板の製造方法 |
| EP1213755A3 (en) * | 1994-03-18 | 2005-05-25 | Hitachi Chemical Co., Ltd. | Fabrication process of semiconductor package and semiconductor package |
| JP2002334950A (ja) * | 1994-03-18 | 2002-11-22 | Hitachi Chem Co Ltd | 半導体パッケージの製造法及び半導体パッケージ |
| US6710265B2 (en) | 1994-12-05 | 2004-03-23 | Motorola, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| KR100400949B1 (ko) * | 1994-12-05 | 2003-12-06 | 모토로라 인코포레이티드 | 볼-그리드어레이조립들을위한멀티-스트랜드기판및방법 |
| US7199306B2 (en) | 1994-12-05 | 2007-04-03 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| US7397001B2 (en) | 1994-12-05 | 2008-07-08 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| US20080289867A1 (en) * | 1994-12-05 | 2008-11-27 | Freescale Semiconductor, Inc. | Multi-strand substrate for ball-grid array assemblies and method |
| DE19802575B4 (de) * | 1997-01-25 | 2005-10-13 | LG Semicon Co., Ltd., Cheongju | Verfahren zum Herstellen einer Einheit für ein Ball-Grid-Array-Halbleiterbauteil und zum Herstellen eines Ball-Grid-Array-Halbleiterbauteils |
| JP2000340698A (ja) * | 1999-06-01 | 2000-12-08 | New Japan Radio Co Ltd | リードレスチップキャリア用基板及びリードレスチップキャリア |
| CN103531554A (zh) * | 2013-08-05 | 2014-01-22 | 日月光半导体制造股份有限公司 | 半导体组件及其制造方法 |
| CN106098661A (zh) * | 2013-08-05 | 2016-11-09 | 日月光半导体制造股份有限公司 | 半导体组件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452623B2 (ja) | 1992-08-24 |
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