KR102040296B1 - 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 - Google Patents

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

본 발명은 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다.
[화학식 1]
Figure 112016124690968-pat00012

상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, C1~C20 알킬기, C1~C20 알케닐기, C1~C20인 알키닐기, C6 ~ C30 아릴기, C6~C30 아릴알킬기, 아미노기, C1~C20 알킬아미노기, 머캡토기, 또는 C1~C20 알킬머캡토기이고, m 및 n의 평균값은 각각 독립적으로 0보다 크고 10보다 작다(단, R1 및 R2는 동시에 수소는 아니다);
[화학식 2]
Figure 112016124690968-pat00013

상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R은 각각 독립적으로 수소, C1~C10 알킬기, C1~C10 알콕시기, C3~C20 사이클로알킬기, C6~C30 아릴기 또는 C6~C30 아릴알킬기이다.

Description

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법{FILM-TYPE SEMICONDUCTOR ENCAPSULATION MEMBER, SEMICONDUCTOR PACKAGE PREPARED BY USING THE SAME AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 대면적 공정에 적용이 가능하고, 휨 발생이 적어, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 시에 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태 또는 이보다 큰 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 및 패널 레벨 패키징(Panel Level Packaging, PLP)이라고 한다.
웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼 또는 패널과 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 밀봉재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 액상 타입의 조성물의 경우 무기 충전물의 함량이 낮고, 수지도 액상의 단분자를 사용하기 때문에 밀봉 후 반도체 패키지의 신뢰성이 취약하다는 문제점이 있다.
따라서, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있는 반도체 밀봉 부재의 개발이 요구되고 있다.
본 발명의 목적은 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있으며, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재를 제공하는 것이다.
본 발명의 다른 목적은 상기 필름형 반도체 밀봉 부재로 밀봉된 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 상기 필름형 반도체 밀봉 부재를 이용한 반도체 패키지 제조 방법을 제공하는 것이다.
일 측면에서, 본 발명은 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 하기 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재를 제공한다.
[화학식 1]
Figure 112016124690968-pat00001
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, C1~C20의 알킬기, C1~C20의 알케닐기, C1~C20의 알키닐기, C6~C30의 아릴기, C6~C30의 아릴알킬기, 아미노기, C1~C20의 알킬아미노기, 머캡토기 또는 C1~C20 알킬머캡토기이고, m 및 n의 평균값은 각각 독립적으로 0 보다 크고 10보다 작다(단, R1 및 R2가 동시에 수소는 아니다).
[화학식 2]
Figure 112016124690968-pat00002
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R은 각각 독립적으로 수소, C1~C10 알킬기, C1~C10 알콕시기, C3 ~ C20 사이클로알킬기, C6~ C30 아릴기 또는 C6~C30 아릴알킬기이다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 C1~C20 알킬기, C1~C20 알케닐기, C6 ~ C30 아릴기, 또는 아미노기일 수 있고, 상기 화학식 2에서, 상기 G는 글리시딜기이고, 상기 R은 수소일 수 있다.
상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 13 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 4 내지 20 중량% 및 무기 충전제 70 내지 95 중량%를 포함할 수 있다.
또한, 상기 필름형 반도체 밀봉 부재는 경화 촉진제, 커플링제, 이형제, 바인더 수지, 및 착색제 중 하나 이상을 더 포함할 수 있다.
상기 필름형 반도체 밀봉 부재는 두께가 10 내지 1,000 ㎛일 수 있다.
상기 필름형 반도체 밀봉 부재는 원형, 중앙부가 천공된 원형, 사각형 또는 일 방향으로 천공된 적어도 하나 이상의 라인부를 갖는 사각형 형상일 수 있다.
다른 측면에서, 본 발명은, 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
이때, 상기 밀봉은 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩(Transfer molding), 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함할 수 있다.
또 다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지를 제공한다.
이때, 상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함할 수 있다.
일 구체예에서, 상기 반도체 패키지는, 재배선층을 포함하는 기판; 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩; 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것일 수 있다.
본 발명에 따른 반도체 밀봉 부재는 필름형으로 형성되어 대면적으로 적용되는 웨이퍼 레벨 패키징 및 패널 레벨 패키징에 유용하게 적용될 수 있다.
본 발명에 따른 반도체 밀봉 부재는 특정 구조의 페놀 수지와 에폭시 화합물을 사용하여, 낮은 열팽창계수와 높은 유리전이온도를 가지며, 이에 따라 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있다.
도 1은 본 발명의 반도체 밀봉 부재의 다양한 형상을 보여주는 도면이다.
도 2는 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 반도체 패키지의 다른 실시예를 도시한 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다.
또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
반도체 밀봉 부재
먼저, 본 발명에 따른 필름형 반도체 밀봉 부재에 대해 설명한다.
본 발명에 따른 반도체 밀봉 부재는 경화제, 에폭시 화합물 및 무기 충전제를 포함하되, 상기 경화제와 에폭시 화합물이 특정한 구조를 갖는 화합물들을 포함하는 것을 특징으로 한다.
구체적으로는, 본 발명에 따른 반도체 밀봉 부재는 경화제로 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지를 포함한다.
[화학식 1]
Figure 112016124690968-pat00003
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, C1~C20 알킬기, C1~C20 알케닐기, C1~C20인 알키닐기, C6 ~ C30 아릴기, C6~C30 아릴알킬기, 아미노기, C1~C20 알킬아미노기, 머캡토기, 또는 C1~C20 알킬머캡토기이고, m 및 n의 평균값은 각각 독립적으로 0보다 크고 10보다 작다. 단, R1 및 R2가 동시에 수소는 아니다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 C1~C20 알킬기, C1~C20 알케닐기, C6 ~ C30 아릴기, 또는 아미노기일 수 있다.
일 구체예에서, 상기 화학식 1에서 R1 및 R2은 서로 다른 치환기를 포함하는 반복단위를 포함하는 페놀 수지일 수 있다. 이러한 경우, 에폭시 수지 조성물의 가교 밀도가 높아져 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지는 반도체 밀봉 부재 총 중량에 대하여, 1 내지 13 중량%, 구체적으로는 2 내지 10 중량%로 포함될 수 있다. 상기 범위 내에서 반도체 밀봉 부재의 경화도가 우수할 수 있다
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 이외에 다른 경화제를 더 포함할 수 있다. 추가로 첨가되는 경화제로는, 당해 기술 분야에서 일반적으로 사용되는 경화제들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 추가로 첨가되는 경화제의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 내지 20중량%, 구체적으로는 5 내지 15중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 에폭시 화합물로 하기 화학식 2로 표시되는 에폭시 화합물을 포함한다.
[화학식 2]
Figure 112016124690968-pat00004
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R은 각각 독립적으로 수소, C1~C10 알킬기, C1~C10 알콕시기, C3~C20 사이클로알킬기, C6~C30 아릴기 또는 C6~C30 아릴알킬기이다. 구체적으로는, 상기 화학식 2에서, 상기 G는 글리시딜기이고, 상기 R은 수소일 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물을 사용할 경우, 반도체 밀봉 부재는 유리전이온도가 높고, 고온에서 낮은 탄성율을 나타낼 수 있으며, 이에 따라 패키지 신뢰성을 향상시킬 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물은 반도체 밀봉 부재 총 중량에 대하여, 4 내지 20 중량%, 구체적으로는 5 내지 20 중량%, 보다 구체적으로는 8 내지 15 중량%로 포함될 수 있다. 상기 범위 내에서, 경화밀도가 우수하여 기계적 강도가 향상되고 경화시간이 적절하며, 경화도가 향상될 수 있다.
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 2로 표시되는 단위를 포함하는 에폭시 화합물 이외에 다른 에폭시 수지를 더 포함할 수 있다. 추가로 포함되는 에폭시 수지로는 당해 기술 분야에서 일반적으로 사용되는 에폭시 수지들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다.
상기 추가로 첨가되는 에폭시 수지의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 내지 10 중량%, 구체적으로는 3 내지 8 중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 무기 충전제를 포함한다.
상기 무기 충전제로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한 없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용할 수 있다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 5 내지 55㎛의 구상용융실리카를 50 내지 99중량%, 평균 입경 0.001 내지 1㎛의 구상 용융실리카를 1 내지 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 40 내지 100중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 45㎛, 55㎛, 및 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 카본이 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.
상기 무기 충전제는 반도체 밀봉 부재 총 중량에 대하여, 70 내지 95 중량%, 구체적으로는 75 내지 90 중량%로 포함될 수 있다. 상기 범위 내에서, 점도가 적정 수준을 유지하여 작업성 및 성형성을 높이고, 수율을 향상시킬 수 있다.
한편, 본 발명에 따른 반도체 밀봉 부재는, 상기 경화제, 에폭시 화합물 및 무기 충전제 이외에, 경화촉진제, 커플링제, 바인더 수지, 이형제 및 착색제 등을 더 포함할 수 있다.
상기 경화 촉진제는 에폭시 화합물과 경화제의 반응을 촉진하기 위한 것으로, 예를 들면,　3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다.
상기 3급 아민의 구체적인 예로는, 에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다.
상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트　등이 있다. 유기인화합물에는 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논　부가물 등이 있다.
상기 이미다졸의 구체적인 예로는, 2-페닐-4메틸이미다졸, 2-메틸이미다졸,　2-페닐이미다졸,　2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸　등을 들 수 있으나, 이에 한정되는 것은 아니다.
상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다.
이외에도 예를 들면, 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및　페놀노볼락 수지염　등을 더 포함할 수 있으나, 이에 한정되는 것은 아니다.
보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.
경화 촉진제의 사용량은 반도체 밀봉 부재 총 중량에 대하여　0.01중량% 내지 2중량% 정도일 수 있으며, 구체적으로 0.02중량% 내지 1.5중량% 정도, 더욱 구체적으로 0.05중량% 내지 1중량% 정도일 수 있다.　상기의 범위에서 반도체 밀봉 부재의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
상기 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여, 에폭시 화합물과 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다.
상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란, 알킬실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 반도체 밀봉 부재 경화물의 강도가 향상될 수 있다.
상기 바인더 수지는 유연성을 부여하여 필름 코팅을 용이하게 하기 위한 것으로, 예를 들면, 에폭시 변성 우레탄 공중합체, 에폭시 변성 아크릴 공중합체일 수 있다. 상기 바인더 수지는 반도체 밀봉 부재 총 중량에 대해 1 내지 10중량% 정도, 구체적으로는 3 내지 8중량%의 함량으로 포함될 수 있다.
상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다. 상기 이형제는 반도체 밀봉 부재 중 0.1 내지 1중량%로 포함될 수 있다.
상기 착색제는 반도체 밀봉 부재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다.
상기 착색제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다.
이외에도, 본 발명의 반도체 밀봉 부재는　본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제; 등을　필요에 따라 추가로 함유할 수 있다.
본 발명에 따른 반도체 밀봉 부재는, 상기 성분들을 헨셀 믹서를 이용하여 소정의 배합비로 균일하게 혼합한 후, 볼밀, 3롤밀 또는 CM(conditioning mixer) 등을 이용하여 정밀 분산시킨 다음, 바코터(Bar coater), 어플리케이터(Applicator) 또는 닥터 블레이드(Doctor blade) 등을 이용하여 서포팅 필름(supporting film) 등에 코팅한 후 건조시켜 필름 형상으로 제조하는 방법으로 제조될 수 있다.
이때, 상기 헨셀 믹서를 이용한 혼합은, 이로써 한정되는 것은 아니나, 예를 들면 25 ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 분산은 이로써 한정되는 것은 아니나, 예를 들면 25 ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 건조는, 이로써 한정되는 것은 아니나, 예를 들면 100℃ 이하의 온도에서 10 ~ 30분 정도 수행될 수 있다.
상기와 같은 방법을 통해 제조된 본 발명의 반도체 밀봉 부재는 필름 형태를 가지기 때문에 웨이퍼 레벨 패키징 또는 패널 레벨 패키징과 같은 대면적 공정에 유용하게 사용될 수 있다.
한편, 본 발명에 따른 필름형 반도체 밀봉 부재는 반도체 밀봉 공정에 사용하기 적합한 형상으로 성형될 수 있으며, 그 형상이 특별히 한정되지 않는다. 도 1에는 본 발명의 필름형 반도체 밀봉 부재의 다양한 형상들이 도시되어 있다. 예를 들면, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 1의 (A)와 같이 원형 형태일 수도 있고, 도 1의 (B)와 같이 중앙부가 천공된 원형 형태일 수 있다. 이와 같이 원형 형태로 제조된 필름형 반도체 밀봉 부재는 웨이퍼 레벨 패키징 공정에 적합하다. 또한, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 1의 (C)와 같은 정사각형, 도 1의 (D)와 같은 직사각형 또는 도 1의 (E)와 같이 일 방향으로 천공된 하나 이상의 라인부를 갖는 사각형 형태일 수도 있다. 이와 같이 사각형 형태로 제조된 필름형 반도체 밀봉 부재는 패널 레벨 패키징 공정에 적합하다.
한편, 상기 필름형 반도체 밀봉 부재는 두께가 10 내지 1,000㎛, 구체적으로는 40 내지 800㎛일 수 있다. 상기 범위 내에서, 내구성이 우수하여 필름의 크랙 저감성이 우수하고, 굽힘(bending)성이 더욱 향상되어 예를 들면 롤 형태의 제품으로 제조하기에 더욱 유리하다.
반도체 패키지 제조방법
다음으로, 본 발명에 따른 반도체 패키지 제조 방법에 대해 설명한다.
본 발명에 따른 반도체 패키지 제조 방법은 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 것을 그 특징으로 한다.
구체적으로는, 상기 반도체 패키지 제조 방법은, 반도체 칩이 실장된 기판을 준비하는 단계, 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 밀봉하는 단계를 포함할 수 있다.
이때, 상기 밀봉은, 당해 기술 분야에서 일반적으로 사용되는 반도체 밀봉 방법들, 예를 들면, 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩, 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있으며. 그 방법이 특별히 제한되지 않는다. 예를 들면, 상기 몰딩은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 컴프레션 몰딩 또는 라미네이션하는 방법으로 이루어질 수 있거나, 또는 본 발명에 따른 필름형 반도체 밀봉 부재를 반도체 칩 상에 컴프레션 몰딩하고, 타블렛 형태의 밀봉재를 트랜스퍼 몰딩하여 반도체 칩과 기판 사이를 밀봉하는 방법으로 이루어질 수도 있다.
또한, 상기 밀봉은 반도체 칩의 일부 또는 전부를 봉지하는 방식으로 수행될 수 있다. 예를 들면, 상기 밀봉은 반도체 칩의 상면, 측면 및 하면을 모두 봉지하는 오버 몰딩(over-molding) 형태로 이루어질 수 있고, 반도체 칩의 측면 및 하면만 봉지하고, 상면은 노출시키는 익스포즈드 칩 몰딩(exposed chip molding) 형태로 이루어질 수도 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 후 재배선층을 형성하는 방법에 의해 이루어질 수 있다. 구체적으로는, 다음과 같은 방법을 통해 반도체 패키지를 제조할 수 있다.
먼저, 캐리어 웨이퍼 또는 캐리어 패널와 같은 캐리어 부재의 일면에 점착 테이프(Adhesive Tape) 또는 열 이형 테이프(Thermal release Tape)와 같은 임시 고정 부재를 부착하여, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비한다.
그런 다음, 픽-앤드-플레이스(pick-and-place)와 같은 공정을 이용하여, 상기 임시 고정 부재 상에 다수의 반도체 칩을 재배열(Reconfiguration)시킨다.
반도체 칩들의 재배열이 완료되면, 상기한 본 발명의 필름형 반도체 밀봉 부재를 상기 반도체 칩 상에 배치한 후, 컴프레션 또는 라미네이션 등의 방법으로 성형하여 밀봉층을 형성한다. 이때, 상기 성형 온도는 밀봉 부재의 종류에 따라 달라질 수 있으나, 대체로 120 내지 170℃ 정도에서 수행될 수 있다.
한편, 반도체 칩이 밀봉층 성형 공정에서 이동하는 것을 방지하기 위해, 상기 밀봉층 형성 전에 프리 베이킹(pre-baking) 공정을 실시할 수 있으며, 이때, 상기 프리 베이킹 온도는 100 ~ 150℃ 정도, 구체적으로는 110~130℃일 수 있다.
상기와 같은 방법으로 밀봉층이 형성된 후에, 밀봉층과 임시 고정 부재를 분리한다. 상기 분리는, 예를 들면, 온도를 상승시켜 점착 테이프에 기포가 발생하도록 하는 방법 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 반도체 칩 상에 재배선층(Re-Distribution Layer, RDL)을 포함하는 기판을 형성한다. 상기 재배선층을 포함하는 기판은 반도체 칩 상에 유전체층과 금속층을 교대로 적층함으로써 형성될 수 있다. 이때, 상기 유전체층은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
그런 다음, 상기 기판의 하부에 솔더볼과 같은 외부 접속 단자를 형성하고, 다이싱 공정을 통해 개별 반도체 패키지를 형성한다.
반도체 패키지
다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 2 내지 도 4에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다.
도 2 내지 도 4에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 것을 그 특징으로 한다. 구체적으로는, 본 발명에 따른 반도체 패키지는, 기판(300), 적어도 하나 이상의 반도체 칩(200a, 200b)과, 본 발명에 따른 필름형 반도체 밀봉 부재로 형성된 밀봉층(100) 및 외부 접속 단자(400)를 포함한다.
상기 기판(300)은 반도체 칩(200a, 200b)를 지지하고, 반도체 칩((200a, 200b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한 없이 사용될 수 있다. 예를 들면, 상기 기판(300)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다.
상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.
상기 재배선층을 포함하는 기판은, 도 3 및 도 4에 도시된 바와 같이, 유전체층(310)과 금속층(320)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(330)이 형성된 기판이다. 상기 유전체층(310)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(320)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
상기 기판(300) 상에는 적어도 하나 이상의 반도체 칩(200a, 200b)이 실장된다. 이때, 상기 반도체 칩 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 방식 반도체 칩(200a) 또는 와이어 본딩(wire bonding) 방식의 반도체 칩(200b) 또는 이들의 조합일 수 있다.
플립 칩 방식은, 도 2에 도시된 바와 같이, 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩을 회로 기판에 융착시키는 방식이며, 와이어 본딩 방식은, 도 3에 도시된 바와 같이, 반도체 칩의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다.
한편, 본 발명에 따른 반도체 패키지는, 도 2에 도시된 바와 같이 하나의 반도체 칩을 포함할 수도 있고, 도 3 및 도 4에 도시된 바와 같이 2개 이상의 반도체 칩을 포함할 수도 있다. 또한, 2개 이상의 반도체 칩을 포함할 경우, 도 3에 도시된 바와 같이, 동종의 반도체 칩을 포함할 수도 있고, 도 4에 도시된 바와 같이 이종의 반도체 칩을 포함할 수도 있다.
다음으로, 상기 밀봉층(100)은 반도체 칩(200a, 200b)을 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 형성된다. 상기 필름형 반도체 밀봉 부재에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.
한편, 상기 밀봉층(100)은 반도체 칩의 적어도 일부를 봉지하는 형태로 형성될 수 있으며, 그 형태가 특별히 제한되지 않는다. 예를 들면, 상기 밀봉층(100)은 도 2에 도시된 바와 같이 반도체 칩의 상면을 노출시키는 형태로 형성될 수도 있고, 도 3에 도시된 바와 같이 반도체 칩의 전면을 봉지하는 형태로 형성될 수도 있다.
한편, 상기 기판(300)의 하면, 즉, 반도체 칩이 실장된 면의 반대면에는 기판(300)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(400)가 구비된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한 없이 사용될 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이, 재배선층을 포함하는 기판, 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 봉지하도록 형성되는 밀봉층 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하며, 이때, 상기 밀봉층은 본 발명에 따른 필름형 밀봉 부재에 의해 형성된다.
이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
하기 실시예 및 비교예에서 사용된 각 성분의 사양은 다음과 같다.
(A)에폭시 화합물
(a1) 하기 화학식 2-1로 표시되는 에폭시 화합물(에폭시 당량: 250~280g/eq. 연화점: 85~100℃, ICI 점도@150℃: 0.8~1.2Pa·s)을 사용하였다.
[화학식 2-1]
Figure 112016124690968-pat00005
(a2) Nippon Kayaku社의 NC-3000을 사용하였다.
(a3) Japan Epoxy Resin社의 YX-4000을 사용하였다.
(B) 경화제
(b1) 하기 화학식 1-1로 표시되는 단위를 갖는 페놀 수지를 사용하였다.
[화학식 1-1]
Figure 112016124690968-pat00006
(m 및 n의 평균값은 각각 1임)
(b2) 하기 화학식 1-2로 표시되는 단위를 갖는 페놀 수지를 사용하였다.
[화학식 1-2]
Figure 112016124690968-pat00007
(m 및 n의 평균값은 각각 1임)
(b3) 하기 화학식 1-3으로 표시되는 단위를 갖는 페놀 수지를 사용하였다.
[화학식 1-3]
Figure 112016124690968-pat00008
(m 및 n의 평균값은 각각 1임)
(b4) 하기 화학식 1-4로 표시되는 단위를 갖는 페놀 수지를 사용하였다.
[화학식 1-4]
Figure 112016124690968-pat00009
(m 및 n의 평균값은 각각 1임)
(b5) Kolon 유화社의 KPH-F3065를 사용하였다.
(b6) 메이와社의 MEH-7851을 사용하였다.
(C) 바인더 수지: 국도화학社의 UME-330(에폭시 변성 우레탄 공중합체)를 사용하였다.
(D) 경화 촉진제:
(d1) Hokko Chemical社의 TPP-k(트리페닐포스파이트)를 사용하였다.
(d2) Aldrich社의 1,4-벤조퀴논을 사용하였다.
(E) 무기 충전제: 평균입경 5㎛의 구상 용융실리카와 평균입경 0.3㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.
(F) 커플링제
(f1) Dow　Corning chemical社의 SZ-6070(메틸트리메톡시실란)과 (f2) Shinetsu社의 KBM-573(N-페닐-3-아미노프로필트리메톡시실란)을 혼합하여 사용하였다.
(G) 착색제
Matsusita　Chemical社의 카본 블랙 MA-600B을 사용하였다.
실시예 및 비교예
하기 표 1의 조성에 따라 각 성분들을 헨셀 믹서(KEUM SUNG MACHINERY CO.LTD(KSM-22))를 이용하여 25~30℃에서 30분간 균일하게 혼합 후, 이를 자체 제작한 볼 밀(Ball Mill)을 이용하여 25~30℃에서, 30분간 정밀 분산 후 서포팅 필름에 300㎛ 두께로 코팅 후, 터널식 건조 오븐(Drying oven)에서 100℃로, 10~30분간 건조하였고, 이형필름(Release film)과 압착롤로 합지하여 필름형 반도체 밀봉 부재를 제조하였다.
조성(wt%) 실시예1 실시예2 실시예3 실시예4 비교예1 비교예2 비교예3
(A)
　
　		 (a1) 10 8 10 10 - 10 10
(a2) - - - - 5 - -
(a3) - 2 - - 5 - -
(B)
　
　
　
　
　		 (b1) 4 3 - - - - -
(b2) - 3 - - - - -
(b3) - - 4 - - - -
(b4) - - - 4 - - -
(b5) - - - - 4 2.5 3
(b6) 2.5 - 2.5 - 2.5 4 1
(C) 　 2.5 3 2.5 3 2.5 2.5 3
(D)
　		 (d1) 0.2 0.2 0.2 0.1 0.1 0.2 0.1
(d2) - - - 0.1 0.1 - 0.1
(E) 　 80 80 80 82 80 80 82
(F)
　		 (f1) 0.1 0.1 0.1 0.1 0.1 0.1 0.1
(f2) 0.2 0.2 0.2 0.2 0.2 0.2 0.2
(G) 　 0.5 0.5 0.5 0.5 0.5 0.5 0.5
물성 측정 방법
실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재의 물성을 하기 물성 측정 방법에 따라 측정하였다.
(1) 유리전이온도( Tg ) 및 열팽창계수( CTE ): 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 시편을 제조하고, TMA((美)TA사 Q400)을 이용하여 유리전이온도 및 열팽창계수를 측정하였다. TMA 곡선의 첫 번째 굴곡점으로부터 유리전이온도를 구하였으며, 열팽창계수 값은 TMA 곡선의 기울기에 의해서 계산하였다. 열팽창계수 α1은 유리전이온도 이하, 열팽창계수 α2는 유리전이온도 이상에서의 실험값을 나타낸다. 측정 결과를 하기 표 2에 나타내었다.
(2) 휨(Warpage): 캐리어 웨이퍼(200mm_8inch)에 열 이형 필름(Thermal release tape)을 부착한 후 pick-and-place 공정을 이용하여 단일 실리콘 칩을 재배열(Reconfiguration)하고, 120℃에서 프리-베이킹(pre-baking)을 실시하였다. 그런 다음, 실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재를 상기 캐리어 웨이퍼 상에 배치하고, 압착롤을 이용하여 100℃에서 라미네이션하여 밀봉층을 형성하고, 175℃로 승온시켜 열 이형 필름과 캐리어 웨이퍼를 분리시켰다. 그런 다음, 상기 반도체 칩을 포함하는 밀봉층 상에 재배선층을 형성하고, 재배선층 상에 솔더볼을 형성한 다음, 레이저 마킹 공정을 수행하고, 다이싱하여 개별 반도체 패키지를 제조하였다.
웨이퍼 레벨의 Warpage는 상기 밀봉층 형성 후에 WDM-300((韓)레이저텍)을 이용하여 웨이퍼의 높이, 단면을 레이저로 약 70,000 포인트를 측정한 값을 평균으로 나타내고, 개별 패키지의 Warpage는 Shadow moire((美)IPO사 AKRO MATRIX)를 이용하여 JESD22-B112에 준하는 Profile로 측정하여 비교하였다.
(3) 모듈러스 : 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 0.16mmt(160㎛, 1/16inch) 두께의 시편을 제조하고, DMA((美)TA사 Q800)를 이용하여 260℃ 조건에서 모듈러스를 측정하였다. 측정 결과를 하기 표 2에 나타내었다.
평가 항목 단위 실시예 1 실시예2 실시예3 실시예4 비교예1 비교예2 비교예3
Tg ℃ 185 181 183 179 151 169 172
CTE α1 ppm/℃ 5.3 5.6 7.1 7.6 9.4 8.3 8.4
CTE α2 ppm/℃ 29.8 31.4 33.7 34.2 38.2 35.9 35.6
Warpage
(Wafer level)		 ㎛ 101 105 138 146 418 341 338
Warpage
(개별패키지)		 ㎛ 54 59 66 70 88 78 82
Modulus
@260℃		 MPa 621 653 674 681 1,142 932 946
상기 표 2를 통해, 화학식 1로 표시되는 단위를 포함하는 페놀 수지와 화학식 2로 표시되는 에폭시 화합물을 포함하는 실시예 1 ~ 4의 반도체 밀봉 부재는 유리전이온도가 높고 열팽창계수 및 고온 탄성율이 낮아 이를 이용하여 반도체 소자를 밀봉할 경우, 휨 특성이 개선됨을 확인할 수 있다. 이에 비해 비교예 1 ~ 3의 반도체 밀봉 부재의 경우, 유리전이온도가 낮고, 열팽창계수 및 고온 탄성율이 높아 반도체 소자 밀봉 시에 휨이 크게 발생함을 알 수 있다.
100: 밀봉층
200a, 200b: 반도체 칩
300: 기판
400: 외부 접속 단자

Claims (13)

  1. 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지;
    하기 화학식 2로 표시되는 에폭시 화합물; 및
    무기 충전제를 포함하는 필름형 반도체 밀봉 부재:
    [화학식 1]
    Figure 112019096653418-pat00010

    상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, C1~C20 알킬기, C2~C20 알케닐기, C2~C20인 알키닐기, C6~C30 아릴기, C7~C30 아릴알킬기, 아미노기, C1~C20 알킬아미노기, 머캡토기, 또는 C1~C20 알킬머캡토기이고, m 및 n의 평균값은 각각 독립적으로 0보다 크고 10보다 작다(단, R1 및 R2는 동시에 수소는 아니다);
    [화학식 2]
    Figure 112019096653418-pat00011

    상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R은 각각 독립적으로 수소, C1~C10 알킬기, C1~C10 알콕시기, C3~C20 사이클로알킬기, C6~C30 아릴기 또는 C7~C30 아릴알킬기이다.
  2. 제1항에 있어서,
    상기 화학식 1에서, 상기 R1 및 R2는 각각 독립적으로 C1~C20 알킬기, C2~C20 알케닐기, C6~C30 아릴기, 또는 아미노기인 필름형 반도체 밀봉 부재.
  3. 제1항에 있어서,
    상기 화학식 2에서, 상기 G는 글리시딜기이고, 상기 R은 수소인 필름형 반도체 밀봉 부재.
  4. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는,
    상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 13 중량%,
    상기 화학식 2로 표시되는 에폭시 화합물 4 내지 20 중량% 및
    무기 충전제 70 내지 95 중량%를 포함하는 것인 필름형 반도체 밀봉 부재.
  5. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는 경화 촉진제, 커플링제, 이형제, 바인더 수지, 및 착색제 중 하나 이상을 더 포함하는 것인 필름형 반도체 밀봉 부재.
  6. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는 두께가 10 내지 1,000㎛인 필름형 반도체 밀봉 부재.
  7. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는 원형, 중앙부가 천공된 원형, 사각형 또는 일 방향으로 천공된 적어도 하나 이상의 라인부를 갖는 사각형 형상인 필름형 반도체 밀봉 부재.
  8. 제1항 내지 제7항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법.
  9. 제8항에 있어서,
    상기 밀봉은 컴프레션 몰딩(Compression Molding)법 또는 라미네이션(Lamination)법에 의해 수행되는 것인 반도체 패키지 제조 방법.
  10. 제8항에 있어서,
    상기 반도체 패키지 제조 방법은,
    일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계;
    상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계;
    상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계;
    상기 밀봉층과 임시 고정 부재를 분리하는 단계;
    상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계;
    상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및
    다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것인 반도체 패키지 제조 방법.
  11. 제1항 내지 제7항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지.
  12. 제11항에 있어서,
    상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함하는 것인 반도체 패키지.
  13. 제11항에 있어서,
    상기 반도체 패키지는,
    재배선층을 포함하는 기판;
    상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩;
    제1항 내지 제7항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및
    상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것인 반도체 패키지.
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