KR20170039063A - 반도체 패키지 및 이의 제조방법 - Google Patents

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이윤만
배경철
엄태신
이동환
이영균
이은정
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Abstract

본 발명은 회로 기판, 상기 회로 기판 상에 실장되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 밀봉하는 제1밀봉층 및 상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물에 의해 형성되는 제2밀봉층을 포함하는 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

반도체 패키지 및 이의 제조방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 이의 제조방법에 관한 것으로, 보다 상세하게는 금속 박막을 형성하지 않고 전자파 차폐 성능을 구현할 수 있는 반도체 패키지 및 이의 제조방법에 관한 것이다.
IC(Integrated Circuit), LSI(Large Scale Integration) 등과 같은 반도체 소자를 수분 등의 외부 환경으로부터 보호하기 위해, 에폭시 수지 조성물을 이용하여 반도체 소자를 밀봉하는 기술이 널리 사용되고 있다. 또한, 반도체 소자로부터 방사되는 전자파로 인해 반도체 소자 상호 간에 오동작이 발생하는 것을 방지하기 위해, 반도체 에폭시 수지 조성물로 반도체 소자를 밀봉한 후에, 밀봉층 상부에 동박, 알루미늄박 등과 같은 금속 소재를 이용하여 금속 박막을 형성하는 기술이 사용되고 있다.
그러나, 상기와 같은 금속 박막은 긁힘 등에 취약하며, 전자파 차폐 후 열 방출이 용이하지 않다는 문제점이 있다. 또한, 상기와 같은 방법으로 형성된 반도체 패키지는 유기물로 이루어진 에폭시 수지와 무기물로 이루어진 금속 박막 간에 이종 접합이 이루어지기 때문에, 계면 접착력이 충분하지 않아 계면 박리가 발생하기 쉽고, 특히 고온 및/또는 고습 환경 하에서는 계면 박리가 심화된다는 문제점이 있다. 또한, 상기와 같이 밀봉층 상부에 금속 박막을 형성할 경우, 밀봉층과 금속 박막의 열팽창계수 차이 등에 의해 반도체 패키지가 휘어지는 휨(warpage)의 문제도 발생한다.
한편, 최근 전자제품들이 점점 더 박형화, 소형화됨에 따라, 1개의 반도체 패키지에 이종의 칩들이 하나의 반도체 패키지 내에 포함되는 시스템 인 패키지 시스템이 채택되고 있는 추세이다. 이종의 칩들이 하나의 반도체 패키지 내에 포함될 경우, 동종 칩들로 이루어지는 반도체 패키지에 비해 각 칩들 간의 간섭으로 인해 오작동이 발생할 가능성이 높아지는데, 종래의 금속 박막을 이용한 전자파 차폐로는 이러한 이종 칩들 간의 간섭을 충분히 억제할 수 없다.
따라서, 계면 접착력, 휨 특성 및 전자파 차폐 성능이 뛰어난 반도체 패키지의 개발이 요구되고 있다.
관련 선행기술이 한국등록특허 제150583호에 개시되어 있다.
본 발명의 목적은 전자파 차폐 성능, 계면 접착력 및 휨 특성이 우수한 반도체 패키지를 제공하는 것이다.
본 발명의 다른 목적은 방열 특성이 우수하여 별도의 열 방출 부재가 요구되지 않는 반도체 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 상기와 같은 반도체 패키지를 제조하는 방법을 제공하는 것이다.
일 측면에서, 본 발명은 회로 기판; 상기 회로 기판 상에 실장되는 적어도 하나 이상의 반도체 칩; 상기 반도체 칩을 밀봉하는 제1밀봉층; 및 상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물에 의해 형성되는 제2밀봉층을 포함하는 반도체 패키지를 제공한다.
한편, 상기 제1밀봉층은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성되며, 상기 제2밀봉층은 제2에폭시 수지, 제2경화제, 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 제2에폭시 수지 조성물에 의해 형성된다.
상기 니켈을 함유하는 퍼말로이는 상기 제2에폭시 수지 조성물 중 10 내지 85중량%로 포함될 수 있다
상기 탄소나노튜브는 상기 제2에폭시 수지 조성물 중 0.1 내지 5중량%로 포함될 수 있다. 또한, 상기 제2에폭시 수지 조성물은 실리카를 더 포함할 수 있다.
한편, 본 발명의 반도체 패키지에 있어서, 상기 제2밀봉층은 상기 제1밀봉층의 상면에 형성되거나, 또는, 상기 제1밀봉층의 상면 및 측면을 감싸는 형태로 형성될 수 있다.
또한, 상기 반도체 패키지는 상기 회로 기판 상에 이종의 반도체 칩들을 포함할 수 있다.
상기와 같은 본 발명의 반도체 패키지는 30MHz ~ 1.5CGHz 에서의 전자파 차폐율이 20dB 이상이며, JESD22-B112 규격에 따라 -30˚ 및 +260˚ 각도에서 측정한 warpage 값이 100이하이다.
다른 측면에서, 본 발명은, 반도체 칩이 실장된 회로 기판을 준비하는 단계; 상기 반도체 칩이 실장된 회로 기판 상에 제1밀봉층을 형성하는 단계; 상기 제1밀봉층을 선택적으로 제거하는 단계; 및 상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물을 이용하여 제2밀봉층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
이때, 상기 제1밀봉층을 선택적으로 제거하는 단계는, 제1밀봉층의 일부 또는 제1밀봉층과 회로 기판의 일부를 식각하는 방법으로 수행될 수 있으며, 상기 식각은 레이저 드릴링 또는 화학적 식각 방법에 의해 수행될 수 있다. 이때, 상기 식각은 회로 기판 전체 두께의 95% 이내로 수행될 수 있다.
또는, 상기 제1밀봉층을 선택적으로 제거하는 단계는, 회로 기판 하면에 지지부재를 부착하는 단계 및 제1밀봉층과 회로 기판의 일부를 상기 제1밀봉층 및 회로 기판의 전체 두께에 대하여 식각하는 단계를 포함하여 수행될 수 있다.
한편, 본 발명의 반도체 패키지 제조방법은, 상기 반도체 패키지를 절단하는 단계 및 상기 회로 기판 하부에 외부 접속 단자를 형성하는 단계 중 적어도 하나를 더 포함할 수 있다.
본 발명에 따른 반도체 패키지는, 제2밀봉층에 전자파 차폐 기능을 수행하는 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하여 금속 박막 없이도 우수한 전자파 차폐 성능을 구현할 수 있다.
또한, 본 발명에 따른 반도체 패키지는 제1밀봉층과 제2밀봉층은 모두 수지 조성물로 형성되어 있어 계면 접착력 및 휨 특성(warpage)이 우수하다.
또한, 본 발명의 반도체 패키지는, 제2밀봉층에 포함되는 니켈을 함유하는 퍼말로이에 의해 열의 복사 방출이 용이하게 이루어지기 때문에, 히트 슬러그(heat slug)와 같은 별도의 방열 수단을 구비하지 않아도 된다. 이에 따라 반도체 패키지의 두께를 보다 박형으로 형성할 수 있다.
또한, 본 발명의 반도체 패키지는 시스템 인 패키지와 같이 이종의 반도체 칩들을 포함하는 경우에도 반도체 칩들 간의 간섭을 방지하는 효과가 우수하다.
도 1는 본 발명에 따른 반도체 패키지의 제1구현예를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 반도체 패키지의 제2구현예를 설명하기 위한 도면이다.
도 3은 본 발명에 따른 회로 기판 상에 하나 이상의 반도체 칩을 포함하는 반도체 패키지를 설명하기 위한 단면도이다.
도 4는 본 발명에 따른 시스템 인 패키지(System In Package, SIP)의 칩 구성을 설명하기 위한 도면이다.
도 5는 본 발명에 따른 반도체 패키지 제조 방법의 제1구현예를 설명하기 위한 도면이다.
도 6은 본 발명의 반도체 패키지 제조 방법의 제2구현예를 설명하기 위한 도면이다.
도 7은 본 발명에 따른 반도체 패키지 제조 방법의 제3구현예를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다. 또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
또한, 본 명세서에 있어서, 범위를 나타내는 「X 내지 Y」는 「X 이상 Y 이하」를 의미한다.
<반도체 패키지>
도 1 및 도 2에는 본 발명에 따른 반도체 패키지의 구현예들이 개시되어 있다. 이하, 도 1 및 도 2를 참조하여 본 발명의 반도체 패키지에 대해 설명한다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 반도체 패키지(100, 200)는 회로 기판(110, 210), 반도체 칩(120, 220), 제1밀봉층(130, 230) 및 제2밀봉층(140, 240)을 포함한다.
회로 기판
상기 회로 기판(110, 210)은 반도체 칩(120, 220)에 전기 신호를 부여하기 위한 것으로, 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판(110, 210)에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판(110, 210)은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
한편, 상기 회로 기판(110, 210)의 배면, 즉 반도체 칩이 실장된 면의 반대면에는 회로 기판(110, 210)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(160, 260)들이 구비될 수 있다.
반도체 칩
상기 회로 기판(110, 210) 상에는 반도체 칩(120, 220)이 실장된다. 이때, 상기 반도체 칩의 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 또는 와이어 본딩(wire bonding) 등의 방법으로 회로 기판에 실장될 수 있다. 플립 칩 방식은 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩을 회로 기판에 융착시키는 방식이다. 도 1에는 플립 칩 방식(flip chip)으로 실장된 반도체 칩(120)이 도시되어 있다. 도 1에 도시된 바와 같이, 본 발명의 반도체 칩(120)은 범프(150)를 이용하여 회로 기판(110) 상에 접속될 수 있다. 이와 같이 플립 칩 방식으로 반도체 칩을 실장할 경우, 와이어와 같은 추가 연결 구조가 필요하지 않기 때문에 반도체 패키지의 소형화 및 경량화에 유리하고, 전극 간의 거리를 줄일 수 있어 고집적화가 가능하다는 장점이 있다.
한편, 와이어 본딩 방식은 반도체 칩의 전극부와 회로 기판을 금속 와이어로 접속시키는 방법이다. 도 2에는 와이어 본딩(wire bonding) 방식으로 실장된 반도체 칩(220)이 도시되어 있다. 도 2에 도시된 바와 같이, 본 발명의 반도체 칩(220)은 와이어(250)를 통해 회로 기판(210)과 전기적으로 연결될 수 있다. 한편, 상기와 같이, 와이어 본딩 방식으로 반도체 칩을 실장할 경우, 반도체 칩(220)의 하부면에 다이 본딩 필름(270)이 배치될 수 있으며, 상기 다이 본딩 필름(270)에 의해 반도체 칩(220)이 회로 기판(210) 상에 고정된다.
제1밀봉층
상기 제1밀봉층(130, 230)은 반도체 칩(120, 220)을 외부 환경으로부터 보호하기 위한 것으로, 상기 반도체 칩(120, 220)의 상부에 형성된다. 상기 제1밀봉층은 반도체 칩(120, 220)의 상면 및 측면을 감싸는 형태로 형성되면 되고, 그 형상이나 형성 면적이 특별히 한정되는 것은 아니다.
예를 들면, 상기 제1밀봉층은, 도 1에 도시된 바와 같이, 그 수직 단면 형상이 사다리꼴이 되도록 형성될 수도 있고, 도 2에 도시된 바와 같이, 사각형이 되도록 형성될 수도 있으나, 이에 한정되는 것은 아니다. 이때, 상기 수직 단면은 반도체 패키지를 회로 기판의 면 방향에 수직한 방향으로 절단하였을 때의 단면을 의미한다.
또한, 상기 제1밀봉층은 도 1에 도시된 바와 같이, 회로 기판의 상부 표면 중 일부만을 덮도록 형성될 수도 있고, 도 2에 도시된 바와 같이, 회로 기판의 상부 표면 전 면적을 덮도록 형성될 수도 있다.
한편, 상기 제1밀봉층(130, 230)은 당해 기술 분야에 잘 알려진 반도체 소자 밀봉재를 이용하여 형성될 수 있다. 예를 들면, 상기 제1밀봉층(130, 230)은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성될 수 있다. 이하, 제1에폭시 수지 조성물의 각 성분들에 대해서 구체적으로 설명한다.
제1에폭시 수지
상기 제1에폭시 수지는 일반적으로 사용되는 에폭시 수지라면 특별히 제한되지 않는다. 구체적으로 분자 중에 2개 이상의 에폭시기를 함유하는 에폭시 화합물을 사용할 수 있다. 이와 같은 제1에폭시 수지로는 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다.
예를 들어, 제1에폭시 수지는 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지 및 바이페닐형 에폭시 수지 중 하나 이상을 포함할 수 있다. 상기 다관능형 에폭시 수지로는 하기 화학식 1로 표시되는 다관능형 에폭시 수지를 사용할 수 있고, 상기 페놀아랄킬형 에폭시 수지로는 하기 화학식 2로 표시되는 바이페닐(biphenyl)　유도체를 포함하는 노볼락 구조의 페놀아랄킬형 에폭시 수지를 사용할 수 있으며, 상기 바이페닐형 에폭시 수지로는 하기 화학식 3로 표시되는 바이페닐형 에폭시 수지를 사용할 수 있다.
[화학식 1]
Figure pat00001
(상기 [화학식 1]에서 R1, R2, R3, R4 및 R5는 각각 독립적으로 수소 원자 또는 C1-6의 알킬기이고, R6 및 R7은 각각 독립적으로 수소 원자, 메틸기 또는 에틸기이고, a는 O 내지 6의 정수이다.)
구체적으로, 상기 R1, R2, R3, R4 및 R5는 각각 독립적으로 수소, 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, 이소부틸기, tert-부틸기, 펜틸기 또는 헥실기이며, R6 및 R7은 수소일 수 있으나, 반드시 이에 제한되는 것은 아니다.
구체적으로 상기 다관능형 에폭시 수지 조성물은 트리페놀메탄형 에폭시 수지, 트리페놀프로판형 에폭시 수지 등과 같은 트리페놀알칸형 에폭시 수지일 수 있다.
[화학식 2]
Figure pat00002
(상기 [화학식 2]에서, b의 평균치는 1 내지 7이다.)
[화학식 3]
Figure pat00003
(상기 [화학식 3]에서, R8, R9, R10, R11, R12, R13, R14 및 R15는 각각 독립적으로 C1~4의 알킬기이며, c의 평균값은 0 내지 7이다).
상기 [화학식 1]의 다관능형 에폭시 수지는 패키지의 변형을 작게 할 수 있고, 속경화성, 잠재성 및 보존성이 우수할 뿐만 아니라, 경화물 강도 및 접착성도 우수한 장점이 있다.
상기 [화학식 2]의 페놀아랄킬형　에폭시 수지는 페놀 골격을 바탕으로 하면서 중간에 바이페닐을 가지고 있는 구조를 형성하여 흡습성, 인성,　내산화성 및 내크랙성이　우수하며, 가교 밀도가 낮아서 고온에서 연소 시 탄소층(char)을 형성하면서 그 자체로 어느 정도 수준의 난연성을 확보할 수 있는 장점이 있다. 상기 [화학식 3]의 바이페닐형 에폭시 수지는 수지 조성물의 유동성 및 신뢰성　강화 측면에서 바람직하다.
이들 에폭시 수지는 단독 혹은 병용하여 사용될 수 있으며, 에폭시 수지와 경화제, 경화 촉진제, 이형제, 커플링제, 및 응력완화제 등의 기타 성분을 멜트 마스터배치(melt master batch)와 같은 방법으로 선반응시켜 만든　부가 화합물 형태로 사용할 수도 있다.　한편, 내습 신뢰성 향상을 위해 상기 제1에폭시 수지는 에폭시 수지 중에 함유된 염소 이온(ion), 나트륨 이온(sodium ion), 및 그 밖의 이온성 불순물이 낮은 것을 사용하는 것이 바람직하다.
구체적으로는, 상기 제1에폭시 수지는 [화학식 2]로 표시되는 페놀아랄킬형 에폭시 수지와 [화학식 3]으로 표시되는 바이페닐형 에폭시 수지를 약 0.2 : 1 내지 약 5 : 1, 구체적으로 약 0.4 : 1 내지 약 3 : 1, 더욱 구체적으로 약 0.5 : 1 내지 약 3 : 1의 중량 비율로 포함할 수 있다. 페놀아랄킬형 에폭시 수지와 바이페닐형 에폭시 수지의 배합비가 상기 범위를 만족시킬 경우, 에폭시 수지 조성물의 흡습성과 내산화성이 우수하고, 또한 내크랙성과 유동성이 균형을 이룰 수 있다.
상기 제1에폭시 수지는 제1에폭시 수지 조성물 중 약 0.1 내지 약 15 중량% 정도, 구체적으로는 약 0.1 내지 약 10 중량% 정도, 더욱 구체적으로 약 5 내지 약 10 중량% 정도의 함량으로 포함될 수 있다. 에폭시 수지의 함량이 상기 범위를 만족할 경우, 경화 후 에폭시 수지 조성물의 접착력 및 강도를 보다 우수하게 구현할 수 있다.
제1경화제
상기 제1경화제로는, 반도체 소자 밀봉용으로　일반적으로 사용되는 경화제들이 제한없이 사용될 수 있으며, 바람직하게는 2개 이상의 반응기를 가진 경화제가 사용될 수 있다.
구체적으로는, 상기 제1경화제로는, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 제1경화제는 페놀노볼락형 페놀수지, 자일록형 페놀수지, 페놀아랄킬형 페놀수지 및 다관능형 페놀수지 중 하나 이상을 포함할 수 있다. 상기 페놀노볼락형 페놀수지는, 예를 들면, 하기 [화학식 4]로 표시되는 페놀노볼락형 패놀수지일 수 있으며, 상기 페놀아랄킬형 페놀수지는 예를 들면, 하기 [화학식 5]로　표시되는　분자 중에 바이페닐　유도체를 포함하는 노볼락 구조의 페놀아랄킬형 페놀수지일 수 있다. 또한,　상기 자일록형 페놀수지는, 예를 들면, 하기 [화학식 6]으로　표시되는　자일록(xylok)형　페놀수지일 수 있으며, 상기 다관능형 페놀수지는, 예를 들면, 하기 [화학식 7]로 표시되는 반복 단위를 포함하는 다관능형 페놀수지일 수 있다.
[화학식 4]
Figure pat00004
(상기 [화학식 4]에서 d는 1 내지 7이다.)
[화학식 5]
Figure pat00005
(상기 [화학식 5]에서, e의 평균치는 1 내지 7이다).
[화학식 6]
Figure pat00006
(상기 [화학식 6]에서, f의 평균치는 0 내지 7이다)
[화학식 7]
Figure pat00007
(상기 [화학식 7]에서 g의 평균치는 1 내지 7이다.)
상기 화학식 4로 표시되는 페놀노볼락형 페놀수지는 가교점 간격이 짧아, 에폭시 수지와 반응할 경우 가교밀도가 높아져 그 경화물의 유리전이온도를 높일 수 있고, 이에 따라 경화물 선팽창계수를 낮추어 반도체 소자 패키지의 휨을 억제할 수 있다. 상기 화학식 5로 표시되는 페놀아랄킬형 페놀수지는 에폭시 수지와 반응하여 탄소층(char)을 형성하여 주변의 열 및 산소의 전달을 차단함으로써 난연성을 달성하게 된다. 상기 화학식 6으로 표시되는 자일록형 페놀수지는 수지 조성물의 유동성 및 신뢰성　강화 측면에서 바람직하다. 상기 화학식 7로 표시되는 반복단위를 포함하는 다관능형 페놀수지는 에폭시 수지 조성물의 고온 휨 특성 강화 측면에서 바람직하다.
이들 경화제는 단독 혹은 병용하여 사용될 수 있으며, 경화제와 에폭시 수지, 경화 촉진제, 이형제, 커플링제, 및 응력완화제 등의 기타 성분을 멜트 마스터 배치와 같은 방법으로 선반응시켜 만든　부가 화합물로도 사용할 수 있다.
상기 제1경화제는 제1에폭시 수지 조성물 중 약 0.1 내지 약 13 중량%, 바람직하게는 약 0.1 내지 약 10 중량%, 더욱 바람직하게는 약 0.1 내지 약 8 중량%으로 포함될 수 있다. 제1경화제의 함량이 상기의 범위를 만족할 경우, 제1에폭시 수지 조성물의 경화도 및 경화물의 강도가 우수하다.
상기 제1에폭시 수지와 제1경화제와의 배합비는 패키지에서의 기계적 성질 및 내습 신뢰성의 요구에 따라 조절될 수 있다. 예를 들면, 제1경화제에 대한　제1에폭시 수지의 화학 당량비가 약 0.95 내지 약 3일 수 있으며, 구체적으로 약 1 내지 약 2, 더욱 구체적으로 약 1 내지 약 1.75이 되도록 배합하여 사용할 수 있다. 제1에폭시 수지와 제1경화제의 배합비가 상기의 범위를 만족할 경우, 에폭시 수지 조성물 경화 후에 우수한 강도를 구현할 수 있다.
무기 충전제
상기 무기 충전제는 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
바람직하게는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용한다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 약 5 내지 약 30㎛의 구상용융실리카를 약 50 내지 약 99중량%, 평균입경 약 0.001 내지 약 1㎛의 구상 용융실리카를 약 1 내지 약 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 약 40 내지 약 100중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 약 45㎛, 약 55㎛, 및 약 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 탄소가 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.
무기 충전제의 사용량은 성형성, 저응력성, 및 고온강도 등의 요구 물성에 따라 다르다. 구체예에서는 상기 무기 충전제는 제1에폭시 수지 조성물 중 약 70 내지 약 95중량%, 예를 들면 약 80중량% 내지 약 90중량% 또는 약 83중량% 내지 약 97중량%로 포함될 수 있다. 상기 범위에서, 제1에폭시 수지 조성물의 난연성, 유동성 및 신뢰성을 확보할 수 있다.
기타 성분
상기 제1에폭시 수지 조성물은, 상기한 성분들 이외에, 필요에 따라, 경화촉진제, 커플링제 및 착색제 중 하나 이상을 더 포함할 수 있다.
경화 촉진제는 에폭시 수지와 경화제의 반응을 촉진하는 물질이다. 상기 경화 촉진제로는, 예를 들면,　3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다. 3급 아민에는 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다.
상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트　등이 있다. 유기인화합물에는 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논　부가물 등이 있다. 이미다졸류에는 2-페닐-4메틸이미다졸, 2-메틸이미다졸,　2-페닐이미다졸,　2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸　등을 들 수 있으나, 이에 한정되는 것은 아니다. 상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다. 이외에도 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene: DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및　페놀노볼락 수지염　등을 들 수 있으나, 이에 한정되는 것은 아니다.
보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.
본 발명에서 경화 촉진제의 사용량은 에폭시 수지 조성물 총 중량에 대하여　약 0.01 내지 약 2 중량%일 수 있으며, 구체적으로 약 0.02 내지 약 1.5 중량%, 더욱 구체적으로 약 0.05 내지 약 1 중량%일 수 있다.　상기의 범위에서 에폭시 수지 조성물의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
상기 커플링제는 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 수지와 무기 충전제 사이에서 반응하여, 에폭시 수지와 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 제1에폭시 수지 조성물 총 중량에 대해 약 0.01 내지 약 5 중량%, 바람직하게는 약 0.05 내지 약 3 중량%, 더욱 바람직하게는 약 0.1 내지 약 2 중량%의 함량으로 포함될 수 있다. 상기 범위에서 에폭시 수지 조성물 경화물의 강도가 향상된다.
상기 착색제는 반도체 소자 밀봉재의 레이저 마킹을 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 착색제, 예를 들면, 탄소 블랙, 티탄질화물(titanium nitride), 티탄블랙(titan black 또는 titanium black), 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 또는 이들의 혼합물을 포함할 수 있다.
상기 착색제는 에폭시 수지 조성물 중 약 0.05 내지 약 4.0중량%로 포함될 수 있다. 상기 범위에서, 에폭시 수지 조성물의 불완전 마킹이 일어나는 것을 방지하고, 마킹시 그을음이 발생하여 마킹성이 저하되는 것을 막을 수 있으며, 수지 조성물의 전기 절연성이 나빠지는 것을 막을 수 있다.
이외에도, 상기 제1에폭시 수지 조성물은　본 발명의 목적을 해하지 않는 범위에서 고급 지방산; 고급 지방산 금속염; 및 에스테르계 왁스, 카르나우바 왁스 등의 이형제; 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제;　등을　필요에 따라 추가로 함유할 수 있다.
한편, 상기 제1에폭시 수지 조성물은 상기와 같은 성분들을 헨셀　믹서(Hensel mixer)나 뢰디게 믹서(Lodige mixer)를 이용하여 소정의 배합비로 균일하게 충분히 혼합한 뒤, 롤밀(roll-mill)이나 니이더(kneader)로 용융 혼련한 후, 냉각, 분쇄 과정을 거쳐 최종 분말 제품을 얻는 방법으로 제조될 수 있다.
제2밀봉층
본 발명의 반도체 패키지는 상기 제1밀봉층(130, 230) 상부에 형성되는 제2밀봉층(140, 230)을 포함한다. 상기 제2밀봉층은 반도체 패키지에 전자차폐 성능을 부여하기 위한 것으로, 도 1에 도시된 바와 같이, 제1밀봉층의 상면과 측면을 감싸는 형태로 형성될 수도 있고, 도 2에 도시된 바와 같이, 제1밀봉층의 상면에만 형성될 수도 있다. 제2밀봉층이 제1밀봉층의 상면과 측면을 감싸는 형태로 형성될 경우, 반도체 칩들 간의 간섭 방지 효과가 보다 더 우수하다.
한편, 상기 제2밀봉층(140, 240)은 니켈을 함유하는 퍼말로이 및 탄소나노튜브을 포함하는 에폭시 수지 조성물에 의해 형성된다. 구체적으로는, 상기 제2밀봉층(140, 240)은 제2에폭시 수지, 제2경화제, 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 제2에폭시 수지 조성물에 의해 형성된다. 니켈 함유 퍼말로이는 전도성 및 자성을 갖고 있어서 전기장과 자기장을 합한 전자기파의 차폐에 유리하지만, 은, 구리, 알루미늄 등의 전도성 입자는 전기장 및 전기파의 차폐 및 전달에는 용이하지만 자기장 및 자기파의 차폐력이 부족하다.
상기 니켈을 함유하는 퍼말로이는 니켈-철 퍼말로이일 수 있으나, 이에 한정되는 것은 아니다. 상기 니켈-철 퍼말로이 중 니켈의 함량은 약 30중량% 내지 약 90중량%, 바람직하게는 약 30중량% 내지 약 80중량%일 수 있으며, 철의 함량은 약 10중량% 내지 약 70중량%, 바람직하게는 약 10중량% 내지 약 65중량%일 수 있다. 퍼말로이 내의 니켈 및 철의 함량이 상기 범위를 만족할 때, 우수한 전자파 차폐 성능을 구현할 수 있다.
한편, 상기 퍼말로이에는 니켈, 철 이외의 성분으로, 몰리브덴, 마그네슘, 실리콘, 또는 이들의 조합이 더 포함될 수 있다.
한편, 상기 니켈을 함유하는 퍼말로이는 평균 입경이 약 0.1 내지 약 70㎛, 바람직하게는 약 0.1 내지 약 50㎛일 수 있다. 퍼말로이의 입경이 상기 범위를 만족할 경우, 상대적으로 두께가 얇은 필름 타입의 밀봉재 형성이 가능하다는 장점이 있다.
상기 니켈을 함유하는 퍼말로이는 제2에폭시 수지 조성물 중 약 10 내지 약 85 중량%, 바람직하게는 약 15 내지 80중량%, 더 바람직하게는 약 20 내지 75 중량%로 포함될 수 있다. 니켈을 함유하는 퍼말로이의 함량이 상기 범위를 만족할 경우, 우수한 전자파 차폐 성능을 구현할 수 있다.
한편, 상기 탄소나노튜브는 제2밀봉층 내에서 전도성 네트워크를 형성하여 전자파 차폐 성능을 더욱 향상시켜주기 위한 것이다. 제2밀봉층의 두께를 얇게 형성할 경우, 니켈을 함유하는 퍼말로이를 단독으로 사용하여서는 충분한 전자파 차폐 성능을 얻기 어렵다. 그러나, 본 발명과 같이 탄소나노튜브와 니켈 함유 퍼말로이를 혼합하여 사용하면, 탄소나노튜브에 의해 니켈 함유 퍼말로이 사이에 전도성 네트워크가 형성되면서 전자파 차폐성능을 현저하게 향상시킬 수 있다.
상기 탄소나노튜브로는, 예를 들면, 직경이 약 3 내지 약 30㎚, 바람직하게는 약 5 내지 약 20㎚이고, 길이가 약 0.5 내지 100㎛, 바람직하게는 약 0.5 내지 약 80㎛인 것이 사용될 수 있으나, 이에 한정되는 것은 아니다. 탄소나노튜브의 직경 및 길이가 상기 범위를 만족할 때, 전도성 네트워크 형성이 원활하게 이루어질 수 있다.
상기 탄소나노튜브는 제2에폭시 수지 조성물 중 약 0.1 내지 약 5중량%, 바람직하게는 약 0.1 내지 3중량%, 더 바람직하게는 약 0.3 내지 5중량%로 포함될 수 있다. 탄소나노튜브의 함량이 상기 범위를 만족할 경우, 우수한 전자파 차폐 성능을 구현할 수 있다.
한편, 상기 제2에폭시 수지로는 반도체 밀봉용으로 일반적으로 사용되는 에폭시 수지가 제한 없이 사용될 수 있다. 구체적으로는, 상기 제1에폭시 수지에서 언급된 에폭시 수지들이 모두 사용될 수 있다. 상기 제1에폭시 수지와 제2에폭시 수지는 서로 동일하거나 상이할 수 있다. 상기 제2에폭시 수지는 제2에폭시 수지 조성물 중 약 1 내지 약 20중량%, 바람직하게는 약 3 내지 약 15중량%, 더 바람직하게는 약 5 내지 약 10중량%로 포함될 수 있다.
한편, 상기 제2경화제로는, 반도체 밀봉용으로 일반적으로 사용되는 경화제들이 제한 없이 사용될 수 있다. 구체적으로는, 상기 제2경화제에서 언급된 경화제들이 모두 사용될 수 있다. 상기 제1경화제 및 제2경화제는 서로 동일하거나 상이할 수 있다. 상기 제2경화제는 제2에폭시 수지 조성물 중, 약 0.5 내지 약 10중량%, 바람직하게는 약 1 내지 약 8중량%, 더 바람직하게는 약 3 내지 약 6중량%로 포함될 수 있다.
또한, 상기 제2에폭시 수지 조성물은 상기 성분들 이외에 무기 충전제를 더 포함할 수 있다. 상기 무기 충전제로는 상기 제1에폭시 수지 조성물에서 언급한 무기 충전제들이 제한 없이 사용될 수 있다. 이 중에서도 실리카가 특히 바람직하다. 상기 무기 충전제는 제2에폭시 수지 조성물 중 약 10중량% 이하, 바람직하게는 약 0.1 내지 약 10중량%, 더 바람직하게는 약 0.1 내지 약 5중량%로 포함될 수 있다.
또한, 상기 제2에폭시 수지 조성물은, 필요에 따라, 상기 제1에폭시 수지 조성물에서 언급되었던 기타 성분들, 즉, 경화촉진제, 커플링제, 착색제, 응력 완화제, 산화 방지제 등을 더 포함할 수 있다. 각 성분들의 구체예 및 함량 등은 제1에폭시 수지 조성물에서 설명한 바와 동일하므로, 구체적인 설명은 생략한다.
한편, 도 1 및 도 2에는 반도체 패키지 내에 하나의 반도체 칩이 실장된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 도 3 및 도 4에 도시된 바와 같이, 본 발명의 반도체 패키지(300, 400)는, 단일 회로 기판 상에 2 이상의 반도체 칩들을 포함할 수 있다. 이때, 상기 단일 회로 기판에 실장되는 반도체 칩들은 도 3 (A) 및 (B)에 도시된 바와 같이, 동종의 반도체 칩일 수 있고, 도 3 (C)에 도시된 바와 같이, 실장 형태 및/또는 기능이 상이한 이종의 반도체 칩일 수도 있다.
도 3에는 하나의 회로 기판(310) 상에 하나 이상의 반도체 칩(320a, 320b)들이 실장된 반도체 패키지가 도시되어 있다. 도 3에 도시된 바와 같이, 상기 반도체 칩(320a, 320b) 각각은 제1밀봉층(330)에 의해 밀봉될 수 있다. 바람직하게는, 제1밀봉층(330)은 각각의 반도체 칩(320a, 320b)을 밀봉하는 복수개의 제1밀봉층(330)으로 이루어질 수 있으며, 상기 복수개의 제1밀봉층은 서로 이격되어 있을 수 있으나, 이에 한정되는 것은 아니다. 한편, 제2밀봉층(340)은, 이로써 한정되는 것은 아니나, 복수개의 제1밀봉층(330)의 상면 및 측면을 감싸는 형태로 형성되는 것이 바람직하다. 특히, 도 3 (C)에 도시된 바와 같이, 단일 회로 기판 상에 이종의 반도체 칩(320a, 320b)이 실장되어 있는 경우, 전자파 차폐 성능을 갖는 제2밀봉층에 의해 각각의 반도체 칩으로부터 방출되는 전자파가 차단되어 이종 반도체 칩들 간의 간섭을 최소화할 수 있기 때문이다. 도 3에는 2개의 반도체 칩이 동일 회로 기판 상에 실장된 경우가 도시되어 있으나, 이에 한정되는 것은 아니며, 3개 이상의 반도체 칩이 동일 회로 기판 상에 실장될 수 있다.
한편, 본 발명의 반도체 패키지는 형상 및/또는 기능이 상이한 다수의 반도체 칩을 포함하는 시스템 인 패키지(System In Package, SIP)일 수 있다.
도 4에는 시스템 인 패키지(System In Package, SIP)의 칩 구성을 설명하기 위한 도면이 개시되어 있다. 도 4에 도시된 바와 같이, 본 발명의 반도체 패키지는 하나의 회로 기판(410) 상에 형상 및/또는 기능이 상이한 다수의 반도체 칩들(420a, 420b, 420c, 420d), 예를 들면, 모뎀(modem), AP(Application Processor) 칩, Wifi 모듈, 메모리 칩 등을 실장하여 이루어질 수 있다. 상기 각각의 반도체 칩들(420a, 420b, 420c, 420d)은 회로 기판(410)에 형성된 회로 패턴(412)에 의해 외부 전원이나 다른 반도체 칩들과 전기적으로 연결될 수 있다. 도면에 도시되지는 않았으나, 상기 각각의 반도체 칩들은 제1밀봉층에 의해 밀봉될 수 있으며, 상기 제1밀봉층의 상부에 전자파 차폐 성능을 갖는 제2밀봉층이 형성된다. 제1밀봉층 및 제2밀봉층은 상술한 바와 동일하므로, 구체적인 설명은 생략한다.
상기와 같은 본 발명의 반도체 패키지는, 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물을 이용하여 전자파 차폐 성능을 갖는 제2밀봉층을 형성함으로써, 금속 박막 없이도 우수한 전자파 차폐 성능을 구현할 수 있다. 구체적으로는, 본 발명에 따른 반도체 패키지는 30MHz ~ 1.5CGHz 에서의 전자파 차폐율이 20dB 이상, 구체적으로는 40dB 이상, 더 구체적으로는 40dB 내지 100dB 정도 또는 50dB 내지 100dB이다.
또한, 제1밀봉층과 제2밀봉층이 모두 수지 조성물로 형성되기 때문에 계면 접착력 및 휨 특성이 우수하다. 구체적으로는, 본 발명의 반도체 패키지는 JESD22-B112 규격에 따라 -30˚ 및 +260˚ 각도에서 측정한 warpage 값이 100이하, 바람직하게는 90 이하이다. 보다 구체적으로는, 본 발명의 반도체 패키지는 JESD22-B112 규격에 따라 -30˚에서 측정한 warpage 값이 100 이하, 바람직하게는 90 이하, 더 바람직하게는 80 이하, 더 바람직하게는 70 이하일 수 있으며, +260˚ 각도에서 측정한 warpage 값이 100이하, 바람직하게는 90 이하 또는 80 이하일 수 있다.
또한, 제2밀봉층에 포함되는 니켈을 함유하는 퍼말로이에 의해 열의 복사 방출이 용이하게 이루어지기 때문에, 히트 슬러그(heat slug)와 같은 별도의 방열 수단을 구비하지 않아도 무방하며, 이에 따라, 반도체 패키지의 두께를 보다 박형으로 형성할 수 있다.
<반도체 패키지 제조 방법>
다음으로, 본 발명에 따른 반도체 패키지 제조 방법을 설명한다.
본 발명에 따른 반도체 패키지 제조방법은 반도체 칩이 실장된 회로 기판을 준비하는 단계, 상기 반도체 칩이 실장된 회로 기판 상에 제1밀봉층을 형성하는 단계, 상기 제1밀봉층을 선택적으로 제거하는 단계; 및 상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물을 이용하여 제2밀봉층을 형성하는 단계를 포함한다.
도 5에는 본 발명의 반도체 패키지 제조 방법의 일 구현예가 도시되어 있다. 이하, 도 5를 참조하여 본 발명의 반도체 패키지 제조방법을 보다 구체적으로 설명한다.
먼저, 도 5(a)에 도시된 바와 같이, 반도체 칩(520a, 520b, 520c)이 실장된 회로 기판(510)을 준비한다. 이때, 상기 반도체 칩(520a, 520b, 520c)이 실장된 회로 기판(510)은 당해 기술 분야에 알려져 있는 반도체 칩 실장 방법을 이용하여 수행될 수 있으며, 특별히 제한되지 않는다. 한편, 도 5(a)에는 회로 기판(510) 상에 이종의 반도체 칩들이 실장된 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 상기 반도체 칩들은 동종의 반도체 칩으로 구성되어도 무방하다.
다음으로, 도 5(b)에 도시된 바와 같이, 반도체 칩(520a, 520b, 520c)이 실장된 회로 기판(510) 상에 제1밀봉층(530)을 형성한다. 이때, 상기 제1밀봉층(530)은 당해 기술 분야에 알려져 있는 일반적인 반도체 소자 밀봉재 및 반도체 소자 밀봉 방법을 이용하여 형성될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 제1밀봉층(530)은 상기한 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물을 저압 트랜스퍼 성형법, 인젝션 성형법, 캐스팅 등의 방법으로 성형함으로써 형성될 수 있다.
다음으로, 도 5(c)에 도시된 바와 같이, 상기 제1밀봉층(530)을 선택적으로 제거한다. 이때, 상기 제1밀봉층(530)의 선택적 제거는 제1밀봉층(530)의 일부를 식각하는 방법으로 수행될 수 있다. 이때, 상기 식각은 예를 들면, 레이저 드릴링이나 강산 또는 강염기 등의 화학 약품을 이용한 화학적 식각 방법 등으로 수행될 수 있으나, 이에 제한되는 것은 아니다. 공정의 간편성을 고려할 때, 레이저 드릴링법이 특히 바람직하다.
한편, 도 5(c)에는 제1밀봉층(530)만을 제거하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 필요에 따라, 도 6 및 도 7에 도시된 바와 같이, 제1밀봉층(530)과 회로 기판(510)을 함께 제거할 수도 있다.
예를 들면, 도 6에 도시된 바와 같이, 제1밀봉층(530) 식각 시에 회로 기판(510)의 일부를 함께 식각할 수 있다. 이 경우, 상기 회로 기판(510)의 식각은 회로 기판 전체 두께의 95% 이내로 수행될 수 있다.
또는, 도 7에 도시된 바와 같이, 제1밀봉층(530) 및 회로 기판(510) 전체 두께에 대하여 식각을 수행하여 회로 기판(510)이 절단되도록 할 수도 있다. 이 경우에는 후속 공정 진행을 위해, 식각 전에 회로 기판(510)을 지지하기 위한 지지 부재(600)를 회로기판 하면에 형성하는 게 바람직하다. 이때, 상기 지지부재(600)의 재질은 특별히 제한되지 않으며, 예를 들면, 캐리어 필름, 웨이퍼, 점착 필름, 메탈 호일 등을 제한없이 사용할 수 있다. 한편, 상기와 같이 지지 부재(600)를 부착한 경우에는, 후술할 제2밀봉층 형성 공정 또는 절단 공정 이후에 지지부재를 제거하는 단계를 추가로 수행할 수 있다.
상기와 같은 방법을 통해 제1밀봉층이 선택적으로 제거되면, 도 5(d)에 도시된 바와 같이, 상기 제1밀봉층 상부에 제2밀봉층을 형성한다. 이때, 상기 제2밀봉층은 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물로 형성된다. 구체적으로는, 상기 제2밀봉층은 상기한 제2에폭시 수지, 제2경화제, 니켈을 함유하는 퍼말로이 및 탄소나노튜브을 포함하는 제2에폭시 수지 조성물로 형성될 수 있다. 한편, 상기 제2밀봉층은, 당해 기술 분야에 잘 알려진 반도체 소자 밀봉 방법을 이용하여 형성될 수 있으며, 예를 들면, 저압 트랜스퍼 성형법, 인젝션 성형법, 캐스팅 등의 방법으로 형성될 수 있다.
그런 다음, 필요에 따라, 도 5(e)에 도시된 바와 같이, 반도체 패키지를 절단하는 단계를 추가로 수행할 수 있다. 이때, 상기 절단 단계는, 개별 반도체 패키지를 형성하기 위한 것으로, 상기한 제1밀봉층(530)의 선택적 제거 단계에서 제1밀봉층(530)이 제거된 영역을 따라 절단이 수행될 수 있다.
또한, 상기와 같이 반도체 패키지를 절단한 후에, 외부 전원과 회로 기판을 전기적으로 연결하기 위한 외부 접속 단자(560)를 형성하는 단계를 추가로 수행할 수 있다.
상기 반도체 패키지의 절단 단계 및 외부 접속 단자의 형성 단계는 당해 기술 분야에 일반적으로 알려져 있는 방법을 통해 수행될 수 있으며, 특별히 한정되지 않는다.
상기와 같은 방법으로 반도체 패키지를 제조할 경우, 전자파 차폐 성능을 갖는 제2밀봉층이 제1밀봉층을 감싸는 형태로 형성되게 되고, 그 결과 이종 칩들이 실장되어 있는 반도체 패키지에서 반도체 칩간의 간섭을 효과적으로 억제할 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 더 자세히 설명한다.
실시예 및 비교예에서 사용된 성분의 구체적인 사양은 다음과 같다.
(A) 에폭시 수지
(a1) 페놀아랄킬형 에폭시 수지인 NC-3000(일본화약)을 사용하였다.
(a2) 바이페닐형 에폭시 수지인 YX-4000(제팬에폭시레진)을 사용하였다.
(B) 경화제
(b1) 자일록형 페놀 수지인 KPH-F3065(Kolon유화)를 사용하였다.
(b2) 페놀아랄킬형 페놀 수지인 MEH-7851(메이와)를 사용하였다.
(C)경화 촉진제
(c1) TPP-k(트리페닐포스핀, Hokko Chemical)를 사용하였다.
(c2) 1,4-벤조퀴논(Aldrich)을 사용하였다.
(D) 무기 충전제: 평균입경 20㎛의 구상 용융실리카와 평균입경 0.5㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.
(E) 전자 차폐 물질
(e1) 니켈 80중량%, 철 14중량%, 몰리브덴 5중량%, 마그네슘 0.5중량%, 실리콘 0.5중량%가 혼합된 퍼말로이(permalloy) 합금을 사용하였다.
(e2) 니켈 50중량%, 철 44중량%, 몰리브덴 5중량%, 마그네슘 0.5중량%, 실리콘 0.5중량%가 혼합된 퍼말로이(permalloy) 합금을 사용하였다.
(e3) 니켈 30중량%, 철 64중량% 몰리브덴 5중량%, 마그네슘 0.5중량%, 실리콘 0.5중량%의 혼합된 퍼말로이(permalloy) 합금을 사용하였다.
(e4) 탄소나노튜브인 MWNT(효성)을 사용하였다.
(e5) 은-구리 나노 입자(희성 금속)를 사용하였다.
(F) 커플링제
(f1) 머캅토프로필트리메톡시 실란 커플링제인 KBM-803(신에츠)을 사용하였다.
(f2) 메틸트리메톡시 실란 커플링제인 SZ-6070(다우-코닝)을 사용하였다.
(f3) N-페닐-3-아미노프로필트리메톡시 실란 커플링제인 KBM-573(신에츠)을 사용하였다.
(G) 착색제: 탄소 블랙인 MA-600B(미츠비시 화학)를 사용하였다.
제조예 - 에폭시 수지 조성물
상기 각 성분들을 하기 [표 1]의 조성(단위: 중량부)에 따라 평량한 후 헨셀 믹서(KSM-22, KEUM SUNG MACHINERY CO.LTD)를 이용하여 상온에서 30분간 균일하게 혼합하였다. 그런 다음, 연속 니이더(kneader)를 이용하여 최대 온도 110℃에서 30분간 용융 혼련한 후, 10~15℃로 냉각 및 분쇄하여 에폭시 수지 조성물 I~VII을 제조하였다.
구분 I II III IV V VI VII VIII
(A) (a1) 7.0 7.0 7.0 7.0 7.0 7.0 7.0 7.0
(a2) 2.6 2.6 2.6 2.6 2.6 2.6 2.6 2.6
(B) (b1) 1.5 1.5 1.5 1.5 1.5 1.5 1.5 1.5
(b2) 2.4 2.4 2.4 2.4 2.4 2.4 2.4 2.4
(C) (c1) 0.2 0.1 0.2 0.2 0.2 0.2 0.2 0.2
(c2) - 0.1 - - - - - -
(D) 85 85 1.5 1.5 1.5 2 2 2
(E) (e1) 83 - - - - -
(e2) - - - 83 - - - 83
(e3) - - - - 83 - - -
(e4) - - 0.5 0.5 0.5 83 - -
(e5) - - - - - - 83 -
(F) (f1) 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2
(f2) 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3
(f3) 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3
(G) 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5
실시예 1 ~ 5
반도체 칩이 실장된 회로 기판 상에 에폭시 수지 조성물 I 또는 II를 175℃, 110sec 조건으로 트랜스퍼 성형하여 제1밀봉층을 형성하였다. 그런 다음, 레이저 드릴링(레이저 비아 홀 드릴러, SPD2000U, 韓)이오테크닉스)을 통해 제1밀봉층의 일부를 제거하고, 제1밀봉층 상에 상기 제조예에 의해 제조된 에폭시 수지 조성물 III, IV, V, VI, VII 또는 VIII을 175℃, 110sec 조건으로 트랜스퍼 성형하여 제2밀봉층을 형성하여 반도체 패키지를 제조하였다. 각 실시예에서 제1밀봉층 및 제2밀봉층을 형성하기 위해 사용된 에폭시 수지 조성물은 하기 [표 2]에 기재된 바와 같다.
비교예 1~3
반도체 칩이 실장된 회로 기판 상에 상기 제조예에 의해 제조된 에폭시 수지 조성물 I을 175℃, 110sec 조건으로 트랜스퍼 성형하여 밀봉층을 형성하였다. 그런 다음, 스퍼터링을 통해 상기 밀봉층 상에 금속 박막을 형성하여 반도체 패키지를 제조하였다. 이때, 각 비교예의 금속 박막의 재질 및 두께는 하기 [표 2]에 기재된 바와 같다.
제1밀봉층 제2밀봉층
실시예 1 I III
실시예 2 I IV
실시예 3 II V
비교예 1 I 0.018mm 두께의 Cu 박막
비교예 2 I 0.02mm 두께의 Al 박막
비교예 3 I 0.01mm 두께의 In 박막
비교예 4 II VI
비교예 5 I VII
비교예 6 I VIII
물성 측정 방법
상기 실시예 1 ~ 3 및 비교예 1 ~ 6에 의해 제조된 반도체 패키지의 전자파 차폐율, 접착력, 신뢰성 및 Warpage을 하기와 같은 방법으로 측정하였다. 측정 결과는 하기 [표 3]에 나타내었다.
(1) 전자기파 차폐율(dB): ASTM D4935-10 규격에 따라 30MHz~1.5 GHz에서의 전자기파 차폐율을 측정하였다. 측정 시 환경 조건은 온도 23~25℃, 상대습도 57~59%, 대기압 99.7~101.7kPa이였으며, Network Analyzer(E5071B, Agilant), Far field testfixture(B-01-N, W.E. Measurement) 및 Attenuator(272-4210-50, Rohde&Schwarz)를 이용하여 측정한 후 비교하였다.
(2) 접착력: 300x300x0.2 (mm) 규격의 니켈-팔라듐을 프리플레이팅한 금속 시험편을 준비하였다.
상기 금속 시험편 상에 실시예 1~3, 비교예 4~6에서 제1밀봉층 및 제2밀봉층을 형성하는데 사용된 에폭시 수지 조성물을 금형 온도 175℃, 이송압력 1000psi, 이송속도 0.8㎝/sec, 경화시간 120sec의 조건으로 순서대로 2번 성형하여 제1밀봉층 및 제2밀봉층을 형성하여 접착력 시험 시편을 제작하였다. 이때, 상기 제1밀봉층과 제2밀봉층을 합한 전체 밀봉층은 윗면의 지름 3mm, 아랫면의 지름 5mm, 높이 5mm인 원추 형상으로 성형되었으며, 각각의 금속 시험편 상에 3개의 밀봉층이 형성되도록 제작하였다.
또한, 상기 금속 시험편 상에 에폭시 수지 조성물 I을 금형 온도 175℃, 이송압력 1000psi, 이송속도 0.8㎝/sec, 경화시간 120sec의 조건으로 성형하여 밀봉층을 형성하였다. 이때, 상기 밀봉층은 윗면의 지름 3mm, 아랫면의 지름 5mm, 높이 5mm인 원추 형상으로 성형되었으며, 각각의 금속 시험편 상에 3개의 밀봉층이 형성되도록 제작하였다. 그런 다음, 상기 밀봉층의 상부에 비교예 1 ~ 3에서 사용된 금속 박막을 비교예 1 ~ 3과 동일한 두께로 형성하여 접착력 시험 시편을 제작하였다.
상기와 같이 제작된 접착력 시험 시편을 170~180℃의 Convection oven에 넣어 4시간 동안 후경화시키고, 85℃ 상대습도 65% 조건 하에서 120시간 동안 방치시킨 후, 260℃에서 30초 동안 IR-Reflow를 1회 통과시킨 것을 3회 반복하는 프리컨디션 조건 하에서의 접착력을 측정하였다. 접착력 측정은 동일 구성으로 이루어진 시편 10개를 측정하여 최소, 최대값을 제외한 평균값으로 표시하였다. 측정 설비로는 Dage-4000 (美)Nordson 사)를 이용하였다.
(3) 신뢰성(%): 실시예 및 비교예에 의해 제조된 반도체 패키지를 130, 상대습도 85%인 환경에 168시간 동안 노출시켰다. 그런 다음, 상기 반도체 패키지들을 260에서 30초 동안 IR-Reflow를 1회 통과시킨 것을 3회 반복한 다음, 비파괴 검사기인 C-SAM(Scanning Acoustical Microscopy)와 광학 현미경을 통해 관찰하여, 패키지 200개 중 박리(Delamination) 발생된 패키지의 개수를 기록하고, 이 중 박리가 발생된 비율을 나타낸 것이다.
(4) Warpage(㎛): Shadow moire(AKRO MATRIX, IPO사)를 이용하여 JESD22-B112 규격에 따라 측정하였다. 시험에 사용된 반도페 패키지의 크기는 18×14mm 였으며, 반도체 칩의 크기는 13×11mm, 두께는 150㎛였다. 이때, 상기 반도체 칩의 두께는 실시예 1 ~ 3, 비교예 4~ 6에서는 2개의 밀봉층을 포함하는 두께이고, 비교예 1~3에서는 밀봉층과 금속 박막을 포함하는 두께이다.
전자기파 차폐율(dB) 접착력
(kgf, @30℃)		 신뢰성(%) Warpage(㎛)
-30° +260°
실시예 1 81 157 0 56 74
실시예 2 72 148 0 59 76
실시예 3 64 141 0 61 77
비교예 1 58 121 3 88 92
비교예 2 53 113 5 78 86
비교예 3 48 106 6 81 97
비교예 4 42 131 0 65 86
비교예 5 43 137 0 71 88
비교예 6 51 139 0 63 84
상기 표 3을 통해, 제2밀봉층에 니켈 퍼말로이와 탄소타노튜브를 포함하는 실시예 1 ~ 3의 반도체 패키지의 경우, 전자파 차폐율, 접착력, 신뢰성 및 Warpage가 모두 우수하게 나타남을 알 수 있다. 이에 비해, 금속 박막이 형성된 비교예 1 ~ 3의 반도체 패키지는 전자기파 차폐율, 접착력, 신뢰성 및 Warpage가 실시예 1 ~ 3에 비해 모두 떨어짐을 확인할 수 있다. 한편, 전자기파 차폐 물질로 탄소나노튜브, 은-나노 구리 입자 또는 니켈 퍼말로이를 각각 단독으로 사용한 비교예 4 ~ 6의 반도체 패키지들은 전자기파 차폐율, 접착력 및 Warpage 특성이 실시예 1 ~ 3에 비해 떨어짐을 확인할 수 있다.
이상 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.
110, 210, 310, 410, 510: 회로 기판
120, 220, 320a, 320b, 420a, 420b, 420c, 420d, 520a, 520b, 520c: 반도체 칩
130, 230, 330, 430, 530: 제1밀봉층
140, 240, 340, 440, 540: 제2밀봉층

Claims (17)

  1. 회로 기판;
    상기 회로 기판 상에 실장되는 적어도 하나 이상의 반도체 칩,
    상기 반도체 칩을 밀봉하는 제1밀봉층; 및
    상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물에 의해 형성되는 제2밀봉층을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1밀봉층은 제1에폭시 수지, 제1경화제 및 무기 충전제를 포함하는 제1에폭시 수지 조성물에 의해 형성되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2밀봉층은 제2에폭시 수지, 제2경화제, 니켈을 함유하는 퍼말로이 및 탄소나노튜브을 포함하는 제2에폭시 수지 조성물에 의해 형성되는 반도체 패키지.
  4. 제3항에 있어서,
    상기 니켈을 함유하는 퍼말로이는 상기 제2에폭시 수지 조성물 중 10 내지 85중량%로 포함되는 것인 반도체 패키지.
  5. 제3항에 있어서,
    상기 탄소나노튜브는 상기 제2에폭시 수지 조성물 중 0.1 내지 5중량%로 포함되는 것인 반도체 패키지.
  6. 제3항에 있어서,
    상기 제2에폭시 수지 조성물은 실리카를 더 포함하는 것인 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2밀봉층은 상기 제1밀봉층의 상면에 형성되는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제2밀봉층은 상기 제1밀봉층의 상면 및 측면을 감싸는 형태로 형성되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 반도체 패키지는 상기 회로 기판 상에 이종의 반도체 칩들을 포함하는 것인 반도체 패키지.
  10. 제1항에 있어서,
    상기 반도체 패키지는 30MHz ~ 1.5CGHz 에서의 전자파 차폐율이 20dB 이상인 반도체 패키지.
  11. 제1항에 있어서,
    상기 반도체 패키지는 JESD22-B112 규격에 따라 -30˚ 및 +260˚ 각도에서 측정한 warpage 값이 100이하인 반도체 패키지.
  12. 반도체 칩이 실장된 회로 기판을 준비하는 단계;
    상기 반도체 칩이 실장된 회로 기판 상에 제1밀봉층을 형성하는 단계
    상기 제1밀봉층을 선택적으로 제거하는 단계; 및
    상기 제1밀봉층 상부에 니켈을 함유하는 퍼말로이 및 탄소나노튜브를 포함하는 에폭시 수지 조성물을 이용하여 제2밀봉층을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  13. 제12항에 있어서,
    상기 제1밀봉층을 선택적으로 제거하는 단계는, 제1밀봉층 또는 제1밀봉층과 회로 기판의 일부를 식각하는 방법으로 수행되는 것인 반도체 패키지의 제조 방법.
  14. 제13항에 있어서,
    상기 식각은 레이저 드릴링 또는 화학적 식각 방법에 의해 수행되는 것인 반도체 패키지의 제조 방법.
  15. 제13항에 있어서,
    상기 식각은 회로 기판 전체 두께의 95% 이내로 수행되는 것인 반도체 패키지의 제조 방법.
  16. 제12항에 있어서,
    상기 제1밀봉층을 선택적으로 제거하는 단계는,
    회로 기판 하면에 지지 부재를 형성하는 단계; 및
    상기 제1밀봉층과 회로 기판의 일부를 상기 제1밀봉층 및 회로 기판의 전체 두께에 대하여 식각하는 단계를 포함하는 것인 반도체 패키지의 제조 방법.
  17. 제12항에 있어서,
    상기 반도체 패키지를 절단하는 단계 및 상기 회로 기판 하부에 외부 접속 단자를 형성하는 단계 중 적어도 하나를 더 포함하는 반도체 패키지의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019172493A1 (ko) * 2018-03-05 2019-09-12 삼성에스디아이 주식회사 전자파 차폐용 도전성 조성물, 이로부터 제조된 전자파 차폐층, 이를 포함하는 회로기판 적층체 및 전자파 차폐층 형성방법
EP4095903A4 (en) * 2020-01-24 2023-07-19 Mitsubishi Electric Corporation PROCEDURE FOR MAKING A TEST PIECE FOR ADHESION EVALUATION TEST AND ADHESION EVALUATION PROCEDURE

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101922295B1 (ko) * 2016-06-17 2018-11-26 삼성에스디아이 주식회사 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 소자

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3645197B2 (ja) * 2001-06-12 2005-05-11 日東電工株式会社 半導体装置およびそれに用いる半導体封止用エポキシ樹脂組成物
JP2004253513A (ja) * 2003-02-19 2004-09-09 Kyocera Corp 高周波回路用パッケージ
CN100577768C (zh) * 2005-04-30 2010-01-06 中国科学院金属研究所 一种电子封装材料
US20110156283A1 (en) * 2009-12-28 2011-06-30 Shankar Ganapathysubramanian Use of die backside films to modulate EOL coplanarity of thin packages while providing thermal capability and laser markability of packages

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019172493A1 (ko) * 2018-03-05 2019-09-12 삼성에스디아이 주식회사 전자파 차폐용 도전성 조성물, 이로부터 제조된 전자파 차폐층, 이를 포함하는 회로기판 적층체 및 전자파 차폐층 형성방법
EP4095903A4 (en) * 2020-01-24 2023-07-19 Mitsubishi Electric Corporation PROCEDURE FOR MAKING A TEST PIECE FOR ADHESION EVALUATION TEST AND ADHESION EVALUATION PROCEDURE

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