CN108140635A - 半导体封装件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件，包括：电路板；安装在电路板上的至少一个半导体芯片；用于密封半导体芯片的第一密封层；以及在第一密封层上的由包含含镍的坡莫合金和碳纳米管的环氧树脂组合物形成的第二密封层，及其制造方法。

Description

半导体封装件及其制造方法
技术领域
本发明涉及一种半导体封装件及其制造方法，更具体地涉及一种在没有金属薄膜的情况下能够实现电磁屏蔽性能的半导体封装件及其制造方法。
背景技术
为了保护半导体元件不受外部环境如湿气等影响，使用环氧树脂组合物封装诸如集成电路(IC)、大规模集成(LSI)器件等的半导体器件的技术被广泛使用。此外，在用环氧树脂组合物密封半导体器件之后，为了防止由于从半导体器件发射的电磁波而导致的半导体芯片之间的干扰所致的半导体器件的故障，利用在封装层上使用诸如铜膜或铝膜的金属材料形成金属薄膜的技术。
然而，这样的金属薄膜容易受到划伤，并且在电磁屏蔽之后不容易散热。此外，在通过上述方法形成的半导体封装件中，由有机材料构成的环氧树脂和由无机材料构成的金属薄膜之间的异质结提供了不充分的界面粘结，由此导致界面剥离，特别是在高温和/或高湿度环境下严重的界面剥离。此外，在其中金属薄膜形成在封装层上的结构中，半导体封装件可能由于封装层和金属薄膜之间的热膨胀系数的差异而遭受翘曲。
另一方面，随着近来电子产品向小型化和小体积化的趋势发展，相关技术中采用其中将不同种类的芯片与单个半导体封装件集成的系统级封装系统(system-in-packagesystem)。由于其中不同种类的芯片被包括在单个半导体封装件中的结构比包括相同种类的芯片的半导体封装件更可能遭受由于芯片之间的干扰所致的故障，因此使用金属薄膜的典型电磁屏蔽方法不能提供对不同种类的芯片之间的干扰的充分抑制。
因此，需要开发在界面粘结、翘曲抑制和电磁屏蔽性能方面具有优异性能的半导体封装件。
韩国专利号150583中公开了背景技术的一个实例。
发明内容
技术问题
本发明的目的是提供一种在电磁屏蔽性能、界面粘结和翘曲抑制方面具有优异性能的半导体封装件。
本发明的另一个目的是提供一种能够确保良好散热以消除单独的散热构件的半导体封装件。
本发明的又一个目的是提供一种制造前文提及的半导体封装件的方法。
技术方案
根据本发明的一个方面，一种半导体封装件包括：电路板；安装在电路板上的至少一个半导体芯片；封装半导体芯片的第一封装层；以及设置在第一封装层上并由包含含镍坡莫合金和碳纳米管的环氧树脂组合物形成的第二封装层。
第一封装层可以由包含第一环氧树脂、第一固化剂和无机填料的第一环氧树脂组合物形成，并且第二封装层可以由包含第二环氧树脂、第二固化剂、含镍坡莫合金和碳纳米管的第二环氧树脂组合物形成。
含镍坡莫合金可以10wt％至85wt％的量存在于第二环氧树脂组合物中。
碳纳米管可以以0.1wt％至5wt％的量存在于第二环氧树脂组合物中。第二环氧树脂组合物可进一步包含二氧化硅。
第二封装层可以形成在第一封装层的上表面上，或者可以形成为围绕第一封装层的上表面和侧表面。
半导体封装件可以包括在电路板上的不同种类的半导体芯片。
半导体封装件可以具有在30MHz至1.5CGHz下的20dB或更大的电磁屏蔽率和根据JESD22-B112标准在-30°和+260°的角度下测量的100以下的翘曲值。
根据本发明的另一方面，一种制造半导体封装件的方法包括：制备在其上安装有半导体芯片的电路板；在其上安装有半导体芯片的电路板上形成第一封装层；选择性去除第一封装层；以及使用包含含镍坡莫合金和碳纳米管的环氧树脂组合物在第一封装层上形成第二封装层。
选择性去除第一封装层的步骤可以包括蚀刻第一封装层的部分或蚀刻第一封装层的部分和电路板的部分，其中可以通过激光钻孔或化学蚀刻来进行蚀刻。此处，蚀刻可以进行至电路板的总厚度的95％以下。
选择性去除第一封装层的步骤可以包括将支撑构件附接到电路板的下表面；以及相对于第一封装层和电路板的总厚度蚀刻第一封装层的部分和电路板的部分。
制造半导体封装件的方法可进一步包括：划切(切割，dicing)半导体封装件和在电路板的下侧上形成连接端子中的至少一个。
有益效果
在根据本发明的半导体封装件中，第二封装层包括含镍坡莫合金和碳纳米管以提供电磁屏蔽功能，从而即使没有金属薄膜也实现良好的电磁屏蔽性能。
此外，在根据本发明的半导体封装件中，第一封装层和第二封装层都由树脂组合物形成，由此在界面粘结和翘曲抑制方面提供良好的性能。
此外，在根据本发明的半导体封装件中，第二封装层中的含镍坡莫合金促进热量的辐射耗散(radiation dissipation)，从而允许消除诸如散热板的单独的散热装置。因此，半导体封装件可以具有更薄的结构。
此外，如在系统级封装中，根据本发明的半导体封装件在防止不同种类的半导体芯片之间的干扰方面具有良好的效果。
附图说明
图1是根据本发明的半导体封装件的第一实施方式的视图。
图2是根据本发明的半导体封装件的第二实施方式的视图。
图3是根据本发明的在电路板上包括至少一个半导体芯片的半导体封装件的截面图。
图4是示出了根据本发明的系统级封装(SIP)的芯片配置的视图。
图5是示出了制造根据本发明的半导体封装件的方法的第一实施方式的视图。
图6是示出了制造根据本发明的半导体封装件的方法的第二实施方式的视图。
图7是示出了制造根据本发明的半导体封装件的方法的第三实施方式的视图。
最佳实施方式
在下文中，将参照附图详细地描述本发明。应该理解，提供附图以帮助理解本发明，而不是限制本发明的范围。在附图中，提供了形状、尺寸、比例、角度和元件的数量仅用于说明，并不限制本发明的范围。在整个说明书中，相同的组件将由相同的附图标号表示。此外，为了清楚起见，将省略对本领域技术人员显而易见的细节的描述。
在本发明的描述中，将省略对可能不必要地模糊本发明的主题的已知功能和结构的描述。
应进一步理解，当在说明书中使用术语“包括(includes)”、“包含(comprises)”、“含有(including)”和/或“含(comprising)”时，并不排除一个或多个其它特征、步骤、操作、元素、组件和/或基团的存在或添加。如本文所用，除非上下文另外清楚地指出，否则单数形式“一”，“一个”和“该”旨在也包括复数形式。
应该理解，除非另有明确说明，否则涉及某个组件的数值在解释组成组件时被解释为包括公差范围。
应该理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上方”或“下方”时，其可以直接在另一元件上方，或者也可以存在中间元件。相比之下，当元件被称为在另一元件“直接上方”时，在其之间不存在中间元件。
如本文所用，参考附图定义诸如“上”和“下”的空间相对术语，并且不描述绝对位置关系。因此，应该理解，术语“上侧”或“上表面”可以与术语“下侧”或“下表面”互换使用。
应该理解，尽管本文可以使用术语“第一”、“第二”等来描述各种元件、组件、区域和/或层，但这些元件、组件、区域和/或层不应该受这些术语限制。这些术语仅用于区分一个元件、组件、区域或层与另一个元件、组件、区域或层。因此，在不脱离本发明的范围的情况下，下面讨论的“第一”元件或组件也可以被称为“第二”元件或组件，或反之亦然。
在本文，用于指示某些值的范围的“X到Y”是指“大于或等于X且小于或等于Y”。
<半导体封装件>
图1和图2示出了根据本发明的半导体封装件的实施方式。在下文，将参考图1和图2描述根据本发明的半导体封装件。
参考图1和图2，根据本发明的半导体封装件(100、200)包括电路板(110、210)，半导体芯片(120、220)，第一封装层(130、230)和第二封装层(140、240)。
电路板
电路板(110、210)用于将电信号传输到半导体芯片(120、220)，并且可以由扁平基板构成，绝缘材料例如热固性膜(如环氧树脂或聚酰亚胺树脂)、或者耐热有机膜(如液晶聚酯膜或聚酰胺膜)附接至其。电路板(110、210)具有形成在其上的电路图案。电路图案包括用于电源的电源互连件、接地互连件以及用于信号传输的信号互连件等。这些互连件可以通过层间绝缘层彼此分隔开。具体地，电路板(110、210)可以是在其上印刷有这种电路图案的印刷电路板(PCB)。
另一方面，外部连接端子(160、260)可以形成在电路板(110、210)的后表面上，即在与电路板的表面相对的电路板(110、210)的表面上，在其上安装有半导体芯片，并且电连接电路板(110、210)到外部电源。
半导体芯片
将半导体芯片(120、220)安装在电路板(110、210)上。此处，可通过本领域技术人员已知的任何半导体芯片安装方法将半导体芯片安装在电路板上。例如，可以通过倒装芯片连接或引线连接将半导体芯片安装在电路板上。在倒装芯片连接方法中，凸块形成在半导体芯片的下表面上，并且通过使用凸块的融合连接(熔融连接，fusion bonding)将半导体芯片附接到电路板。图1示出了通过倒装芯片连接方法安装在电路板上的半导体芯片(120)。如图1所示，可以经由凸块(150)将半导体芯片(120)连接到电路板(110)。由于这种通过倒装芯片连接安装半导体芯片的方法不需要单独的连接结构(例如引线)，因此该方法在半导体封装件的小型化和重量减轻方面是有利的，并且通过减小电极之间的距离能实现高集成度。
引线连接是指通过金属线将半导体芯片的电极连接到电路板的过程。图2示出了通过引线连接安装在电路板上的半导体芯片(220)。如图2所示，可以经由引线(250)将半导体芯片(220)电连接到电路板(210)。在其中通过引线连接将半导体层安装在电路板上的结构中，芯片连接膜(270)可以设置在半导体芯片(220)的下表面上，使得半导体芯片(220)可以通过芯片连接膜(270)固定到电路板(210)。
第一封装层
第一封装层(130、230)用于保护半导体芯片(120、220)免受外部环境影响并且形成在半导体芯片(120、220)上方。第一封装层形成为覆盖半导体芯片(120、220)的上表面和侧表面并且不限于特定的形状或面积。
例如，第一封装层可以以梯形垂直截面形状形成，如图1所示，或者以矩形垂直截面形状形成，如图2所示，但不限于此。此处，半导体封装件的垂直截面形状是指在相对于电路板的面内方向的垂直方向上截取的截面形状。
此外，第一封装层可以形成为覆盖电路板的上表面的一部分，如图1所示，或者可以形成为覆盖电路板的整个上表面，如图2所示。
第一封装层(130、230)可由本领域技术人员熟知的半导体封装件材料形成。例如，第一封装层(130、230)可以由包含第一环氧树脂、第一固化剂和无机填料的第一环氧树脂组合物形成。在下文，对第一环氧树脂组合物的各个成分进行详细说明。
第一环氧树脂
第一环氧树脂可以选自本领域通常使用的任何环氧树脂。具体地，第一环氧树脂可以包括每分子具有至少两个环氧基的环氧化合物。第一环氧树脂的实例可以包括通过苯酚或烷基酚与羟基苯甲醛的缩合物的环氧化获得的环氧树脂、苯酚酚醛清漆型环氧树脂、甲酚型酚醛清漆型环氧树脂、多官能环氧树脂、萘酚酚醛清漆型环氧树脂、双酚A/双酚F/双酚AD的酚醛清漆型环氧树脂、双酚A/双酚F/双酚AD的缩水甘油醚、双羟基联苯环氧树脂、二环戊二烯环氧树脂等。
例如，第一环氧树脂可以包括多官能环氧树脂、苯酚芳烷基环氧树脂和联苯环氧树脂中的至少一种。多官能环氧树脂的实例可以包括由式1表示的化合物；苯酚芳烷基环氧树脂的实例可以包括酚醛清漆型苯酚芳烷基环氧树脂，其包括由式2表示的联苯衍生物；并且联苯环氧树脂的实例可以包括由式3表示的化合物。
[式1]
(其中R1、R2、R3、R4和R5各自独立地为氢原子或C1至C6烷基，R6和R7各自独立地为氢原子、甲基或乙基，并且a为0至6的整数)。
具体地，R1、R2、R3、R4和R5各自独立地为氢原子、甲基、乙基、丙基、异丙基、正丁基、异丁基、叔丁基、戊基或己基，并且R6和R7可以是氢原子，但不限于此。
具体地，多官能环氧树脂组合物可以是三酚烷烃型环氧树脂，例如三酚甲烷型环氧树脂、三酚丙烷型环氧树脂等。
[式2]
(其中b的平均范围为1至7)。
[式3]
(其中R8、R9、R10、R11、R12、R13、R14和R15各自独立地为C1至C4烷基并且c的平均范围为0至7)。
式1的多官能环氧树脂可以抑制半导体封装件的变形，并且确保在快速固化、电位和可保存性、固化产物的强度和粘合性方面的良好性能。
式2的苯酚芳烷基环氧树脂在苯酚骨架中形成具有联苯基的结构以提供在吸湿性、韧性、抗氧化性和抗裂性方面的良好性能，并且具有低交联密度以在高温燃烧时形成炭化层，同时确保一定等级的阻燃性。就树脂组合物的流动性和可靠性而言，有利地使用式3的联苯基环氧树脂。
这些环氧树脂可以单独地或以其组合形式使用，或者可以通过使这些环氧树脂与添加剂如固化剂、固化催化剂、脱模剂、偶联剂和应力消除剂预反应获得的加合物如熔融母料的形式使用。另一方面，为了提高防潮性，期望第一环氧树脂具有较低含量的氯离子、钠离子和其它离子杂质。
具体地，第一环氧树脂可以包括重量比为约0.2:1至约5:1，具体地为约0.4:1至约3:1，更具体地为约0.5:1至约3:1的由式2表示的苯酚芳烷基环氧树脂和由式3表示的联苯基环氧树脂。当苯酚芳烷基环氧树脂与联苯基环氧树脂的重量比满足该范围时，环氧树脂组合物在吸湿性和抗氧化性方面具有良好的性能，同时确保抗裂性和流动性之间的平衡。
第一环氧树脂可以约0.1wt％至约15wt％，具体地为约0.1wt％至约10wt％，更具体地为约5wt％至约10wt％的量存在于第一环氧树脂组合物中。在该范围内，第一环氧树脂可以实现在环氧树脂组合物的粘合性和强度方面的良好性能。
第一固化剂
第一固化剂可以选自通常用于本领域中的半导体封装剂的任何固化剂，优选为具有至少两个反应性基团的固化剂。
具体地，第一固化剂可以包括苯酚芳烷基型酚树脂、苯酚酚醛清漆型酚树脂、新酚型酚树脂(Xylok type phenol resins)、甲酚型酚醛清漆型酚树脂、萘酚型酚树脂、萜烯型酚树脂、多官能酚树脂、二环戊二烯酚树脂、由双酚A和可溶酚醛树酯合成的酚醛清漆型酚树脂、包括三(羟基苯基)甲烷和二羟基联苯的多元酚化合物、包括马来酸酐和邻苯二甲酸酐的酸酐，以及芳族胺如间苯二胺、二胺二苯基甲烷和二胺二苯基砜，但不限于此。
例如，第一固化剂可以包括苯酚酚醛清漆型酚树脂、新酚酚树脂、苯酚芳烷基型酚树脂和多官能酚树脂中的至少一种。苯酚酚醛清漆酚树脂可以是例如，由式4表示的苯酚酚醛清漆型酚树脂，并且苯酚芳烷基型酚树脂可以是例如，由式5表示的每分子具有含酚醛主链的联苯衍生物的苯酚芳烷基型酚醛树脂。此外，新酚型酚树脂可以是例如，由式6表示的新酚型酚树脂，并且多官能酚树脂可以是例如，包含由式7表示的重复单元的多官能酚树脂。
[式4]
(其中d的范围为1至7)
[式5]
(其中e的平均范围为1至7)
[式6]
(其中f的平均范围为0至7)
[式7]
(其中g的平均范围为1至7)。
由式4表示的苯酚酚醛清漆型酚树脂具有短的交联点之间的距离以通过增加在与环氧树脂反应时的交联密度来提高固化产物的玻璃化转变温度，从而通过降低固化产物的线性膨胀系数来抑制半导体封装件的翘曲。由式5表示的苯酚芳烷基型酚树脂通过与环氧树脂反应形成炭化层以阻止周围的热量和氧的转移，从而提高阻燃性。由式6表示的新酚型酚树脂有利地用于改善树脂组合物的流动性和可靠性。包含由式7表示的重复单元的多官能酚树脂用于改善环氧树脂组合物在高温下的翘曲抑制。
这些固化剂可以单独地或以其组合形式使用，或者可以以加合物的形式使用(例如熔融母料)，其通过使环氧树脂与添加剂(如固化催化剂、脱模剂、偶联剂和应力消除剂)预先反应获得。
第一固化剂可以以约0.1wt％至约13wt％、优选约0.1wt％至约10wt％、更优选约0.1wt％至约8wt％的量存在于第一环氧树脂组合物中。在此范围内，第一固化剂可确保第一环氧树脂组合物的高度固化和其固化产物的高强度。
第一环氧树脂和第一固化剂的混合比可以根据半导体封装件的机械性能和防潮性的要求来调节。例如，第一环氧树脂与第一固化剂的当量比可以在约0.95至约3，具体地为约1至约2，更具体地为约1至约1.75的范围内。当第一环氧树脂与第一固化剂的混合比满足该范围时，环氧树脂组合物在固化后可以实现高强度。
无机填料
无机填料可以选自用于半导体密封剂的任何典型的无机填料，但不限于此。例如，无机填料可以包括熔融二氧化硅、结晶二氧化硅、碳酸钙、碳酸镁、氧化铝、氧化镁、粘土、滑石、硅酸钙、氧化钛、氧化锑、玻璃纤维等。可单独地或以组合形式使用这些。
优选地，使用具有低线性膨胀系数的熔融二氧化硅来减小应力。熔融二氧化硅意指真比重(绝对比重，true specific gravity)为2.3以下的无定形二氧化硅，并且包括通过熔化结晶二氧化硅获得的或由各种原材料合成的无定形二氧化硅。虽然熔融二氧化硅的形状和粒度不受特别限制，但期望约50wt％至约99wt％的平均粒径为约5μm至约30μm的球形熔融二氧化硅和约1wt％至约50wt％的平均粒径为约0.001μm至约1μm的球形熔融二氧化硅的混合物以基于无机填料的总量为约40wt％至约100wt％的量存在。此外，取决于熔融二氧化硅的用途，熔融二氧化硅可具有约45μm、约55μm或约75μm的最大粒径。虽然球形熔融二氧化硅可以在其表面上包含导电碳作为杂质(foreign matter)，但重要的是选择含有较少量的极性异物的材料。
无机填料的量取决于性能要求如成型性、低应力和高温强度而不同。在一些实施方式中，无机填料可以以约70至约95wt％，例如约80wt％至约90wt％或约83wt％至约97wt％的量存在于第一环氧树脂组合物中。在此范围内，无机填料可确保第一环氧树脂组合物的阻燃性、流动性和可靠性。
其它组分
根据需要，除了上述组分之外，第一环氧树脂组合物还可以包含固化促进剂、偶联剂和着色剂中的至少一种。
固化促进剂是促进环氧树脂和固化剂之间的反应的物质。固化促进剂的实例可以包括叔胺、有机金属化合物、有机磷化合物、咪唑和硼化合物。叔胺包括苄基二甲胺、三乙醇胺、三亚乙基二胺、二乙基氨基乙醇、三(二甲基氨基甲基)苯酚、2-2-(二甲基氨基甲基)苯酚、2,4,6-三(二氨基甲基)苯酚和三-2-乙基己基酸盐。
有机金属化合物的实例包括乙酰丙酮铬、乙酰丙酮锌、乙酰丙酮镍等。有机磷化合物包括三-4-甲氧基膦、四丁基溴化鏻、四苯基溴化鏻、苯基膦、二苯基膦、三苯基膦、三苯基膦三苯基硼烷、三苯基膦-1,4-苯醌加合物等。咪唑包括2-苯基-4-甲基咪唑、2-甲基咪唑、2-苯基咪唑、2-氨基咪唑、2-甲基-1-乙烯基咪唑、2-乙基-4-甲基咪唑和2-十七烷基咪唑，但不限于此。硼化合物的实例包括四苯基鏻-四苯基硼酸盐、三苯基膦四苯基硼酸盐、四苯基硼盐、三氟硼烷-正己胺、三氟硼烷单乙胺、三氟硼烷三乙胺、四氟硼烷胺等。此外，可以使用1,5-二氮杂双环[4.3.0]壬-5-烯(DBN)、1,8-二氮杂双环[5.4.0]十一碳-7-烯(DBU)和苯酚酚醛清漆树脂盐，但不限于此。
更具体地，作为固化促进剂，可以单独地或以其组合形式使用有机磷化合物、硼化合物、胺化合物或咪唑固化促进剂。可以以通过与环氧树脂或固化剂预反应获得的加合物的形式使用固化促进剂。
根据本发明，固化促进剂可以以基于环氧树脂组合物的总量为约0.01wt％至约2wt％、具体地为约0.02wt％至约1.5wt％、更具体地为约0.05wt％至约1wt％的量存在。在此范围内，固化促进剂促进环氧树脂组合物的固化，同时确保其充分固化。
偶联剂可以是硅烷偶联剂。硅烷偶联剂可以选自本领域中使用的任何硅烷偶联剂，只要硅烷偶联剂可以在环氧树脂和无机填料之间反应以改善环氧树脂和无机填料之间的界面强度。硅烷偶联剂的实例包括环氧硅烷、氨基硅烷、脲基硅烷和巯基硅烷。可单独地或以其混合物形式使用这些偶联剂。
偶联剂可以基于第一环氧树脂组合物的总量以约0.01wt％至约5wt％、优选为约0.05wt％至约3wt％、更优选为约0.1wt％至约2wt％的量存在。在此范围内，偶联剂增加环氧树脂组合物的固化产物的强度。
提供着色剂用于半导体器件封装剂的激光标记，并且可以选自本领域中使用的典型着色剂，例如炭黑、氮化钛、钛黑或钛黑、碱式磷酸铜、氧化铁、云母或它们的混合物。
着色剂可以约0.05wt％至约4.0wt％的量存在于环氧树脂组合物中。在此范围内，着色剂可以防止环氧树脂组合物的不完全标记，由于在标记时产生烟灰所致的标记性能劣化，以及树脂组合物的电绝缘性能劣化。
根据需要，第一环氧树脂组合物还可包含高级脂肪酸；高级脂肪酸金属盐；和脱模剂(如酯蜡、巴西棕榈蜡等)；应力释放剂(如改性硅油、硅酮粉末和硅酮树脂)；抗氧化剂(诸如四[亚甲基-3-(3,5-二叔丁基-4-羟基苯基)丙酸酯]甲烷)等，以不会对本发明的目的产生不利影响。
可以通过使用亨舍尔混合机(Henschel mixer)或劳迪吉混合机(Lodige mixer)以适当比例均匀地混合组合物的这些组分接着在辊磨机或捏合机中融合捏合、冷却并粉碎来制备粉末形式的第一环氧树脂组合物。
第二封装层
根据本发明的半导体封装件包括形成在第一封装层(130、230)上的第二封装层(140、230)。第二封装层用于向半导体封装件提供电磁屏蔽性能，并且可以形成为围绕第一封装层的上表面和侧表面(如图1所示)，或者可以仅形成在第一封装层的上表面上(如图2所示)。围绕第一封装层的上表面和侧表面的第二封装层的结构提供了比其它结构更好的防止半导体芯片之间的干扰的效果。
第二封装层(140、240)由包含含镍坡莫合金和碳纳米管的环氧树脂组合物形成。具体地，第二封装层(140、240)由包含第二环氧树脂、第二固化剂、含镍坡莫合金和碳纳米管的第二环氧树脂组合物形成。虽然含镍坡莫合金具有对结合电场和磁场的电磁波的屏蔽是有利的导电性和磁性，但诸如银、铜和铝颗粒的导电颗粒使得相对于磁场和磁波的屏蔽不足(尽管容易屏蔽和转移电场和电波)。
含镍坡莫合金可以是镍铁坡莫合金，但不限于此。在镍铁坡莫合金中，镍可以以约30wt％至约90wt％、优选约30wt％至约80wt％的量存在，并且铁可以以约10wt％至约70wt％、优选约10wt％至约65wt％的量存在。在镍和铁的这些范围内，镍铁坡莫合金可以实现优异的电磁屏蔽性能。
除了镍和铁之外，含镍坡莫合金还可包括钼、镁、硅或它们的组合。
含镍坡莫合金可以具有约0.1μm至约70μm、优选约0.1μm至约50μm的平均粒径。在该粒径范围内，含镍坡莫合金允许形成相对薄的膜的形式的封装剂。
含镍坡莫合金可以以约10wt％至约85wt％、优选约15wt％至80wt％、更优选约20wt％至75wt％的量存在于第二环氧树脂组合物中。在此范围内，含镍坡莫合金可以实现良好的电磁屏蔽性能。
碳纳米管用于通过在第二封装层内形成导电网络来进一步增强电磁屏蔽性能。对于具有较薄厚度的第二封装层，单独使用的含镍坡莫合金难以获得足够的电磁屏蔽性能。然而，如在本发明中描述的，当将碳纳米管与含镍坡莫合金混合时，通过碳纳米管在含镍坡莫合金之间形成导电网络，从而显着提高电磁屏蔽性能。
例如，碳纳米管可以具有约3nm至约30nm、优选约5nm至约20nm的直径，以及约0.5μm至100μm、优选约0.5μm至约80μm的长度，但不限于此。在直径和长度的这些范围内，碳纳米管可以有效地形成导电网络。
碳纳米管可以以约0.1wt％至约5wt％、优选约0.1wt％至约3wt％、更优选约0.3wt％至约5wt％的量存在于第二环氧树脂组合物中。在此范围内，碳纳米管可以实现良好的电磁屏蔽性能。
第二环氧树脂可以选自本领域中使用的用于半导体封装剂的任何典型环氧树脂。具体地，可以使用在第一环氧树脂的描述中提及的所有环氧树脂。第二环氧树脂可以与第一环氧树脂相同或不同。第二环氧树脂可以以约1wt％至约20wt％、优选约3wt％至约15wt％、更优选约5wt％至约10wt％的量存在于第二环氧树脂组合物中。
第二固化剂可以选自本领域中使用的用于半导体封装剂的任何典型固化剂。具体地，可以使用在第一环氧树脂的描述中提及的所有固化剂。第二固化剂可以与第一固化剂相同或不同。第二固化剂可以以约0.5wt％至约10wt％、优选约1wt％至约8wt％、更优选约3wt％至约6wt％的量存在于第二环氧树脂组合物中。
除了上述组分之外，第二环氧树脂组合物还可包含无机填料。作为无机填料，可以没有限制地使用在第一环氧树脂组合物的描述中提及的无机填料。特别地，可以使用二氧化硅。无机填料可以以约10wt％以下、优选约0.1wt％至约10wt％、更优选约0.1wt％至约5wt％的量存在于第二环氧树脂组合物中。
根据需要，第二环氧树脂组合物还可包含在第一环氧树脂组合物的描述中提及的其它组分，即固化促进剂、偶联剂、着色剂、应力消除剂和抗氧化剂。各个组分的具体实例和含量与第一环氧树脂组合物中所述的相同，并且其细节的描述将被省略。
虽然图1和图2示出了其中将单个半导体芯片安装在半导体封装件上的结构，但应该理解，本发明不限于此。参考图3和图4，根据本发明的半导体封装件(300、400)可以包括在单个电路板上的至少两个半导体芯片。如图3的(A)和(B)所示，安装在电路板上的半导体芯片可以是相同类型的半导体芯片，或者可以是具有不同安装结构和不同功能的不同种类的半导体芯片，如3(C)所示。
图3示出了其中将一个或多个半导体芯片(320a、320b)安装在单个电路板(310)上的半导体封装件。如图3所示，每个半导体芯片(320a、320b)可以被封装在第一封装层(330)中。优选地，第一封装层(330)可以由分别封装半导体芯片(320a、320b)并且彼此分离的多个第一封装层(330)组成，但不限于此。优选地，第二封装层(340)形成为围绕多个第一封装层(330)中的每一个的上表面和侧表面，但不限于此。特别地，如图3的(C)所示，在其中将不同种类的半导体芯片(320a、320b)安装在单个电路板上的结构中，具有电磁屏蔽性能的第二封装层屏蔽了从每个半导体芯片发射的电磁波，从而使半导体芯片之间的干扰最小化。虽然图3示出了其中将两个半导体芯片安装在同一电路板上的结构，但应该理解，本发明不限于此。也就是说，可将三个或更多个半导体芯片安装在相同的电路板上。
根据本发明的半导体封装件可以是包括具有不同形状和/或功能的多个半导体芯片的系统级封装(SIP)。
图4是示出系统级封装(SIP)的芯片配置的视图。如图4所示，根据本发明的半导体封装件包括在单个电路板(410)上的具有不同形状和/或功能的多个半导体芯片(420a、420b、420c、420d)，例如调制解调器、应用处理器(AP)芯片、Wi-Fi模块、存储器芯片等。每个半导体芯片(420a、420b、420c、420d)可以经由形成在电路板(410)上的电路图案(412)电连接到外部电源和其它半导体芯片。虽然在附图中未示出，但每个半导体芯片可以被第一封装层封装并且具有电磁屏蔽性能的第二封装层被形成在第一封装层上。第一封装层和第二封装层与前文描述的那些相同，并且将省略其详细描述。
在根据本发明的半导体封装件中，使用包含含镍坡莫合金和碳纳米管的环氧树脂组合物形成具有电磁屏蔽性能的第二封装层，从而在不包括金属薄膜的情况下实现了良好的电磁屏蔽性能。具体地，根据本发明的半导体封装件可具有在30MHz至1.5CGHz下为20dB或更大、具体地为40dB或更大、更具体地为40dB至100dB或50dB至100dB的电磁屏蔽率。
此外，由于第一封装层和第二封装层两者都由树脂组合物形成，因此第一封装层和第二封装层在界面粘合性和翘曲特性方面表现出良好的性能。具体地，根据本发明的半导体封装件具有如根据JESD22-B112标准，在-30°和+260°的角度下测量的为100以下、优选为90以下的翘曲值。更具体地，根据本发明的半导体封装件可具有如根据JESD22-B112标准，在-30°的角度下测量的100以下、优选为90以下、更优选为80以下、还更优选为70以下的翘曲值，并且可具有如在+260°的角度下测量的为100以下、优选为90以下、更优选为80以下的翘曲值。
此外，由于第二封装层中的含镍坡莫合金促进热量的辐射耗散，因此根据本发明的半导体封装件不需要单独的散热装置(例如散热板)，从而能够进一步减小半导体封装件的厚度。
<制造半导体封装件的方法>
接下来，将描述制造根据本发明的半导体封装件的方法。
制造根据本发明的半导体封装件的方法包括：制备在其上安装有半导体芯片的电路板；在其上安装有半导体芯片的电路板上形成第一封装层；选择性去除第一封装层；以及使用包含含镍坡莫合金和碳纳米管的环氧树脂组合物在第一封装层上形成第二封装层。
图5示出了制造根据本发明的半导体封装件的方法的实施方式。接下来，将参照图5更详细地描述制造根据本发明的半导体封装件的方法。
首先，参考图5(a)，制备在其上安装有半导体芯片(520a、520b、520c)的电路板(510)。可通过本领域技术人员已知的任何芯片安装方法将半导体芯片(520a、520b、520c)安装在电路板(510)上。虽然图5(a)示出了其中将不同种类的半导体芯片安装在电路板(510)上的结构，但应该理解，本发明不限于此。也就是说，半导体芯片可以是相同种类的半导体芯片。
接下来，参考图5(b)，在其上安装有半导体芯片(520a、520b、520c)的电路板(510)上形成第一封装层(530)。可以使用本领域技术人员熟知的任何半导体器件封装剂通过任何半导体封装件方法来形成第一封装层(530)。例如，第一封装层(530)可以由包括前文描述的第一环氧树脂、第一固化剂和无机填料的第一环氧树脂组合物通过诸如低压传递成型、注射成型、铸造等的成型方法形成。
接下来，参考图5(c)，选择性去除第一封装层(530)。此处，可以通过蚀刻第一封装层(530)的一部分来进行第一封装层(530)的选择性去除。此处，可以通过激光钻孔或使用诸如强酸或强碱的化学物质的化学蚀刻来进行蚀刻，但不限于此。特别地，考虑工艺便利性，激光钻孔是优选的。
虽然图5(c)示出了第一封装层(530)被部分去除，但应该理解，本发明不限于此。可替换地，第一封装层(530)可以与电路板(510)一起被去除，如图6和图7所示。
例如，如图6所示，电路板(510)还可以在蚀刻第一封装层(530)时通过蚀刻而被部分地去除。在这种情况下，电路板(510)的蚀刻可以进行至电路板的总厚度的95％以下。
可替换地，如图7所示，可以相对于第一封装层(530)和电路板(510)的总厚度进行蚀刻，使得可以切割电路板(510)。在这种情况下，为了进行后续工艺，优选在电路板的下表面上形成支撑构件(600)，以在蚀刻之前支撑电路板(510)。此处，支撑构件(600)可以由任何材料形成，例如载体膜、晶片、粘合膜、金属箔等，但不限于此。在其中支撑构件(600)被附接到电路板的下表面的结构中，该方法还可包括在形成第二封装层的过程或以下描述的划切过程之后去除支撑构件。
在前文描述的选择性去除第一封装层之后，如前文描述的，在第一封装层上形成第二封装层。第二封装层由包含含镍坡莫合金和碳纳米管的环氧树脂组合物形成。具体地，第二封装层可由包含前文描述的第二环氧树脂、第二固化剂、含镍坡莫合金和碳纳米管的第二环氧树脂组合物形成。第二封装层可以通过本领域技术人员熟知的任何半导体封装件方法形成，例如低压传递成型、注射成型、铸造等。
此后，如图5(e)所示，根据需要，该方法还可包括划切半导体封装件。此处，进行划切以形成单独的半导体封装件，并且可以在选择性地去除第一封装层(530)的过程中沿着从其中去除第一封装层(530)的区域进行。
此外，该方法还可包括在划切半导体封装件的步骤之后，形成将外部电源电连接到电路板的连接端子(560)。
可以通过本领域技术人员通常已知的任何方法来进行划切半导体封装件的步骤和形成连接端子的步骤。
在如前文描述的制造半导体封装件的方法中，具有电磁屏蔽性能的第二封装层形成为围绕第一封装层，从而有效地抑制了安装在半导体封装件上的不同种类的半导体芯片之间的干扰。
具体实施方式
在下文，将参照一些实施例更详细地描述本发明。
以下实施例和比较例中使用的组分的细节如下。
(A)环氧树脂
(a1)使用苯酚芳烷基环氧树脂NC-3000(Nippon Kayaku Co.,Ltd.)。
(a2)使用联苯环氧树脂YX-4000(Japan Epoxy Resin Co.,Ltd.)。
(B)固化剂
(b1)使用新酚型酚树脂(KPH-F3065,Kolon Petrochemical Co.,Ltd.)。
(B2)使用苯酚芳烷基酚树脂(MEH-7851,Meiwa Co.,Ltd.)。
(C)固化促进剂
(c1)使用TPP-k(三苯基膦，Hokko Chemical Co.,Ltd.)。
(c2)使用1,4-苯醌(Aldrich)。
(D)无机填料：使用具有20μm的平均粒径的球形熔融二氧化硅和具有约0.5μm的平均粒径的球形熔融二氧化硅的混合物(9:1，重量比)。
(E)电磁屏蔽材料
(e1)使用包含80wt％的镍，14wt％的铁，5wt％的钼，0.5wt％的镁和0.5wt％的硅的坡莫合金。
(e2)使用包含50wt％的镍，44wt％的铁，5wt％的钼，0.5wt％的镁和0.5wt％的硅的坡莫合金。
(e3)使用包含30wt％的镍，64wt％的铁，5wt％的钼，0.5wt％的镁和0.5wt％的硅的坡莫合金。
(e4)使用碳纳米管(MWNT,Hyosung Co.,Ltd.)。
(e5)使用银铜纳米颗粒(Heesung Metal Co.,Ltd.)。
(F)偶联剂
(f1)使用巯基丙基三甲氧基硅烷偶联剂(KBM-803,Shin-Etsu Chemical Co.,Ltd.)。
(f2)使用甲基三甲氧基硅烷偶联剂(SZ-6070,Dow-Corning Co.,Ltd.)。
(f3)使用n-苯基-3-氨基丙基三甲氧基硅烷偶联剂(KBM-573,Shin-EtsuChemical Co.,Ltd.)。
(G)着色剂：使用炭黑(MA-600B,Mitsubishi Chemical Co.,Ltd.)。
制备实施例-环氧树脂组合物
如表1所列出的称量上述组分(单位：重量份)，并使用亨舍尔混合机(KSM-22,Keumsung Machinery Co.,Ltd.)在室温下均匀混合30分钟。此后，使用连续捏合机在110℃的最高温度下将混合物进行融合捏合30分钟，随后冷却至10℃至15℃并粉碎，由此制备各个环氧树脂组合物I至VII。
[表1]
实施例1至5
通过在175℃下在电路板上将环氧树脂组合物I或II传递成型110秒，在其上安装有半导体芯片的电路板上形成第一封装层。然后，通过激光钻孔(激光通孔钻孔器，SPD2000U，EO Technics Co.,Ltd.)部分地去除第一封装层，并且通过在175℃下将环氧树脂组合物III、IV、V、VI、VII或VIII传递成型110秒在第一封装层上形成第二封装层，由此制备每个半导体封装件。表2中示出了用于形成实施例中的第一封装层和第二封装层的环氧树脂组合物。
比较例1至3
通过在175℃下将环氧树脂组合物I在电路板上传递成型110秒，在其上安装有半导体芯片的电路板上形成封装层。然后，通过溅射在封装层上形成金属薄膜，由此制备半导体封装件。比较例的金属薄膜的材料和厚度示于表2中。
[表2]
第一封装层 第二封装层
实施例1 I III
实施例2 I IV
实施例3 II V
比较例1 I 0.018mm厚的Cu膜
比较例2 I 0.02mm厚的Al膜
比较例3 I 0.01mm厚的In膜
比较例4 II VI
比较例5 I VII
比较例6 I VIII
性能评价
对于实施例1至3和比较例1至6中制造的各个半导体封装件，通过以下的方法评价电磁屏蔽率、粘合强度、可靠性和翘曲。测量结果示于表3中。
(1)电磁屏蔽率(dB)：根据ASTM D4935-10在30MHz至1.5GHz下测量电磁屏蔽率。使用网络分析仪(E5071B,Agilant)、远场测试夹具(B-01-N,W.E.Measurement)和衰减器(272-4210-50,Rohde&Schwarz)，在23℃至25℃，57％至59％的相对湿度(RH)和99.7kPa至101.7kPa的大气压力的条件下进行电磁屏蔽率的测量。
(2)粘合强度：通过无电镀镍-钯制备尺寸为300×300×0.2(mm)的金属试样。
使用用于形成实施例1至3和比较例4至6中的第一封装层和第二封装层的环氧树脂组合物，通过在175℃的模塑温度，1000磅/平方英寸(psi)的传递压力，0.8厘米/秒(cm/sec)的传递速度和120秒的固化时间的条件下成型两次，在金属试样上形成第一封装层和第二封装层，由此制备用于测试粘合强度的试样。此处，包括第一封装层和第二封装层的整个封装层形成为具有3mm的上表面直径，5mm的下表面直径和5mm的高度的圆锥形状，并且每个金属试样具有三个封装层。
此外，使用环氧树脂组合物I，通过在175℃的模具温度，1000psi的传递压力，0.8厘米/秒的传递速度和120秒的固化时间的条件下成型，在金属试样上形成封装层，由此制备用于测试粘合强度的试样。此处，封装形成为具有3mm的上表面直径，5mm的下表面直径和5mm的高度的圆锥形状，并且每个金属试样具有三个封装层。此后，通过在封装层上以与比较例1至3相同的厚度形成比较例1至3的金属薄膜来制备用于测试粘合强度的试样。
在预处理条件下测量粘合强度，其中将用于测试粘合强度的每个试样在170℃至180℃的对流恒温烘箱(convection oven)中固化4小时，并且在85℃和65％RH的条件下放置120小时，随后在260℃下重复三次IR回流30秒。将具有相同配置的10个试样的粘合强度值进行平均(排除最高值)。使用Dage-4000测量粘合强度(Nordson Co.,Ltd.US)。
(3)可靠性(％)：将实施例和比较例中制造的每个半导体封装件在130℃和85％RH下放置168小时，随后在260℃下重复三次IR回流30秒。此后，通过非破坏性C-SAM(扫描声学显微镜)和光学显微镜观察每个半导体封装件。在200个半导体封装件中，记录在其上发生分层的半导体封装件的数量，并计算分层比。
(4)翘曲(μm)：根据JESD22-B112，通过阴影莫尔法(shadow moiré method)(AKROMATRIX,IPO)测量翘曲。在测试中，每个半导体封装件具有18×14mm的尺寸，并且每个半导体芯片具有13×11mm的尺寸和150μm的厚度。此处，半导体芯片的厚度是指实施例1至3和比较例4至6中的两个封装层的总厚度以及比较例1至3中的封装层和金属薄膜的总厚度。
[表3]
如表3所示，可以看出，包括含有镍坡莫合金和碳纳米管的第二封装层的实施例1至3的半导体封装件在电磁屏蔽率、粘合强度、可靠性和翘曲方面表现出良好的性能。相反，包括金属薄膜的比较例1至3的半导体封装件在电磁屏蔽率、粘合强度、可靠性和翘曲方面比实施例1至3的半导体封装件表现出更差的性能。另一方面，使用单独的碳纳米管、银铜纳米颗粒或镍坡莫合金制造的比较例4至6的半导体封装件作为电磁屏蔽材料与实施例1至3的半导体封装件相比在电磁屏蔽率、粘合强度、可靠性和翘曲方面表现出更差的性能。
虽然已经参考一些实施例描述了本发明，但本领域的技术人员应该理解，可以在不脱离本公开的精神和范围的情况下进行各种修改、改变和变更。因此，本公开的范围应该仅由所附权利要求及其等同物限制。因此，应该理解，这些实施例仅以举例说明的方式给出，并不理解为限制本发明。
<参考数字列表>
110、210、310、410、510：电路板
120、220、320a、320b、420a、420b、420c、420d、520a、520b、520c：半导体芯片
130、230、330、430、530：第一封装层
140、240、340、440、540：第二封装层。

Claims (17)

1.一种半导体封装件，包括：
电路板；
至少一个半导体芯片，安装在所述电路板上；
第一封装层，封装所述半导体芯片；以及
第二封装层，设置在所述第一封装层上并且由包含含镍坡莫合金和碳纳米管的环氧树脂组合物形成。
2.根据权利要求1所述的半导体封装件，其中所述第一封装层由包含第一环氧树脂、第一固化剂和无机填料的第一环氧树脂组合物形成。
3.根据权利要求1所述的半导体封装件，其中所述第二封装层由包含第二环氧树脂、第二固化剂、含镍坡莫合金和碳纳米管的第二环氧树脂组合物形成。
4.根据权利要求3所述的半导体封装件，其中在所述第二环氧树脂组合物中，所述含镍坡莫合金以10wt％至85wt％的量存在。
5.根据权利要求3所述的半导体封装件，其中在所述第二环氧树脂组合物中，所述碳纳米管以0.1wt％至5wt％的量存在。
6.根据权利要求3所述的半导体封装件，其中所述第二环氧树脂组合物还包含二氧化硅。
7.根据权利要求1所述的半导体封装件，其中所述第二封装层形成在所述第一封装层的上表面上。
8.根据权利要求1所述的半导体封装件，其中所述第二封装层形成为围绕所述第一封装层的上表面和侧表面。
9.根据权利要求1所述的半导体封装件，其中所述半导体封装件包括在所述电路板上的不同种类的半导体芯片。
10.根据权利要求1所述的半导体封装件，其中所述半导体封装件在30MHz至1.5CGHz下具有20dB以上的电磁屏蔽率。
11.根据权利要求1所述的半导体封装件，其中所述半导体封装件具有根据JESD22-B112标准在-30°和+260°的角度下测量的100以下的翘曲值。
12.一种制造半导体封装件的方法，包括：
制备电路板，所述电路板在其上安装有半导体芯片；
在其上安装有所述半导体芯片的所述电路板上形成第一封装层；
选择性去除所述第一封装层；以及
使用包含含镍坡莫合金和碳纳米管的环氧树脂组合物在所述第一封装层上形成第二封装层。
13.根据权利要求12所述的制造半导体封装件的方法，其中选择性去除所述第一封装层的步骤包括蚀刻所述第一封装层的部分或蚀刻所述第一封装层的部分和所述电路板的部分。
14.根据权利要求13所述的制造半导体封装件的方法，其中通过激光钻孔或化学蚀刻进行蚀刻。
15.根据权利要求13所述的制造半导体封装件的方法，其中蚀刻进行至所述电路板的总厚度的95％以下。
16.根据权利要求12所述的制造半导体封装件的方法，其中选择性去除所述第一封装层的步骤包括：
将支撑构件附接到所述电路板的下表面；以及
相对于所述第一封装层和所述电路板的总厚度蚀刻所述第一封装层的部分和所述电路板的部分。
17.根据权利要求12所述的制造半导体封装件的方法，还包括：
划切所述半导体封装件和在所述电路板的下侧上形成连接端子中的至少一个。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109415555A (zh) * 2016-06-17 2019-03-01 三星Sdi株式会社 用于密封半导体器件的环氧树脂组合物以及使用其密封的半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105455A (ko) * 2018-03-05 2019-09-17 삼성에스디아이 주식회사 전자파 차폐용 도전성 조성물, 이로부터 제조된 전자파 차폐층, 이를 포함하는 회로기판 적층체 및 전자파 차폐층 형성방법
EP4095903A4 (en) * 2020-01-24 2023-07-19 Mitsubishi Electric Corporation PROCEDURE FOR MAKING A TEST PIECE FOR ADHESION EVALUATION TEST AND ADHESION EVALUATION PROCEDURE

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002363383A (ja) * 2001-06-12 2002-12-18 Nitto Denko Corp 半導体装置およびそれに用いる半導体封止用エポキシ樹脂組成物
JP2004253513A (ja) * 2003-02-19 2004-09-09 Kyocera Corp 高周波回路用パッケージ
CN1858143A (zh) * 2005-04-30 2006-11-08 中国科学院金属研究所 一种电子封装材料
US20110156283A1 (en) * 2009-12-28 2011-06-30 Shankar Ganapathysubramanian Use of die backside films to modulate EOL coplanarity of thin packages while providing thermal capability and laser markability of packages

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002363383A (ja) * 2001-06-12 2002-12-18 Nitto Denko Corp 半導体装置およびそれに用いる半導体封止用エポキシ樹脂組成物
JP2004253513A (ja) * 2003-02-19 2004-09-09 Kyocera Corp 高周波回路用パッケージ
CN1858143A (zh) * 2005-04-30 2006-11-08 中国科学院金属研究所 一种电子封装材料
US20110156283A1 (en) * 2009-12-28 2011-06-30 Shankar Ganapathysubramanian Use of die backside films to modulate EOL coplanarity of thin packages while providing thermal capability and laser markability of packages

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109415555A (zh) * 2016-06-17 2019-03-01 三星Sdi株式会社 用于密封半导体器件的环氧树脂组合物以及使用其密封的半导体器件
US10793711B2 (en) 2016-06-17 2020-10-06 Samsung Sdi Co., Ltd. Epoxy resin composition for sealing semiconductor device, and semiconductor device sealed using same
CN109415555B (zh) * 2016-06-17 2021-03-26 三星Sdi株式会社 用于密封半导体器件的环氧树脂组合物以及使用其密封的半导体器件

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