DE112004002761T5 - Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen - Google Patents
Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen Download PDFInfo
- Publication number
- DE112004002761T5 DE112004002761T5 DE112004002761T DE112004002761T DE112004002761T5 DE 112004002761 T5 DE112004002761 T5 DE 112004002761T5 DE 112004002761 T DE112004002761 T DE 112004002761T DE 112004002761 T DE112004002761 T DE 112004002761T DE 112004002761 T5 DE112004002761 T5 DE 112004002761T5
- Authority
- DE
- Germany
- Prior art keywords
- leadframe
- metal foil
- chip
- flat conductor
- flat
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 238000000034 method Methods 0.000 title claims abstract description 43
- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000004020 conductor Substances 0.000 claims abstract description 63
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 239000011888 foil Substances 0.000 claims abstract description 27
- 238000003698 laser cutting Methods 0.000 claims abstract description 5
- 238000004080 punching Methods 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 27
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 238000005266 casting Methods 0.000 claims description 12
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 229920001721 polyimide Polymers 0.000 claims description 3
- 239000013464 silicone adhesive Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 description 14
- 230000000712 assembly Effects 0.000 description 11
- 238000000429 assembly Methods 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000011889 copper foil Substances 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 241000763859 Dyckia brevifolia Species 0.000 description 5
- 239000000853 adhesive Substances 0.000 description 5
- 230000001070 adhesive effect Effects 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 238000004873 anchoring Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01018—Argon [Ar]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01058—Cerium [Ce]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/183—Connection portion, e.g. seal
- H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49121—Beam lead frame or beam lead device
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
Verfahren,
um eine Flachleiterrahmenbandanordnung zusammenzusetzen, das nachfolgende
Schritte umfasst:
– zur Verfügung stellen einer Metallfolie (12),
– Ausformen einer Vielzahl von Flachleiterrahmen (3) in der Metallfolie (12) durch Laserschneiden oder Ausstanzen, wobei jeder Flachleiterrahmen (3) eine Chipinsel (4) umfasst, die seitlich von einer Vielzahl von Flachleitern (5) umgeben ist, wobei die Flachleiterrahmen (3) mit einander verbunden sind durch dünne metallene Verbindungsstreifen, um ein fortlaufendes Flachleiterrahmenband auszuformen,
– Befestigen eines Trägerbandes (13) auf der Metallfolie (12).
– zur Verfügung stellen einer Metallfolie (12),
– Ausformen einer Vielzahl von Flachleiterrahmen (3) in der Metallfolie (12) durch Laserschneiden oder Ausstanzen, wobei jeder Flachleiterrahmen (3) eine Chipinsel (4) umfasst, die seitlich von einer Vielzahl von Flachleitern (5) umgeben ist, wobei die Flachleiterrahmen (3) mit einander verbunden sind durch dünne metallene Verbindungsstreifen, um ein fortlaufendes Flachleiterrahmenband auszuformen,
– Befestigen eines Trägerbandes (13) auf der Metallfolie (12).
Description
- Die Erfindung bezieht sich auf eine nicht verbleite Halbleiterbaugruppe und auf ein Verfahren, eine nicht verbleite Halbleiterbaugruppe zusammenzusetzen.
- Die
US 6,498,099 offenbart ein Verfahren, um eine bleilose Halbleiterbaugruppe durch halbes Ätzen einer oder beider Seiten des Flachleiterrahmenbands zu erzeugen. Nach der Ausführung der Drahtanschlüsse und des Formpressens wird ein weiterer Ätzprozess ausgeführt, um die Lötaugenkontakte zu isolieren und freizulegen. - Dieses Verfahren umfasst viele Prozessschritte und im Besonderen viele Ätzvorgänge. Ätzen ist ein langsames und deshalb teures Fertigungsverfahren.
- Es ist ein Ziel der Erfindung, eine nicht verbleite Halbleiterbaugruppe und ein einfacheres und kostenwirksameres Verfahren dafür zur Verfügung zu stellen, die Baugruppe herzustellen.
- Dieses Ziel der Erfindung wird durch den Gegenstand der unabhängigen Ansprüche gelöst. Weitere Verbesserungen ergeben sich aus dem Inhalt der abhängigen Ansprüche.
- Eine nicht verbleite Halbleiterbaugruppe wird unter Verwendung einer Flachleiterrahmenbandanordnung zusammengesetzt. Ein Verfahren, um die Flachleiterrahmenbandanordnung entsprechend der Erfindung zu erzeugen, umfasst die folgenden Schritte. Als Erstes wird einer Metallfolie zur Verfügung gestellt und ein Trägerband wird mit einer Oberfläche verbunden. Eine Vielzahl von Flachleiterrahmen wird dann in der Metallfolie ausgeformt, wobei jeder Flachleiterrahmen eine Chipinsel oder eine Chipmontageinsel umfasst, das an den Seiten von einer Vielzahl von Flachleitern umgeben ist. Jeder Flachleiterrahmen umfasst den Entwurf der gewünschten Halbleiterbaugruppe. Vorzugsweise wird die Vielzahl von Flachleiterrahmen durch einen Ätzprozess ausgeformt, der noch bevorzugter von einer Seite der Metallfolie ausgeführt wird. Eine Vielzahl von isolierten einzelnen Flachleiterrahmen wird ausgeformt.
- Durch Ausführen des nur einen Ätzprozesses wird das Fertigungsverfahren gemäß der Erfindung vereinfacht. Den Ätzprozess von nur einer Seite der Metallfolie auszuführen, führt zu einer Vereinfachung der Ausrüstung, die erforderlich ist, um die Flachleiterrahmen auszuformen und die Herstellungskosten zu senken.
- Alternativ dazu wird in dem Metallstreifen eine Vielzahl von Flachleiterrahmen durch Laserschneiden oder Stanzen oder jedem anderen in der Technik bekannten Verfahren ausgeformt. In dieser Ausführungsform der Erfindung werden die Flachleiterrahmen durch dünne metallene Verbindungsstreifen mit einander verbunden und formen ein fortlaufendes Flachleiterrahmenband aus. Das Flachleiterrahmenband wird dann auf der haftenden Beschichtung eines Trägerbands befestigt. Die metallenen Verbindungsstreifen werden dann zum Beispiel durch Ätzen oder durch Laserschneiden entfernt, um eine Vielzahl von isolierten Flachleiterrahmen auszuformen, die auf dem Trägerband befestigt sind. Der Ätzprozess wird von nur einer Seite des Flachleiterrahmenbands ausgeführt. Dieses Verfahren weist den Vorteil auf, dass das Laserschneiden oder der Stanzprozess relativ schnell sind, so dass die Herstellungszeit reduziert wird.
- Die Flachleiterrahmenbandanordnung entsprechend der Erfindung umfasst deshalb eine auf einem Trägerband befestigte Metallfolie. Die Metallfolie umfasst eine Vielzahl von Flachleiterrahmen, die auf der Metallfolie vorzugsweise in einer regelmäßigen Matrix aus Spalten und Reihen angeordnet sind. Jeder Flachleiterrahmen umfasst eine Chipmontageinsel, das an den Seiten von einer Vielzahl von Flachleitern umgeben ist. Die Anordnung der Flachleiter und der Chipmontageinsel steht in Beziehung zu der gewünschten Ausführungsform der Baugruppe.
- Vorzugsweise umfassen die Chipinsel und die Flachleiter jedes Flachleiterrahmens des Flachleiterrahmenbandes Verankerungsmerkmale. Typischerweise umfassen die Seitenwände der Chipinsel und die inneren Seitenwände der Flachleiter vorstehende Teilbereiche, die von einem ungefähr viereckigen ausgeschnittenen Abschnitt an der Basis der Seitenwände ausgeformt werden. Der vorstehende Teilbereich erstreckt sich daher ungefähr horizontal von den Seitenwänden des Unterbaus zur Befestigung des Chips und den Innenseiten der Flachleiter und weist typischerweise einen ungefähr viereckigen Querschnitt auf. Die obere Oberfläche des vorstehenden Teilbereichs liegt ungefähr in der gleichen Ebene wie die obere Oberfläche des Unterbaus zur Befestigung des Chips und der Flachleiter. Dieser vorstehende Teilbereich stellt das Verankerungsmerkmal dar, das die Zuverlässigkeit der Baugruppe vorteilhaft verbessert.
- Vorzugsweise werden die Chipinsel und die Flachleiter jedes Flachleiterrahmens der Flachleiterrahmenbandanordnung räum lich von einander getrennt und jeder Flachleiterrahmen der Metallfolie der Flachleiterrahmenbandanordnung wird vorzugsweise räumlich von seinem Nachbarn getrennt. Die Chipinsel und die Flachleiter von jedem Flachleiterrahmen sind seitlich isoliert und sind nicht miteinander verbunden. Jeder der Flachleiterrahmen ist ebenfalls seitlich isoliert und ist nicht mit den benachbarten Flachleiterrahmen verbunden. Die isolierten Flachleiterrahmen werden mechanisch vom Trägerband unterstützt. Diese Anordnung der Flachleiterrahmenbandanordnung entsprechend der Erfindung ist vorteilhaft dahin gehend, dass die bei konventionellem Fertigungsverfahren von Flachleiterrahmen verwendeten Schneide- und Ablösungsprozesse vermieden werden. Diese Produktionsstrasse wird deshalb vereinfacht.
- Außerdem wird durch das Isolieren der Flachleiter eine Aussparung zwischen benachbarten Flachleiterrahmen erzeugt. Deshalb werden die Flachleiter während des Prozesses der Auftrennung in einzelne Baugruppen nicht abgeschnitten, was äußerst vorteilhaft ist.
- Vorzugsweise umfasst das Trägerband einen Polyimidfolie mit einer Beschichtung aus Silikonklebstoff. Dieses Trägerbandmaterial weist den Vorteil auf, dass es eine gute Widerstandsfähigkeit gegenüber Wärme aufweist und stellt deshalb während des Ablaufs des Fertigungsverfahrens und im Besonderen während des Formpressverfahrens eine gute mechanische Unterstützung für die Flachleiterrahmen zur Verfügung. Auch kann der Klebstoff am Ende der Produktionsstrasse kurz vor der Auftrennung in einzelne Baugruppen von den einzelnen Halbleiterbaugruppen sauber von der unteren Oberfläche des ausgeformten Flachleiterrahmenmoduls oder des Paneels entfernt werden.
- Dies reduziert die komplexen und kostspieligen Reinigungsschritte.
- Vorzugsweise umfasst die Metallfolie Kupfer oder Aluminium oder eine der Legierungen davon und umfasst noch bevorzugter sauerstofffreies hoch leitfähiges (Oxygen Free High Conductivity – OFHC) Kupfer. Diese Materialien weisen gute elektrische Leitfähigkeit auf, sind relativ preisgünstig und können leicht verarbeitet werden.
- Die Metallfolie umfasst vorzugsweise eine Dicke von etwa 1 mm bis etwa 0,01 mm oder noch bevorzugter etwa 0,25 mm bis etwa 0,1 mm. Die Flachleiterrahmenbandanordnung entsprechend der Erfindung ist vorteilhaft dahin gehend, dass die Dicke der Metallfolie, die verwendet wird, um die Vielzahl von Flachleiterrahmen auszuformen, dünner sein kann als die, die bei konventionellen Verfahren verwendet wird, da das Trägerband eine mechanische Stütze zur Verfügung stellt. Auch wird beim Verfahren entsprechend der Erfindung der ganze Oberflächenbereich des Metallstreifens nicht durch einen Ätzprozess ausgedünnt, um so die Flachleiterrahmen der gewünschten Dicke zu erzeugen.
- Die Materialkosten und die Herstellungszeit werden daher reduziert.
- Das Flachleiterrahmenband kann teilweise oder vollständig von einer galvanisch aufgebrachten Beschichtung bedeckt werden. Verschiedene Teilbereiche von einem Flachleiterrahmen, wie die Chipmontageinsel, die Flachleiter und die Kontaktbereiche der Flachleiter können mit verschiedenen Materialien beschichtet werden. Die galvanisch aufgebrachte Beschichtung kann Silber, Nickel/Palladium/Gold oder Nickel/phosphorigen Nickel umfassen.
- In der nächsten Stufe des Verfahrens wird auf jedem Unterbau zur Befestigung eines Chips der Flachleiterrahmenbandanordnung ein Halbleiterchip, der eine aktive Oberfläche mit einer Vielzahl von Chipkontaktlötaugen und eine passiven Oberfläche umfasst, befestigt. Jeder Chip wird elektrisch durch eine Vielzahl von Bonddrähten mit dem Flachleiterrahmen verbunden, die die Chipkontaktlötaugen und die Leitungskontaktbereiche der Flachleiter verbinden.
- Die Vielzahl von mit der Flachleiterrahmenbandanordnung verbundenen Chips, die Flachleiter, die Bonddrähte und die obere Oberfläche des Trägerbands werden dann in Gussmaterial gekapselt, wodurch ein Paneel oder ein vergossenes Flachleiterrahmenmodul ausgeformt wird. Das Gussmaterial ist typischerweise ein auf einem Polymer basiertes Material.
- Ein Verfahren, um eine nicht verbleite Halbleiterbaugruppe entsprechend der Erfindung zusammenzusetzen, umfasst die folgenden Schritte. Das Paneel oder das vergossene Flachleiterrahmenmodul, das durch den Fertigungsprozess für Flachleiterrahmenbandanordnungen ausgeformt wurde, wird zur Verfügung gestellt und das auf der unteren Oberfläche befestigte Trägerband wird entfernt. Die einzelnen nicht verbleiten Halbleiterbaugruppen werden aus dem Paneel durch Sägen in einzelne Baugruppen getrennt.
- Der Sägeprozess kann mit einem Sägeblatt, einem Wasserstrahl oder einem Laser ausgeführt werden. Die Flachleiterrahmenbandanordnung entsprechend der Erfindung stellt ein Paneel zur Verfügung, in dem die Baugruppen nur durch Schneiden durch das Gussmaterial in einzelne Baugruppen getrennt werden, da die Flachleiterrahmenbandanordnung getrennte Flach- leiterrahmen, Unterbauten zur Chipbefestigung und Flachleiter umfasst. Dies vereinfacht den Sägeprozess deutlich.
- Wenn ein Sägeblatt benutzt wird, um durch zwei verschiedene Materialien zu schneiden, können sich Risse zwischen den zwei Materialien ausformen, stellt die Ausformung von Graten ein Problem dar und die Abnutzungsgeschwindigkeit des Sägeblatts wird erhöht. Wasserstrahltechnologie ist äußerst langsam und kann deshalb für die Produktion großer Mengen undurchführbar sein, da sie zu kostspielig ist. Wenn ein Laserstrahl verwendet wird um zwei Arten von Materialien durchzuschneiden, dann muss die Intensität justiert werden, was zu einem komplizierten Verfahren führt. Diese Probleme werden von der Flachleiterrahmenbandanordnung entsprechend der Erfindung vermieden.
- Die Flachleiterrahmenbandanordnung und das Verfahren gemäß der Erfindung werden vorteilhaft verwendet, um sehr dünne quadratische, flache und nicht verbleite (Very thin Quad Flat Non-leaded – VQFN) Baugruppen zu erzeugen und im Besonderen für Baugruppen von Flachleiterrahmen in einem flächigen Design, die eine Vielzahl von aneinander grenzenden Flachleiterrahmen umfassen.
- Eine Ausführungsform der Erfindung wird jetzt auf dem Weg eines Beispiels mit Bezug auf die Zeichnungen beschrieben.
-
1 zeigt eine nicht verbleite Halbleiterbaugruppe gemäß der Erfindung, -
2 zeigt eine Sicht im Querschnitt auf einen Abschnitt einer Kupferfolie mit einem Trägerband gemäß der Erfindung, -
3 zeigt eine Sicht im Querschnitt auf einen Abschnitt des Kupferstreifens gemäß2 nach einem Ätzprozess, um eine Vielzahl von isolierten Flachleiterrahmen auszuformen, von denen jeder isolierte Flachleiter aufweist, -
4 zeigt eine Sicht im Querschnitt auf einen Abschnitt zeigt der Flachleiterrahmenbandanordnung gemäß3 , nachdem ein Chip damit verbunden und Bonddrähte hergestellt wurden, -
5 zeigt eine Sicht im Querschnitt auf einen Abschnitt der Flachleiterrahmenbandanordnung gemäß4 nach einem Formpressvorgang, und -
6 zeigt eine Sicht im Querschnitt auf einen Abschnitt der Flachleiterrahmenbandanordnung gemäß5 während des Arbeitsablaufs der Auftrennung in einzelne Baugruppen. -
1 zeigt eine nicht verbleite Halbleiterbaugruppe gemäß der Erfindung. Die Baugruppe1 umfasst einen Halbleiterchip2 und einen Flachleiterrahmen3 . Der Flachleiterrahmen3 umfasst ungefähr in seinem lateralen Zentrum eine Chipmontageinsel, die seitlich von einer Vielzahl von Flachleitern5 umgeben ist. Die Chipmontageinsel4 und die Flachleiter5 weisen im Wesentlichen dieselbe Dicke auf und liegen im Wesentlichen in derselben lateralen Ebene. Die inneren Enden der Flachleiter5 umfassen Leitungskontaktbereiche6 . Die Seitenwände der Chipmontageinsel4 und die innere Seitenwand der Flachleiter5 umfassen einen hervorstehenden Teilbereich19 , dessen obere Oberfläche ungefähr in der gleichen Ebene liegt wie der der oberen Oberfläche der Chipmontageinsel und der Flachleiter. Die vorstehenden Teilbereiche19 weisen einen ungefähr viereckigen Querschnitt auf. Der Flachleiterrahmen3 umfasst sauerstofffreies hoch leitfähiges Kupfer. - Der Halbleiterchip
2 umfasst eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten7 und eine passive Oberfläche. Die passive Oberfläche des Chips2 ist ungefähr im lateralen Zentrum der Chipmontageinsel4 durch Chipbefestigungsmaterial8 befestigt. Der Chip2 ist elektrisch mit dem Flachleiterrahmen3 verbunden durch eine Vielzahl von Bonddrähten9 , die die Chipfeldkontakte7 und die Leitungskontaktbereiche6 verbinden. - Die obere Oberfläche des Chips
2 , die Flachleiter5 , die Bonddrähte9 und die Aussparung zwischen der Chipinsel4 und den Flachleitern5 ist mit Gussmaterial10 verkapselt. Die untere Oberfläche11 der nicht verbleiten Baugruppe1 umfasst das Gussmaterial10 und die unteren Oberflächen der Chipmontageinsel4 und der Flachleiter5 auf einer im Wesentlichen gemeinsamen Ebene. Die äußeren Seitenoberflächen der Flachleiter5 sind mit einer dünnen Schicht des Gussmaterials10 bedeckt. Die äußeren Seiten der Halbleiterbaugruppe1 sind im Wesentlichen senkrecht. Die unteren Oberflächen der Flachleiter5 stellen die externen Kontaktbereiche der Baugruppe1 zur Verfügung. -
2 zeigt eine auf einem Trägerband13 befestigte Kupferfolie12 in der ersten Stufe des Verfahrens gemäß der Erfindung zur Herstellung von sehr dünnen quadratischen, flachen und nicht verbleiten (Very thin Quad Flat Non-leaded – VQFN) Baugruppen. Die Kupferfolie umfasst sauerstofffreies, hoch leitfähiges Kupfer und umfasst eine Dicke zwischen etwa 0,25 mm und etwa 0,1 mm. Der Kupferstreifen12 ist befestigt auf der Klebstoffbeschichtung17 auf der oberen Oberfläche eines Trägerbands13 , das ein Substrat aus Polyimidfolie mit einer Schicht des Silikonklebstoffs17 auf seiner oberen Oberfläche umfasst. -
3 zeigt die nächste Stufe des Verfahrens gemäß der Erfindung in welchem eine Vielzahl von Flachleiterrahmen3 in der Kupferfolie1 ausgeformt werden. Die Flachleiterrahmen3 werden durch einen selektiven Ätzprozess ausgeformt, der auf einer Seite, wie in2 gezeigt von der Oberseite des Kupferstreifens12 stattfindet. Die obere Oberfläche des Trägerbands13 wirkt als Stopp für das Ätzen. - Die Flachleiterrahmen
3 sind lateral in einer regelmäßigen Matrix aus Reihen und Spalten in der Kupferfolie12 angeordnet. Jeder Flachleiterrahmen3 umfasst eine Chipmontageinsel4 im Zentrum, die seitlich von einer Vielzahl von Flachleitern5 umgeben ist. Die seitliche Anordnung der Vielzahl von Flachleiterrahmen und die seitliche Anordnung jedes einzelnen Flachleiterrahmens können aus den Querschnittsdarstellungen der Figuren nicht ersehen werden. - Die Flachleiter
5 sind von der Chipmontageinsel4 getrennt und sind nicht mit einander verbunden. Jeder Flachleiterrahmen3 ist seitlich von den benachbarten Flachleiterrahmen in der Kupferfolie12 isoliert, und die untere Oberfläche jedes Flachleiterrahmens ist auf der Klebstoffbeschichtung17 des Trägerbands13 befestigt. Das Trägerband13 stellt die mechanischen Unterstützung für die isolierten Flachleiterrahmen3 zur Verfügung, von denen jeder während der nächsten Stufen des Fertigungsverfahrens bis kurz vor der Auftrennung in einzelne Baugruppen eine einzelne Chipmontageinsel4 und eine Vielzahl von einzelnen Flachleitern5 umfasst. - Im nächsten Schritt in dem in
4 gezeigten Verfahren wird ein Halbleiterchip2 unter Verwendung des Chipbefestigungsmaterials8 auf der Chipinsel4 jedes Flachleiterrahmens3 in der Kupferfolie12 befestigt. Der Halbleiterchip2 umfasst eine aktive obere Oberfläche einschließlich einer Vielzahl von Chipfeldkontakten7 . Der innere Teilbereich jedes Flachleiters5 des Flachleiterrahmens3 umfasst auch einen Kontaktbereich6 . Die elektrische Verbindung zwischen den Kontaktfeldern7 des Halbleiterchips2 und den Kontaktbereichen6 der Flachleiter5 des Flachleiterrahmens3 wird durch Bonddrähte9 ausgeformt. -
5 zeigt das Gussverfahren des Verfahrens gemäß der Erfindung. Die Vielzahl von Flachleiterrahmen3 wird durch Gussmaterial10 verkapselt, um ein vergossenes Flachleiterrahmenmodul oder Paneel14 auszuformen. Der Chip2 , die Chipmontageinsel4 , die Flachleiter5 , die Bonddrähte9 und die Bereiche zwischen den Flachleitern5 , den Chipmontageinseln4 und der oberen Oberfläche des Trägerbands13 von jedem einer Vielzahl von Flachleiterrahmen3 werden von einer einzelnen Masse des Gussmaterials10 verkapselt. Die obere Oberfläche des Trägerbands13 wirkt als die untere Oberfläche der Gussform. Das Gussmaterial wird dann einer entsprechenden Behandlung zur Aushärtung unterzogen. -
6 zeigt den letzten Schritt des Verfahrens, in dem das Trägerband13 von dem vergossenen Flachleiterrahmenmodul14 entfernt wird. Die untere Oberfläche16 des vergossenen Flachleiterrahmenmoduls14 umfasst Gussmaterial10 und isolierte Bereiche, die die unteren Metalloberflächen der Chipmontageinseln4 und die isolierten Flachleiter5 auf einer im Wesentlichen gemeinsamen Oberfläche umfassen. Die einzelnen nicht verbleiten Baugruppen1 werden aus dem vergossenen Flachleiterrahmenmodul14 durch Sägen durch das Gussmaterial10 zwischen den einzelnen Flachleiterrahmen3 in einzelne Baugruppen getrennt, wie durch die punktierten Linien15 und das Sägeblatt18 angezeigt. - Kontaktmittel, wie zum Beispiel Lötzinnkugeln werden dann auf der unteren Oberfläche der Flachleiter
5 befestigt und stellen den externen Kontakten von der nicht verbleiten Baugruppe1 zum Beispiel zu einer gedruckten Leiterplatte zur Verfügung. Alternativ dazu können die Lötzinnkugeln auf den Flachleitern5 befestigt werden, während die Baugruppe einen Teil des vergossenen Flachleiterrahmenmoduls ausformt. Die Baugruppen1 werden dann getestet, verpackt und zum Beispiel auf eine gedruckte Leiterplatte montiert. -
- 1
- Nicht verbleite Halbleiterbaugruppe
- 2
- Halbleiterchip
- 3
- Flachleiterrahmen
- 4
- Chipmontageinsel
- 5
- Flachleiter
- 6
- Kontaktbereich
- 7
- Chipkontaktfeld
- 8
- Chipbefestigungsmaterial
- 9
- Bonddraht
- 10
- Gussmaterial
- 11
- untere Oberfläche der Baugruppe
- 12
- nicht verbleite Baugruppe
- 13
- Trägerband
- 14
- vergossenes Flachleiterrahmenmodul,
- 15
- Auftrennungslinien
- 16
- untere Oberfläche des Flachleiterrahmenmoduls
- 17
- Klebstoffbeschichtung
- 18
- Sägeblatt
- 19
- vorstehender Teilbereich
- Zusammenfassung
- Ein Verfahren, um eine nicht verbleite Halbleiterbaugruppe (
1 ) zusammenzusetzen, das die folgenden Schritte umfasst. Ein Trägerband (13 ) wird auf einer Metallfolie (12 ) befestigt. Eine Vielzahl von Flachleiterrahmen (3 ) wird in der Metallfolie (12 ) ausgeformt, wobei jeder Flachleiterrahmen (3 ) eine Chipinsel (4 ) umfasst, das seitlich von einer Vielzahl von Flachleitern (5 ) umgeben ist. Ein Halbleiterchip (2 ), der eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten (7 ) umfasst, wird auf jedem Chipmontageinsel (4 ) befestigt und elektrisch mit dem Flachleiterrahmen (3 ) verbunden durch eine Vielzahl von Bonddrähten (9 ), die die Chipfeldkontakte (7 ) und die Leitungskontaktbereiche (6 ) der Flachleiter (5 ) verbindet. Eine Vielzahl von Flachleiterrahmen (3 ), von denen jeder einen mit Draht verbundenen Halbleiterchip umfasst wird mit Gussmaterial (10 ) verkapselt. Das Trägerband (13 ) wird entfernt und die nicht verbleiten Halbleiterbaugruppen (1 ) werden getrennt.
Claims (13)
- Verfahren, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, das nachfolgende Schritte umfasst: – zur Verfügung stellen einer Metallfolie (
12 ), – Ausformen einer Vielzahl von Flachleiterrahmen (3 ) in der Metallfolie (12 ) durch Laserschneiden oder Ausstanzen, wobei jeder Flachleiterrahmen (3 ) eine Chipinsel (4 ) umfasst, die seitlich von einer Vielzahl von Flachleitern (5 ) umgeben ist, wobei die Flachleiterrahmen (3 ) mit einander verbunden sind durch dünne metallene Verbindungsstreifen, um ein fortlaufendes Flachleiterrahmenband auszuformen, – Befestigen eines Trägerbandes (13 ) auf der Metallfolie (12 ). - Verfahren gemäß Anspruch 1, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, dadurch gekennzeichnet, dass die dünnen Verbindungsstreifen durch ein Ätzverfahren von dem Trägerband entfernt werden.
- Verfahren gemäß Anspruch 2, um eine Flachleiterrahmenbandanordnung zusammenzusetzen, dadurch gekennzeichnet, dass das Ätzverfahren von einer Seite der Metallfolie (
12 ) ausgeführt wird, wodurch eine Vielzahl von isolierten Flachleiterrahmen (3 ) ausformt wird. - Flachleiterrahmenbandanordnung, die nachfolgendes umfasst: – ein Trägerband (
13 ) einschließlich einer darauf befestigten Metallfolie (12 ), – eine Vielzahl von in der Metallfolie (12 ) ausgeformten Flachleiterrahmen (3 ), wobei jeder Flachleiterrahmen (3 ) eine Chipinsel (4 ) umfasst, die seitlich von einer Vielzahl von Flachleitern (5 ) in der Metallfolie (12 ) umgeben ist. - Flachleiterrahmenbandanordnung nach Anspruch 4 dadurch gekennzeichnet, dass die Chipinsel (
4 ) und die Flachleiter (5 ) von jedem Flachleiterrahmen (3 ) der Metallfolie (12 ) räumlich von einander getrennt sind. - Flachleiterrahmenbandanordnung gemäß Anspruch 4 oder Anspruch 5 dadurch gekennzeichnet, dass jeder Flachleiterrahmen (
3 ) der Metallfolie (12 ) räumlich von seinem Nachbarn getrennt ist. - Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 6 dadurch gekennzeichnet, dass das Trägerband (
13 ) eine Polyimidfolie mit einer Beschichtung aus Silikonklebstoff (17 ) umfasst und die Metallfolie (12 ) OFHC Cu umfasst. - Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 7 Dadurch gekennzeichnete, dass die Metallfolie eine Dicke von etwa 1 mm bis etwa 0,01 mm oder etwa 0,25 mm bis etwa 0,1 mm umfasst.
- Flachleiterrahmenbandanordnung gemäß einem der Ansprüche 4 bis 8 dadurch gekennzeichnet, dass die Flachleiterrahmenbandanordnung weiterhin eine Vielzahl von Halbleiterchips (
2 ) umfasst, von denen jeder eine aktive Oberfläche mit einer Vielzahl von Chipfeldkontakten (7 ) umfasst und eine passive Oberfläche, die auf den Chipmontageinseln (4 ) befestigt ist und elektrisch mit dem Flachleiterrahmen (3 ) verbunden ist durch eine Vielzahl von Bonddrähten (9 ), die die Chipfeldkontakte (7 ) und die Leitungskontaktbereiche (6 ) der Flachleiter (5 ) verbindet. - Paneel (
14 ), das einen Abschnitt der Flachleiterrahmenbandanordnung gemäß Anspruch 9 umfasst, dadurch gekennzeichnet, dass die Vielzahl von Chips (2 ), die Flachleiter (5 ), die Bonddrähte (9 ) und die obere Oberfläche des Trägerbands (13 ) in Gussmaterial (10 ) gekapselt sind. - Verfahren, um eine nicht verbleite Halbleiterbaugruppe (
1 ) zusammenzusetzen, das die nachfolgenden Schritte umfasst: – zur Verfügung stellen eines Paneels nach Anspruch 10, – Entfernen des Trägerbands (13 ), und – Auftrennen der nicht verbleiten Halbleiterbaugruppen (1 ). - Nicht verbleite Halbleiterbaugruppe (
1 ), die nachfolgendes umfasst: – einen Flachleiterrahmen (3 ), der ungefähr in seinem lateralen Zentrum eine Chipmontageinsel (4 ) umfasst, die seitlich von einer Vielzahl von Flachleitern (5 ) umgeben ist, die jeder einen Kontaktbereich (6 ) aufweisen, – Halbleiterchip (2 ) einschließlich einer aktiven Oberfläche mit einer Vielzahl von Chipfeldkontakten (7 ) und einer passiven Oberfläche, die auf der Chipmontageinsel (4 ) befestigt ist, der elektrisch mit dem Flachleiterrahmen (3 ) verbunden ist durch eine Vielzahl von Bonddrähten (9 ), die die Chipfeldkontakte (7 ) und die Leitungskontaktbereiche (6 ) der Flachleiter (5 ) verbinden, – die obere Oberfläche des Chips (2 ), die Flachleiter (5 ), die Bonddrähten (9 ) und Aussparung zwischen der Chipinsel (4 ) und den Flachleitern (5 ) sind verkapselt mit Gussmaterial (10 ), – die untere Oberfläche (11 ) der nicht verbleiten Halbleiterbaugruppe (1 ), die Gussmaterial (10 ) und die untere Oberfläche der Chipmontageinsel (4 ) und der Flachleiter (5 ) auf einer im Wesentlichen gemeinsamen Ebene umfasst. - Nicht verbleite Halbleiterbaugruppe (
1 ) gemäß Anspruch 12 dadurch gekennzeichnet, dass der Flachleiterrahmen (3 ) eine Dicke von etwa 1 mm bis etwa 0,01 mm oder etwa 0,25 mm bis etwa 0,1 mm umfasst.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/IB2004/000496 WO2005091353A1 (en) | 2004-02-26 | 2004-02-26 | A non-leaded semiconductor package and a method to assemble the same |
Publications (1)
Publication Number | Publication Date |
---|---|
DE112004002761T5 true DE112004002761T5 (de) | 2007-02-08 |
Family
ID=34957075
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112004002761T Ceased DE112004002761T5 (de) | 2004-02-26 | 2004-02-26 | Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen |
Country Status (3)
Country | Link |
---|---|
US (1) | US7732259B2 (de) |
DE (1) | DE112004002761T5 (de) |
WO (1) | WO2005091353A1 (de) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8368189B2 (en) * | 2009-12-04 | 2013-02-05 | Utac Thai Limited | Auxiliary leadframe member for stabilizing the bond wire process |
US8513787B2 (en) * | 2011-08-16 | 2013-08-20 | Advanced Analogic Technologies, Incorporated | Multi-die semiconductor package with one or more embedded die pads |
US9564387B2 (en) * | 2014-08-28 | 2017-02-07 | UTAC Headquarters Pte. Ltd. | Semiconductor package having routing traces therein |
US10128169B1 (en) | 2017-05-12 | 2018-11-13 | Stmicroelectronics, Inc. | Package with backside protective layer during molding to prevent mold flashing failure |
CN111106018B (zh) * | 2018-10-26 | 2021-08-31 | 深圳市鼎华芯泰科技有限公司 | 一种封装过程中形成金属电极的方法 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4963414A (en) * | 1989-06-12 | 1990-10-16 | General Electric Company | Low thermal expansion, heat sinking substrate for electronic surface mount applications |
KR100437437B1 (ko) * | 1994-03-18 | 2004-06-25 | 히다치 가세고교 가부시끼가이샤 | 반도체 패키지의 제조법 및 반도체 패키지 |
US6294100B1 (en) | 1998-06-10 | 2001-09-25 | Asat Ltd | Exposed die leadless plastic chip carrier |
US6498099B1 (en) | 1998-06-10 | 2002-12-24 | Asat Ltd. | Leadless plastic chip carrier with etch back pad singulation |
US6143981A (en) * | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US20020100165A1 (en) * | 2000-02-14 | 2002-08-01 | Amkor Technology, Inc. | Method of forming an integrated circuit device package using a temporary substrate |
US6342730B1 (en) | 2000-01-28 | 2002-01-29 | Advanced Semiconductor Engineering, Inc. | Low-pin-count chip package and manufacturing method thereof |
KR100414479B1 (ko) * | 2000-08-09 | 2004-01-07 | 주식회사 코스타트반도체 | 반도체 패키징 공정의 이식성 도전패턴을 갖는 테이프 및그 제조방법 |
TW486795B (en) | 2001-04-18 | 2002-05-11 | Siliconware Precision Industries Co Ltd | Fabrication method for a matrix strip as a chip support element and for semiconductor packaging elements with the matrix strip |
US6952060B2 (en) * | 2001-05-07 | 2005-10-04 | Trustees Of Tufts College | Electromagnetic linear generator and shock absorber |
US6769174B2 (en) * | 2002-07-26 | 2004-08-03 | Stmicroeletronics, Inc. | Leadframeless package structure and method |
-
2004
- 2004-02-26 DE DE112004002761T patent/DE112004002761T5/de not_active Ceased
- 2004-02-26 US US10/598,390 patent/US7732259B2/en active Active
- 2004-02-26 WO PCT/IB2004/000496 patent/WO2005091353A1/en active Application Filing
Also Published As
Publication number | Publication date |
---|---|
US20080258276A1 (en) | 2008-10-23 |
WO2005091353A1 (en) | 2005-09-29 |
US7732259B2 (en) | 2010-06-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE4238646B4 (de) | Halbleiter-Bauelement mit spezieller Anschlusskonfiguration | |
DE102009006826B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE102014202651B4 (de) | Halbleitervorrichtungen und Halbleitermodul | |
DE102011053871B4 (de) | Multichip-Halbleitergehäuse und deren Zusammenbau | |
DE4421077B4 (de) | Halbleitergehäuse und Verfahren zu dessen Herstellung | |
DE102013103011B4 (de) | Eine Chipanordnung und ein Verfahren zum Bilden einer Chipanordnung | |
DE102008046095B4 (de) | Verfahren zum vereinzeln eines halbleiterbausteins | |
DE112005003368T5 (de) | Halbleiterchipgehäuse beinhaltend Universal-Anschlussfläche und Verfahren zur Herstellung derselben | |
DE102009044561B4 (de) | Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers | |
DE953992T1 (de) | Oberflächenmontierte leitfähige Polymer-Bauelemente und Verfahren zur Herstellung derselben | |
DE112006003633T5 (de) | Klemmenlose und drahtlose Halbleiterchipbaugruppe und Verfahren zum Herstellen derselben | |
DE102014106158B4 (de) | Verfahren zum Testen von elektronischen Bauteilen und Halbleiterstreifenanordnung | |
DE102009010199B4 (de) | Halbleiterpackage mit Formschlossentlüftung und Verfahren zu dessen Hersstellung | |
EP3401950B1 (de) | Verfahren zur herstellung eines leistungshalbleitermoduls | |
DE102015114292A1 (de) | Laserbauelement und Verfahren zu seiner Herstellung | |
EP2396832A1 (de) | Verkapselte optoeleketronische halbleiteranordnung mit lötstoppschicht und entsprechendes verfahren | |
JPH01216564A (ja) | リードフレーム及びそれを用いた電子部品の製造方法 | |
US20110165729A1 (en) | Method of packaging semiconductor device | |
DE202018104347U1 (de) | Vorgeformte Leiterrahmen-Vorrichtung | |
DE19743537A1 (de) | Halbleitergehäuse für Oberflächenmontage sowie Verfahren zu seiner Herstellung | |
DE202018104349U1 (de) | Lichtabgabevorrichtungs-Package | |
DE102015109953A1 (de) | Herstellung elektronischer Bauelemente | |
DE19801488B4 (de) | Verfahren zum Zusammenbau eines Halbleiterbausteins | |
DE102020104582A1 (de) | Halbleitergehäuse einschliesslich aufrauhungsmerkmalen | |
DE10297264B4 (de) | Halbleitervorrichtung und Verfahren zu deren Herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R002 | Refusal decision in examination/registration proceedings | ||
R006 | Appeal filed | ||
R008 | Case pending at federal patent court | ||
R082 | Change of representative |
Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE |
|
R003 | Refusal decision now final | ||
R011 | All appeals rejected, refused or otherwise settled |