DE102020104582A1 - Halbleitergehäuse einschliesslich aufrauhungsmerkmalen - Google Patents

Halbleitergehäuse einschliesslich aufrauhungsmerkmalen Download PDF

Info

Publication number
DE102020104582A1
DE102020104582A1 DE102020104582.4A DE102020104582A DE102020104582A1 DE 102020104582 A1 DE102020104582 A1 DE 102020104582A1 DE 102020104582 A DE102020104582 A DE 102020104582A DE 102020104582 A1 DE102020104582 A1 DE 102020104582A1
Authority
DE
Germany
Prior art keywords
roughening
semiconductor
die
pattern
die pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020104582.4A
Other languages
English (en)
Inventor
Wern Ken Daryl Wee
Sock Chien Tey
Si Hao Vincent Yeo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102020104582A1 publication Critical patent/DE102020104582A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/562Protection against mechanical damage
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828Etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4835Cleaning, e.g. removing of solder
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/4952Additional leads the additional leads being a bump or a wire
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49579Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582Metallic layers on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861Lead-frames fixed on or encapsulated in insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

Ein Halbleitergehäuse umfasst ein Substrat, einen Halbleiterdie, einen Dendriten und ein Formmaterial. Das Substrat enthält ein Die-Pad. Das Die-Pad enthält Aufrauhungsmerkmale. Der Halbleiterdie ist so auf dem Die-Pad befestigt, dass die Aufrauhungsmerkmale an den Halbleiterdie angrenzen. Der Dendrit befindet sich auf den Aufrauhungsmerkmalen neben dem Halbleiterdie. Das Formmaterial kapselt den Halbleiterdie, den Dendriten und mindestens einen Teil des Substrats ein.

Description

  • Hintergrund
  • Leitungs- und Die-Pad-Delaminationen können aufgrund schlechter Haftung zwischen einem Formmaterial und dem Die-Pad und/oder den Leitungen eines Leadframes auftreten. Schlechte Haftung zwischen einem Formmaterial und dem Die-Pad und/oder den Leitungen des Leadframes kann auf eine mangelnde Aufrauhung des Die-Pads und/oder der Leitungen zurückzuführen sein. Oberflächenbehandlungen auf dem Die-Pad und/oder den Leitungen (z.B. Aufrauhungsprozesse oder chemische Beschichtungen zur Verbesserung der Haftung) können vor dem Montageprozess des Halbleitergehäuses (d.h. vor dem Anbringen des Die) angewendet werden.
  • Aus diesen und anderen Gründen besteht die Notwendigkeit der vorliegenden Offenbarung.
  • Zusammenfassung
  • Die Erfinder der vorliegenden Offenbarung haben festgestellt, dass Oberflächenbehandlungen möglicherweise nicht in der Lage sind, die Haftung zu verbessern, wenn das Die-Pad und/oder die Leitungen während des Montageprozesses des Halbleitergehäuses kontaminiert werden (z.B. während des Die-Anbringungs-Prozesses). Organische oder anorganische Verunreinigungen oder Klebeharz-Ausblutungen auf irgendeinem Teil des Leadframes können möglicherweise nicht durch Vorbehandlungsprozesse oder Plasmaprozesse vor dem Formprozess entfernt werden. Aggressive chemische oder andere Reinigungsmethoden sind nicht in der Lage, auf interessante Bereiche zu zielen und können korrosiv und schädlich für das Halbleitergehäuse, den Die, die Drähte usw. sein.
  • Dementsprechend umfasst ein Beispiel für ein Halbleitergehäuse, Halbleitergehäuse oder Halbleiterpackage ein Substrat, einen Halbleiterdie, einen Dendriten und ein Formmaterial. Das Substrat enthält ein Die-Pad. Das Die-Pad enthält Aufrauhungsmerkmale. Der Halbleiterdie ist so auf dem Die-Pad befestigt, dass die Aufrauhungsmerkmale an den Halbleiterdie angrenzen. Der Dendrit befindet sich auf den Aufrauhungsmerkmalen neben dem Halbleiterdie. Das Formmaterial kapselt den Halbleiterdie, den Dendriten und mindestens einen Teil des Substrats ein.
  • Ein weiteres Beispiel für ein Halbleitergehäuse umfasst ein Substrat, einen Halbleiterdie, lasergereinigte und geformte Aufrauhungsmerkmale, einen Dendriten und ein Formmaterial. Das Substrat enthält ein Die-Pad. Der Halbleiterdie ist an dem Die-Pad befestigt. Die lasergereinigten und geformten Aufrauhungsmerkmale befinden sich auf Teilen des Die-Pads, die an den Halbleiterdie angrenzen, so dass die an den Halbleiterdie angrenzenden Teile des Die-Pads frei von Verunreinigungen sind. Der Dendrit befindet sich auf den Aufrauhungsmerkmalen neben dem Die. Das Formmaterial kapselt den Halbleiterdie, den Dendriten und mindestens einen Teil des Substrats ein.
  • Ein Beispiel für ein Verfahren zur Herstellung eines Halbleitergehäuses umfasst die Befestigung eines Halbleiterdies auf einem Die-Pad eines Substrats. Das Verfahren umfasst nach dem Anbringen des Halbleiterdies eine Laserreinigung und das Aufrauhen von Teilen des Die-Pads, die an den Halbleiterdie angrenzen. Das Verfahren umfasst das Aufbringen eines Formmaterials über den Halbleiterdie und mindestens einen Teil des Substrats.
  • Figurenliste
    • 1A zeigt eine Querschnittsansicht durch ein Beispiel eines Halbleitergehäuses.
    • 1B zeigt eine Querschnittsansicht durch ein weiteres Beispiel eines Halbleitergehäuses.
    • 1C zeigt eine Querschnittsansicht durch ein weiteres Beispiel eines Halbleitergehäuses.
    • 2A zeigt die Draufsicht eines Beispiels eines Leadframes mit Aufrauhungsmerkmalen, die in einem Linienmuster angeordnet sind.
    • 2B zeigt die Draufsicht eines Beispiels eines Leadframes mit kreuzförmig angeordneten Aufrauhungsmerkmalen.
    • 2C zeigt die Draufsicht eines Beispiels eines Leadframes mit in einem Zick-Zack-Muster angeordneten Aufrauhungsmerkmal.
    • 2D zeigt die Draufsicht eines Beispiels eines Leadframes mit in einem Wellenmuster angeordneten Aufrauhungsmerkmal.
    • 2E zeigt die Draufsicht eines Beispiels eines Leadframes mit kreuzförmig angeordneten Aufrauhungsmerkmalen.
    • 2F zeigt die Draufsicht eines Beispiels eines Leadframes mit in einem Punktmuster angeordneten Aufrauhungsmerkmalen.
    • 2G zeigt die Draufsicht eines Beispiels eines Leadframes mit gestrichelt angeordneten Aufrauhungsmerkmalen.
    • 2H zeigt die Draufsicht eines Beispiels eines Leadframes mit Aufrauhungsmerkmalen, die in einem diagonalen Linienmuster angeordnet sind.
    • 21 zeigt die Draufsicht eines Beispiels eines Leadframes mit Aufrauhungsmerkmalen, die in einem Kastenmuster angeordnet sind.
    • 3 zeigt eine vergrößerte Querschnittsansicht eines Beispiels von Aufrauhungsmerkmalen.
    • Die 4A-4E zeigen ein Beispiel für ein Verfahren zur Herstellung eines bedrahteten Halbleitergehäuses.
    • Die 5A-5E zeigen ein Beispiel für eine Methode zur Herstellung eines leitungsfreien Halbleitergehäuses.
    • Die 6A-6E veranschaulichen ein Beispiel für ein Verfahren zur Herstellung eines Halbleitergehäuses mit einem Substrat.
  • Ausführliche Beschreibung
  • In der folgenden Detailbeschreibung wird auf die beigefügten Zeichnungen verwiesen, die einen Teil dieser Beschreibung bilden und in denen zur Veranschaulichung bestimmte Ausführungsformen gezeigt werden, in denen die Offenbarung praktiziert werden kann. Dabei wird eine richtungsweisende Terminologie wie „oben“, „unten“, „vorne“, „hinten“, „führend“, „nachlaufend“ usw. verwendet, die sich auf die Ausrichtung der zu beschreibenden Figur(en) bezieht. Da die Bestandteile von Ausführungsformen in verschiedenen Orientierungen positioniert werden können, wird zur Veranschaulichung die Richtungsbezeichnung verwendet
    und ist in keiner Weise einschränkend. Es ist zu verstehen, dass auch andere Ausführungsformen verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne dass der Umfang der vorliegenden Offenbarung überschritten wird. Die folgende detaillierte Beschreibung ist daher nicht einschränkend zu verstehen, und der Umfang der vorliegenden Offenbarung wird durch die beigefügten Ansprüche definiert.
  • Es ist zu verstehen, dass die Merkmale der verschiedenen beispielhaften hier beschriebenen Ausführungsformen miteinander kombiniert werden können, sofern nicht ausdrücklich anders angegeben.
  • Hierin sind Halbleitergehäuse enthalten, die unter Verwendung von Laserbestrahlung hergestellt werden, um eine Metalloberfläche nach einem Die-Anbringungs-Prozess selektiv zu reinigen, was zu einer organischen und/oder anorganischen Verunreinigung der Metalloberfläche führen kann. Die organische Verunreinigung kann z.B. Epoxidkleberharzausbluten, Anlaufschutz, Metalloxidation, Schutzschichten auf der Metalloberfläche, flüchtige oder nicht flüchtige Lösungsmittel auf der Metalloberfläche usw. umfassen. Die anorganische Verunreinigung kann z.B. Lötflussmittel, Schwefelverunreinigung, etc. umfassen. Die Laserbestrahlung brennt die Verunreinigungen ohne Wiederabscheidungsprobleme ab und schmilzt gleichzeitig lokal die Metalloberfläche auf, um das Oberflächenverhältnis und die Rauheit der Metalloberfläche zu erhöhen. Der Laserreinigungs- und Aufrauhungsprozess kann auf jedes Gehäuse-/Leadframe-Design angewendet werden. Die erhöhte Rauhigkeit verbessert die Haftung der Metalloberfläche mit einem Formwerkstoff. Zusätzlich kann die Laserreinigung das Wachstum von Dendriten (z.B. A2-Dendriten) fördern. Die Wärmeeinflusszone der Laserbestrahlung auf den Zielbereich ist minimal, so dass das Werkzeug/Produkt nur minimal geschädigt wird.
  • 1A zeigt einen Querschnitt durch ein Beispiel für ein Halbleitergehäuse 100. Das Halbleitergehäuse 100 ist ein bedrahtetes Halbleitergehäuse. Das Halbleitergehäuse 100 enthält ein Substrat 102 und einen Halbleiterdie 108. Das Substrat 102 (z.B. ein Leadframe) enthält ein Die-Pad 104 und Leitungen 106. Der Leadframe 102 hat eine Metalloberfläche, wie z. B. Ag, Cu, Ni/Pd/Au, NiNiP, Ni/Pd/AuAg. Das Die-Pad 104 enthält Aufrauhungsmerkmale 112. Der Halbleiter-Die 108 wird so auf dem Die-Pad 104 befestigt, dass die Aufrauhungsmerkmale 112 an den Halbleiterdie 108 angrenzen. Der Bereich des Die-Pads 104, in dem der Halbleiterdie 108 an dem Die-Pad 104 befestigt ist, kann frei von Aufrauhungsmerkmalen sein.
  • Die Aufrauhungsmerkmale 112 können ein Linienmuster, ein Kreuzmuster, ein Zickzackmuster, ein Kreuzmuster, ein Punktmuster, ein Wellenmuster, ein gestricheltes Muster, ein diagonales Linienmuster, ein Kastenmuster oder ein anderes geeignetes Muster oder eine Kombination von Mustern auf der Oberfläche des Die-Pads 104 neben dem Halbleiterdie 108 umfassen. Die Aufrauhungsmerkmale 112 können eine Tiefe im Bereich zwischen 0,5 µm und 5 µm, eine Teilung oder ein Abstand im Bereich zwischen 10 µm und 50 µm und/oder eine Breite im Bereich zwischen 10 µm und 50 µm haben, wie nachfolgend mit Bezug auf 3 näher beschrieben wird. In einem Beispiel können die Aufrauhungsmerkmale 112 durch Bestrahlung der Oberfläche des Die-Pads 104 neben dem Halbleiterdie 108 mit einem Laser mit 355 nm Wellenlänge und maximal 5 W Leistung mit 1 bis 150 kHz Pulswiederholung gebildet werden. Die Laserbestrahlung reinigt die Oberfläche des Die-Pads 104 durch Abbrennen von Verunreinigungen auf der Oberfläche und schmilzt die Oberfläche lokal auf, um die Aufrauhungsmerkmale 112 zu bilden. In einem Beispiel können zumindest Teile der Anschlüsse 106 auch Aufrauhungsmerkmale aufweisen (nicht abgebildet) .
  • Der Halbleiterdie 108 ist elektrisch mit den Leitungen 106 über Bonddrähte 116 gekoppelt. Der Halbleiterdie 108 wird über ein Befestigungsmaterial 110 auf dem Die-Pad 104 befestigt. In einem Beispiel ist das Befestigungsmaterial 110 ein Kleber (z.B. ein Epoxidkleberharz) oder ein anderes geeignetes dielektrisches Befestigungsmaterial. In einem anderen Beispiel ist das Befestigungsmaterial 110 ein Lot oder ein anderes geeignetes elektrisch leitendes Befestigungsmaterial. Das Halbleitergehäuse 100 enthält Dendrit (z.B. A2-Dendrit) 114 auf den Aufrauhungsmerkmalen 112 neben dem Halbleiterdie 108. Der A2-Dendrit ist eine kristalline ZnCr-Masse mit einer verzweigten baumartigen Struktur, die galvanisch auf die Aufrauhungsmerkmale 112 aufgebracht wird. In einem Beispiel wird der A2-Dendrit galvanisch auf Metalloberflächen des Leadframes 102, des Halbleiterdies 108 und der Bonddrähte 116 abgeschieden.
  • Das Halbleitergehäuse 100 enthält ein Formmaterial 118, das den Halbleiterdie 108, den Dendriten 114, die Bonddrähte 116 und mindestens einen Teil des Substrats 102 (z.B. Die-Pad 104 und innere Teile der Anschlüsse 106) einkapselt. Die Aufrauhungsmerkmale 112 und der Dendrit 114 verbessern die Haftung von Formmaterial 118 an Substrat 102. Ein Verfahren zur Herstellung des Halbleitergehäuses 100 wird im Folgenden unter Bezugnahme auf die 4A-4E beschrieben.
  • 1B zeigt eine Querschnittsansicht durch ein weiteres Beispiel für ein Halbleitergehäuse 130. Das Halbleitergehäuse 130 ist ein leitungsfreies Halbleitergehäuse. Das Halbleitergehäuse 130 enthält ein Substrat 132 und einen Halbleiterdie 108. Das Substrat 132 (z.B. ein Leadframe) enthält ein Die-Pad 134 und Leitungen 136. Das Leadframe 132 hat eine Metalloberfläche, wie z.B. Ag, Cu, Ni/Pd/Au, NiNiP, Ni/Pd/AuAg. Das Die-Pad 134 enthält die Aufrauhungsmerkmale 112, wie oben mit Bezug auf 1A beschrieben. Der Halbleiterdie 108 wird so auf dem Die-Pad 134 befestigt, dass die Aufrauhungsmerkmale 112 an den Halbleiterdie 108 angrenzen. Der Bereich des Die-Pads 134, in dem der Halbleiter-Die 108 an dem Die-Pad 134 befestigt ist, kann frei von Aufrauhungsmerkmalen sein. In einem Beispiel können zumindest Teile der Leitungen 136 ebenfalls Aufrauhungsmerkmale aufweisen (nicht abgebildet).
  • Der Halbleiterdie 108 ist mit den Anschlüssen 136 durch Bonddrähte 116 elektrisch gekoppelt. Der Halbleiterdie 108 wird über ein Befestigungsmaterial 110 an das Die-Pad 134 befestigt, wie oben mit Bezug auf 1A beschrieben. Das Halbleitergehäuse 130 enthält Dendrit (z.B. A2-Dendrit) 114 auf den Aufrauhungsmerkmalen 112 neben dem Halbleiterdie 108, wie oben mit Bezug auf 1A beschrieben. Das Halbleitergehäuse 130 enthält ein Formmaterial 118, das den Halbleiterdie 108, den Dendriten 114, die Bonddrähte 116 und mindestens einen Teil des Substrats 132 (z.B. die oberen Teile des Die-Pads 134 und die Leitungen 136) einkapselt. Die Aufrauhungsmerkmale 112 und der Dendrit 114 verbessern die Haftung des Formmaterials 118 an Substrat 132. Im Folgenden wird ein Verfahren zur Herstellung des Halbleitergehäuses 130 unter Bezugnahme auf die 5A-5E beschrieben.
  • 1C zeigt eine Querschnittsansicht durch ein weiteres Beispiel für ein Halbleitergehäuse 160. Das Halbleitergehäuse 160 enthält ein Substrat 162, einen Halbleiterdie 108 und Lötkugeln 170. Das Substrat 162 enthält ein Die-Pad 164, Kontakte 166, ein Dielektrikum 167 und eine Umverteilungsschicht 168. Der Die-Pad 164 und die Kontakte 166 haben eine Metalloberfläche, wie z.B. Ag, Cu, Ni/Pd/Au, NiNiP, Ni/Pd/AuAg. Das Die-Pad 164 enthält die Aufrauhungsmerkmale 112, wie oben mit Bezug auf 1A beschrieben. Der Halbleiterdie 108 wird so auf dem Die-Pad 164 befestigt, dass die Aufrauhungsmerkmale 112 an den Halbleiterdie 108 angrenzen. Der Bereich des Die-Pads 164, in dem der Halbleiter-Die 108 auf dem Die-Pad 164 befestigt ist, kann frei von Aufrauhungsmerkmalen sein. In einem Beispiel können zumindest Teile der Kontakte 166 ebenfalls Aufrauhungsmerkmale aufweisen (nicht abgebildet).
  • Der Halbleiterdie 108 ist mit den Kontakten 166 über Bonddrähte 116 elektrisch gekoppelt. Die Kontakte 166 sind über die Umverteilungsschicht 168 elektrisch mit den Lötkugeln 170 gekoppelt. Der Halbleiterdie 108 wird mit dem Die-Pad 164 über ein Befestigungsmaterial 110, wie oben mit Bezug auf 1A beschrieben, befestigt. In einem Beispiel ist der Halbleiterdie 108 in einer Flip-Die-Konfiguration elektrisch mit dem Die-Pad 164 gekoppelt. Das Halbleitergehäuse 160 enthält Dendrit (z.B. A2-Dendrit) 114 auf den Aufrauhungsmerkmalen 112 neben dem Halbleiterdie 108, wie oben mit Bezug auf 1A beschrieben. Das Halbleitergehäuse 160 enthält ein Formmaterial 118, das den Halbleiterdie 108, die Bonddrähte 116, den Dendriten 114 und mindestens einen Teil des Substrats 162 (z.B. Die-Pad 164 und Kontakte 166) einkapselt. Die Aufrauhungsmerkmale 112 und der Dendrit 114 verbessern die Haftung des Formmaterials 118 an Substrat 162. Ein Prozess zur Herstellung des Halbleitergehäuses 160 wird im Folgenden unter Bezugnahme auf die 6A-6E beschrieben.
  • 2A zeigt die Draufsicht auf ein Beispiel eines Leadframes 202 mit den Aufrauhungsmerkmalen 212a, die in einem Linienmuster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallschienen 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist auf dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212a an den Halbleiterdie 210 angrenzen. In einem Beispiel werden die Aufrauhungsmerkmale 212a den Halbleiterdie 210 umgeben. Der Bereich 218 zeigt an, wo das Formmaterial an den Leadframe 202 geklebt wird. In diesem Beispiel sind die Aufrauhungsmerkmale 212a parallele Linien, die sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstrecken. In einem Beispiel können die Aufrauhungsmerkmale 212a parallel zu den Kanten des Die-Pads 204 und den Kanten der Anschlüsse 206 verlaufen. In einem anderen Beispiel können die Aufrauhungsmerkmale 212a parallel zu den Kanten des Die-Pads 204 und den Kanten der Anschlüsse 206 sein.
  • 2B zeigt die Draufsicht eines Beispiels eines Leadframes 202 einschließlich der Aufrauhungsmerkmale 212b, die in einem Kreuzmuster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212b an den Halbleiterdie 210 angrenzen. In einem Beispiel werden die Aufrauhungsmerkmale 212b den Halbleiterdie 210 umgeben. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212b in einem Kreuzmuster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Kreuzmuster-Aufrauhungsmerkmale 212b erste parallele Linien enthalten, die zweite parallele Linien schneiden, wobei die zweiten parallelen Linien senkrecht zu den ersten parallelen Linien verlaufen.
  • 2C zeigt eine Draufsicht auf ein Beispiel eines Leadframes 202 mit den Aufrauhungsmerkmalen 212c, die in einem Zick-Zack-Muster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 so angebracht, dass die Aufrauhungsmerkmale 212c neben dem Halbleiterdie 210 liegen. In einem Beispiel werden die Aufrauhungsmerkmale 212c den Halbleiterdie 210 umgeben. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212c in einem Zickzack geformt, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Leitungen 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Zickzackmuster-Aufrauhungsmerkmale 212c eine Vielzahl von parallel zueinander verlaufenden Zickzacklinien enthalten.
  • 2D zeigt die Draufsicht eines Beispiels eines Leadframes 202 einschließlich der Aufrauhungsmerkmale 212d, die in einem Wellenmuster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212d an den Halbleiterdie 210 angrenzen. In einem Beispiel werden die Aufrauhungsmerkmale 212d um den Halbleiterdie 210 herum angeordnet. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212d in einem Wellenmuster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Wellenmuster-Aufrauhungsmerkmale 212d eine Vielzahl von parallel zueinander verlaufenden Wellenlinien enthalten.
  • 2E zeigt eine Draufsicht auf ein Beispiel eines Leadframes 202 einschließlich der Aufrauhungsmerkmale 212e, die in einem kreuzförmigen Muster angeordnet sind. Der Leiterrahmen 202 kann mit anderen Leiterrahmen 202 über Metallstäbe 208 in einem Leiterrahmenstreifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212e an den Halbleiterdie 210 angrenzen. In einem Beispiel werden die Aufrauhungsmerkmale 212e den Halbleiterdie 210 umgeben. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212e in einem kreuzförmigen Muster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die kreuzförmigen Aufrauhungsmerkmale 212e mehrere X-förmige Merkmale nebeneinander enthalten.
  • 2F zeigt die Draufsicht eines Beispiels eines Leadframes 202 mit den Aufrauhungsmerkmalen 212f, die in einem Punktmuster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist auf dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212f an den Halbleiterdie 210 angrenzen. In einem Beispiel werden die Aufrauhungsmerkmale 212f den Halbleiterdie 210 umgeben. Der Bereich 218 zeigt an, wo das Formmaterial an den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212f in einem Punktmuster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Punktmuster-Aufrauhungsmerkmale 212f eine Vielzahl von nebeneinander liegenden Punkten enthalten.
  • 2G zeigt eine Draufsicht auf ein Beispiel eines Leadframes 202 einschließlich der Aufrauhungsmerkmale 212g, die in einem gestrichelten Muster angeordnet sind. Der Leiterrahmen oder Leadframe 202 kann mit anderen Leiterrahmen 202 über Metallstäbe 208 in einem Leiterrahmenstreifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212g neben dem Halbleiterdie 210 liegen. In einem Beispiel wird der Halbleiterdie 210 von den Aufrauhungsmerkmalen 212g umgeben oder umrahmt. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212g in einem gestrichelten Muster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die gestrichelten Musteraufrauhungsmerkmale 212g gestrichelte Linien parallel zueinander enthalten.
  • 2H zeigt eine Draufsicht auf ein Beispiel eines Leadframes 202 inklusive Aufrauhung 212h in einem diagonalen Linienmuster angeordnet. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und Leitungen 206. Ein Halbleiterdie 210 ist an das Die-Pad 204 angeschlossen, so dass die Aufrauhungsmerkmale 212h neben dem Halbleiterdie 210 liegen. In einem Beispiel wird der Halbleiterdie 210 von den Aufrauhungsmerkmalen 212h umgeben. Der Bereich 218 zeigt an, wo das Formmaterial auf den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212h in einem diagonalen Linienmuster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Diagonallinien-Aufrauhungsmerkmale 212h eine Vielzahl von parallelen Linien in einem Winkel (z.B. 30° bis 60°) zu den Kanten des Die-Pads 204 und den Kanten der Leitungen 206 umfassen.
  • 21 zeigt die Draufsicht eines Beispiels eines Leadframes 202 einschließlich der Aufrauhungsmerkmale 212i, die in einem Kastenmuster angeordnet sind. Der Leadframe 202 kann mit anderen Leadframes 202 über Metallstäbe 208 in einem Leadframe-Streifen 200 verbunden werden. Der Leadframe 202 enthält ein Die-Pad 204 und die Leitungen 206. Ein Halbleiterdie 210 ist an dem Die-Pad 204 befestigt, so dass die Aufrauhungsmerkmale 212i neben dem Halbleiterdie 210 liegen. In einem Beispiel umgeben die Aufrauhungsmerkmale 212i den Halbleiterdie 210. Der Bereich 218 zeigt an, wo das Formmaterial an den Leadframe 202 geklebt wird. In diesem Beispiel werden die Aufrauhungsmerkmale 212i in einem Kastenmuster gebildet, das sich entlang der Kanten des Die-Pads 204 und der Kanten der Anschlüsse 206 innerhalb des Bereichs 218 erstreckt. In einem Beispiel können die Kastenmuster-Aufrauhungsmerkmale 212i rechteckige Merkmale enthalten, die sich entlang jeder Kante des Die-Pads 204 und jeder Innenkante der Anschlüsse 206 erstrecken.
  • Während die 2A-2I mehrere Muster zeigen, die für Aufrauhungsmerkmale 212 verwendet werden können, können in anderen Beispielen andere Muster oder Kombinationen von Mustern für Aufrauhungsmerkmale 212 verwendet werden. Die Aufrauhungsmerkmale 212 können Vertiefungen in der Metalloberfläche, Vorsprünge aus der Metalloberfläche oder Kombinationen davon enthalten.
  • 3 zeigt eine vergrößerte Querschnittsansicht eines Beispiels von Aufrauhungsmerkmalen 304 eines Substrats 300. Das Substrat 300 enthält eine Metalloberfläche 302, wie z.B. die Metalloberfläche eines Die-Pads oder die Metalloberfläche einer Leitung oder eines Kontakts. In einem Beispiel können die Aufrauhungsmerkmale 304 ein Linienmuster, ein Kreuzmuster, ein Zickzackmuster, ein Kreuzmuster, ein Punktmuster, ein Wellenmuster, ein gestricheltes Muster, ein diagonales Linienmuster oder ein Kastenmuster, wie zuvor beschrieben und mit Bezug auf 2A-2I dargestellt, enthalten. In anderen Beispielen können die Aufrauhungsmerkmale 304 ein anderes geeignetes Muster oder eine Kombination von Mustern enthalten. Die Tiefe der Aufrauhungsmerkmale 304, wie unter 306 angegeben, kann in einem Bereich zwischen 0,5 µm und 5 µm liegen. Eine Teilung oder ein Abstand der Aufrauhungsmerkmale 304, wie unter 308 angegeben, kann in einem Bereich von 10 µm bis 50 µm liegen. Eine Breite der Aufrauhungsmerkmale 304, wie bei 310 angegeben, kann in einem Bereich zwischen 10 µm und 50 µm liegen. In anderen Beispielen können die Aufrauhungsmerkmale 304 eine andere geeignete Tiefe, Teilung und/oder Breite haben.
  • Die 4A-4E zeigen ein Beispiel für ein Verfahren zur Herstellung eines bedrahteten Halbleitergehäuses, wie das zuvor beschriebene und mit Bezug auf 1A illustrierte Halbleitergehäuse 100. Wie in 4A dargestellt, wird ein Halbleiterdie 108 auf dem Die-Pad 104 eines Leadframe 102 befestigt. Der Halbleiterdie 108 kann mit einem Befestigungsmaterial 110, wie z.B. Klebstoff (z.B. Epoxid), Lötmittel oder einem anderen geeigneten Klebematerial, am Die-Pad 104 befestigt werden. Nach dem Anbringen des Halbleiterdies 108 auf dem Die-Pad 104 kann das Befestigungsmaterial 110 ausgehärtet (z.B. für Klebstoff) oder aufgeschmolzen (z.B. für Lot) werden. Der Die-Anbringungsprozess-Prozess kann zu Verunreinigungen 400 auf der Metalloberfläche des Die-Pads 104 neben dem Halbleiter-Die 108 führen. Die Verunreinigungen 400 können organische oder anorganische Verunreinigungen enthalten. Die Verunreinigungen können Epoxidkleberharz-Ausbluten, Anlaufschutz, Metalloxidation, Schutzschichten auf der Metalloberfläche, flüchtige oder nicht flüchtige Lösungsmittel auf der Metalloberfläche, Lötflussmittel, Schwefelverunreinigung usw. umfassen.
  • Wie in 4B dargestellt, werden Teile des Die-Pads 104 mit einem Laserstrahl bestrahlt, wie unter 402 angegeben. Die Laserbestrahlung brennt die Verunreinigungen 400 ab und bildet Aufrauhungsmerkmale 112 durch lokales Schmelzen der Metalloberfläche von Die-Pad 104 neben dem Halbleiterdie 108. In einem Beispiel können auch Teile der Anschlüsse 106 mit dem Laserstrahl bestrahlt werden, um Aufrauhungsmerkmale (nicht abgebildet) auf den Teilen der Anschlüsse 106 zu bilden. Die Laserbestrahlung kann das Richten eines Lasers mit einer Wellenlänge von 355 nm und einer Leistung von maximal 5 W mit einer Impulswiederholung von 1 bis 150 kHz auf die an den Halbleiterdie 108 angrenzenden Teile des Die-Pads 104 und/oder auf Teile der Anschlüsse 106 umfassen.
  • Wie in 4C dargestellt, ist der Halbleiterdie 108 elektrisch mit den Anschlüssen 106 unter Verwendung von Bonddrähten 116 gekoppelt. Wie in 4D dargestellt, wird ein Dendritenwachstumsprozess verwendet, um den Dendriten 114 auf den Aufrauhungsmerkmalen 112 zu bilden. In einem Beispiel wird der Dendritenwachstumsprozess zur Bildung von Dendriten auf allen freiliegenden Metalloberflächen von Leadframe 102, Halbleiterdie 108 und Bonddrähten 116 verwendet. In einem Beispiel wird ein A2-Dendritenwachstumsprozess durch Galvanisieren der freiliegenden Metalloberflächen einschließlich Aufrauhen der Merkmale 112 mit Zn/Cr-Oxid-Ionen durchgeführt, um A2-Dendrit 114 zu bilden. NaOH kann verwendet werden, um die Leitfähigkeit der Galvanisierungslösung zu erhöhen. Wie in 4E dargestellt, werden der Halbleiterdie 108, die Bonddrähte 116 und mindestens Teile des Leadframe 102 mit einem Formmaterial 118 verkapselt, um ein Halbleitergehäuse 100 zu erhalten. Eine Vielzahl von Halbleitergehäusen 100 kann aus einer Vielzahl von Leiterrahmen 102 hergestellt werden, die in einem Leiterrahmenstreifen aneinander befestigt sind. In diesem Fall können die Halbleitergehäuse 100 vereinzelt werden, um die Halbleitergehäuse 100 voneinander zu trennen.
  • Die 5A-5E veranschaulichen ein Beispiel für ein Verfahren zur Herstellung eines leitungsfreien Halbleitergehäuses, wie das zuvor beschriebene und mit Bezug auf 1B illustrierte Halbleitergehäuse 130. Wie in 5A dargestellt, wird ein Halbleiterdie 108 an das Die-Pad 134 eines Leadframe 132 angebracht. Der Halbleiterdie 108 kann mit einem Befestigungsmaterial 110, wie z.B. Klebstoff (z.B. Epoxid), Lot oder einem anderen geeigneten Klebematerial, am Die-Pad 134 befestigt werden. Nach dem Anbringen des Halbleiterdies 108 auf dem Die-Pad 134 kann das Befestigungsmaterial 110 ausgehärtet (z.B. für Klebstoff) oder aufgeschmolzen (z.B. für Lot) werden. Der Die-Anbringungs-Prozess kann zu Verunreinigungen 400 auf der Metalloberfläche des Die-Pads 134 neben dem Halbleiter-Die 108 führen. Die Verunreinigungen 400 können organische oder anorganische Verunreinigungen enthalten. Die Verunreinigungen können EpoxidkleberharzAusbluten, Anlaufschutz, Metalloxidation, Schutzschichten auf der Metalloberfläche, flüchtige oder nicht flüchtige Lösungsmittel auf der Metalloberfläche, Lötflussmittel, Schwefelverunreinigung usw. umfassen.
  • Wie in 5B dargestellt, werden Teile des Die Pads 134 mit einem Laserstrahl bestrahlt, wie unter 402 angegeben. Die Laserbestrahlung brennt die Verunreinigungen 400 ab und bildet Aufrauhungsmerkmale 112 durch lokales Schmelzen der Metalloberfläche von Die-Pad 134 neben dem Halbleiterdie 108. In einem Beispiel können auch Teile der Leitungen 136 mit dem Laserstrahl bestrahlt werden, um Aufrauhungsmerkmale (nicht abgebildet) auf den Teilen der Leitungen 136 zu bilden. Die Laserbestrahlung kann das Richten eines Lasers mit einer Wellenlänge von 355 nm und einer Leistung von maximal 5 W mit einer Impulswiederholung von 1 bis 150 kHz auf die an den Halbleiterdie 108 angrenzenden Teile des Die-Pads 134 und/oder auf Teile der Anschlüsse 136 umfassen.
  • Wie in 5C dargestellt, ist der Halbleiterdie 108 mit den Anschlüssen 136 mittels Bonddrähten 116 elektrisch gekoppelt. Wie in 5D dargestellt, wird ein Dendritenwachstumsprozess verwendet, um den Dendriten 114 auf den Aufrauhungsmerkmalen 112 zu bilden. In einem Beispiel wird der Dendriten-Wachstumsprozess verwendet, um Dendrit auf allen freiliegenden Metalloberflächen von Leadframe 132, Halbleiterdie 108 und Bonddrähten 116 zu bilden. In einem Beispiel wird ein A2-Dendritenwachstumsprozess durch Galvanisieren der freiliegenden Metalloberfläche einschließlich Aufrauhen der Merkmale 112 mit Zn/Cr-Oxid-Ionen durchgeführt, um A2-Dendrit 114 zu bilden. NaOH kann verwendet werden, um die Leitfähigkeit der Galvanisierungslösung zu erhöhen. Wie in 5E dargestellt, werden der Halbleiterdie 108, die Bonddrähte 116 und mindestens Teile des Leadframe 132 mit einem Formmaterial 118 verkapselt, um ein Halbleitergehäuse 130 zu erhalten. Eine Vielzahl von Halbleitergehäusen 130 kann aus einer Vielzahl von Leadframes 132 hergestellt werden, die in einem Leadframe-Streifen aneinander befestigt sind. In diesem Fall können die Halbleitergehäuse 130 vereinzelt werden, um die Halbleitergehäuse 130 voneinander zu trennen.
  • Die 6A-6E zeigen ein Beispiel für ein Verfahren zur Herstellung eines Halbleitergehäuses mit einem Substrat, wie das zuvor beschriebene und mit Bezug auf 1C illustrierte Halbleitergehäuse 160. Wie in 6A dargestellt, wird ein Halbleiterdie 108 auf dem Die-Pad 164 eines Substrats 162 angebracht. Der Halbleiterdie 108 kann mit einem Befestigungsmaterial 110, wie z.B. Klebstoff (z.B. Epoxid), Lötmittel oder einem anderen geeigneten Klebematerial, auf dem Die-Pad 164 befestigt werden. Nach dem Anbringen des Halbleiterdies 108 auf dem Die-Pad 164 kann das Befestigungsmaterial 110 ausgehärtet (z.B. für Klebstoff) oder aufgeschmolzen (z.B. für Lot) werden. Der Die-Anbringungs-Prozess kann zu Verunreinigungen 400 auf der Metalloberfläche des Die-Pads 164 neben dem Halbleiter-Die 108 führen. Zu den Verunreinigungen 400 können gehören organische oder anorganische Verunreinigungen. Zu den Verunreinigungen können Epoxidkleberharzausbluten, Anlaufschutz, Metalloxidation, Schutzschichten auf der Metalloberfläche gehören, flüchtige oder nicht flüchtige Lösungsmittel auf der Metalloberfläche, Lötflussmittel, Schwefelverunreinigungen, etc.
  • Wie in 6B dargestellt, werden Teile des Die-Pads 164 mit einem Laserstrahl bestrahlt, wie unter 402 angegeben. Die Laserbestrahlung brennt die Verunreinigungen 400 ab und bildet Aufrauhungsmerkmale 112 durch lokales Schmelzen der Metalloberfläche von Die-Pad 164 neben dem Halbleiterdie 108. In einem Beispiel können auch Teile der Kontakte 166 mit dem Laserstrahl bestrahlt werden, um Aufrauhungsmerkmale (nicht abgebildet) auf den Teilen der Kontakte 166 zu bilden. Die Laserbestrahlung kann das Richten eines Lasers mit einer Wellenlänge von 355 nm und einer Leistung von maximal 5 W mit einer Impulswiederholung von 1 bis 150 kHz auf die an den Halbleiterdie 108 angrenzenden Teile des Die-Pads 164 und/oder auf Teile der Kontakte 166 umfassen.
  • Wie in 6C dargestellt, ist der Halbleiterdie 108 mit den Kontakten 166 unter Verwendung von Bonddrähten 116 elektrisch gekoppelt. Wie in 6D dargestellt, wird ein Dendritenwachstumsprozess verwendet, um den Dendriten 114 auf den Aufrauhungsmerkmalen 112 zu bilden. In einem Beispiel wird der Dendriten-Wachstumsprozess verwendet, um Dendrit auf allen freiliegenden Metalloberflächen von Substrat 162, Halbleiterdie 108 und Bonddrähten 116 zu bilden. In einem Beispiel wird ein A2-Dendritenwachstumsprozess durch Galvanisieren der freiliegenden Metalloberflächen einschließlich Aufrauhen der Merkmale 112 mit Zn/Cr-Oxid-Ionen durchgeführt, um A2-Dendrit 114 zu bilden. NaOH kann verwendet werden, um die Leitfähigkeit der Galvanisierungslösung zu erhöhen. Wie in 6E dargestellt, werden der Halbleiterdie 108, die Bonddrähte 116 und mindestens Teile des Substrats 162 mit einem Formmaterial 118 eingekapselt, um ein Halbleitergehäuse 160 zu erhalten. Eine Vielzahl von Halbleitergehäusen 160 kann aus einer Vielzahl von Substraten 162 hergestellt werden, die in einem Streifen aneinander befestigt sind. In diesem Fall können die Halbleitergehäuse 160 vereinzelt werden, um die Halbleitergehäuse 160 voneinander zu trennen.
  • Obwohl hier spezifische Ausführungsformen illustriert und beschrieben wurden, werden diejenigen, die sich in der Kunst gewöhnlich auskennen, es zu schätzen wissen, dass eine Vielzahl von alternativen und/oder gleichwertigen Implementierungen können die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen, ohne dass der Umfang der vorliegenden Offenbarung überschritten wird. Dieser Antrag soll alle Anpassungen oder Variationen der hier besprochenen spezifischen Ausführungsformen abdecken. Es ist daher beabsichtigt, dass diese Offenbarung nur durch die Ansprüche und deren Äquivalente beschränkt wird.

Claims (20)

  1. Halbleitergehäuse, bestehend aus: ein Substrat mit einem Die-Pad, wobei das Die-Pad eine Aufrauhungsmerkmale umfasst; ein Halbleiterdie, der so an dem Die-Pad befestigt ist, dass die Aufrauhungsmerkmale neben dem Halbleiter-Die sind; ein Dendrit auf den Aufrauhungsmerkmalen neben dem Halbleiterdie; und ein Formmaterial, das den Halbleiterdie, den Dendriten und mindestens einen Teil des Substrats einkapselt.
  2. Halbleitergehäuse nach Anspruch 1, wobei ein Bereich des Die-Pads, in dem der Halbleiterdie an dem Die-Pad befestigt ist, frei von Aufrauhungsmerkmalen ist.
  3. Halbleitergehäuse nach Anspruch 1 oder 2, wobei das Substrat ein Leadframe umfasst, und wobei der Leadframe Leitungen umfasst, wobei die Leitungen Aufrauhungsmerkmale aufweisen.
  4. Halbleitergehäuse nach einem der Ansprüche 1 bis 3, wobei der Dendrit A2-Dendrit umfasst.
  5. Halbleitergehäuse nach einem der Ansprüche 1 bis 4, wobei die Aufrauhungsmerkmale mindestens eines der folgenden Merkmale umfassen: ein Linienmuster, ein Kreuzmuster, ein Zick-Zack-Muster, ein Kreuzmuster, ein Punktmuster, ein Wellenmuster, ein gestricheltes Muster, ein diagonales Linienmuster und ein Kastenmuster.
  6. Halbleitergehäuse nach einem der Ansprüche 1 bis 5, wobei die Aufrauhungsmerkmale mindestens eines der folgenden Merkmale aufweisen: eine Tiefe in einem Bereich zwischen 0,5 µm und 5 µm, einer Teilung oder einen Abstand in einem Bereich zwischen 10 µm und 50 µm und eine Breite in einem Bereich zwischen 10 µm und 50 µm.
  7. Halbleitergehäuse nach einem der Ansprüche 1 bis 6, wobei die Aufrauhungsmerkmale mit einem Laser mit einer Wellenlänge von 355 nm und einer Leistung von maximal 5 W mit einer Pulswiederholung von 1 bis 150 kHz gebildet werden.
  8. Halbleitergehäuse, umfassend: ein Substrat mit einem Die-Pad; einen Halbleiterdie, der an dem Die-Pad befestigt ist; lasergereinigte und geformte Aufrauhungsmerkmale auf Abschnitten des Die-Pads neben dem Halbleiterdie, so dass die an den Halbleiterdie angrenzenden Teile des Die Pads frei von Verunreinigungen sind; einen Dendriten auf den Aufrauhungsmerkmalen neben dem Die; und ein Formmaterial, das den Halbleiterdie, den Dendriten und mindestens einen Teil des Substrats einkapselt.
  9. Halbleitergehäuse nach Anspruch 8, wobei ein Bereich, in dem der Halbleiterdie auf dem Die-Pad befestigt ist, frei von Aufrauhungsmerkmalen ist, wobei die Aufrauhungsmerkmale mindestens eines von einem Linienmuster, einem Kreuzmuster, einem Zickzackmuster, einem Kreuzmuster, einem Punktmuster, einem Wellenmuster, einem gestrichelten Muster, einem diagonalen Linienmuster und einem Kastenmuster umfassen, und wobei eine Tiefe der Aufrauhungsmerkmale in einem Bereich zwischen 0,5 µm und 5 µm liegt.
  10. Halbleitergehäuse nach Anspruch 8 oder 9, wobei der Dendrit A2-Dendrit umfasst.
  11. Verfahren zur Herstellung eines Halbleitergehäuses, wobei das Verfahren umfasst: Anbringen eines Halbleiterdies an einem Die-Pad eines Substrats; nach dem Anbringen des Halbleiterdies, Laserreinigung und Aufrauhen von Abschnitten des Die-Pads, die an den Halbleiterdie angrenzen; und Aufbringen eines Formmaterials über den Halbleiterdie und mindestens einen Teil des Substrats.
  12. Verfahren nach Anspruch 11, ferner umfassend: Galvanisieren zur Bildung eines Dendriten auf den mit dem Laser gereinigten und aufgerauhten Teilen des Die-Pads.
  13. Verfahren nach Anspruch 11 oder 12, wobei der Dendrit einen A2-Dendrit umfasst.
  14. Verfahren nach einem der Ansprüche 11 bis 13, wobei das Laserreinigen und Aufrauhen die Laserreinigung und das Aufrauhen von Abschnitten des das Halbleiterdie umgebenden Die-Pads umfasst.
  15. Verfahren nach einem der Ansprüche 11 bis 14, wobei das Substrat einen Leadframe oder Leiterrahmen mit Leitungen umfasst, wobei das Verfahren ferner umfasst: Laserreinigung und Aufrauhen von Teilen der Leitungen.
  16. Verfahren nach einem der Ansprüche 11 bis 15, wobei das Laserreinigen und -Aufrauhen das Entfernen von Harzausblutungen von den an den Halbleiterdie angrenzenden Abschnitten des Die-Pads umfasst.
  17. Verfahren nach einem der Ansprüche 11 bis 16, wobei das Laserreinigen und -Aufrauhen das Entfernen von organischen und anorganischen Verunreinigungen von den an den Halbleiterdie angrenzenden Abschnitten des Die-Pads umfasst.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei das Laser-Reinigen und -Aufrauhen das Richten eines Lasers mit 355 nm Wellenlänge und maximal 5 W Leistung mit 1 bis 150 kHz Pulswiederholung auf die an den Halbleiterdie angrenzenden Teile des Die-Pads umfasst.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei das Laserreinigen und -Aufrauhen die Bildung von Aufrauhungsmerkmalen umfasst, die mindestens eines der folgenden Merkmale umfassen: ein Linienmuster, ein Kreuzmuster, ein Zickzackmuster, ein Kreuzmuster, ein Punktmuster, ein Wellenmuster, ein gestricheltes Muster, ein diagonales Linienmuster und ein Kastenmuster.
  20. Verfahren nach einem der Ansprüche 11 bis 19, wobei das Laserreinigen und -Aufrauhen mindestens eines der folgenden Verfahren umfasst: Ausbilden von Aufrauhungsmerkmalen mit einer Tiefe innerhalb eines Bereichs zwischen 0,5 µm und 5 µm, die Bildung von Aufrauhungsmerkmalen mit einer Teilung oder einem Abstand im Bereich zwischen 10 µm und 50 µm, und Bildung von Aufrauhungsmerkmalen mit einer Breite im Bereich zwischen 10 µm und 50 µm.
DE102020104582.4A 2019-02-22 2020-02-21 Halbleitergehäuse einschliesslich aufrauhungsmerkmalen Pending DE102020104582A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/282,506 US10937744B2 (en) 2019-02-22 2019-02-22 Semiconductor packages including roughening features
US16/282,506 2019-02-22

Publications (1)

Publication Number Publication Date
DE102020104582A1 true DE102020104582A1 (de) 2020-08-27

Family

ID=72139348

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020104582.4A Pending DE102020104582A1 (de) 2019-02-22 2020-02-21 Halbleitergehäuse einschliesslich aufrauhungsmerkmalen

Country Status (3)

Country Link
US (1) US10937744B2 (de)
CN (1) CN111613599A (de)
DE (1) DE102020104582A1 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10998256B2 (en) * 2018-12-31 2021-05-04 Texas Instruments Incorporated High voltage semiconductor device lead frame and method of fabrication
US20200315023A1 (en) * 2019-03-25 2020-10-01 Intel Corporation Copper interface features for high speed interconnect applications
US20230017286A1 (en) * 2021-07-13 2023-01-19 Texas Instruments Incorporated Semiconductor die with stepped side surface

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6422038A (en) 1987-07-17 1989-01-25 Dainippon Printing Co Ltd Wire bonder and wire bonding method
JPH07326699A (ja) 1994-05-31 1995-12-12 Daido Steel Co Ltd Icリードフレーム材の製造方法
EP0987747A1 (de) * 1998-09-17 2000-03-22 STMicroelectronics S.r.l. Verfahren zur Verbesserung der Adhäsion zwischen Metal und Kunststoff in Packungsstrukturen für elektronische Halbleiteranordnungen
US6218629B1 (en) * 1999-01-20 2001-04-17 International Business Machines Corporation Module with metal-ion matrix induced dendrites for interconnection
JP4857594B2 (ja) * 2005-04-26 2012-01-18 大日本印刷株式会社 回路部材、及び回路部材の製造方法
US8012886B2 (en) * 2007-03-07 2011-09-06 Asm Assembly Materials Ltd Leadframe treatment for enhancing adhesion of encapsulant thereto
US8044495B2 (en) 2009-06-22 2011-10-25 Texas Instruments Incorporated Metallic leadframes having laser-treated surfaces for improved adhesion to polymeric compounds
JP5988782B2 (ja) 2012-09-04 2016-09-07 パナソニック デバイスSunx竜野株式会社 Ledパッケージ及びled発光素子
EP3128550B1 (de) 2014-04-04 2020-11-04 Mitsubishi Electric Corporation Halbleiterbauelement
US9659898B1 (en) * 2015-01-06 2017-05-23 Qorvo Us, Inc. Apparatuses, systems, and methods for die attach coatings for semiconductor packages
US10083896B1 (en) * 2017-03-27 2018-09-25 Texas Instruments Incorporated Methods and apparatus for a semiconductor device having bi-material die attach layer

Also Published As

Publication number Publication date
US20200273813A1 (en) 2020-08-27
US10937744B2 (en) 2021-03-02
CN111613599A (zh) 2020-09-01

Similar Documents

Publication Publication Date Title
DE69133497T2 (de) Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren
DE2624292C2 (de)
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE10229182B4 (de) Verfahren zur Herstellung einer gestapelten Chip-Packung
DE102013208818B4 (de) Leistungshalbleitermodul und Verfahren zur Fertigung eines Leistungshalbleitermoduls
DE10148120B4 (de) Elektronische Bauteile mit Halbleiterchips und ein Systemträger mit Bauteilpositionen sowie Verfahren zur Herstellung eines Systemträgers
DE102020104582A1 (de) Halbleitergehäuse einschliesslich aufrauhungsmerkmalen
EP2396832B1 (de) Verkapselte optoeleketronische halbleiteranordnung mit lötstoppschicht und entsprechendes verfahren
DE19940633A1 (de) IC-Gehäuse
DE102011079708B4 (de) Trägervorrichtung, elektrische vorrichtung mit einer trägervorrichtung und verfahren zur herstellung dieser
EP3401950B1 (de) Verfahren zur herstellung eines leistungshalbleitermoduls
DE19645568A1 (de) Halbleiterscheibe, Halbleiterbauelement und Herstellungsverfahren für das Halbleiterbauelement
DE102010033550B4 (de) Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen
DE102008026303A1 (de) Träger für lichtemittierende Dioden und Verfahren zur Herstellung desselben
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets
DE19622971A1 (de) Halbleitereinrichtung zur Oberflächenmontage und Halbleitereinrichtungs-Montagekomponente sowie Verfahren zu ihrer Herstellung
WO2016120047A1 (de) Optoelektronisches halbleiterbauteil, optoelektronische anordnung und verfahren zur herstellung eines optoelektronischen halbleiterbauteils
DE19828386A1 (de) Halbleiterbauelement und Verfahren zur Ausbildung von Löterhebungen
WO2012031932A1 (de) Verfahren zur herstellung eines optoelektronischen halbleiterbauelements
DE10105920A1 (de) Halbleiterbaustein
DE3931551C2 (de) Verfahren zum Herstellen eines Substrates
DE112017006956B4 (de) Verfahren zur Herstellung einer Leistungshalbleitervorrichtung und Leistungshalbleitervorrichtung
DE102017105017A1 (de) Herstellung von strahlungsemittierenden bauelementen
DE102013208223B4 (de) Verfahren zum Herstellen eines optoelektronischen Bauelements
DE69929766T2 (de) Verfahren zur elektrischen Verbindung von auf einem IC montierten IGBTs

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication