DE102010033550B4 - Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen - Google Patents
Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen Download PDFInfo
- Publication number
- DE102010033550B4 DE102010033550B4 DE102010033550.9A DE102010033550A DE102010033550B4 DE 102010033550 B4 DE102010033550 B4 DE 102010033550B4 DE 102010033550 A DE102010033550 A DE 102010033550A DE 102010033550 B4 DE102010033550 B4 DE 102010033550B4
- Authority
- DE
- Germany
- Prior art keywords
- integrated circuit
- circuit package
- terminal
- packages
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 83
- 229910000679 solder Inorganic materials 0.000 claims abstract description 78
- 238000000576 coating method Methods 0.000 claims abstract description 58
- 239000011248 coating agent Substances 0.000 claims abstract description 40
- 230000004907 flux Effects 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000005476 soldering Methods 0.000 claims description 6
- 239000013013 elastic material Substances 0.000 claims description 5
- 238000010330 laser marking Methods 0.000 claims description 5
- 229920001296 polysiloxane Polymers 0.000 claims description 5
- 238000012360 testing method Methods 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 12
- 230000008646 thermal stress Effects 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000007613 environmental effect Effects 0.000 description 8
- 239000000356 contaminant Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000010949 copper Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000032683 aging Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000013100 final test Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005253 cladding Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000004413 injection moulding compound Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48105—Connecting bonding areas at different heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
- H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
- H01L2924/15747—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
a) Entfernen von Oxiden von der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1);
b) Abdecken der Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) mit einer Abdeckung oder Dichtung (225);
c) Bilden eines Lotüberzugs auf der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1), während die Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) abgedeckt wird und
d) Entfernen der Abdeckung (225) von dem integrierten Schaltungs-Gehäuse (101-1) nachdem der Lotbeschichtungsprozess abgeschlossen ist.
Description
- vorliegende Erfindung bezieht sich allgemein auf Gehäuse bzw. Packages für integrierte Schaltungen (IS) (im Folgenden auch „IS-Gehäuse“ genannt) und insbesondere auf ein Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von IS-Gehäusen der Bauart, Quad No-Lead Frame (QFN)' oder dergleichen.
- Bei dem typischen Prozess zur Herstellung von Gehäusen bzw. Packages für integrierte Schaltungen (IS) bzw. IS-Gehäusen der Bauart Quad No-Lead Frame (QFN) oder Thin QFN (TQFN) wird eine Anordnung von abgestützten Haltleiterchips elektrisch mit einem gemeinsamen Anschlussrahmen bzw. Systemträger (Lead Frame) verbunden, und dann werden diese mittels einer Spritzgussmasse gemeinsam eingekapselt. Dann wird die eingekapselte Struktur einem Vereinzelungsprozess unterzogen, bei dem die Struktur würfelig zerschnitten wird, um einzelne IS-Gehäuse zu bilden, die jeweils einen entsprechenden Halbleiterchip und andere zugehörige Elemente einschließen bzw. einkapseln. Wie unten noch ausführlicher besprochen werden wird, führt der Vereinzelungsprozess dazu, dass sich eine ungeschützte Seite der Gehäuseanschlüsse ergibt, die dann der Umgebung ausgesetzt ist. Als eine Folge davon können sich auf den Anschlussseiten Oxide bilden, die zu einer schlechten Lötbarkeit der IS-Anschlüsse während einer späteren Montage des IS-Gehäuses auf einer Leiterplatte (PCB; Printed Circuit Board) führen können. Dies wird unter Bezugnahme auf das nachfolgende Beispiel besser erklärt werden.
-
1A veranschaulicht eine transparente Vorderansicht einer Anordnung 100 von beispielhaften QFN-IS-Gehäusen bzw. -Packages vor dem Vereinzelungsherstellungsschritt. In diesem Beispiel sind zur leichteren Erklärung nur zwei (2 ) nebeneinander liegende QFN-Gehäuse101-1 und101-2 gezeigt. Jedes QFN-Gehäuse (101-1 oder101-2 ) kann einen Halbleiterchip (104-1 oder104-2 ) umfassen, der mittels einer Klebstoffschicht (108-1 oder108-2 sicher auf einem Wärmeleitpad bzw. einer Wärmefalle (Thermal Pad) (110-1 oder110-2 ) angeordnet ist. Jeder Halbleiterchip (104-1 oder104-2 ) umfasst Kontaktpads bzw. Anschlusskontaktflächen (106-1 oder106-2 ), die mit einem Kupfer-(Cu)-Anschlussrahmen bzw. -Systemträger120 durch jeweilige Drahtverbindungen (112-1 oder112-2 ) elektrisch gekoppelt sind. In der integrierten Anordnung100 sind die Kontaktpads von nebeneinander liegenden Halbleiterchips über die entsprechenden Drahtverbindungen mit dem gleichen Anschluss des Anschlussrahmens bzw. Systemträgers120 elektrisch verbunden. Vor der Vereinzelung wird eine dünne Schicht einer lötbaren Beschichtung130 (z. B. eine Beschichtung auf Sn-Basis) auf der Unterseite jedes Anschlusses des Anschlussrahmens120 zum Beispiel unter Verwendung eines Galvanisierungsprozesses ausgebildet. Während der Vereinzelung wird die Anordnung100 entlang einer im Wesentlichen vertikalen Linie an dem Mittelpunkt zwischen benachbarten QFN-Gehäusen würfelig zerschnitten, wie dies durch die gestrichelten Schnittlinien veranschaulicht ist. Das Schneiden der Anordnung100 kann unter Verwendung eines Stanzwerkzeugs oder eines Sägewerkzeugs durchgeführt werden. -
1B veranschaulicht eine transparente Vorderansicht des beispielhaften QFN-IS-Gehäuses101-1 nach der Vollendung des Vereinzelungsherstellungsschrittes. Wie erwähnt worden ist, wird die Unterseite des Anschlusses120-1 des QFN-IS-Gehäuses101-1 im Wesentlichen von der lötbaren Beschichtung130-1 abgedeckt, die darauf aufgebracht worden ist. Dadurch ist die Unterseite des Anschlusses120-1 vor Oxidation in Folge von Alterung und/oder einer späteren Verarbeitung des QFN-IS-Gehäuses101-1 geschützt. Aber die lötbare Beschichtung130-1 ist nicht auf den Seiten der Anschlüsse120-1 vorhanden, an denen der Schneidevorgang bzw. die Trennung der einzelnen QFN-IS-Gehäuse stattgefunden hat. Demzufolge sind die Seiten der Anschlüsse120-1 nicht vor einer Oxidation in Folge von Alterung oder einer späteren Verarbeitung geschützt. Somit sind die Seiten der Anschlüsse120-1 anfällig für eine Oxidation und sind empfindlich, was das Ausgesetztsein gegenüber anderen Verschmutzungen angeht. Die Seitenflächen122-1 der Anschlüsse120-1 sind durch eine gepunktete schattierte Darstellung dargestellt, um die oxidierten und verschmutzten Flächen dazustellen, wie dies am besten in1C gezeigt ist. Solche Flächen weisen allgemein schlechte Lötbarkeitseigenschaften auf, was die Montage des QFN-Gehäuses auf einer PCB schwierig und unzuverlässig machen kann. Die schlechten Lötbarkeitseigenschaften können zur Bildung von Lotkugeln und anderen Defekten führen, die auf den seitlichen Anschlüssen des IS-Gehäuses ausgebildet werden. - Die
DE 10 2008 046 095 A1 offenbart einen Halbleiterbaustein, der einen tragenden Systemträger, einen elektrisch an den Systemträger gekoppelten Chip und über eine Oberfläche des Systemträgers und des Chips ausgeformtes Kapselungsmaterial enthält. Das Kapselungsmaterial definiert eine obere äußere Oberfläche des Bausteins, während eine zweite nicht kapselnde Oberfläche des Systemträgers eine untere äußere Oberfläche des Bausteins definiert, die konfiguriert ist, an eine gedruckte Leiterplatte gekoppelt zu werden. Plattierungsmaterial bedeckt mindestens gegenüberliegende Enden des Systemträgers und schützt gegenüber unerwünschten oxidativen Reaktionen, die potentiell auf freigelegten Abschnitten des Systemträgers entstehen. Zum Koppeln des Systemträgers an die gedruckte Leiterplatte wird dieser über die freigelegten Abschnitte des Systemträgers mit der Leiterplatte verlötet. - Ein Aspekt der Erfindung bezieht sich auf ein Verfahren zur Bildung eines Gehäuses für eine integrierte Schaltung (IS) bzw. eines IS-Gehäuses, das (a) das Entfernen von Oxiden von Seitenflächen von Anschlüssen des IS-Gehäuses; (b) im Wesentlichen das Abdecken einer Unterseite der Anschlüsse des IS-Gehäuses; und (c) das Bilden eines Lotüberzugs auf den Seitenflächen von Anschlüssen der IS-Gehäuse, während die Unterseite der Anschlüsse des IS-Gehäuses abgedeckt werden, umfasst. Der Lotüberzug auf den Seitenflächen der Anschlüsse schützt die Anschlüsse vor einer Oxidation in Folge von Alterung oder nachfolgenden Prozessen.
- Außerdem verbessert der Lotüberzug auf den Seitenflächen der Anschlüsse beträchtlich die Lötbarkeit des IS-Gehäuses auf Leiterplatten (PCBs) oder anderen Trägern. Dadurch wird auch die Prüfung der Lötbefestigung unter Verwendung von weniger teuren und komplizierten Verfahren möglich.
- Weitere Aspekte, Vorteile und neuartige Merkmale der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung der Erfindung offensichtlich, wenn diese in Verbindung mit den beigefügten Zeichnungen betrachtet wird.
-
1A veranschaulicht eine transparente Vorderansicht einer Anordnung von beispielhaften QFN-IS-Gehäusen vor einem Vereinzelungsherstellungsschritt. -
1B veranschaulicht eine transparente Vorderansicht eines der beispielhaften QFN-IS-Gehäuse nach der Vollendung des Vereinzelungsherstellungsschrittes. -
1C veranschaulicht eine nicht transparente Seitenansicht eines der beispielhaften QFN-IS-Gehäuse nach der Vollendung des Vereinzelungsherstellungsschrittes. -
2 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem Aspekt der Erfindung. -
3 veranschaulicht ein Ablaufdiagramm eines anderen beispielhaften Verfahrens zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. -
2 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens200 zur Bildung eines IS-Gehäuses bzw. IS-Package und Seitenansichten des beispielhaften IS-Gehäuses101-1 in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem Aspekt der Erfindung. Obwohl ein IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet wird, soll es selbstverständlich sein, dass das Verfahren200 auch bei anderen Typen von IS-Gehäusen angewendet werden kann. Der Ausgangspunkt des Verfahrens200 ist derjenige, dass das IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden ist und die Unterseite der Anschlüsse120-1 mit einer dünnen Schicht eines lötbaren Materials130-1 überzogen worden ist. - In Übereinstimmung mit dem Verfahren
200 werden das IS-Gehäuse101-1 und vor allem die geschnittenen Seitenflächen122-1 seiner Anschlüsse120 -1 einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen122-1 der Anschlüsse120-1 im Wesentlichen zu entfernen (Schritt210 ). Der Zweck des Schrittes210 liegt darin, die kupferexponierte Oberfläche122-1 für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Dann wird die Unterseite des IS-Gehäuses
101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon oder einem anderen Material hergestellt ist) angeordnet (Schritt220 ). Der Zweck des Schrittes220 liegt darin, die Lotüberzüge130-1 auf der Unterseite der Anschlüsse120-1 davor zu schützen, dass diese dem nachfolgenden Seitenanschluss-Lotbeschichtungsprozess und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie etwa eine Klemme oder Klammer, kann verwendet werden, um das IS-Gehäuse101-1 sicher an der Abdeckung225 anzubringen, wie dies durch die negative Kraft (-F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die Oberseite des IS-Gehäuses und die Unterseite der Abdeckung225 angelegt werden. Die Vorrichtung sollte das IS-Gehäuse101-1 sicher an der Abdeckung225 in einer nicht mechanisch zerstörerischen Art und Weise befestigen, so dass die Vorrichtung die obere Seite des IS-Gehäuses nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushält. - Nachdem die Abdeckung
225 sicher an der Unterseite des IS-Gehäuses101-1 befestigt worden ist, werden die Seitenflächen der Anschlüsse120-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug140-1 mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt230 ). Der dünne Lotüberzug140-1 schützt die Seiten der Anschlüsse120-1 vor der Oxidation und vor anderen ungünstigen Einwirkungen, die sich dadurch ergeben können, dass diese der Umgebung ausgesetzt werden. Außerdem stellt der Lotüberzug140-1 eine zusätzliche lötbare Fläche der Anschlüsse120-1 des IS-Gehäuses101-1 bereit. Dadurch wird die Montage des IS-Gehäuses101-1 auf einer PCB wesentlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug140-1 kann sein, dass wenigstens 50% der Seitenfläche des Anschlusses120-1 von dem Lotüberzug bedeckt sind. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens des IS-Gehäuses
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbades235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen des IS-Gehäuses101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei dem IS-Gehäuse101-1 reduziert. Außerdem wird es dem IS-Gehäuse101-1 , nachdem die Lotbeschichtung130-1 fertig gestellt ist, erlaubt, langsam abzukühlen, was wiederum erfolgt, um die Wärmespannung bei dem IS-Gehäuse101-1 zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, werden die Befestigungsvorrichtung und die Abdeckung
225 von dem IS-Gehäuse101-1 entfernt, und das IS-Gehäuse wird einem Reinigungsprozess unterzogen (es wird zum Beispiel mit DI-Wasser abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen (Schritt240 ). Außerdem kann das IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor es zu den Endbenutzern zur Endmontage auf Produkten versendet wird. -
3 veranschaulicht ein Blockdiagramm eines anderen beispielhaften Verfahrens300 zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses101-1 in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Wiederum soll es selbstverständlich sein, dass, obwohl ein IS-Gehäuse vom Typ QFN oder TQFN verwendet wird, um die Konzepte der hier beschriebenen Methodik zu veranschaulichen, das Verfahren300 auch bei anderen Arten bzw. Typen von IS-Gehäusen verwendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens300 derjenige, dass das IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden ist und die Unterseite der Anschlüsse120-1 mit einer dünnen Schicht eines lötbaren Materials130 -1 überzogen worden ist. - In Übereinstimmung mit dem Verfahren
300 wird die Unterseite des IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon oder aus einem anderen Material hergestellt worden ist) angeordnet (Schritt310 ). Der Zweck des Schrittes310 liegt darin, die Lotüberzüge130-1 auf der Unterseite der Anschlüsse120-1 davor zu schützen, dass diese einer nachfolgenden Verarbeitung, wie zum Beispiel Flussmittelaufbringungs- und Lotbeschichtungsprozessen, und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie zum Beispiel eine Klemme oder Klammer, kann verwendet werden, um das IS-Gehäuse101-1 sicher an der Abdeckung225 zu befestigen, wie dies durch die negative Kraft (-F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die Oberseite des IS-Gehäuses und die Unterseite der Abdeckung225 angelegt werden. Die Vorrichtung soll das IS-Gehäuse101-1 an der Abdeckung225 in einer nicht mechanisch zerstörerischen Art und Weise so befestigen, dass die Vorrichtung die obere Seite des IS-Gehäuses nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit den nachfolgenden Prozessen assoziiert ist, da sie dabei Temperaturen von bis zu220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushalten kann. - Dann werden in Übereinstimmung mit dem Verfahren
300 das IS-Gehäuse101-1 und insbesondere die Seitenflächen122-1 seiner Anschlüsse120-1 einem Flussmittel (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen122-1 der Anschlüsse120-1 im Wesentlichen zu entfernen (Schritt320 ). Der Zweck des Schrittes320 liegt darin, die Oberfläche122-1 für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. In diesem Fall schützt die Abdeckung225 den Lotüberzug130-1 und die Unterseite des IS-Gehäuses101-1 vor dem Flussmittelaufbringungsprozess. [0025] Nachdem die Oxide und Verschmutzungen von der Seitenfläche122-1 der Anschlüsse120-1 entfernt sind, werden die Seitenflächen der Anschlüsse120-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug140-1 mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt330 ). Der dünne Lotüberzug140-1 schützt die Seiten der Anschlüsse120-1 vor dem Oxidieren und vor anderen schädlichen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug140-1 eine zusätzliche lötbare Fläche der Anschlüsse120-1 des IS-Gehäuses101-1 bereit. Dadurch wird die Montage des IS-Gehäuses101-1 auf einer PCB beträchtlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug140-1 kann sein, dass wenigstens 50% der Seitenfläche des Anschlusses120-1 von dem Lotüberzug bedeckt werden. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens des IS-Gehäuses
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen des IS-Gehäuses101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei dem IS-Gehäuse101-1 reduziert. Außerdem wird es dem IS-Gehäuse101-1 , nachdem die Lotbeschichtung130-1 abgeschlossen ist, erlaubt, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei dem IS-Gehäuse101-1 zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, werden die Befestigungsvorrichtung und die Abdeckung
225 von dem IS-Gehäuse101-1 entfernt, und das IS-Gehäuse wird einem Reinigungsprozess unterzogen (es wird zum Beispiel mit DI-Wasser abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen (Schritt340 ). Außerdem kann das IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor es zu den Endbenutzern zur Endmontage auf Produkten versendet wird. - Ein Ablauf veranschaulicht ein beispielhaftes Verfahren zur Verarbeitung einer Vielzahl von IS-Gehäusen in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Das vorliegende Verfahren ist insbesondere für die gleichzeitige Verarbeitung einer Vielzahl von (z. B. zwei oder mehr) IS-Gehäusen geeignet. Obwohl IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet werden, soll es selbstverständlich sein, dass das Verfahren auch bei anderen Arten und Typen von IS-Gehäusen angewendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens derjenige, dass die IS-Gehäuse
101-1 bereits dem Vereinzelungsprozess unterzogen worden sind und die Unterseiten ihrer Anschlüsse mit einer dünnen Schicht eines lötbaren Materials überzogen worden sind. - In Übereinstimmung mit dem Verfahren werden eine Vielzahl von IS-Gehäusen
101-1 und vor allem ihre Anschluss-Seitenflächen einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen der Anschlüsse im Wesentlichen zu entfernen. Der Zweck des Schrittes liegt darin, die kupferexponierten Anschlussflächen für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Dann wird ein Stapel aus IS-Gehäusen
101-1 und Abdeckungen oder Dichtungen225 gebildet. Bei dieser Stapelanordnung wird die Unterseite jedes IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon, etc. hergestellt ist) angeordnet. Der Zweck des Schrittes liegt darin, die Lotüberzüge auf der Unterseite der Anschlüsse davor zu schützen, dass diese dem nachfolgenden Seitenanschluss-Lotbeschichtungsprozess und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie etwa eine Klemme oder Klammer, wie diese durch die negative Kraft (-F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die oberen und unteren IS-Gehäuse des Stapels angelegt werden, kann verwendet werden, um die Stapelanordnung sicher aufrecht zu erhalten. Die Vorrichtung sollte die Stapelanordnung in einer nicht mechanisch zerstörerischen Art und Weise aufrechterhalten, so dass sie die obersten und untersten IS-Gehäuse nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umweltbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushält. - Nachdem die Stapelanordnung gebildet worden ist, werden die Seitenflächen der Anschlüsse der IS-Gehäuse
101-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden. Der dünne Lotüberzug schützt die Seiten der Anschlüsse vor der Oxidation und anderen ungünstigen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug eine zusätzliche lötbare Fläche der Anschlüsse der IS-Gehäuse101-1 bereit. Dadurch wird die Montage der IS-Gehäuse101-1 auf PCBs beträchtlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug kann sein, dass wenigstens 50% der Seitenfläche jedes IS-Gehäuse-Anschlusses von dem Lotüberzug bedeckt sind. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens der IS-Gehäuse
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen der IS-Gehäuse101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei den IS-Gehäusen101-1 reduziert. Außerdem kann es den IS-Gehäusen101-1 , nachdem die Lotbeschichtung vollendet ist, erlaubt werden, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei den IS-Gehäusen zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, wird die Stapelanordnung zerlegt und die IS-Gehäuse
101-1 werden einem Reinigungsprozess unterzogen (sie werden zum Beispiel mit DI-Wasser245 abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von den IS-Gehäusen zu entfernen. Außerdem können die IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor sie zu den Endbenutzern zur Endmontage auf Produkten versendet werden. - Ein Ablauf veranschaulicht ein anderes beispielhaftes Verfahren zur Verarbeitung einer Vielzahl von IS-Gehäusen in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Das vorliegende Verfahren ist ebenfalls insbesondere für die gleichzeitige Verarbeitung einer Vielzahl von (z. B. zwei oder mehr) IS-Gehäusen geeignet. Obwohl IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet werden, soll es selbstverständlich sein, dass das Verfahren auch bei anderen Arten und Typen von IS-Gehäusen angewendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens derjenige, dass die IS-Gehäuse
101-1 bereits dem Vereinzelungsprozess unterzogen worden sind und die Unterseiten ihrer Anschlüsse mit einer dünnen Schicht eines lötbaren Materials überzogen worden sind. - In Übereinstimmung mit dem Verfahren wird ein Stapel aus IS-Gehäusen
101-1 und Abdeckungen oder Dichtungen225 gebildet. Bei dieser Stapelanordnung wird die Unterseite jedes IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon, etc. hergestellt worden ist) angeordnet. Der Zweck des Schrittes liegt darin, die Lotüberzöge auf der Unterseite der Anschlüsse vor dem Ausgesetztsein gegenüber den nachfolgenden Flussmittelaufbringungs- und Lotbeschichtungsprozessen und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen zu schützen. Eine Vorrichtung, wie zum Beispiel eine Klemme oder Klammer, wie diese durch die negative Kraft (-F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die obersten und untersten IS-Gehäuse angelegt werden, kann verwendet werden, um die Stapelanordnung sicher aufrecht zu erhalten. Die Vorrichtung soll die Stapelanordnung in einer nicht mechanisch zerstörerischen Art und Weise sicher so aufrechterhalten, dass sie die obersten und untersten IS-Gehäuse nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushalten kann. - Nachdem die Stapelanordnung gebildet ist, werden die Vielzahl von IS-Gehäusen
101-1 und insbesondere ihre Anschluss-Seitenflächen einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen der Anschlüsse im Wesentlichen zu entfernen . Der Zweck des Schrittes liegt darin, die kupferexponierten Anschlussflächen für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Nach dem Schritt werden die Seitenflächen der Anschlüsse der IS-Gehäuse
101-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden. Der dünne Lotüberzug schützt die Seiten der Anschlüsse vor Oxidation und anderen ungünstigen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug eine zusätzliche lötbare Fläche der Anschlüsse der IS-Gehäuse101-1 bereit. Dadurch wird die Montage der IS-Gehäuse101-1 auf PCBs wesentlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug kann sein, dass wenigstens 50% der Seitenfläche jedes IS-Gehäuse-Anschlusses von dem Lotüberzug abgedeckt werden. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens der IS-Gehäuse
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen der IS-Gehäuse101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei den IS-Gehäusen101-1 reduziert. Außerdem kann es den IS-Gehäusen101-1 , nachdem die Lotbeschichtung fertig gestellt ist, erlaubt werden, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei den IS-Gehäusen zu reduzieren. - Nachdem der Lotbeschichtungsprozess vollendet ist, wird die Stapelanordnung zerlegt, und die IS-Gehäuse
101-1 werden einem Reinigungsprozess unterzogen (sie werden z. B. mit DI-Wasser245 abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen. Außerdem können die IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor sie zu den Endbenutzern zur Endmontage auf Produkten versendet werden.
Claims (29)
- Verfahren zur Bildung eines integrierten Schaltungs-Gehäuses (101-1) mit einem Anschluss (120-1) an einer geschnittenen Seitenfläche (122-1) und einer Unterseite des integrierten Schaltungs-Gehäuses (101-1), das Folgendes umfasst: a) Entfernen von Oxiden von der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1); b) Abdecken der Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) mit einer Abdeckung oder Dichtung (225); c) Bilden eines Lotüberzugs auf der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1), während die Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) abgedeckt wird und d) Entfernen der Abdeckung (225) von dem integrierten Schaltungs-Gehäuse (101-1) nachdem der Lotbeschichtungsprozess abgeschlossen ist.
- Verfahren nach
Anspruch 1 , wobei die Unterseite des Anschlusses (120-1) eine lötbare Beschichtung umfasst. - Verfahren nach
Anspruch 1 , wobei das Abdecken der Unterseite des Anschlusses (120-1) ein Platzieren des integrierten Schaltungs-Gehäuses (101-1) auf der Dichtung (225) umfasst. - Verfahren nach
Anspruch 3 , wobei die Dichtung (225) ein nachgiebiges oder elastisches Material umfasst. - Verfahren nach
Anspruch 3 , wobei die Dichtung (225) ein Gummi- oder Silikonmaterial umfasst. - Verfahren nach
Anspruch 5 , wobei das sichere Anbringen der Unterseite des integrierten Schaltungs-Gehäuses (101-1) an der Abdeckung (225) ein Vorspannen des integrierten Schaltungs-Gehäuses (101-1) gegenüber der Abdeckung (225) unter Verwendung einer mechanischen Vorrichtung umfasst. - Verfahren nach
Anspruch 6 , wobei die mechanische Vorrichtung eine Klemme oder Klammer umfasst. - Verfahren nach
Anspruch 1 , wobei das Entfernen von Oxiden von der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) umfasst, dass die Seitenfläche (122-1) des Anschlusses (120-1) einem Flussmittel ausgesetzt wird. - Verfahren nach
Anspruch 1 , wobei der Schritt a) vor dem Schritt b) durchgeführt wird. - Verfahren nach
Anspruch 1 , wobei der Schritt a) nach dem Schritt b) durchgeführt wird. - Verfahren nach
Anspruch 1 , wobei das Entfernen von Oxiden von der Seitenfläche (122-1) des Anschlusses (120-1) durchgeführt wird, während die Unterseite des Anschlusses (120-1) abgedeckt ist. - Verfahren nach
Anspruch 1 , wobei das Bilden des Lotüberzugs auf der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) Folgendes umfasst: Vorwärmen des integrierten Schaltungs-Gehäuses (101-1) auf eine Temperatur, die die gleiche wie eine Temperatur eines Lötbades (235) ist; und Unterziehen der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) dem Lötbad (235) zur Ausbildung des Lotüberzugs. - Verfahren nach
Anspruch 12 , wobei das Bilden des Lotüberzugs auf der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) des Weiteren umfasst, dass das integrierte Schaltungs-Gehäuse (101-1) von der Temperatur des Lötbades (235) abgekühlt wird. - Verfahren nach
Anspruch 1 , das des Weiteren ein Reinigen des integrierten Schaltungs-Gehäuses (101-1) umfasst, um einen Flussmittelrest davon zu entfernen. - Verfahren nach
Anspruch 1 , das des Weiteren das Reinigen des integrierten Schaltungs-Gehäuses (101-1) umfasst, um einen Lotrest davon zu entfernen. - Verfahren nach
Anspruch 1 , das des Weitern ein Lasermarkieren des integrierten Schaltungs-Gehäuses (101-1) umfasst. - Verfahren nach
Anspruch 1 , das des Weiteren ein Durchführen eines elektrischen Tests bei dem integrierten Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 1 , wobei das integrierte Schaltungs-Gehäuse ein Quad-No-Lead Frame integriertes Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 1 , wobei das integrierte Schaltungs-Gehäuse ein Thin Quad No-Lead Frame -integriertes Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 1 , das des Weiteren ein Durchführen eines Vereinzelungsprozesses zur Bildung des integrierten Schaltungs-Gehäuses (101-1) vor dem Durchführen der Schritte a), b), und c) umfasst. - Verfahren zur Verarbeitung einer Vielzahl von integrierten Schaltungs-Gehäusen (101-1) mit jeweils einem Anschluss (120-1) an einer geschnittenen Seitenfläche (122-1) und einer Unterseite des jeweiligen integrierten Schaltungs-Gehäuses (101-1), die mit den Schritten gebildet werden: a) Entfernen von Oxiden von der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1); b) Abdecken der Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) mit einer Abdeckung oder Dichtung (225); c) Bilden eines Lotüberzugs auf der Seitenfläche (122-1) des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1), während die Unterseite des Anschlusses (120-1) des integrierten Schaltungs-Gehäuses (101-1) abgedeckt wird und d) Entfernen der Abdeckung (225) von dem integrierten Schaltungs-Gehäuse (101-1) nachdem der Lotbeschichtungsprozess abgeschlossen ist; wobei das Verfahren Folgendes umfasst: Bilden einer Vielzahl von einzelnen integrierten Schaltungs-Gehäusen (101-1) aus einer Anordnung von aneinander gefügten integrierten Schaltungs-Gehäusen (101-1); und Bilden eines Lotüberzugs auf der Seitenfläche (122-1) der Anschlüsse (120-1) der einzelnen integrierten Schaltungs-Gehäuse (101-1).
- Verfahren nach
Anspruch 21 , wobei das Bilden einer Vielzahl von einzelnen integrierten Schaltungs-Gehäusen (101-1) aus einer Anordnung von aneinander gefügten integrierten Schaltungs-Gehäusen (101-1 ) ein Schneiden der Anordnung entlang zumindest eines Anschlussrahmens oder Systemträgers umfasst, der mit benachbarten Reihen von aneinander gefügten integrierten Schaltungs-Gehäusen (101-1) verbunden ist. - Verfahren nach
Anspruch 21 , das des Weiteren das Ausbilden einer lötbaren Beschichtung auf einer Unterseite jedes Anschlusses (120-1) der aneinander gefügten integrierten Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 21 , das des Weiteren das Entfernen von Oxiden von den Seitenflächen (122-1) der Anschlüsse (120-1) der einzelnen integrierten Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 21 , das des Weiteren das Bilden eines Stapels aus den einzelnen integrierten Schaltungs-Gehäusen (101-1) und Abdeckungen (225) in einer abwechselnden Art und Weise umfasst. - Verfahren nach
Anspruch 25 , das des Weiteren ein Unterziehen des Stapels einem Prozess zur Entfernung von Oxiden von den Seitenflächen (122-1) der Anschlüsse (120-1) der gestapelten einzelnen integrierten Schaltungs-Gehäuse (101-1) umfasst. - Verfahren nach
Anspruch 26 , wobei das Unterziehen des Stapels das Aufbringen eines Flussmittels auf den Stapel umfasst. - Verfahren nach
Anspruch 25 , wobei das Ausbilden eines Lotüberzugs auf einer Seitenfläche (122-1) der Anschlüsse (120-1) der einzelnen integrierten Schaltungs-Gehäuse (101-1) umfasst, dass der Stapel einem Lötbad (235) unterzogen wird. - Verfahren mit den Schritten a) bis d) nach
Anspruch 1 zur Verarbeitung einer Vielzahl von integrierten Schaltungs-Gehäusen (101-1) , das Folgendes umfasst: Bilden eines Stapels aus einzelnen integrierten Schaltungs-Gehäusen (101-1) und Abdeckungen (225) in einer abwechselnden Art und Weise; und Unterziehen des Stapels einem Lötbad (235), um einen Lotüberzug auf der Seitenfläche (122-1) der Anschlüsse (120-1) der einzelnen integrierten Schaltungs-Gehäuse (101-1) auszubilden.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23194509P | 2009-08-06 | 2009-08-06 | |
US61/231,945 | 2009-08-06 | ||
US12/688,158 | 2010-01-15 | ||
US12/688,158 US8709870B2 (en) | 2009-08-06 | 2010-01-15 | Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102010033550A1 DE102010033550A1 (de) | 2011-05-05 |
DE102010033550B4 true DE102010033550B4 (de) | 2019-05-16 |
Family
ID=43535115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010033550.9A Active DE102010033550B4 (de) | 2009-08-06 | 2010-08-05 | Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen |
Country Status (3)
Country | Link |
---|---|
US (2) | US8709870B2 (de) |
CN (1) | CN102024721B (de) |
DE (1) | DE102010033550B4 (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9070669B2 (en) | 2012-11-09 | 2015-06-30 | Freescale Semiconductor, Inc. | Wettable lead ends on a flat-pack no-lead microelectronic package |
US8535982B1 (en) | 2012-11-29 | 2013-09-17 | Freescale Semiconductor, Inc. | Providing an automatic optical inspection feature for solder joints on semiconductor packages |
US8809119B1 (en) | 2013-05-17 | 2014-08-19 | Stats Chippac Ltd. | Integrated circuit packaging system with plated leads and method of manufacture thereof |
US9048228B2 (en) | 2013-09-26 | 2015-06-02 | Stats Chippac Ltd. | Integrated circuit packaging system with side solderable leads and method of manufacture thereof |
US9472528B2 (en) | 2014-06-05 | 2016-10-18 | Freescale Semiconductor, Inc. | Integrated electronic package and method of fabrication |
US10804185B2 (en) | 2015-12-31 | 2020-10-13 | Texas Instruments Incorporated | Integrated circuit chip with a vertical connector |
CN106409785A (zh) * | 2016-11-30 | 2017-02-15 | 天水华天科技股份有限公司 | 一种薄型阵列塑料封装件及其生产方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1894359U (de) * | 1963-09-30 | 1964-06-11 | Siemens Ag | Geraeteeinheit mit mehreren, bauelemente tragenden schalteinheiten. |
DE102008046095A1 (de) | 2007-09-07 | 2009-04-16 | Infineon Technologies Ag | Vereinzelter Halbleiterbaustein |
Family Cites Families (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US2756485A (en) * | 1950-08-28 | 1956-07-31 | Abramson Moe | Process of assembling electrical circuits |
BE562491A (de) * | 1956-03-05 | 1900-01-01 | ||
US3020175A (en) * | 1958-06-12 | 1962-02-06 | Gen Dynamics Corp | Chemical cleaning of printed circuits |
US4139726A (en) * | 1978-01-16 | 1979-02-13 | Allen-Bradley Company | Packaged microcircuit and method for assembly thereof |
US4708281A (en) * | 1982-02-16 | 1987-11-24 | Rca Corporation | Apparatus and method for applying solder flux to a printed circuit board |
US4795694A (en) * | 1986-06-20 | 1989-01-03 | Siemens Aktiengesellschaft | Manufacture of fine structures for semiconductor contacting |
US4801065A (en) * | 1987-09-30 | 1989-01-31 | Harris Corporation | Chip carrier soldering pallet |
JPH0680605B2 (ja) * | 1987-11-28 | 1994-10-12 | 株式会社村田製作所 | 電子部品チップ保持治具および電子部品チップのメタライズ面への金属コーティング方法 |
JPH02277753A (ja) * | 1989-04-20 | 1990-11-14 | Senju Metal Ind Co Ltd | はんだメッキ方法およびその装置 |
JP2821229B2 (ja) * | 1990-03-30 | 1998-11-05 | 株式会社日立製作所 | 電子回路装置 |
JP2967621B2 (ja) * | 1991-08-27 | 1999-10-25 | 日本電気株式会社 | 半導体装置用パッケージの製造方法 |
US5240169A (en) * | 1991-12-06 | 1993-08-31 | Electrovert Ltd. | Gas shrouded wave soldering with gas knife |
DE19519188C2 (de) * | 1995-05-24 | 2001-06-28 | Fraunhofer Ges Forschung | Verfahren und Vorrichtung zum Wellen- und/oder Dampfphasenlöten elektronischer Baugruppen |
US5855323A (en) * | 1996-11-13 | 1999-01-05 | Sandia Corporation | Method and apparatus for jetting, manufacturing and attaching uniform solder balls |
WO1998046811A1 (en) * | 1997-04-17 | 1998-10-22 | Sekisui Chemical Co., Ltd. | Conductive particles and method and device for manufacturing the same, anisotropic conductive adhesive and conductive connection structure, and electronic circuit components and method of manufacturing the same |
US6281573B1 (en) * | 1998-03-31 | 2001-08-28 | International Business Machines Corporation | Thermal enhancement approach using solder compositions in the liquid state |
US6172874B1 (en) * | 1998-04-06 | 2001-01-09 | Silicon Graphics, Inc. | System for stacking of integrated circuit packages |
US6143981A (en) * | 1998-06-24 | 2000-11-07 | Amkor Technology, Inc. | Plastic integrated circuit package and method and leadframe for making the package |
US6271060B1 (en) * | 1999-09-13 | 2001-08-07 | Vishay Intertechnology, Inc. | Process of fabricating a chip scale surface mount package for semiconductor device |
US6409878B1 (en) * | 2000-04-18 | 2002-06-25 | Advanced Micro Devices, Inc. | Automatic decapsulation system utilizing an acid resistant, high heat endurance and flexible sheet coupled to a rubber gasket and a method of use |
JP3664045B2 (ja) * | 2000-06-01 | 2005-06-22 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
US6395129B1 (en) * | 2000-11-27 | 2002-05-28 | Advanced Micro Devices, Inc. | Process to decapsulate a FBGA package |
JP4034073B2 (ja) * | 2001-05-11 | 2008-01-16 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
JP3829325B2 (ja) * | 2002-02-07 | 2006-10-04 | 日本電気株式会社 | 半導体素子およびその製造方法並びに半導体装置の製造方法 |
US6583500B1 (en) * | 2002-02-11 | 2003-06-24 | Texas Instruments Incorporated | Thin tin preplated semiconductor leadframes |
JP2003243807A (ja) * | 2002-02-14 | 2003-08-29 | Nec Kansai Ltd | 配線基板及びその製造方法 |
JP4416373B2 (ja) * | 2002-03-08 | 2010-02-17 | 株式会社日立製作所 | 電子機器 |
US6777800B2 (en) * | 2002-09-30 | 2004-08-17 | Fairchild Semiconductor Corporation | Semiconductor die package including drain clip |
TW200418149A (en) * | 2003-03-11 | 2004-09-16 | Siliconware Precision Industries Co Ltd | Surface-mount-enhanced lead frame and method for fabricating semiconductor package with the same |
US6823585B2 (en) * | 2003-03-28 | 2004-11-30 | International Business Machines Corporation | Method of selective plating on a substrate |
US7049683B1 (en) * | 2003-07-19 | 2006-05-23 | Ns Electronics Bangkok (1993) Ltd. | Semiconductor package including organo-metallic coating formed on surface of leadframe roughened using chemical etchant to prevent separation between leadframe and molding compound |
US7101792B2 (en) * | 2003-10-09 | 2006-09-05 | Micron Technology, Inc. | Methods of plating via interconnects |
JP4619223B2 (ja) * | 2004-12-16 | 2011-01-26 | 新光電気工業株式会社 | 半導体パッケージ及びその製造方法 |
US7625780B2 (en) * | 2005-03-15 | 2009-12-01 | Regents Of The University Of Minnesota | Fluidic heterogeneous microsystems assembly and packaging |
WO2006122467A1 (en) * | 2005-04-07 | 2006-11-23 | Jiangsu Changjiang Electronics Technology Co., Ltd. | A packaging substrate with flat bumps for ic or discrete device and method of manufacturing the same |
US20080002460A1 (en) * | 2006-03-01 | 2008-01-03 | Tessera, Inc. | Structure and method of making lidded chips |
CN101110369A (zh) * | 2006-07-20 | 2008-01-23 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
JP2008218811A (ja) * | 2007-03-06 | 2008-09-18 | Hitachi Metals Ltd | 機能素子パッケージ |
US8174116B2 (en) * | 2007-08-24 | 2012-05-08 | Nec Corporation | Spacer, and its manufacturing method |
US7851897B1 (en) * | 2008-06-16 | 2010-12-14 | Maxim Integrated Products, Inc. | IC package structures for high power dissipation and low RDSon |
US20100081237A1 (en) * | 2008-09-30 | 2010-04-01 | Avago Technologies Fiber Ip (Singapore) Pte. Ltd. | Integrated Circuit Assemblies and Methods for Encapsulating a Semiconductor Device |
KR101208028B1 (ko) * | 2009-06-22 | 2012-12-04 | 한국전자통신연구원 | 반도체 패키지의 제조 방법 및 이에 의해 제조된 반도체 패키지 |
CN101587933B (zh) * | 2009-07-07 | 2010-12-08 | 苏州晶方半导体科技股份有限公司 | 发光二极管的晶圆级封装结构及其制造方法 |
TWI492392B (zh) * | 2010-08-27 | 2015-07-11 | Ind Tech Res Inst | 半導體元件模組封裝結構及其串接方式 |
US8076181B1 (en) * | 2010-10-22 | 2011-12-13 | Linear Technology Corporation | Lead plating technique for singulated IC packages |
-
2010
- 2010-01-15 US US12/688,158 patent/US8709870B2/en active Active
- 2010-08-05 DE DE102010033550.9A patent/DE102010033550B4/de active Active
- 2010-08-06 CN CN201010248616.2A patent/CN102024721B/zh active Active
-
2014
- 2014-04-14 US US14/252,011 patent/US9159586B1/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1894359U (de) * | 1963-09-30 | 1964-06-11 | Siemens Ag | Geraeteeinheit mit mehreren, bauelemente tragenden schalteinheiten. |
DE102008046095A1 (de) | 2007-09-07 | 2009-04-16 | Infineon Technologies Ag | Vereinzelter Halbleiterbaustein |
Also Published As
Publication number | Publication date |
---|---|
CN102024721B (zh) | 2015-07-01 |
US20110033977A1 (en) | 2011-02-10 |
US8709870B2 (en) | 2014-04-29 |
DE102010033550A1 (de) | 2011-05-05 |
CN102024721A (zh) | 2011-04-20 |
US9159586B1 (en) | 2015-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102010033550B4 (de) | Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen | |
DE102009006826B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements | |
DE102008046095B4 (de) | Verfahren zum vereinzeln eines halbleiterbausteins | |
DE102014102006B4 (de) | Halbleitermodul | |
DE112006003372T5 (de) | Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters | |
DE10301512A1 (de) | Verkleinertes Chippaket und Verfahren zu seiner Herstellung | |
DE102014202651A1 (de) | Halbleitervorrichtung und Halbleitermodul | |
DE102007007142B4 (de) | Nutzen, Halbleiterbauteil sowie Verfahren zu deren Herstellung | |
DE102017104430A1 (de) | Verfahren zum Herstellen von gemoldeten Halbleiterpackungen aufweisend ein optisches Inspektionsmerkmal | |
DE102012103759B4 (de) | Verbindung und Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102014116379B4 (de) | Leiterrahmenstreifen und verfahren zum elektrischen isolieren gemeinsam benutzter zuleitungen eines leiterrahmenstreifens | |
DE3146796A1 (de) | "verkapselung fuer ein halbleiterchip mit integrierter schaltung" | |
DE102014106158B4 (de) | Verfahren zum Testen von elektronischen Bauteilen und Halbleiterstreifenanordnung | |
DE102010060798B4 (de) | Verfahren zum Verpacken einer Halbleitervorrichtung mit einer Klemme | |
DE112013003902B4 (de) | Halbleitervorrichtung und Verfahren zu ihrer Herstellung | |
DE102014100509A1 (de) | Verfahren zur herstellung und testung eines chipgehäuses | |
DE102020104582A1 (de) | Halbleitergehäuse einschliesslich aufrauhungsmerkmalen | |
DE102013111540B4 (de) | Höckergehäuse und Verfahren zu seiner Herstellung | |
DE102017217595B4 (de) | Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße | |
DE10301510B4 (de) | Verfahren zur Herstellung eines Verkleinerten Chippakets | |
DE102018130965A1 (de) | Gehäuse-in-gehäuse struktur für halbleitervorrichtungen und verfahren zur herstellung | |
DE102009050743A1 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE112005003629T5 (de) | IC-Baugruppe und Verfahren zur Herstellung einer IC-Baugruppe | |
DE102008020469A1 (de) | Stapelpackung mit Freigabeschicht und Verfahren zum Bilden derselben | |
DE10302022B4 (de) | Verfahren zur Herstellung eines verkleinerten Chippakets |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R082 | Change of representative |
Representative=s name: CANZLER & BERGMEIER PATENTANWAELTE, DE |
|
R081 | Change of applicant/patentee |
Owner name: MAXIM INTEGRATED PRODUCTS, INC., SAN JOSE, US Free format text: FORMER OWNER: MAXIM INTEGRATED PRODUCTS, INC., SUNNYVALE, CALIF., US Effective date: 20120914 Owner name: MAXIM INTEGRATED PRODUCTS, INC., US Free format text: FORMER OWNER: MAXIM INTEGRATED PRODUCTS, INC., SUNNYVALE, US Effective date: 20120914 |
|
R082 | Change of representative |
Representative=s name: PATENTANWAELTE CANZLER & BERGMEIER PARTNERSCHA, DE Effective date: 20120914 Representative=s name: CANZLER & BERGMEIER PATENTANWAELTE, DE Effective date: 20120914 |
|
R012 | Request for examination validly filed |
Effective date: 20140208 |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |