DE102010033550A1 - Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO- LEAD FRAME)-Gehäusen für intregrierte Schaltungen - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 92
- 229910000679 solder Inorganic materials 0.000 claims abstract description 77
- 238000000576 coating method Methods 0.000 claims abstract description 53
- 239000011248 coating agent Substances 0.000 claims abstract description 39
- 238000012360 testing method Methods 0.000 claims abstract description 5
- 230000004907 flux Effects 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 11
- 238000004140 cleaning Methods 0.000 claims description 6
- 239000013013 elastic material Substances 0.000 claims description 5
- 238000010330 laser marking Methods 0.000 claims description 5
- 229920001296 polysiloxane Polymers 0.000 claims description 5
- 238000005520 cutting process Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 13
- 238000007254 oxidation reaction Methods 0.000 abstract description 13
- 238000005476 soldering Methods 0.000 abstract description 6
- 230000032683 aging Effects 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 2
- 230000008646 thermal stress Effects 0.000 description 11
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 230000007613 environmental effect Effects 0.000 description 8
- 239000000356 contaminant Substances 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000010410 layer Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000001066 destructive effect Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000013100 final test Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 239000004413 injection moulding compound Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
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- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48105—Connecting bonding areas at different heights
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
- H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/01—Chemical elements
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- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
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- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
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- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H01L2924/01—Chemical elements
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- H01L2924/14—Integrated circuits
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- H01L2924/15747—Copper [Cu] as principal constituent
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
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- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
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Abstract
Description
- QUERVERWEIS AUF EINE DAMIT IN BEZIEHUNG STEHENDE PATENTANMELDUNG
- Die vorliegende Patentanmeldung beansprucht den Nutzen aus der vorläufigen Patentanmeldung mit der Anmeldenummer 61/231,945, eingereicht am 6. August 2009, mit dem Titel ”Method of Forming Solderable Side-Surface Terminals of Quad No-Lead Frame (QFN) Integrated Circuit Packages” (Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(Quad No-Lead Frame)-Gehäusen für integrierte Schaltungen), die hiermit durch Bezugnahme Bestandteil der vorliegenden Anmeldung wird.
- GEBIET DER ERFINDUNG
- Die vorliegende Erfindung bezieht sich allgemein auf Gehäuse bzw. Packages für integrierte Schaltungen (IS) (im Folgenden auch „IS-Gehäuse” genannt) und insbesondere auf ein Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von IS-Gehäusen der Bauart, Quad No-Lead Frame (QFN)' oder dergleichen.
- HINTERGRUND DER ERFINDUNG
- Bei dem typischen Prozess zur Herstellung von Gehäusen bzw. Packages für integrierte Schaltungen (IS) bzw. IS-Gehäusen der Bauart Quad No-Lead Frame (QFN) oder Thin QFN (TQFN) wird eine Anordnung von abgestützten Haltleiterchips elektrisch mit einem gemeinsamen Anschlussrahmen bzw. Systemträger (Lead Frame) verbunden, und dann werden diese mittels einer Spritzgussmasse gemeinsam eingekapselt. Dann wird die eingekapselte Struktur einem Vereinzelungsprozess unterzogen, bei dem die Struktur würfelig zerschnitten wird, um einzelne IS-Gehäuse zu bilden, die jeweils einen entsprechenden Halbleiterchip und andere zugehörige Elemente einschließen bzw. einkapseln. Wie unten noch ausführlicher besprochen werden wird, führt der Vereinzelungsprozess dazu, dass sich eine ungeschützte Seite der Gehäuseanschlüsse ergibt, die dann der Umgebung ausgesetzt ist. Als eine Folge davon können sich auf den Anschlussseiten Oxide bilden, die zu einer schlechten Lötbarkeit der IS-Anschlüsse während einer späteren Montage des IS-Gehäuses auf einer Leiterplatte (PCB; Printed Circuit Board) führen können. Dies wird unter Bezugnahme auf das nachfolgende Beispiel besser erklärt werden.
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1A veranschaulicht eine transparente Vorderansicht einer Anordnung100 von beispielhaften QFN-IS-Gehäusen bzw. -Packages vor dem Vereinzelungsherstellungsschritt. In diesem Beispiel sind zur leichteren Erklärung nur zwei (2) nebeneinander liegende QFN-Gehäuse101-1 und101-2 gezeigt. Jedes QFN-Gehäuse (101-1 oder101-2 ) kann einen Halbleiterchip (104-1 oder104-2 ) umfassen, der mittels einer Klebstoffschicht (108-1 oder108-2 ) sicher auf einem Wärmeleitpad bzw. einer Wärmefalle (Thermal Pad) (110-1 oder110-2 ) angeordnet ist. Jeder Halbleiterchip (104-1 oder104-2 ) umfasst Kontaktpads bzw. Anschlusskontaktflächen (106-1 oder106-2 ), die mit einem Kupfer-(Cu)-Anschlussrahmen bzw. -Systemträger120 durch jeweilige Drahtverbindungen (112-1 oder112-2 ) elektrisch gekoppelt sind. In der integrierten Anordnung100 sind die Kontaktpads von nebeneinander liegenden Halbleiterchips über die entsprechenden Drahtverbindungen mit dem gleichen Anschluss des Anschlussrahmens bzw. Systemträgers120 elektrisch verbunden. Vor der Vereinzelung wird eine dünne Schicht einer lötbaren Beschichtung130 (z. B. eine Beschichtung auf Sn-Basis) auf der Unterseite jedes Anschlusses des Anschlussrahmens120 zum Beispiel unter Verwendung eines Galvanisierungsprozesses ausgebildet. Während der Vereinzelung wird die Anordnung100 entlang einer im Wesentlichen vertikalen Linie an dem Mittelpunkt zwischen benachbarten QFN-Gehäusen würfelig zerschnitten, wie dies durch die gestrichelten Schnittlinien veranschaulicht ist. Das Schneiden der Anordnung100 kann unter Verwendung eines Stanzwerkzeugs oder eines Sägewerkzeugs durchgeführt werden. -
1B veranschaulicht eine transparente Vorderansicht des beispielhaften QFN-IS-Gehäuses101-1 nach der Vollendung des Vereinzelungsherstellungsschrittes. Wie erwähnt worden ist, wird die Unterseite des Anschlusses120-1 des QFN-IS-Gehäuses101-1 im Wesentlichen von der lötbaren Beschichtung130-1 abgedeckt, die darauf aufgebracht worden ist. Dadurch ist die Unterseite des Anschlusses120-1 vor Oxidation in Folge von Alterung und/oder einer späteren Verarbeitung des QFN-IS-Gehäuses101-1 geschützt. Aber die lötbare Beschichtung130-1 ist nicht auf den Seiten der Anschlüsse120-1 vorhanden, an denen der Schneidevorgang bzw. die Trennung der einzelnen QFN-IS-Gehäuse stattgefunden hat. Demzufolge sind die Seiten der Anschlüsse120-1 nicht vor einer Oxidation in Folge von Alterung oder einer späteren Verarbeitung geschützt. Somit sind die Seiten der Anschlüsse120-1 anfällig für eine Oxidation und sind empfindlich, was das Ausgesetztsein gegenüber anderen Verschmutzungen angeht. Die Seitenflächen122-1 der Anschlüsse120-1 sind durch eine gepunktete schattierte Darstellung dargestellt, um die oxidierten und verschmutzten Flächen dazustellen, wie dies am besten in1C gezeigt ist. Solche Flächen weisen allgemein schlechte Lötbarkeitseigenschaften auf, was die Montage des QFN-Gehäuses auf einer PCB schwierig und unzuverlässig machen kann. Die schlechten Lötbarkeitseigenschaften können zur Bildung von Lotkugeln und anderen Defekten führen, die auf den seitlichen Anschlüssen des IS-Gehäuses ausgebildet werden. - ZUSAMMENFASSUNG DER ERFINDUNG
- Ein Aspekt der Erfindung bezieht sich auf ein Verfahren zur Bildung eines Gehäuses für eine integrierte Schaltung (IS) bzw. eines IS-Gehäuses, das (a) das Entfernen von Oxiden von Seitenflächen von Anschlüssen des IS-Gehäuses; (b) im Wesentlichen das Abdecken einer Unterseite der Anschlüsse des IS-Gehäuses; und (c) das Bilden eines Lotüberzugs auf den Seitenflächen von Anschlüssen der IS-Gehäuse, während die Unterseite der Anschlüsse des IS-Gehäuses abgedeckt werden, umfasst. Der Lotüberzug auf den Seitenflächen der Anschlüsse schützt die Anschlüsse vor einer Oxidation in Folge von Alterung oder nachfolgenden Prozessen.
- Außerdem verbessert der Lotüberzug auf den Seitenflächen der Anschlüsse beträchtlich die Lötbarkeit des IS-Gehäuses auf Leiterplatten (PCBs) oder anderen Trägern. Dadurch wird auch die Prüfung der Lötbefestigung unter Verwendung von weniger teuren und komplizierten Verfahren möglich.
- Weitere Aspekte, Vorteile und neuartige Merkmale der vorliegenden Erfindung werden aus der nachfolgenden ausführlichen Beschreibung der Erfindung offensichtlich, wenn diese in Verbindung mit den beigefügten Zeichnungen betrachtet wird.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1A veranschaulicht eine transparente Vorderansicht einer Anordnung von beispielhaften QFN-IS-Gehäusen vor einem Vereinzelungsherstellungsschritt. -
1B veranschaulicht eine transparente Vorderansicht eines der beispielhaften QFN-IS-Gehäuse nach der Vollendung des Vereinzelungsherstellungsschrittes. -
1C veranschaulicht eine nicht transparente Seitenansicht eines der beispielhaften QFN-IS-Gehäuse nach der Vollendung des Vereinzelungsherstellungsschrittes. -
2 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem Aspekt der Erfindung. -
3 veranschaulicht ein Ablaufdiagramm eines anderen beispielhaften Verfahrens zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. -
4 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens zur Verarbeitung einer Vielzahl von IS-Gehäusen und Seitenansichten der IS-Gehäuse in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. -
5 veranschaulicht ein Ablaufdiagramm eines anderen beispielhaften Verfahrens zur Verarbeitung einer Vielzahl von IS-Gehäusen und Seitenansichten der IS-Gehäuse in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem weiteren Aspekt der Erfindung. - AUSFÜHRLICHE BESCHREIBUNG DER EXEMPLARISCHEN AUSFÜHRUNGSBEISPIELE
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2 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens200 zur Bildung eines IS-Gehäuses bzw. IS-Package und Seitenansichten des beispielhaften IS-Gehäuses101-1 in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem Aspekt der Erfindung. Obwohl ein IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet wird, soll es selbstverständlich sein, dass das Verfahren200 auch bei anderen Typen von IS-Gehäusen angewendet werden kann. Der Ausgangspunkt des Verfahrens200 ist derjenige, dass das IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden ist und die Unterseite der Anschlüsse120-1 mit einer dünnen Schicht eines lötbaren Materials130-1 überzogen worden ist. - In Übereinstimmung mit dem Verfahren
200 werden das IS-Gehäuse101-1 und vor allem die geschnittenen Seitenflächen122-1 seiner Anschlüsse120-1 einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen122-1 der Anschlüsse120-1 im Wesentlichen zu entfernen (Schritt210 ). Der Zweck des Schrittes210 liegt darin, die kupferexponierte Oberfläche122-1 für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Dann wird die Unterseite des IS-Gehäuses
101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon oder einem anderen Material hergestellt ist) angeordnet (Schritt220 ). Der Zweck des Schrittes220 liegt darin, die Lotüberzüge130-1 auf der Unterseite der Anschlüsse120-1 davor zu schützen, dass diese dem nachfolgenden Seitenanschluss-Lotbeschichtungsprozess und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie etwa eine Klemme oder Klammer, kann verwendet werden, um das IS-Gehäuse101-1 sicher an der Abdeckung225 anzubringen, wie dies durch die negative Kraft (–F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die Oberseite des IS-Gehäuses und die Unterseite der Abdeckung225 angelegt werden. Die Vorrichtung sollte das IS-Gehäuse101-1 sicher an der Abdeckung225 in einer nicht mechanisch zerstörerischen Art und Weise befestigen, so dass die Vorrichtung die obere Seite des IS-Gehäuses nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushält. - Nachdem die Abdeckung
225 sicher an der Unterseite des IS-Gehäuses101-1 befestigt worden ist, werden die Seitenflächen der Anschlüsse120-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug140-1 mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt230 ). Der dünne Lotüberzug140-1 schützt die Seiten der Anschlüsse120-1 vor der Oxidation und vor anderen ungünstigen Einwirkungen, die sich dadurch ergeben können, dass diese der Umgebung ausgesetzt werden. Außerdem stellt der Lotüberzug140-1 eine zusätzliche lötbare Fläche der Anschlüsse120-1 des IS-Gehäuses101-1 bereit. Dadurch wird die Montage des IS-Gehäuses101-1 auf einer PCB wesentlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug140-1 kann sein, dass wenigstens 50% der Seitenfläche des Anschlusses120-1 von dem Lotüberzug bedeckt sind. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens des IS-Gehäuses
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbades235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen des IS-Gehäuses101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei dem IS-Gehäuse101-1 reduziert. Außerdem wird es dem IS-Gehäuse101-1 , nachdem die Lotbeschichtung130-1 fertig gestellt ist, erlaubt, langsam abzukühlen, was wiederum erfolgt, um die Wärmespannung bei dem IS-Gehäuse101-1 zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, werden die Befestigungsvorrichtung und die Abdeckung
225 von dem IS-Gehäuse101-1 entfernt, und das IS-Gehäuse wird einem Reinigungsprozess unterzogen (es wird zum Beispiel mit DI-Wasser abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen (Schritt240 ). Außerdem kann das IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor es zu den Endbenutzern zur Endmontage auf Produkten versendet wird. -
3 veranschaulicht ein Blockdiagramm eines anderen beispielhaften Verfahrens300 zur Bildung eines IS-Gehäuses und Seitenansichten des beispielhaften IS-Gehäuses101-1 in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Wiederum soll es selbstverständlich sein, dass, obwohl ein IS-Gehäuse vom Typ QFN oder TQFN verwendet wird, um die Konzepte der hier beschriebenen Methodik zu veranschaulichen, das Verfahren300 auch bei anderen Arten bzw. Typen von IS-Gehäusen verwendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens300 derjenige, dass das IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden ist und die Unterseite der Anschlüsse120-1 mit einer dünnen Schicht eines lötbaren Materials130-1 überzogen worden ist. - In Übereinstimmung mit dem Verfahren
300 wird die Unterseite des IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon oder aus einem anderen Material hergestellt worden ist) angeordnet (Schritt310 ). Der Zweck des Schrittes310 liegt darin, die Lotüberzüge130-1 auf der Unterseite der Anschlüsse120-1 davor zu schützen, dass diese einer nachfolgenden Verarbeitung, wie zum Beispiel Flussmittelaufbringungs- und Lotbeschichtungsprozessen, und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie zum Beispiel eine Klemme oder Klammer, kann verwendet werden, um das IS-Gehäuse101-1 sicher an der Abdeckung225 zu befestigen, wie dies durch die negative Kraft (–F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die Oberseite des IS-Gehäuses und die Unterseite der Abdeckung225 angelegt werden. Die Vorrichtung soll das IS-Gehäuse101-1 an der Abdeckung225 in einer nicht mechanisch zerstörerischen Art und Weise so befestigen, dass die Vorrichtung die obere Seite des IS-Gehäuses nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit den nachfolgenden Prozessen assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushalten kann. - Dann werden in Übereinstimmung mit dem Verfahren
300 das IS-Gehäuse101-1 und insbesondere die Seitenflächen122-1 seiner Anschlüsse120-1 einem Flussmittel (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen122-1 der Anschlüsse120-1 im Wesentlichen zu entfernen (Schritt320 ). Der Zweck des Schrittes320 liegt darin, die Oberfläche122-1 für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. In diesem Fall schützt die Abdeckung225 den Lotüberzug130-1 und die Unterseite des IS-Gehäuses101-1 vor dem Flussmittelaufbringungsprozess. - Nachdem die Oxide und Verschmutzungen von der Seitenfläche
122-1 der Anschlüsse120-1 entfernt sind, werden die Seitenflächen der Anschlüsse120-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug140-1 mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt330 ). Der dünne Lotüberzug140-1 schützt die Seiten der Anschlüsse120-1 vor dem Oxidieren und vor anderen schädlichen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug140-1 eine zusätzliche lötbare Fläche der Anschlüsse120-1 des IS-Gehäuses101-1 bereit. Dadurch wird die Montage des IS-Gehäuses101-1 auf einer PCB beträchtlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug140-1 kann sein, dass wenigstens 50% der Seitenfläche des Anschlusses120-1 von dem Lotüberzug bedeckt werden. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens des IS-Gehäuses
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen des IS-Gehäuses101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei dem IS-Gehäuse101-1 reduziert. Außerdem wird es dem IS-Gehäuse101-1 , nachdem die Lotbeschichtung130-1 abgeschlossen ist, erlaubt, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei dem IS-Gehäuse101-1 zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, werden die Befestigungsvorrichtung und die Abdeckung
225 von dem IS-Gehäuse101-1 entfernt, und das IS-Gehäuse wird einem Reinigungsprozess unterzogen (es wird zum Beispiel mit DI-Wasser abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen (Schritt340 ). Außerdem kann das IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor es zu den Endbenutzern zur Endmontage auf Produkten versendet wird. -
4 veranschaulicht ein Ablaufdiagramm eines beispielhaften Verfahrens400 zur Verarbeitung einer Vielzahl von IS-Gehäusen und Seitenansichten der IS-Gehäuse in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Das vorliegende Verfahren400 ist insbesondere für die gleichzeitige Verarbeitung einer Vielzahl von (z. B. zwei oder mehr) IS-Gehäusen geeignet. Obwohl IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet werden, soll es selbstverständlich sein, dass das Verfahren400 auch bei anderen Arten und Typen von IS-Gehäusen angewendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens400 derjenige, dass die IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden sind und die Unterseiten ihrer Anschlüsse mit einer dünnen Schicht eines lötbaren Materials überzogen worden sind. - In Übereinstimmung mit dem Verfahren
400 werden eine Vielzahl von IS-Gehäusen101-1 und vor allem ihre Anschluss-Seitenflächen einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen der Anschlüsse im Wesentlichen zu entfernen (Schritt410 ). Der Zweck des Schrittes410 liegt darin, die kupferexponierten Anschlussflächen für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Dann wird ein Stapel aus IS-Gehäusen
101-1 und Abdeckungen oder Dichtungen225 gebildet (Block420 ). Bei dieser Stapelanordnung wird die Unterseite jedes IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon, etc. hergestellt ist) angeordnet. Der Zweck des Schrittes420 liegt darin, die Lotüberzüge auf der Unterseite der Anschlüsse davor zu schützen, dass diese dem nachfolgenden Seitenanschluss-Lotbeschichtungsprozess und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen ausgesetzt werden. Eine Vorrichtung, wie etwa eine Klemme oder Klammer, wie diese durch die negative Kraft (–F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die oberen und unteren IS-Gehäuse des Stapels angelegt werden, kann verwendet werden, um die Stapelanordnung sicher aufrecht zu erhalten. Die Vorrichtung sollte die Stapelanordnung in einer nicht mechanisch zerstörerischen Art und Weise aufrecht erhalten, so dass sie die obersten und untersten IS-Gehäuse nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umweltbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushält. - Nachdem die Stapelanordnung gebildet worden ist, werden die Seitenflächen der Anschlüsse der IS-Gehäuse
101-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt430 ). Der dünne Lotüberzug schützt die Seiten der Anschlüsse vor der Oxidation und anderen ungünstigen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug eine zusätzliche lötbare Fläche der Anschlüsse der IS-Gehäuse101-1 bereit. Dadurch wird die Montage der IS-Gehäuse101-1 auf PCBs beträchtlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug kann sein, dass wenigstens 50% der Seitenfläche jedes IS-Gehäuse-Anschlusses von dem Lotüberzug bedeckt sind. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens der IS-Gehäuse
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen der IS-Gehäuse101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei den IS-Gehäusen101-1 reduziert. Außerdem kann es den IS-Gehäusen101-1 , nachdem die Lotbeschichtung vollendet ist, erlaubt werden, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei den IS-Gehäusen zu reduzieren. - Nachdem der Lotbeschichtungsprozess abgeschlossen ist, wird die Stapelanordnung zerlegt und die IS-Gehäuse
101-1 werden einem Reinigungsprozess unterzogen (sie werden zum Beispiel mit DI-Wasser245 abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von den IS-Gehäusen zu entfernen (Schritt440 ). Außerdem können die IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor sie zu den Endbenutzern zur Endmontage auf Produkten versendet werden. -
5 veranschaulicht ein Ablaufdiagramm eines anderen beispielhaften Verfahrens zur Verarbeitung einer Vielzahl von IS-Gehäusen und Seitenansichten der IS-Gehäuse in verschiedenen Phasen des Verfahrens in Übereinstimmung mit einem anderen Aspekt der Erfindung. Das vorliegende Verfahren500 ist ebenfalls insbesondere für die gleichzeitige Verarbeitung einer Vielzahl von (z. B. zwei oder mehr) IS-Gehäusen geeignet. Obwohl IS-Gehäuse vom Typ QFN oder TQFN zur Veranschaulichung der Konzepte der hier beschriebenen Methodik verwendet werden, soll es selbstverständlich sein, dass das Verfahren500 auch bei anderen Arten und Typen von IS-Gehäusen angewendet werden kann. In ähnlicher Weise ist der Ausgangspunkt des Verfahrens500 derjenige, dass die IS-Gehäuse101-1 bereits dem Vereinzelungsprozess unterzogen worden sind und die Unterseiten ihrer Anschlüsse mit einer dünnen Schicht eines lötbaren Materials überzogen worden sind. - In Übereinstimmung mit dem Verfahren
500 wird ein Stapel aus IS-Gehäusen101-1 und Abdeckungen oder Dichtungen225 gebildet (Block510 ). Bei dieser Stapelanordnung wird die Unterseite jedes IS-Gehäuses101-1 sicher auf einer Abdeckung oder Dichtung225 (z. B. einer nachgiebigen Gummidichtung, die aus einem gummierten elastischen Material, einem hitzebeständigen Silikon, etc. hergestellt worden ist) angeordnet. Der Zweck des Schrittes510 liegt darin, die Lotüberzöge auf der Unterseite der Anschlüsse vor dem Ausgesetztsein gegenüber den nachfolgenden Flussmittelaufbringungs- und Lotbeschichtungsprozessen und anderen damit in Beziehung stehenden Chemikalien und Umweltbedingungen zu schützen. Eine Vorrichtung, wie zum Beispiel eine Klemme oder Klammer, wie diese durch die negative Kraft (–F) und die positive Kraft (+F) repräsentiert ist, die jeweils an die obersten und untersten IS-Gehäuse angelegt werden, kann verwendet werden, um die Stapelanordnung sicher aufrecht zu erhalten. Die Vorrichtung soll die Stapelanordnung in einer nicht mechanisch zerstörerischen Art und Weise sicher so aufrecht erhalten, dass sie die obersten und untersten IS-Gehäuse nicht wesentlich zerkratzt. Die Befestigungsvorrichtung sollte auch der Umgebungsbedingung standhalten, die mit dem nachfolgenden Lotbeschichtungsschritt assoziiert ist, da sie dabei Temperaturen von bis zu 220 bis 260°C ausgesetzt sein kann. Die Befestigungsvorrichtung kann zum Beispiel aus einem Kunststoffmaterial hergestellt sein, das solche Temperaturen aushalten kann. - Nachdem die Stapelanordnung gebildet ist, werden die Vielzahl von IS-Gehäusen
101-1 und insbesondere ihre Anschluss-Seitenflächen einem Flussmittel215 (und/oder einer anderen Lösung und/oder Behandlung) ausgesetzt, um die Oxidation und/oder andere Verschmutzungen von den Seitenflächen der Anschlüsse im Wesentlichen zu entfernen (Schritt520 ). Der Zweck des Schrittes520 liegt darin, die kupferexponierten Anschlussflächen für eine nachfolgende Lotbeschichtungsoperation vorzubereiten. - Nach dem Schritt
520 werden die Seitenflächen der Anschlüsse der IS-Gehäuse101-1 einem Lötbad235 unterzogen, um einen dünnen Lotüberzug mit einer niedrigen Oberflächenspannung (z. B. ein auf Sn basierendes Lot) darauf auszubilden (Schritt530 ). Der dünne Lotüberzug schützt die Seiten der Anschlüsse vor Oxidation und anderen ungünstigen Einwirkungen, die durch das Ausgesetztsein gegenüber der Umgebung bedingt sind. Außerdem stellt der Lotüberzug eine zusätzliche lötbare Fläche der Anschlüsse der IS-Gehäuse101-1 bereit. Dadurch wird die Montage der IS-Gehäuse101-1 auf PCBs wesentlich verbessert. Ein akzeptables Kriterium für den dünnen Lotüberzug kann sein, dass wenigstens 50% der Seitenfläche jedes IS-Gehäuse-Anschlusses von dem Lotüberzug abgedeckt werden. - Der Lotbeschichtungsprozess kann zuerst das Durchführen eines langsamen Vorwärmens der IS-Gehäuse
101-1 auf eine Temperatur im Wesentlichen nahe bei der Temperatur des Lötbads235 in einer mit Stickstoff gespülten bzw. gefüllten Umgebung und dann das Unterziehen der IS-Gehäuse101-1 dem Lötbad umfassen. Dadurch wird die thermische Beanspruchung bzw. Wärmespannung bei den IS-Gehäusen101-1 reduziert. Außerdem kann es den IS-Gehäusen101-1 , nachdem die Lotbeschichtung fertig gestellt ist, erlaubt werden, langsam abzukühlen, was wiederum erfolgt, um die Wärmebeanspruchung bei den IS-Gehäusen zu reduzieren. - Nachdem der Lotbeschichtungsprozess vollendet ist, wird die Stapelanordnung zerlegt, und die IS-Gehäuse
101-1 werden einem Reinigungsprozess unterzogen (sie werden z. B. mit DI-Wasser245 abgespült), um ein restliches Flussmittel, ein restliches Lot und/oder andere Verschmutzungen von dem IS-Gehäuse zu entfernen (Schritt540 ). Außerdem können die IS-Gehäuse101-1 einem Lasermarkierungsschritt und einem elektrischen Endtest unterzogen werden, bevor sie zu den Endbenutzern zur Endmontage auf Produkten versendet werden. - Obwohl die Erfindung in Verbindung mit verschiedenen Ausführungsbeispielen beschrieben worden ist, versteht es sich von selbst, dass die Erfindung zu weiteren Modifizierungen fähig ist. Diese Anmeldung soll alle Variationen, Verwendungen oder Anpassungen der Erfindung abdecken, die im Allgemeinen den Prinzipien der Erfindung folgen, und sie schließt solche Abweichungen von der vorliegenden Offenbarung ein, die im Fachgebiet, zu dem die Erfindung gehört, bekannt und üblich sind.
Claims (30)
- Verfahren zur Bildung eines integrierten Schaltungs-(IS)-Gehäuses, das Folgendes umfasst: a) Entfernen von Oxiden von einer Seitenfläche eines Anschlusses des IS-Gehäuses; b) im Wesentlichen Abdecken einer Unterseite des Anschlusses des IS-Gehäuses; und c) Bilden eines Lotüberzugs auf der Seitenfläche des Anschlusses des IS-Gehäuses, während die Unterseite des Anschlusses des IS-Gehäuses abgedeckt wird.
- Verfahren nach Anspruch 1, wobei die Unterseite des Anschlusses eine lötbare Beschichtung umfasst.
- Verfahren nach Anspruch 1, wobei das im Wesentlichen Abdecken der Unterseite des Anschlusses das Platzieren des IS-Gehäuses auf einer Dichtung umfasst.
- Verfahren nach Anspruch 3, wobei die Dichtung ein nachgiebiges oder elastisches Material umfasst.
- Verfahren nach Anspruch 3, wobei die Dichtung ein Gummi- oder Silikonmaterial umfasst.
- Verfahren nach Anspruch 1, wobei das im Wesentlichen Abdecken der Unterseite des Anschlusses das sichere Anbringen einer Unterseite des IS-Gehäuses an einer Abdeckung umfasst.
- Verfahren nach Anspruch 6, wobei das sichere Anbringen der Unterseite des IS-Gehäuses an der Abdeckung das Vorspannen des IS-Gehäuses gegenüber der Abdeckung unter Verwendung einer mechanischen Vorrichtung umfasst.
- Verfahren nach Anspruch 7, wobei die mechanische Vorrichtung eine Klemme oder Klammer umfasst.
- Verfahren nach Anspruch 1, wobei das Entfernen von Oxiden von der Seitenfläche des Anschlusses des IS-Gehäuses umfasst, dass die Seitenfläche des Anschlusses einem Flussmittel ausgesetzt wird.
- Verfahren nach Anspruch 1, wobei der Schritt a) vor dem Schritt b) durchgeführt wird.
- Verfahren nach Anspruch 1, wobei der Schritt a) nach dem Schritt b) durchgeführt wird.
- Verfahren nach Anspruch 1, wobei das Entfernen von Oxiden von der Seitenfläche des Anschlusses durchgeführt wird, während die Unterseite des Anschlusses im Wesentlichen abgedeckt ist.
- Verfahren nach Anspruch 1, wobei das Bilden des Lotüberzugs auf der Seitenfläche des Anschlusses des IS-Gehäuses Folgendes umfasst: Vorwärmen des IS-Gehäuses auf eine Temperatur, die im Wesentlichen die gleiche wie eine Temperatur eines Lötbades ist; und Unterziehen der Seitenfläche des Anschlusses des IS-Gehäuses dem Lötbad zur Ausbildung des Lotüberzugs.
- Verfahren nach Anspruch 14, wobei das Bilden des Lotüberzugs auf der Seitenfläche des Anschlusses des IS-Gehäuses des Weiteren umfasst, dass es dem IS-Gehäuse erlaubt wird, von der beträchtlichen Temperatur des Lötbades abzukühlen.
- Verfahren nach Anspruch 1, das des Weiteren das Reinigen des IS-Gehäuses umfasst, um einen Flussmittelrest davon zu entfernen.
- Verfahren nach Anspruch 1, das des Weiteren das Reinigen des IS-Gehäuses umfasst, um einen Lotrest davon zu entfernen.
- Verfahren nach Anspruch 1, das des Weitern das Lasermarkieren des IS-Gehäuses umfasst.
- Verfahren nach Anspruch 1, das des Weiteren das Durchführen eines elektrischen Tests bei dem IS-Gehäuse umfasst.
- Verfahren nach Anspruch 1, wobei das IS-Gehäuse ein QFN-(Quad No-Lead Frame)-IS-Gehäuse umfasst.
- Verfahren nach Anspruch 1, wobei das IS-Gehäuse ein TQFN-(Thin Quad No-Lead Frame)-IS-Gehäuse umfasst.
- Verfahren nach Anspruch 1, das des Weiteren das Durchführen eines Vereinzelungsprozesses zur Bildung des IS-Gehäuses vor dem Durchführen der Schritte a), b), und c) umfasst.
- Verfahren zur Verarbeitung einer Vielzahl von IS-Gehäusen, das Folgendes umfasst: Bilden einer Vielzahl von einzelnen IS-Gehäusen aus einer Anordnung von aneinander gefügten IS-Gehäusen; und Bilden eines Lotüberzugs auf einer Seitenfläche von Anschlüssen der einzelnen IS-Gehäuse.
- Verfahren nach Anspruch 22, wobei das Bilden einer Vielzahl von einzelnen IS-Gehäusen aus einer Anordnung von aneinander gefügten IS-Gehäusen das Schneiden der Anordnung entlang eines oder mehrerer Anschlussrahmen(s) bzw. Systemträger(s) umfasst, der bzw. die mit benachbarten Reihen von aneinander gefügten IS-Gehäusen verbunden ist bzw. sind.
- Verfahren nach Anspruch 22, das des Weiteren das Ausbilden einer lötbaren Beschichtung auf einer Unterseite jedes Anschlusses der aneinander gefügten IS-Gehäuse umfasst.
- Verfahren nach Anspruch 22, das des Weiteren das Entfernen von Oxiden von Seitenflächen von Anschlüssen der einzelnen IS-Gehäuse umfasst.
- Verfahren nach Anspruch 22, das des Weiteren das Bilden eines Stapels aus den einzelnen IS-Gehäusen und Abdeckungen in einer abwechselnden Art und Weise umfasst.
- Verfahren nach Anspruch 26, das des Weiteren das Unterziehen des Stapels einem Prozess zur Entfernung von Oxiden von Seitenflächen von Anschlüssen der gestapelten einzelnen IS-Gehäuse umfasst.
- Verfahren nach Anspruch 27, wobei das Unterziehen des Stapels das Aufbringen eines Flussmittels auf den Stapel umfasst.
- Verfahren nach Anspruch 26, wobei das Ausbilden eines Lotüberzugs auf einer Seitenfläche von Anschlüssen der einzelnen IS-Gehäuse umfasst, dass der Stapel einem Lötbad unterzogen wird.
- Verfahren zur Verarbeitung einer Vielzahl von IS-Gehäusen, das Folgendes umfasst: Bilden eines Stapels aus einzelnen IS-Gehäusen und Abdeckungen in einer abwechselnden Art und Weise; und Unterziehen des Stapels einem Lötbad, um einen Lotüberzug auf einer Seitenfläche von Anschlüssen der einzelnen IS-Gehäuse auszubilden.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23194509P | 2009-08-06 | 2009-08-06 | |
US61/231,945 | 2009-08-06 | ||
US12/688,158 | 2010-01-15 | ||
US12/688,158 US8709870B2 (en) | 2009-08-06 | 2010-01-15 | Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102010033550A1 true DE102010033550A1 (de) | 2011-05-05 |
DE102010033550B4 DE102010033550B4 (de) | 2019-05-16 |
Family
ID=43535115
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102010033550.9A Active DE102010033550B4 (de) | 2009-08-06 | 2010-08-05 | Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen |
Country Status (3)
Country | Link |
---|---|
US (2) | US8709870B2 (de) |
CN (1) | CN102024721B (de) |
DE (1) | DE102010033550B4 (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9070669B2 (en) | 2012-11-09 | 2015-06-30 | Freescale Semiconductor, Inc. | Wettable lead ends on a flat-pack no-lead microelectronic package |
US8535982B1 (en) | 2012-11-29 | 2013-09-17 | Freescale Semiconductor, Inc. | Providing an automatic optical inspection feature for solder joints on semiconductor packages |
US8809119B1 (en) | 2013-05-17 | 2014-08-19 | Stats Chippac Ltd. | Integrated circuit packaging system with plated leads and method of manufacture thereof |
US9048228B2 (en) | 2013-09-26 | 2015-06-02 | Stats Chippac Ltd. | Integrated circuit packaging system with side solderable leads and method of manufacture thereof |
US9472528B2 (en) | 2014-06-05 | 2016-10-18 | Freescale Semiconductor, Inc. | Integrated electronic package and method of fabrication |
US10804185B2 (en) | 2015-12-31 | 2020-10-13 | Texas Instruments Incorporated | Integrated circuit chip with a vertical connector |
CN106409785A (zh) * | 2016-11-30 | 2017-02-15 | 天水华天科技股份有限公司 | 一种薄型阵列塑料封装件及其生产方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
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BE562490A (de) * | 1956-03-05 | 1900-01-01 | ||
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-
2010
- 2010-01-15 US US12/688,158 patent/US8709870B2/en active Active
- 2010-08-05 DE DE102010033550.9A patent/DE102010033550B4/de active Active
- 2010-08-06 CN CN201010248616.2A patent/CN102024721B/zh active Active
-
2014
- 2014-04-14 US US14/252,011 patent/US9159586B1/en active Active
Also Published As
Publication number | Publication date |
---|---|
DE102010033550B4 (de) | 2019-05-16 |
CN102024721A (zh) | 2011-04-20 |
US9159586B1 (en) | 2015-10-13 |
US8709870B2 (en) | 2014-04-29 |
US20110033977A1 (en) | 2011-02-10 |
CN102024721B (zh) | 2015-07-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R082 | Change of representative |
Representative=s name: CANZLER & BERGMEIER PATENTANWAELTE, DE |
|
R081 | Change of applicant/patentee |
Owner name: MAXIM INTEGRATED PRODUCTS, INC., SAN JOSE, US Free format text: FORMER OWNER: MAXIM INTEGRATED PRODUCTS, INC., SUNNYVALE, CALIF., US Effective date: 20120914 Owner name: MAXIM INTEGRATED PRODUCTS, INC., US Free format text: FORMER OWNER: MAXIM INTEGRATED PRODUCTS, INC., SUNNYVALE, US Effective date: 20120914 |
|
R082 | Change of representative |
Representative=s name: PATENTANWAELTE CANZLER & BERGMEIER PARTNERSCHA, DE Effective date: 20120914 Representative=s name: CANZLER & BERGMEIER PATENTANWAELTE, DE Effective date: 20120914 |
|
R012 | Request for examination validly filed |
Effective date: 20140208 |
|
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |