DE102017217595B4 - Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße - Google Patents

Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße Download PDF

Info

Publication number
DE102017217595B4
DE102017217595B4 DE102017217595.8A DE102017217595A DE102017217595B4 DE 102017217595 B4 DE102017217595 B4 DE 102017217595B4 DE 102017217595 A DE102017217595 A DE 102017217595A DE 102017217595 B4 DE102017217595 B4 DE 102017217595B4
Authority
DE
Germany
Prior art keywords
package
type
assembly line
processing
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102017217595.8A
Other languages
English (en)
Other versions
DE102017217595A1 (de
Inventor
Thorsten Meyer
Gerald Ofner
Peter Scherl
Stephan Bradl
Stefan Miethaner
Alexander Heinrich
Horst Theuss
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102017217595A1 publication Critical patent/DE102017217595A1/de
Application granted granted Critical
Publication of DE102017217595B4 publication Critical patent/DE102017217595B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

Verfahren zum Produzieren von Halbleitervorrichtungen im Gehäuse, wobei das Verfahren Folgendes umfasst:Bereitstellen einer ersten Gehäusesubstratplatte;Bereitstellen einer zweiten Gehäusesubstratplatte; undBewegen der ersten und der zweiten Gehäusesubstratplatte durch eine Fertigungsstraße, die mehrere Gehäusefertigungswerkzeuge umfasst, unter Verwendung eines Steuermechanismus,wobei Halbleitervorrichtungen im Gehäuse vom ersten Typ auf der ersten Gehäusesubstratplatte gebildet werden und Halbleitervorrichtungen im Gehäuse vom zweiten Typ auf der zweiten Gehäusesubstratplatte gebildet werden, wobei die Halbleitervorrichtungen im Gehäuse vom zweiten Typ ein anderer Gehäusetyp sind als die Halbleitervorrichtungen im Gehäuse vom ersten Typ, undwobei der Steuermechanismus sowohl die erste als auch die zweite Gehäusesubstratplatte durch die Fertigungsstraße auf nichtlineare Weise bewegt.

Description

  • Gebiet der Technologie
  • Die vorliegende Anmeldung bezieht sich auf Halbleitergehäuse (Halbleiter Packaging) und bezieht sich insbesondere auf Gehäusefertigungsstraßen mit hoher Kapazität.
  • Hintergrund
  • Ein Halbleitergehäuse (Halbleiter Package) wird verwendet, um eine integrierte Schaltung (z.B. einen Mikroprozessor, eine Mikrosteuereinheit, eine ASIC-Vorrichtung, einen Sensor, einen Leistungstransistor usw.) zu schützen und eine elektrische und thermische Schnittstelle zwischen der integrierten Schaltung und einer externen Komponente wie z.B. einer Leiterplatte bereitzustellen. Typischerweise ist ein Halbleitergehäuse so konstruiert, um die integrierten Schaltung vor potentiell schädigenden Umgebungsbedingungen zu schützen, wie z.B. extremen Temperaturschwankungen, Feuchtigkeit, Staubpartikeln usw. Zusätzlich enthält das Halbleitergehäuse externe Anschlüsse (z.B. Anschlussdrähte (Leads), Kontaktstellen (Pads) usw.), die eine elektrische Schnittstelle zwischen Anschlüssen der integrierten Schaltung und der externen Komponente bereitstellen.
  • Eine Vielzahl unterschiedlicher Gehäusetypen sind im Verlauf der Weiterentwicklung der Halbleiterindustrie entwickelt worden. Einer der ersten entwickelten Gehäusetypen war das sogenannte TO-Gehäuse („Transistor outline“-Gehäuse), das einen einzelnen Halbleiterchip wie z.B. einen Transistor oder eine Diode einkapselt und zwei oder drei Anschlussdrähte enthält, die sich direkt aus dem Einkapselungsabschnitt erstrecken. Ein Gehäusetyp, der dem TO-Gehäuse folgte, ist das sogenannte DIP („Dual in-line“-Gehäuse), das eine höhere Zahl von Anschlussdrähten und mehr I/O-Fähigkeit als das TO-Gehäuse bietet. Ein Gehäusetyp, der dem DIP-Gehäuse folgte, ist das sogenannte QFP („Quad-flat-package“), das eine hohe Zahl von Anschlussdrähten aufgrund der Bereitstellung von „flügelartigen“ („gull wing“) Anschlussdrähten auf jeder der vierten Seiten des Gehäuses bietet. Von da an entwickelten sich die sogenannten Oberflächenmontagegehäuse. Oberflächenmontagegehäuse enthalten flache Kontaktstellen anstelle von Anschlussdrähten und reduzieren dadurch den Platz. Ein Beispiel eines Oberflächenmontagegehäuses ist ein BGA („Ball grid array“), das eine Gitteranordnung von Lotperlen auf einer Unterseite des Gehäuses besitzt, die verwendet werden, um externe elektrische Anschlüsse bereitzustellen.
  • Bisher ist eine große Anzahl von Standardgehäusetypen vorhanden, die kommerziell verfügbar sind und weithin verwendet werden. Beispiele dieser Gehäusetypen enthalten das DIP („dual in-line“-Gehäuse), LGA („land grid array“), MCM („multichip module“), LCC („leaded chip carrier“), PGA („pin grid array“), CFP („ceramic flat pack“), QFN („quad flat noleads“), TSOP („thin small-outline package“) und WLB („Wafer Level Ball Grid Array“). Es ist eine wesentliche Verschiedenartigkeit in der inneren Konstruktion dieser Gehäuse und eine wesentliche Variation der Prozesse, die zur Herstellung jedes dieses Gehäusetypen verwendet werden, vorhanden. Verdrahtungstechniken können variieren (z.B. Drahtbonden, Lotperle, Dünnschichtbefestigung usw.). Einkapselungstechniken können variieren (z.B. Spritzpressen, Formpressen, Laminierung usw.). Die treibenden Faktoren, die motivieren, Gehäusetypen und Prozesstechniken vor anderen auszuwählen, enthalten Kosten, elektrische Leistungsfähigkeit, thermische Leistungsfähigkeit, Zusammenschaltungsdichte, Systemintegrationsfähigkeit und Zuverlässigkeit. Typischerweise ist während der Lebensdauer eines Produkts anfangs die Leistungsfähigkeit die wichtigste Überlegung, wenn jedoch das Produkt die Phasen seiner Lebensdauer durchläuft, werden die Kosten zum dominanten Faktor.
  • Eine Herangehensweise zum Reduzieren der Gehäusefertigungskosten ist es, Parallelverarbeitungstechniken zu nutzen. Parallelverarbeitung bezieht sich auf eine Technik, in der der derselbe Gehäusebildungsprozess (z.B. Drahtbonden, Chipbefestigung, Einkapselung usw.) gleichzeitig an mehreren Gehäusebildungsorten ausgeführt wird. Ein Beispiel dieser Technik beinhaltet Verwenden eines Anschlussdrahtrahmenstreifens (Leadframestreifen) mit einer hohen Anzahl identischer Einheitszellen (z.B. 10, 20, 50 usw.), wobei jede Einheitszelle die Anschlussdrahtkonstruktion des gewünschten Gehäusetyps aufweist. Die Anschlussdrahtrahmenstreifen werden in verschiedene Gehäusebildungswerkzeuge (z.B. ein Chipbefestigungswerkzeug, ein Gusswerkzeug, ein Anschlussdrahtbeschneidungswerkzeug usw.) geladen, und Gehäusebildungsverarbeitung wird gleichzeitig auf jede Einheitszelle in dem Anschlussdrahtrahmenstreifen angewandt. Schließlich werden die Einheitsanschlussdrahtrahmen (Einheitsleadframe) vereinzelt, und eine Anzahl identischer Gehäuse wird produziert.
  • Bisher werden Gehäusefertigungsstraßen gebaut, um einen einzigen Gehäusetyp (z.B. CFP, QFN, TSOP usw.) zu produzieren. Jede Gehäusefertigungsstraße erfordert Investitionen, Planung, Aufbauen von Materialien, Ablaufdesign und einen Produktionsort, der für das Produzieren nur eines Gehäusetyps dediziert ist. Diese Faktoren führen zu erhöhten Kosten für jedes Gehäuse.
  • Die Druckschrift US 2016 / 0 118 333 A1 betrifft eine Halbleitervorrichtung und ein Verfahren zur Herstellung eines 3D-Gehäuses mit kurzer Zykluszeit und hoher Ausbeute.
  • Die Druckschrift US 2002 / 0 017 708 A1 betrifft ein Verfahren zur Herstellung von Halbleiterprodukten unterschiedlicher Sorten in kleinen Mengen in einer Massenproduktionslinie sowie ein zugehöriges System.
  • Die Druckschrift US 2005 / 0 133 340 A1 betrifft ein fördertechnisches Lager- und Transportsystem.
  • Die Druckschrift US 5 402 350 A betrifft eine Zeitplanung für Multi-Task-Fertigungsanlagen.
  • Kurzfassung
  • Ein Verfahren zum Produzieren von Halbleitervorrichtungen im Gehäuse ist offenbart. Gemäß einer Ausführungsform enthält das Verfahren Bereitstellen einer ersten Gehäusesubstratplatte. Eine zweite Gehäusesubstratplatte wird bereitgestellt. Die erste und die zweite Gehäusesubstratplatte werden durch eine Fertigungsstraße, die mehrere Gehäusefertigungswerkzeuge enthält, unter Verwendung eines Steuermechanismus bewegt. Halbleitervorrichtungen im Gehäuse vom ersten Typ werden auf der ersten Gehäusesubstratplatte gebildet, und Halbleitervorrichtungen im Gehäuse vom zweiten Typ werden auf der zweiten Gehäusesubstratplatte gebildet. Die Halbleitervorrichtung im Gehäuse vom zweiten Typ ist von der Halbleitervorrichtung im Gehäuse vom ersten Typ verschieden. Der Steuermechanismus bewegt sowohl die erste als auch die zweite Gehäusesubstratplatte auf nichtlineare Weise durch die Fertigungsstraße.
  • Gemäß einer weiteren Ausführungsform enthält das Verfahren Bereitstellen erster und zweiter Gehäusesubstratplatten, wobei jede Platte mehrere Gehäusebildungsorte enthält. Eine Fertigungsstraße, die mehrere Verarbeitungswerkzeuge enthält, die konfiguriert sind, Gehäusebildungsverarbeitung für jeden Gehäusebildungsort in den ersten und zweiten Platten auszuführen, ist bereitgestellt. Ein Steuermechanismus, der konfiguriert ist, die ersten und die zweiten Gehäusesubstratplatten zu identifizieren und die ersten und die zweiten Platten in jedes aus den Verarbeitungswerkzeugen in der Fertigungsstraße auf eine nichtlineare Weise zu laden, ist bereitgestellt. Die erste Platte wird durch die Fertigungsstraße unter Verwendung des Steuermechanismus bewegt, um Gehäuse vom ersten Gehäusetyp zu bilden. Die zweite Platte wird durch die Fertigungsstraße unter Verwendung des Steuermechanismus bewegt, um Gehäuse vom zweiten Gehäusetyp zu bilden, die von dem ersten Gehäusetyp verschieden sind. Der Steuermechanismus lädt die ersten Platten in nur diejenigen Verarbeitungswerkzeuge in der Fertigungsstraße, die erforderlich sind, um den ersten Gehäusetyp zu produzieren, und lädt die zweiten Platten in nur diejenigen Verarbeitungswerkzeuge in der Fertigungsstraße, die erforderlich sind, um den zweiten Gehäusetyp zu produzieren.
  • Gemäß einer weiteren Ausführungsform enthält das Verfahren Bereitstellen von mehreren Gehäusesubstratplatten, wobei jede Platte die gleiche Größe aufweist und wenigstens 60,96cm x 45,72cm (24" x 18") ist. Eine Fertigungsstraße, die mehrere Verarbeitungswerkzeuge aufweist, die mit 60,96cm x 45,72cm (24" x 18")-Platten kompatibel ist, ist bereitgestellt. Eine erste Gruppe der Verarbeitungswerkzeuge in der Fertigungsstraße ist konfiguriert, jeden Gehäuseverarbeitungsschritt für einen ersten Gehäusetyp auszuführen, und eine zweite Gruppe der Verarbeitungswerkzeuge in der Fertigungsstraße, die von der ersten Gruppe verschieden ist, ist konfiguriert, jeden Gehäuseverarbeitungsschritt für einen zweiten Gehäusetyp, der von dem ersten Gehäusetyp verschieden ist, auszuführen. Ein Steuermechanismus, der konfiguriert ist, eine Substratplatte, die in der Fertigungsstraße ist, zu identifizieren und die identifizierte Platte in eines der Verarbeitungswerkzeuge in der ersten und der zweiten Gruppe zu laden, ist bereitgestellt. Der Steuermechanismus wird verwendet, um eine Gehäusesubstratplatte zu identifizieren und zu bestimmen, ob die identifizierte Platte Gehäusebildungsorte vom ersten oder vom zweiten Gehäusetyp umfasst, die identifizierte Platte in eines aus den Verarbeitungswerkzeugen in der ersten Gruppe zu laden in dem Fall, dass die identifizierte Platte Gehäusebildungsorte vom ersten Gehäusetyp umfasst, und die identifizierte Platte in eines der Verarbeitungswerkzeuge in der zweiten Gruppe zu laden in dem Fall, dass die identifizierte Platte Gehäusebildungsorte vom zweiten Gehäusetyp umfasst.
  • Figurenliste
  • Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgerecht in Bezug aufeinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile. Die Merkmale der verschiedenen dargestellten Ausführungsformen können kombiniert sein, sofern sie einander nicht ausschließen. Ausführungsformen sind in den Zeichnungen abgebildet und in der folgenden Beschreibung genau beschrieben.
    • 1 bildet eine lineare Fertigungsstraße gemäß einer Ausführungsform ab.
    • 2 bildet eine nichtlineare Fertigungsstraße gemäß einer Ausführungsform ab.
    • 3 bildet einen Prozessablauf zum Produzieren von Halbleitergehäusen vom ersten Gehäusetyp unter Verwendung der nichtlinearen Fertigungsstraße gemäß einer Ausführungsform ab.
    • 4 bildet einen Prozessablauf zum Produzieren von Halbleitergehäusen vom zweiten Gehäusetyp unter Verwendung der nichtlinearen Fertigungsstraße gemäß einer Ausführungsform ab.
    • 5, die die 5A, 5B und 5C enthält, bildet ein Verfahren zum Anpassen von Gehäusesubstratplatten gemäß einer Ausführungsform ab. 5A bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte für einen ersten Gehäusetyp ab, 5B bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte für einen zweiten Gehäusetyp ab, und 5C bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte für einen dritten Gehäusetyp ab.
    • 6 bildet einen Prozessablauf zum Herstellen eines Gehäuses vom TSLP-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 7 bildet einen Prozessablauf zum Herstellen eines Gehäuses vom SS08-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 8 bildet einen Prozessablauf zum Herstellen eines Gehäuses vom SS08-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer weiteren Ausführungsform ab.
    • 9 bildet einen Prozessablauf zum Herstellen eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 10 bildet einen Prozessablauf zum Herstellen Gehäuses vom eWLB-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 11 bildet einen Prozessablauf zum Herstellen eines Gehäuses vom eWLB-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer weiteren Ausführungsform ab.
    • 12, die die 12A, 12B und 12C enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 13, die die 13A, 13B und 13C enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 14, die die 14A und 14B enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 15, die die 15A und 15B enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gemäß einer Ausführungsform ab.
    • 16, die die 16A, 16B und 16C enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße ab gemäß einer Ausführungsform, die von der mit Bezug auf die 12-15 beschriebenen Ausführungsform verschieden ist.
    • 17, die die 17A, 17B und 17C enthält, bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße ab gemäß einer weiteren Ausführungsform, die von der mit Bezug auf die 12-15 beschriebenen Ausführungsform verschieden ist.
    • 18 bildet ausgewählte Prozessschritte zum Bilden eines Gehäuses vom VQFN-Typ unter Verwendung einer nichtlinearen Gehäusefertigungsstraße ab gemäß einer weiteren Ausführungsform, die von der mit Bezug auf die 12-15 beschriebenen Ausführungsform verschieden ist.
    • 19 bildet ein VQFN-Gehäuse, das unter Verwendung einer nichtlinearen Gehäusefertigungsstraße gebildet ist, gemäß einer weiteren Ausführungsform ab, die von der mit Bezug auf die 12-16 beschriebenen Ausführungsform verschieden ist und von der mit Bezug auf die 16-18 beschriebenen Ausführungsform verschieden ist.
  • Ausführliche Beschreibung
  • Hier beschriebene Ausführungsformen enthalten Verfahren zum gleichzeitigen Bilden von Gehäusen verschiedener Halbleitervorrichtungen in einer Vielzahl unterschiedlicher Gehäusetypen (z.B. CFP, QFN, TSOP usw.). Diese Gehäuse werden unter Verwendung von Platten (Panels), die an den erforderlichen Gehäusetyp während des Herstellungsprozesses angepasst werden, produziert. Die Größe dieser Platten kann sehr groß sein (z.B. 45,72cm x 60,96cm (18" x 24")). Die genaue Anzahl der Gehäusebildungsorte pro Platte variiert abhängig von dem Gehäusetyp und der Gehäusegröße. Bei Verwendung einer 8 mm2-Gehäusegrundfläche als Beispiel kann eine dieser sehr großen Platten verwendet werden, um ungefähr 4.000 Gehäuse zu produzieren. Jedes der Gehäusefertigungswerkzeuge in der Fertigungsstraße ist mit diesen sehr großen Platten kompatibel und kann Gehäusekonstruktionsschritte für jeden Gehäusebildungsort auf diesen Platten ausführen. Beispiele der Gehäusefertigungswerkzeuge enthalten Gusswerkzeuge, Drahtbonder, Laminatoren, Sprühreinigungswerkzeuge, Galvanisierungswerkzeuge usw. Durch Verwenden der sehr großen Plattengrößen in der Fertigungsstraße wird die Parallelisierung erhöht und die Kosten pro Gehäuse werden verringert.
  • Gemäß hier beschriebenen vorteilhaften Ausführungsformen wird eine nichtlineare Fertigungsstraße zusammen mit einem Plattenbewegungssteuermechanismus verwendet, um die notwendigen Verarbeitungsschritte für unterschiedliche Gehäusetypen gleichzeitig auszuführen. Gemäß einer nichtlinearen Verarbeitungstechnik laufen Gehäusepartien (d.h. Platten oder Plattengruppen) nicht der Reihe nach von einem Gehäusefertigungswerkzeug zu dem nächsten in einer linearen Reihenfolge durch die Fertigungsstraße. Stattdessen bewegt sich eine spezielle Gehäusepartie, die einem erste Gehäusetyp (z.B. QFN) zugeordnet ist, durch eine ausgewählte Gruppe von Gehäusefertigungswerkzeugen, die dem ersten Gehäusetyp zugeordnet ist. Indessen läuft eine zweite Gehäusepartie, die einem zweiten, unterschiedlichen Gehäusetyp (z.B. WLB) zugeordnet ist, durch eine unterschiedliche Gruppe von Gehäusefertigungswerkzeugen, die dem zweiten Gehäusetyp zugeordnet ist, und kann sich durch gemeinsame Verarbeitungswerkzeuge in einer anderen Reihenfolge bewegen. Mit anderen Worten ist der nichtlineare Prozess fähig, die Reihenfolge der Verarbeitungsschritte zu ändern und insgesamt Verarbeitungsschritte zu überspringen oder hinzuzufügen basierend auf dem Gehäusetyp. Das ist durch einen Steuermechanismus ermöglicht, der eine Gehäusepartie zu irgendeinem der Verarbeitungswerkzeuge in der Fertigungsstraße nach der Fertigstellung jedes Verarbeitungsschritts bewegen kann. Der Steuermechanismus identifiziert jede Partie, bestimmt, welche Art von Gehäusetyp oder -typen in der identifizierten Partie enthalten sind, und lädt die Partie in das geeignete Verarbeitungswerkzeug (oder die Warteschlange für das geeignete Verarbeitungswerkzeug). Auf diese Weise steuert der Steuermechanismus den Fluss der Gehäusepartien durch die Fertigungsstraße und stellt sicher, dass jede Partie in nur denjenigen Verarbeitungswerkzeugen platziert wird, die zur Produktion des Gehäusetyps, dem diese Partien zugeordnet sind, notwendig sind. Außerdem kann der Steuermechanismus den Systemdurchsatz durch Überwachen der Verfügbarkeit der Verarbeitungswerkzeuge und/oder Verzögerungszeiten und Laden der Verarbeitungswerkzeuge basierend auf einem Lastausgleichsschema optimieren.
  • Bezugnehmend auf 1 ist eine herkömmliche lineare Fertigungsstraße 100 gemäß einer Ausführungsform abgebildet. Diese allgemeine Fertigungsstraße ist auf jeden aus einer Vielzahl von allgemein bekannten Gehäusetypen (z.B. MCM, LCC, PGA, CFP, QFN, TSOP usw.) anwendbar. Diese herkömmliche lineare Gehäusefertigungsstraße 100 kann jedoch typischerweise nur einen dieser Gehäusetypen produzieren. Das heißt, die herkömmliche lineare Gehäusefertigungsstraße 100 enthält nur die Art von Verarbeitungswerkzeugen, die einen speziellen Gehäusetyp produzieren, und ist physikalisch auf eine Weise ausgelegt, diesen Gehäusetyp zu produzieren. Die herkömmliche lineare Gehäusefertigungsstraße 100 enthält insgesamt fünf Verarbeitungswerkzeuge, und zwar ein erstes Verarbeitungswerkzeug 102, ein zweites Verarbeitungswerkzeug 104, ein drittes Verarbeitungswerkzeug 106, ein viertes Verarbeitungswerkzeug 108 und ein fünftes Verarbeitungswerkzeug 110. Diese Verarbeitungswerkzeuge können konfiguriert sein, Gehäusebildungsschritte auszuführen wie z.B.: Drahtbonden, Ätzen, Laminierung, Spritzgießen, Sprühreinigen, Elektrogalvanisieren, Ätzen, Anschlussdrahtbeschneiden, Schneiden, usw. Für Gehäuse der Art mit Anschlussdrahtrahmen können die Verarbeitungswerkzeuge konfiguriert sein, einen Anschlussdrahtrahmenstreifen mit mehreren Einheitsanschlussdrahtrahmen in jedem Anschlussdrahtrahmen zu laden und zu verarbeiten.
  • Die herkömmliche lineare Gehäusefertigungsstraße 100 ist in dem Sinn linear, dass, nachdem ein Gehäuseverarbeitungsschritt auf einer der Gehäusepartien (package lots) durch eines der Verarbeitungswerkzeuge fertiggestellt ist, diese Gehäusepartie zu einem der nachgelagerten Verarbeitungswerkzeuge weiterlaufen muss. Somit ist die Reihenfolge, in der die Gehäusepartien die Verarbeitungswerkzeuge durchlaufen, immer gleich. Die einzige Flexibilität in dieser Hinsicht ist, dass ein oder mehrere Schritte in der Reihenfolge übersprungen werden können und die Gehäusepartie zu weiter nachgelagerten Verarbeitungswerkzeugen weitergeleitet werden kann. Dieses Prinzip ist durch die zwei Prozessabläufe für zwei unterschiedliche Gehäusepartien dargestellt, die in 1 bereitgestellt sind. Eine erste Gehäusepartie 112 durchläuft linear die Fertigungsstraße direkt von dem ersten Verarbeitungswerkzeug 102 zu dem zweiten Verarbeitungswerkzeug 104 und dann direkt von dem zweiten Verarbeitungswerkzeug 104 zu dem dritten Verarbeitungswerkzeug 106 und dann direkt von dem dritten Verarbeitungswerkzeug 106 zu dem vierten Verarbeitungswerkzeug 108 und dann direkt von dem vierten Verarbeitungswerkzeug 108 zu dem fünften Verarbeitungswerkzeug 110. Die zweite Gehäusepartie 114 durchläuft linear die Fertigungsstraße direkt von dem ersten Verarbeitungswerkzeug 102 zu dem zweiten Verarbeitungswerkzeug 104 und dann direkt von dem zweiten Verarbeitungswerkzeug 104 zu dem vierten Verarbeitungswerkzeug 108 und dann direkt von dem vierten Verarbeitungswerkzeug 108 zu dem fünften Verarbeitungswerkzeug 110. Somit überspringt die zweite Gehäusepartie 114 das dritte Verarbeitungswerkzeug 106. Jedoch durchlaufen sowohl die erste als auch die zweite Gehäusepartie 112, 114 die Verarbeitungswerkzeuge der herkömmlichen linearen Gehäusefertigungsstraße 100 in derselben linearen Richtung.
  • Typischerweise erfordern in linearen Fertigungsstraßen wie z.B. der beispielhaften Fertigungsstraße 100, die mit Bezug auf 1 beschrieben ist, die Verarbeitungswerkzeuge unterschiedliche Zeiten, um ihren jeweiligen Gehäusebildungsschritt auszuführen. Das erfordert Puffern zwischen den Verarbeitungswerkzeugen und produziert Engpässe in dem Prozess, die den Durchsatz reduzieren.
  • Bezugnehmend auf 2 ist eine nichtlineare Gehäusefertigungsstraße 200 gemäß einer Ausführungsform abgebildet. Die nichtlineare Gehäusefertigungsstraße 200 enthält insgesamt fünfzehn Verarbeitungswerkzeuge, und zwar ein erstes Verarbeitungswerkzeug 202, ein zweites Verarbeitungswerkzeug 204, ein drittes Verarbeitungswerkzeug 206, ein viertes Verarbeitungswerkzeug 208, ein fünftes Verarbeitungswerkzeug 210, ein sechstes Verarbeitungswerkzeug 212, ein siebtes Verarbeitungswerkzeug 214, ein achtes Verarbeitungswerkzeug 216, ein neuntes Verarbeitungswerkzeug 218, ein zehntes Verarbeitungswerkzeug 220, ein elftes Verarbeitungswerkzeug 222, ein zwölftes Verarbeitungswerkzeug 224, ein dreizehntes Verarbeitungswerkzeug 226, ein vierzehntes Verarbeitungswerkzeug 228 und ein fünfzehntes Verarbeitungswerkzeug 230. Die Verarbeitungswerkzeuge sind in Cluster gruppiert, und zwar in ein erstes Cluster 250, ein zweites Cluster 260, ein drittes Cluster 270, ein viertes Cluster 280 und ein fünftes Cluster 290. Jedes Cluster enthält drei aus den Verarbeitungswerkzeugen. Das ist nur ein Beispiel, und die Gesamtzahl von Verarbeitungswerkzeugen, die Gesamtzahl von Clustern und die Anzahl von Verarbeitungswerkzeugen in jedem Cluster können variieren.
  • Die Fertigungsstraße 200 ist nichtlinear in dem Sinn, dass, nachdem eine Gehäusepartie die Verarbeitung in einem aus den Verarbeitungswerkzeugen fertigstellt, diese Gehäusepartie zu irgendeinem der Verarbeitungswerkzeuge in der Fertigungsstraße 200 gehen kann, einschließlich irgendeines der Verarbeitungswerkzeuge, die vorher für diese Gehäusepartie verwendet worden sind. Somit sind die potentiellen Verarbeitungsschritte, die auf eine spezielle Gehäusepartie angewandt werden können, um Größenordnungen höher als in der linearen Fertigungsstraße 100, die mit Bezug auf 1 beschrieben ist. Außerdem können zwei unterschiedliche Gehäusepartien die nichtlineare Fertigungsstraße 200 durchlaufen und gleichzeitig eindeutige Gehäuseverarbeitung erhalten. Beispielsweise kann eine erste Gehäusepartie die Fertigungsstraße 200 durchlaufen und eine Gehäuseverarbeitung erhalten, die für einen ersten Gehäusetyp (z.B. VQFN, SON, TON usw.) eindeutig ist, und eine zweite Gehäusepartie kann die Fertigungsstraße 200 durchlaufen und eine Gehäuseverarbeitung erhalten, die für einen zweiten Gehäusetyp (z.B. DS ohne Anschlussdrähte, eWLB, WLB usw.) eindeutig ist. Verschiedene Verarbeitungsschritte, die für einen Gehäusetyp, jedoch nicht für den anderen erforderlich sind, können gleichzeitig für die erste und die zweite Gehäusepartie ausgeführt werden. Das ist nicht möglich bei Verwendung der herkömmlichen linearen Fertigungsstraße, die mit Bezug auf 1 beschrieben ist.
  • Die nichtlineare Fertigungsstraße 200 enthält einen Steuermechanismus 232, der die Bewegung der verschiedenen gerade hergestellten Gehäusepartien durch die Fertigungsstraße 200 ermöglicht. Der Steuermechanismus 232 ist unter anderem für das Laden der Gehäusepartien in die verschiedenen Verarbeitungswerkzeuge in der nichtlinearen Gehäusefertigungsstraße 200, Entfernen der Gehäusepartien aus den verschiedenen Verarbeitungswerkzeugen nachdem die Gehäuseverarbeitung fertiggestellt ist und Weiterleiten jeder der Gehäusepartien, die in der Herstellung sind, zu dem korrekten Verarbeitungswerkzeug zur nachfolgenden Verarbeitung zuständig.
  • Der Steuermechanismus 232 ist konfiguriert, jede aus den Gehäusepartien, die in der Herstellung sind, zu identifizieren. Das kann durch Bereitstellen eines eindeutigen Bezeichners auf jeder Gehäusepartie und einen entsprechenden Mechanismus, der konfiguriert ist, den eindeutigen Bezeichner zu detektieren, erreicht werden. Beispielsweise kann jede Gehäusepartie einen Barcode enthalten, und der Steuermechanismus 232 kann einen Barcode-Scanner enthalten. Alternativ kann eine Anzahl von Barcode-Scannern über die Fertigungsstraße 200 verteilt sein und eine Kommunikationsverbindung (z.B. eine drahtlose oder drahtgebundene Verbindung) mit dem Steuermechanismus 232 aufweisen. Gemäß einem weiteren Beispiel kann jede Gehäusepartie einen RFID-Sender enthalten und der Steuermechanismus 232 kann einen RFID-Empfänger enthalten oder mit einer Anzahl von über die Fertigungsstraße verteilten RFID-Empfänger-Scannern verbunden sein.
  • Der Steuermechanismus 232 ist konfiguriert, die Identifizierungsinformationen für jede Gehäusepartie zu verwenden, um zu bestimmen welche(r) Gehäusetyp(en) der identifizierten Gehäusepartie zugeordnet sind. Beispielsweise kann der Steuermechanismus 232 bestimmen, ob die identifizierte Gehäusepartie Gehäuse vom TSLP-Typ, Gehäuse vom SSO8-Typ, Gehäuse vom VQFN-Typ, Gehäuse vom „Fan-Out Wafer Level Package“-Typ (z.B. vom eWLB-Typ) usw. enthält. Das kann unter Verwendung einer Nachschlagetabelle erreicht werden, die einen eindeutigen Bezeichner einer speziellen Gehäusepartie dem Gehäusetyp zuordnet. Die Nachschlagetabelle kann beispielsweise in einem Speicher des Steuermechanismus 232 gespeichert sein. Alternativ können die Informationen über den Gehäusetyp in den Bezeichner für jede Gehäusepartie integriert sein.
  • Der Steuermechanismus 232 kann die Identifizierung der Gehäusepartien während irgendeines aus den oder aller Verarbeitungsschritte für jede gerade hergestellte Gehäusepartie ausführen. Beispielsweise kann der Steuermechanismus 232 Gehäuseidentifizierung an dem Austrittspunkt jedes der Verarbeitungswerkzeuge der nichtlinearen Fertigungsstraße 200 ausführen. Alternativ kann die Gehäuseidentifizierung nur nach dem Austrittspunkt jedes Clusters vorgenommen werden, wenn die Gehäusepartie durch den zentralen Kern der nichtlinearen Fertigungsstraße 200 läuft.
  • Der Steuermechanismus 232 ist konfiguriert, für jede Gehäusepartie in der Herstellung zu bestimmen, welche Folge von Verarbeitungsschritten fertiggestellt worden ist und welche Folge von Verarbeitungsschritten noch erforderlich ist. Das kann unter Verwendung eines Katalogs, der sich in einem zentral angeordneten Speicher des Steuermechanismus 232 befindet und der jede Partie einer geordneten Liste von Schritten zuordnet und angibt, welche dieser Schritte fertiggestellt worden sind, erreicht werden. Alternativ können einige dieser oder alle Informationen auf der Gehäusepartie selbst gespeichert sein. Unter Verwendung des SS08-Gehäusetyps als ein Beispiel kann der Steuermechanismus 232 bestimmen, dass eine spezielle Partie bereits die Verarbeitungsschritte, die Laminierung, Bausteinbefestigung, Plasmareinigung, Drucken und Chip-Befestigung enthalten, erhalten hat. Der Steuermechanismus 232 kann bestimmen, dass diese spezielle Partie noch Verarbeitungsschritte erfordert, die (in dieser Reihenfolge) Formpressen (compression molding), Schleifen, Lasermarkieren, Entbonden, Kupferätzen, Laminierung, Galvanisieren, Reinigen und Trennen enthalten. Basierend auf dieser Bestimmung bestimmt der Steuermechanismus 232, dass der nächste erforderliche Schritt Formpressen ist, und sendet deshalb die spezielle Partie zu dem Formpresswerkzeug. Sobald dieser Prozess endet, führt der Steuermechanismus 232 eine aktualisierte Identifizierung- und Bestimmungsfolge aus und sendet die Partie zu dem Werkzeug, das Schleifen (d.h. den nächsten Schritt in dem Prozess) ausführt. Die Folge wiederholt sich, bis die Produktion fertiggestellt ist.
  • Der Steuermechanismus 232 ist konfiguriert, den Durchsatz der nichtlinearen Fertigungsstraße 200 basierend auf einer Anzahl von anwenderdefinierten Zielen zu optimieren. Beispiele für anwenderdefinierte Ziele enthalten die mittlere Verarbeitungszeit für jede Gehäusepartie, die die nichtlineare Fertigungsstraße durchläuft, die mittlere Verarbeitungszeit für eine Teilmenge priorisierter Gehäusepartien, die die nichtlineare Fertigungsstraße durchlaufen, die Nutzung jedes Verarbeitungswerkzeugs in Bezug auf Zeit oder Energieeffizienz, usw. Basierend auf den anwenderdefinierten Zielen kann der Steuermechanismus 232 eine Routine zur optimalen Betriebsmittelzuweisung bestimmen. Die Routine zur optimalen Betriebsmittelzuweisung kann eine Vielzahl von Faktoren berücksichtigen, den aktuellen Zustand der nichtlinearen Fertigungsstraße wie z.B. eine Anzahl von gerade hergestellten Gehäusepartien, die Typen von gerade hergestellten Gehäusen, die Verfügbarkeit verschiedener Verarbeitungswerkzeuge in der Fertigungsstraße, die Zeit, die für jeden Verarbeitungsschritt erforderlich ist, usw. enthalten. Die anwenderdefinierten Ziele und die Routine zur optimalen Betriebsmittelzuweisung können durch einen Bediener manuell eingegeben werden, können durch Software, die in einem Speicher des Steuermechanismus 232 gespeichert ist, implementiert sein oder können durch einmal programmierbare Hardware, die in dem Steuermechanismus 232 integriert ist, implementiert sein.
  • Gemäß einer Ausführungsform ist die nichtlineare Gehäusefertigungsstraße 200 konfiguriert, Gehäusesubstratplatten zu verwenden, um Parallelverarbeitung für jede gerade hergestellte Gehäusepartie auszuführen. Gemäß dieser Technik wird eine Platte von standardisierter Größe als ein Substrat zur Gehäusebildung verwendet. Diese Platte von standardisierter Größe wird durch die nichtlineare Gehäusefertigungsstraße 200 geleitet. Jede Platte von standardisierter Größe enthält mehrere Gehäusebildungsorte. Jedes Verarbeitungswerkzeug in der nichtlinearen Fertigungsstraße ist mit dem Plattenformat kompatibel, so dass die Verarbeitungswerkzeuge die Platten laden, ihren jeweiligen Gehäuseverarbeitungsschritt (Drahtbonden, Spritzgießen, Metallätzen usw.) auf jedem Gehäusebildungsort der Platte ausführen und die Platten zur Übertragung verfügbar machen, wenn die Verarbeitung fertiggestellt ist, können. Die Platten können sehr groß sein und deshalb eine große Anzahl von Gehäusen aufnehmen. Beispielsweise sind die Platten gemäß einer Ausführungsform 60,96cm x 45,72cm (24" x 18"). Andere Größen sind möglich, und die nichtlineare Gehäusefertigungsstraße 200 kann konfiguriert sein, Platten von zwei oder mehr unterschiedlichen Größen aufzunehmen. Die Platten können elektrisch isolierende Materialien, elektrisch leitfähige Materialien oder beides enthalten. Gemäß einer Ausführungsform enthalten die Platten Schichten aus Aluminium, Polymer, Kupfer. Beispiele dieser Platten enthalten Standard-PCB-Produktionsplatten.
  • Die hier beschriebenen Gehäusepartien beziehen sich auf eine Gruppe von Vorrichtungen, die gleichzeitig dieselben Verarbeitungsschritte erhalten. Diese Gehäusepartien können durch die nichtlineare Gehäusefertigungsstraße 200 durchgehend unter Verwendung eines Kassetten- und Spursystems, das durch den Steuermechanismus 232 gesteuert wird, transportiert werden. Eine Gehäusepartie kann eine einzelne Platte sein. Alternativ kann eine Gehäusepartie mehrere Platten enthalten, die in geordneter Abfolge an jedem Verarbeitungswerkzeug verarbeitet werden und gemeinsam in einer aus mehreren der Kassetten transportiert werden.
  • Bezugnehmend auf 3 ist ein erster Prozessablauf zum Produzieren von Halbleitergehäusen vom ersten Gehäusetyp unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 abgebildet. Der erste Gehäusetyp kann irgendeiner aus einer Vielzahl von Gehäusetypen für integrierte Schaltungen sein, die VQFN, SON, TON, anschlussdrahtlose diskrete Gehäuse, „Fan-Out“-WLB, „Fan-in“-WLB, eingebetteten Chip, ATSLP, TSNP, BGA, Flip-Baugruppen-Gehäusetypen oder irgendeinen anderen Gehäusetyp enthalten. Gemäß dem ersten Prozessablauf wird eine erste Gehäusepartie 302 aus leeren Platten für den Steuermechanismus 232 bereitgestellt. Der Steuermechanismus 232 bewegt die erste Gehäusepartie 302 durch die nichtlineare Fertigungsstraße 200, so dass die erste Gehäusepartie 302 durch eine ausgewählte Gruppe aus Verarbeitungswerkzeugen in einer spezifischen Reihenfolge verarbeitet wird. Insbesondere bewegt der Steuermechanismus 232 die erste Gehäusepartie 302 durch die nichtlineare Fertigungsstraße 200, so dass die erste Gehäusepartie 302 der Reihe nach durch das erste Verarbeitungswerkzeug 202, das zweite Verarbeitungswerkzeug 204, das dritte Verarbeitungswerkzeug 206, das vierte Verarbeitungswerkzeug 208, das fünfte Verarbeitungswerkzeug 210, das achte Verarbeitungswerkzeug 216, das neunte Verarbeitungswerkzeug 218, das zwölfte Verarbeitungswerkzeug 224, das dreizehnte Verarbeitungswerkzeug 226 und das fünfzehnte Verarbeitungswerkzeug 230 verarbeitet wird. Diese ausgewählte Gruppe und Reihenfolge entsprechen dem Prozessablauf, der zum Bilden von Gehäusen vom ersten Gehäusetyp erforderlich ist.
  • Bezugnehmend auf 4 ist ein zweiter Prozessablauf zum Produzieren von Halbleitergehäusen vom zweiten Gehäusetyp unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 abgebildet. Der zweite Gehäusetyp ist von dem ersten Gehäusetyp verschieden und kann irgendeiner aus einer Vielzahl von Gehäusetypen für integrierte Schaltungen sein, die VQFN, SON, TON, anschlussdrahtlose diskrete Gehäuse, „Fan-Out“-WLB, „Fan-In“-WLB, eingebetteten Chip, ATSLP, TSNP, BGA, Flip-Baugruppen-Gehäusetypen oder irgendeinen anderen Gehäusetyp enthalten. Gemäß dem zweiten Prozessablauf wird eine zweite Gehäusepartie 304 aus leeren Platten für den Steuermechanismus 232 bereitgestellt. Der Steuermechanismus 232 bewegt die zweite Gehäusepartie 304 durch die nichtlineare Gehäusefertigungsstraße 200, so dass die erste Gehäusepartie 302 durch eine ausgewählte Gruppe aus Verarbeitungswerkzeugen in einer spezifischen Reihenfolge verarbeitet wird. Insbesondere bewegt der Steuermechanismus 232 die erste Gehäusepartie 302 durch die nichtlineare Fertigungsstraße, so dass die erste Gehäusepartie 302 der Reihe nach durch das erste Verarbeitungswerkzeug 202, das zweite Verarbeitungswerkzeug 204, das dritte Verarbeitungswerkzeug 206, das siebte Verarbeitungswerkzeug 214, das achte Verarbeitungswerkzeug 216, das vierte Verarbeitungswerkzeug 208, das sechste Verarbeitungswerkzeug 212, das zehnte Verarbeitungswerkzeug 220, das elfte Verarbeitungswerkzeug 222, das vierzehnte Verarbeitungswerkzeug 228 und das fünfzehnte Verarbeitungswerkzeug 230 verarbeitet wird. Diese ausgewählte Gruppe und Reihenfolge entsprechen dem Prozessablauf, der zum Bilden von Gehäusen des zweiten Gehäusetyps erforderlich ist. Der zweite Prozessablauf von 4 kann gleichzeitig mit dem ersten Prozessablauf von 3 ausgeführt werden.
  • Allgemein ausgedrückt können die Verarbeitungswerkzeuge der nichtlinearen Gehäusefertigungsstraße 200 irgendwelche aus einer Vielzahl von Verarbeitungswerkzeugen sein, die konfiguriert sind, einen oder mehrere der vorstehend aufgezählten Verarbeitungsschritte auszuführen. Beispiele der Verarbeitungswerkzeuge enthalten ein Gusswerkzeug, ein Laserbohrwerkzeug, ein mechanisches Bohrwerkzeug, ein Sputter-Werkzeug, einen Drahtbonder, einen Laminator, ein Sprühreinigungswerkzeug, ein Galvanisierungswerkzeug und ein Werkzeug zum chemischen Ätzen.
  • Gemäß einer Ausführungsform ist die nichtlineare Gehäusefertigungsstraße 200 so organisiert, dass die Cluster Klassen oder Unterklassen von Gehäuseverarbeitungsschritten entsprechen. Beispielsweise kann das erste Cluster 250 konfiguriert sein, Plattenanpassung auszuführen. Zu diesem Zweck kann das erste Cluster konfiguriert 250 (ein) Werkzeug(e) zum Aufbringen von Klebemittel, (ein) Metallätzwerkzeug(e) und (ein) Galvanisierungswerkzeug(e) enthalten. Das zweite Cluster 260 kann konfiguriert sein, Zusammenschaltung auf erster Ebene (d.h. Verbindung zwischen Chip und Gehäuse) oder Zusammenschaltung zweiter Ebene (Bildung von Anschlüssen auf Gehäuseebene) auszuführen. Zu diesem Zweck kann das zweite Cluster 260 (ein) Werkzeug(e) zum Drahtbonden, (ein) Werkzeug(e) zum Bilden von Lotperlen, (ein) Werkzeug(e) zum Aufschmelzen von Lot und (ein) Werkzeug(e) zur Klammerbefestigung enthalten. Das dritte Cluster 270 kann konfiguriert sein, Chip-Einkapselung auszuführen. Zu diesem Zweck kann das dritte Cluster 270 (ein) Formpresswerkzeug(e) (compression molding), (ein) Spritzpresswerkzeug(e) (transfer molding), (ein) Spritzgusswerkezeug(e) (injection molding) und (ein) Laminierungswerkzeug(e) enthalten. Das vierte Cluster 280 kann konfiguriert sein, Nasschemie auszuführen. Zu diesem Zweck kann das vierte Cluster 280 (ein) Galvanisierungswerkzeug(e), (ein) Metallätzwerkzeug(e), (ein) Photoresistwerkzeug(e) und (ein) Plasmareinigungswerkzeug(e) enthalten. Das fünfte Cluster 290 kann konfiguriert sein, Gehäusetrennung auszuführen. Zu diesem Zweck kann das fünfte Cluster 290 (ein) Schneidewerkzeug(e) und (ein) Anschlussdrahtbeschneidungswerkzeug(e) enthalten.
  • Bezugnehmend auf 5 ist ein Verfahren zum Anpassen der Gehäusesubstratplatten 500 abgebildet. Diese Plattenanpassung kann unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 auf die vorher beschriebene Weise ausgeführt werden. 5A bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte 500 für einen ersten Gehäusetyp ab, 5B bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte 500 für einen zweiten Gehäusetyp ab, und 5C bildet ein Verfahren zum Anpassen einer Gehäusesubstratplatte 500 für einen dritten Gehäusetyp ab, wobei der erste, der zweite und der dritte Gehäusetyp jeweils voneinander verschieden sind. Gemäß einer Ausführungsform ist der erste Gehäusetyp ein „Fan-Out Wafer Level Package“-Gehäusetyp (FO-WLB-, z.B. eWLB-Gehäusetyp), der zweite Gehäusetyp ist der TSLP-Gehäusetyp und der dritte Gehäusetyp ist der VQFN-Gehäusetyp. Für den ersten Gehäusetyp wird eine Klebemittelschicht 502 auf die Oberseite der Platte 500 aufgebracht. Chips können direkt an der Klebemittelschicht 502 befestigt werden, und nachfolgende Verarbeitung kann danach ausgeführt werden. Für den zweiten Gehäusetyp wird ein elektrischer Isolator 504 auf der Oberseite der Platte 500 gebildet. Danach wird ein Anschlussdrahtrahmen (Leadframe) 506 auf dem elektrischen Isolator 504 bereitgestellt. Der Anschlussdrahtrahmen 506 kann getrennt hergestellt werden. Für den dritten Gehäusetyp wird eine Metallschicht 508 auf der Oberseite der Platte 500 gebildet. Die Metallschicht 508 kann auf der Platte 500 mit einer speziellen Dicke, z.B. 12 µm (Mikrometer), 17,5 µm (Mikrometer), 35 µm (Mikrometer), usw. im Voraus gebildet sein. Additive oder subtraktive Prozesse können verwendet werden, um gewünschte und schließlich lokal unterschiedliche Dicken zu erreichen (z.B. Halbätzen). Nachfolgend kann die Metallschicht 508 strukturiert werden, um eine gewünschte Anschlussdrahtrahmenkonfiguration mit mehreren Chip-Kontaktstellen (Diepads) bereitzustellen.
  • Bezugnehmend auf die 6-11 sind Prozessabläufe zum Bilden verschiedener Gehäusetypen unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 abgebildet. Jeder Prozessablauf ist von den anderen in Bezug auf wenigstens einen Verarbeitungsschritt und/oder die Reihenfolge der Verarbeitungsschritte verschieden. Die Prozessabläufe für jeden Gehäusetyp folgen jedoch derselben Grundfolge: (1) Substrat-/Trägeranpassung; (2) Chip-Befestigen; (3) und Zusammenschaltung/Trennung. Gemäß einer Ausführungsform sind die Cluster der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer aus diesen Kategorien gruppiert. Beispielsweise können eines oder mehrere der Cluster alle notwendigen Werkzeuge zur Anpassung von Substrat/Träger enthalten, eines oder mehrere der Cluster können alle notwendigen Werkzeuge zum Chip-Befestigen enthalten, und eines oder mehrere der Cluster können alle notwendigen Werkzeuge zum Zusammenschalten enthalten. Zwei oder mehr Cluster mit identischen Verarbeitungswerkzeugen können in der Fertigungsstraße 200 bereitgestellt sein, um den Durchsatz zu erhöhen und gleichzeitiges Verarbeiten gemeinsamer Schritte zu ermöglichen.
  • Bezugnehmend auf 6 ist ein Prozessablauf zum Herstellen eines Gehäuses vom TSLP-Typ unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer Ausführungsform abgebildet. Gemäß dem Prozessablauf enthält die Substrat/Träger-Anpassung zwei Laminierungsschritte 602, 604, gefolgt von einem Lithographieschritt 606, gefolgt von einem chemischen Reinigungsschritt 608, gefolgt von einem Sn/Tn-Galvanisierungsschritt 610, gefolgt von einem Schritt 612 zum chemischen Entfernen von Resist, gefolgt von einem Schritt zum Aufbringen eines Klebemittels. Das Chip-Befestigen enthält Aufnehmen und Platzieren von Halbleiter-Chips auf den Gehäuseorten 616, gefolgt von Härten 618. Zusammenschalten/Trennen enthält Drahtbonden 620, gefolgt von Formpressen 622, gefolgt von Lasermarkieren 624 der Partienummer, gefolgt von Metallätzen 626, gefolgt von Ni/Au-Metallabscheidung 628, gefolgt von Schneiden der Gehäuse 630.
  • Bezugnehmend auf 7 ist ein Prozessablauf zum Herstellen eines Gehäuses vom SSO8-Typ unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer Ausführungsform abgebildet. In dieser Ausführungsform wird ein extern bereitgestellter Anschlussdrahtrahmen verwendet, z.B. auf die mit Bezug auf 5B beschriebene Weise. Gemäß dem Prozessablauf enthält die Substrat/Träger-Anpassung einen Laminierungsschritt 702, gefolgt von dem Befestigen/der Platzierung des Anschlussdrahtrahmens auf den Gehäusesubstratplatten 704, gefolgt von einem Plasmareinigungsschritt 706. Das Chip-Befestigen enthält Drucken von Lotperlen auf dem Anschlussdrahtrahmen 708, gefolgt von Aufnehmen und Platzieren von Halbleiter-Chips auf den Gehäuseorten des Anschlussdrahtrahmens 710. Zusammenschaltung/Trennung enthält Aufnehmen und Platzieren der Gehäuseanschlussdrähte 712, gefolgt von Lotaufschmelzen 714, gefolgt von Formpressen 716, gefolgt von Schleifen 718, gefolgt von Lasermarkieren 720 der Partienummer, gefolgt von Anpassung 722 von „deboning“ von Verziehungen, gefolgt von Kupferätzen 722, gefolgt von Laminierung 726, gefolgt von Sn-Metallabscheidung 728, gefolgt von chemischem Reinigen 730, gefolgt von Schneiden der Gehäuse 732.
  • Bezugnehmend auf 8 ist ein Prozessablauf zum Herstellen eines Gehäuses vom SSO8-Typ unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 abgebildet. In dieser Ausführungsform ist der Anschlussdrahtrahmen direkt auf einer leitfähigen Schicht der Gehäuseplatte als Teil des Gehäuseanpassungsschritts gebildet, z.B. auf die mit Bezug auf 5C beschriebene Weise. Gemäß dem Prozessablauf enthält die Substrat/Trägeranpassung einen Laminierungsschritt 802, gefolgt von Lithographie 804, die auf die leitfähige Schicht der Gehäuseplatte angewandt wird, gefolgt von chemischer/m Entwicklung/Ätzen und Fotoresist-Trennung 806 der leitfähigen Schicht der Gehäuseplatte, gefolgt von einem Plasmareinigungsschritt 808. Das Chip-Befestigen enthält Drucken von Lotperlen auf dem Anschlussdrahtrahmen 810, gefolgt von Aufnehmen und Platzieren von Halbleiter-Chips auf den Gehäuseorten des Anschlussdrahtrahmens 812. Zusammenschaltung/Trennung enthält Aufnehmen und Platzieren der Gehäuseanschlussdrähte 814, gefolgt von Lotaufschmelzen 816, gefolgt von Formpressen 818, gefolgt von Schleifen 820, gefolgt von Lasermarkieren 822 der Partienummer, gefolgt von Entbonden von Verziehungsanpassung 824, gefolgt von Kupferätzen 826, gefolgt von Laminierung 828, gefolgt von Sn-Metallabscheidung 830, gefolgt von chemischem Reinigen 832, gefolgt von Schneiden der Gehäuse 834.
  • Bezugnehmend auf 9 ist ein Prozessablauf zum Herstellen eines Gehäuses vom VQFN-Typ unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer Ausführungsform abgebildet. In dieser Ausführungsform ist der Anschlussdrahtrahmen direkt auf einer leitfähigen Schicht der Gehäuseplatte als Teil des Gehäuseanpassungsschritts gebildet, z.B. auf die mit Bezug auf 5C beschriebene Weise. Gemäß dem Prozessablauf enthält die Substrat/Trägeranpassung einen Laminierungsschritt 902, gefolgt von Lithographie 904, die auf die leitfähige Schicht der Gehäuseplatte angewandt wird, gefolgt von chemischer/m Entwicklung/Ätzen und Fotoresist-Trennung 906 der leitfähigen Schicht der Gehäuseplatte, gefolgt von einem Plasmareinigungsschritt 908, gefolgt von einem Druckschritt 910. Das Chip-Befestigen enthält Aufnehmen und Platzieren von Halbleiter-Chips auf den Gehäuseorten des Anschlussdrahtrahmens 912, gefolgt von einem Härten 914. Zusammenschalten/Trennen enthält Drahtbonden oder Zusammenschaltung erster Ebene 916, gefolgt von Formpressen 918, gefolgt von Lasermarkieren 920 der Partienummer, gefolgt von Metallätzen 922, gefolgt von Plasmareinigen 924, gefolgt von Gehäuseteiltrennung 926, gefolgt von einem weiteren Metallätzen 928, gefolgt von SN-Metallabscheidung 930, gefolgt von Wasserreinigen 932, gefolgt von vollständiger Gehäusetrennung 934.
  • Bezugnehmend auf 10 ist ein Prozessablauf zum Herstellen eines „Fan-Out Wafer Level Package“-Gehäusetyps (basierend auf dem eWLB-Gehäuse) unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer Ausführungsform abgebildet. Gemäß dem Prozessablauf enthält die Substrat/Träger-Anpassung einen Laminierungsschritt 1002. Das Chip-Befestigen enthält Aufnehmen und Platzieren von Halbleiter-Chips 1004, gefolgt von einem Folientemperschritt 1006. Zusammenschaltung/Trennung enthält Formpressen 1008, gefolgt von Lasermarkieren 1010 der Partienummer, gefolgt von Entbonden 1012 von Verziehungsanpassung, gefolgt von Randabrundung 1014, gefolgt von Plasmareinigen 1016, gefolgt von Härten 1018, gefolgt von Chip-Untersuchung 1020, gefolgt von Laminierung 1024, gefolgt von Laserbohren 1026, gefolgt von Laserbohren 1028, gefolgt von Entbonden 1030, gefolgt von Plasmareinigen 1032, gefolgt von Polymerkeimtauchen 1034, gefolgt von Laminierung 1036, gefolgt von Lithographiebelichtung 1038, gefolgt von Entwicklung 1040, gefolgt von Cu-Galvanisierung 1042, gefolgt von chemischer Verarbeitung, die Resist-Trennung, Keimschichtätzen und Cu-Aufrauung 1044 enthält, gefolgt von Laminierung 1048, gefolgt von Laserbohren 1050, gefolgt von chemischer Verarbeitung, die Reinigen und Keimschichtätzen 1052 enthält, gefolgt von Lotperlendrucken 1054, gefolgt von Lotaufschmelzen 1056, gefolgt von Gehäusetrennung 1058.
  • Bezugnehmend auf 11 ist ein Prozessablauf zum Herstellen eines „Fan-Out Wafer Level Package“-Gehäusetyps (basierend auf dem eWLB-Gehäuse) unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gemäß einer weiteren Ausführungsform abgebildet. Gemäß dem Prozessablauf enthält die Substrat/Träger-Anpassung einen Laminierungsschritt 1102. Das Chip-Befestigen enthält Aufnehmen und Platzieren von Halbleiter-Chips 1104, folgend einem Folientemperschritt 1106. Zusammenschaltung/Trennung enthält Formpressen 1108, gefolgt von Lasermarkieren 1110 der Partienummer, gefolgt von Entbonden 1112 von Verziehungsanpassung, gefolgt von Randabrundung 1114, gefolgt von Plasmareinigen 1116, gefolgt von Härten 1118, gefolgt von Chip-Untersuchung 1120, gefolgt von Laminierung 1112, gefolgt von Laserbohren 1124, gefolgt von Plasmareinigen 1126, gefolgt von TiW- und Cu-Sputtern 1128, gefolgt von Laminierung 1130, gefolgt von Lithographie 1132, gefolgt von Entwicklung 1134, gefolgt von Cu-Galvanisieren 1136, gefolgt von chemischer Verarbeitung, die Resist-Trennung, Keimschichtätzen und Cu-Aufrauung 1138 enthält, gefolgt von Laminierung 1140, gefolgt von Laserbohren 1142, gefolgt von chemischer Verarbeitung, die Reinigen und Keimschichtätzen 1144 enthält, gefolgt von Lotperlendrucken 1146, gefolgt von Lotaufschmelzen 1148, gefolgt von Gehäusetrennung 1150.
  • Bezugnehmend auf die 12-15 sind Querschnittsansichten eines Prozesses zum Bilden von Gehäusen von VQFN-Typ gemäß einer Ausführungsform abgebildet. Das Gehäuse vom VQFN-Typ wird unter Verwendung der hier beschriebenen nichtlinearen Gehäusefertigungsstraße 200 gebildet.
  • Bezugnehmend auf 12A wird eine Gehäusesubstratplatte 1200 bereitgestellt. Die Gehäusesubstratplatte 1200 enthält eine Aluminiumplatte 1202, eine Polymerschicht 1204 und eine dünne Kupferschicht 1206. Die Polymerschicht 1204 kann eine Gussmasse (mold compound) oder ein Mehrschichtmaterial sein. Die dünne Kupferschicht 1206 kann eine variierende Dicke aufweisen, wie z.B. 12 µm (Mikrometer), 17,5 µm (Mikrometer), 35 µm (Mikrometer) usw.
  • Bezugnehmend auf 12B wird eine strukturierte Kupferschicht 1208 auf der Gehäusesubstratplatte über der dünnen Kupferschicht gebildet. Die strukturierte Kupferschicht 1028 kann durch einen Maskierungs-, einen Galvanisierungs- und einen Ätzschritt gebildet werden. Die Kupferschicht ist strukturiert, um eine Chip-Kontaktstelle (Diepad) 1210 und Bond-Kontaktstellen 1212 aufzunehmen. Gemäß einer Ausführungsform ist die Chip-Kontaktstelle 1210 der strukturierten Kupferschicht dicker als die benachbarten Bond-Kontaktstellen 1212.
  • Bezugnehmend auf 12C wird ein Chip 1214 an der Chip-Kontaktstelle 1210 befestigt. Das kann gemäß irgendeiner aus einer Vielzahl von Techniken ausgeführt werden, die Löten, Sintern, Kleben, Druckbonden usw. enthalten.
  • Bezugnehmend auf 13A werden elektrische Verbindungen 1216, d.h. Zusammenschaltung erster Ebene, zwischen dem Chip 1214 und den Bondkontaktstellen 1212 gebildet. Das kann gemäß irgendeiner aus einer Vielzahl von Techniken ausgeführt werden, die Drahtbonden, Klammerbefestigung oder eine Mischung aus beidem enthalten. In dem Fall sehr großer Platten, z.B. 45,72cm x 60,96cm (18" x 24") oder größer, kann der Drahtbonder einen nicht ausreichend großen Arbeitsbereich aufweisen, um Drahtbindungen für jedes Gehäuse auf der Platte fertigzustellen. In diesem Fall kann Drahtbonden durch Ausführen von Drahtbonden auf einer Hälfte der Gehäuseorte auf der Platte, Drehen der Platte und Ausführen von Drahtbonden auf der anderen Hälfte der Gehäuseorte auf der Platte fertiggestellt werden.
  • Bezugnehmend auf 13B wird ein Überspritzprozess ausgeführt. Gemäß diesem Prozess werden der Chip 1214 und die elektrischen Verbindungen 1216 durch eine elektrische isolierende Gussmasse 1218 wie z.B. einen wärmeaushärtenden Kunststoff eingekapselt. Es kann eine Formpress- oder Spritzgusstechnik benutzt werden.
  • Bezugnehmend auf 13C werden Abschnitte der Gehäusesubstratplatte 1200 entfernt. Insbesondere werden die Aluminiumplatte 1202 und die Polymerschicht 1204 entfernt. Das kann beispielsweise durch chemisches Nassätzen ausgeführt werden.
  • Bezugnehmend auf 14A wird die dünne Kupferschicht 1206 entfernt. Das kann beispielsweise durch Verwenden einer isotropen Ätztechnik ausgeführt werden.
  • Bezugnehmend auf 14B wird ein Prozess zum teilweisen Schneiden/Trennen auf die Unterseite der Vorrichtungen angewandt. Insbesondere werden Kerben 1220 an einer Unterseite der Vorrichtung gebildet. Das kann beispielsweise durch Blattsägen oder Laserbohren ausgeführt werden. Die Kerben 1220 erstrecken sich wenigstens durch die strukturierte Kupferschicht 1210, so dass sie die Gussmasse 1218 erreichen.
  • Bezugnehmend auf 15A wird eine lötbare Edelmetallschicht 1222 auf der strukturierten Kupferschicht gebildet. Gemäß einer Ausführungsform wird die lötbare Edelmetallschicht 1222 durch Metallabscheidung gebildet. Die Metallabscheidung kann eine zinnbasierte Abscheidung sein, wie z.B. Sn oder SnAg. Die Abscheidung bildet sich auf den freigelegten Kupferabschnitten der Metallschicht 1208, insbesondere sowohl auf einer Unterseite der Chip-Kontaktstelle 1210 und den Bond-Kontaktstellen 1212 als auch den Innenseiten der Bond-Kontaktstellen 1212, die innerhalb der Kerben 1120 angeordnet sind.
  • Bezugnehmend auf 15B wird ein vollständiger Gehäusetrennungsprozess ausgeführt. Die Gehäuse werden entlang den Kerben getrennt. Das kann beispielsweise durch Blattsägen ausgeführt werden.
  • Der Prozess zum teilweisen Schneiden/Trennen und der Metallabscheidungsprozess in der vorstehend abgebildeten Ausführungsform ermöglichen die Produktion eines Gehäuses vom VQFN-Typ unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200. Nachdem die Gehäusesubstratplatte 1200 durch den Schritt von 14A entfernt worden ist, werden die Chip-Kontaktstelle 1210 und die Bond-Kontaktstellen 1212 vollständig oder teilweise in die Gussmasse 1218 eingebettet. Weitere Verarbeitung ist notwendig, um diese Zusammenschaltungspunkte der zweiten Ebene lötbar zu machen und in Übereinstimmung mit dem Anschlussdrahtdesign des Gehäuses vom VQFN-Typ zu bringen. Durch Bilden der Kerben 1220, die sich durch die Bond-Kontaktstellen 1212 erstrecken, werden Seiten der Bond-Kontaktstellen 1212, die senkrecht zu der Unterseite des Gehäuses sind, freigelegt. Diese Seiten werden galvanisiert, um Anschlüsse auf Gehäuseebene an den Ecken des Gehäuses zu bilden. Zusätzlich wird die Unterseite der Chip-Kontaktstelle 1210 galvanisiert um einen Verbindungsanschluss mit einer Unterseite des Chips 1214 zu bilden.
  • Bezugnehmend auf die 16-18 sind Querschnittsansichten eines Prozesses zum Bilden von Gehäusen von VQFN-Typ gemäß einer weiteren Ausführungsform abgebildet. Das Gehäuse vom VQFN-Typ kann unter Verwendung der nichtlinearen Gehäusefertigungsstraße 200 gebildet werden.
  • Bezugnehmend auf 16A wird eine Gehäusesubstratplatte 1600 bereitgestellt. Die Gehäusesubstratplatte 1600 enthält eine Aluminiumplatte 1602, eine Polymerschicht 1604 und eine dünne Kupferschicht 1606. Die Polymerschicht 1604 kann eine Gussmasse oder ein Mehrschichtmaterial sein. Die dünne Kupferschicht 1606 kann eine variierende Dicke aufweisen, die z.B. 12 µm (Mikrometer), 17,5 µm (Mikrometer), 35 µm (Mikrometer) usw. enthält.
  • Bezugnehmend auf 16B wird eine Metallisierungsschicht 1608 zweiter Ebene auf der Kupferschicht 1606 gebildet. Die Metallisierungsschicht 1608 zweiter Ebene kann beispielsweise durch Sputtern, Galvanisieren und Ätzschritte gebildet werden. Die Metallisierungsschicht 1608 zweiter Ebene und die Kupferschicht 1606 werden beide strukturiert, um eine Chip-Kontaktstelle 1610 und eine Anzahl von Bond-Kontaktstellen 1612 zu bilden. Gemäß einer Ausführungsform ist die Chip-Kontaktstelle 1610 dicker als die benachbarten Bond-Kontaktstellen 1612. Die Kupferschicht 1606 und die Metallisierungsschicht 1608 zweiter Ebene können beispielsweise durch Maskieren, Metallisierung und Ätzschritte strukturiert werden.
  • Bezugnehmend auf 16C wird ein Chip 1614 an der Chip-Kontaktstelle 1610 befestigt. Das kann gemäß irgendeiner aus einer Vielzahl von Techniken ausgeführt werden, die Löten, Sintern, Kleben, Druckbonden usw. enthalten.
  • Bezugnehmend auf 17A werden elektrische Verbindungen 1616, d.h. Zusammenschaltung erster Ebene, zwischen dem Chip 1614 und den Bondkontaktstellen 1612 gebildet. Das kann gemäß irgendeiner aus einer Vielzahl von Techniken ausgeführt werden, die Drahtbonden, Klammerbefestigung oder eine Mischung aus beidem enthalten. In dem Fall sehr großer Platten, z.B. 45,72cm x 60,96cm (18" x 24") oder größer, kann der Drahtbonder einen nicht ausreichend großen Arbeitsbereich aufweisen, um Drahtbindungen für jedes Gehäuse auf der Platte fertigzustellen. In diesem Fall kann Drahtbonden durch Ausführen von Drahtbonden auf einer Hälfte der Gehäuseorte auf der Platte, Drehen der Platte und Ausführen von Drahtbonden auf der anderen Hälfte der Gehäuseorte auf der Platte fertiggestellt werden.
  • Bezugnehmend auf 17B wird ein Überspritzprozess ausgeführt. Gemäß diesem Prozess werden der Chip 1614 und die elektrischen Verbindungen 1616 durch eine elektrische isolierende Gussmasse 1618 eingekapselt. Es kann eine Formpress- oder Spritzgusstechnik benutzt werden.
  • Bezugnehmend auf 17C wird die Aluminiumplatte 1602 entfernt. Das kann beispielsweise durch chemisches Nassätzen ausgeführt werden.
  • Bezugnehmend auf 18 wird die Polymerschicht 1604 entfernt. Das kann beispielsweise durch nasschemisches Ätzen ausgeführt werden. Als ein Ergebnis sind die Chip-Kontaktstelle 1610 und die Bond-Kontaktstellen 1612 in die Gussmasse 1618 eingebettet, jedoch an einer Unterseite der Vorrichtung zugänglich. Eine Endbeschichtung kann auf die Chip-Kontaktstelle 1610 und die Bond-Kontaktstellen 1612 aufgebracht werden, z.B. durch Metallabscheidung oder Drucken. Als ein Ergebnis kann eine vollständige Vorrichtung im Gehäuse erreicht sein.
  • Bezugnehmend auf 19 ist ein Gehäuse vom VQFN-Typ gemäß einer weiteren Ausführungsform abgebildet. In dieser Ausführungsform werden dieselben Verarbeitungsschritte ausgeführt, wie sie mit Bezug auf die 16-18 beschrieben sind, mit Ausnahme der folgenden. Die Kupferschicht 1606 wird so ausgewählt, dass sie dicker ist, z.B. 35 µm (Mikrometer) oder mehr. Außerdem werden die Kupferschicht 1606 und die Metallisierung 1608 der zweiten Ebene nicht vor dem Chip-Befestigen, dem Drahtbonden und den Gussschritten, die in den 16 und 17 beschrieben sind, strukturiert. Stattdessen werden die Kupferschicht 1606 und die Metallisierung 1608 der zweiten Ebene nach dem Entfernen der Aluminiumplatte 1602 und der Polymerschicht 1604 strukturiert. Auf diese Weise kann die Vorrichtung auf eine solche Weise konfiguriert sein, dass die strukturierten Metallschichten (d.h. die Chip-Kontaktstelle 1610 und die Bond-Kontaktstellen 1612) von der Gussmasse freigelegt sind, wie in 19 abgebildet.
  • Begriffe wie z.B. „gleich“, „Übereinstimmung“ oder „übereinstimmen“, wie sie hier verwendet sind, sollen identisch, nahezu identisch oder annähernd bedeuten, so dass eine angemessene Variationsbreite betrachtet wird, ohne von dem Geist der Erfindung abzuweichen. Der Begriff „konstant“ bedeutet sich nicht ändernd oder nicht variierend oder sich in geringem Maße ändernd oder variierend, so dass wieder eine angemessene Variationsbreite betrachtet wird, ohne von dem Geist der Erfindung abzuweichen. Ferner sind Begriffe wie z.B. „erster“, „zweiter“ und dergleichen verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich durchgehend durch die Beschreibung auf gleiche Elemente.
  • Begriffe, die sich auf räumliche Beziehungen beziehen, wie z.B. „unter“, „unterhalb“, „tiefer“, „über“, „oberer“ und dergleichen sind zur Vereinfachung der Beschreibung verwendet, um die Positionierung eines Elements in Beziehung zu einem zweiten Element zu erläutern. Diese Begriffe sollen andere Orientierungen der Vorrichtung zusätzlich zu unterschiedlichen Orientierungen als diejenigen, die in den Figuren abgebildet sind, einschließen. Ferner sind Begriffe wie z.B. „erster“, „zweiter“ und dergleichen auch verwendet, um verschiedene Elemente, Gebiete, Abschnitte usw. zu beschreiben, und sollen ebenfalls nicht einschränkend sein. Gleiche Begriffe beziehen sich durchgehend durch die Beschreibung auf gleiche Elemente.
  • Wie sie hier verwendet sind, sind die Begriffe „aufweisen“, „beinhalten“, „enthalten“, „umfassen“ und dergleichen offene Begriffe, die das Vorhandensein der genannten Elemente oder Merkmale angeben, zusätzliche Elemente oder Merkmale jedoch nicht ausschließen. Die Artikel „ein“, „der/der/das“ sollen sowohl den Plural als auch den Singular enthalten, sofern der Kontext nicht deutlich etwas anderes angibt.

Claims (23)

  1. Verfahren zum Produzieren von Halbleitervorrichtungen im Gehäuse, wobei das Verfahren Folgendes umfasst: Bereitstellen einer ersten Gehäusesubstratplatte; Bereitstellen einer zweiten Gehäusesubstratplatte; und Bewegen der ersten und der zweiten Gehäusesubstratplatte durch eine Fertigungsstraße, die mehrere Gehäusefertigungswerkzeuge umfasst, unter Verwendung eines Steuermechanismus, wobei Halbleitervorrichtungen im Gehäuse vom ersten Typ auf der ersten Gehäusesubstratplatte gebildet werden und Halbleitervorrichtungen im Gehäuse vom zweiten Typ auf der zweiten Gehäusesubstratplatte gebildet werden, wobei die Halbleitervorrichtungen im Gehäuse vom zweiten Typ ein anderer Gehäusetyp sind als die Halbleitervorrichtungen im Gehäuse vom ersten Typ, und wobei der Steuermechanismus sowohl die erste als auch die zweite Gehäusesubstratplatte durch die Fertigungsstraße auf nichtlineare Weise bewegt.
  2. Verfahren nach Anspruch 1, wobei der Steuermechanismus die erste Gehäusesubstratplatte durch eine erste Teilmenge der Gehäusefertigungswerkzeuge bewegt und die zweite Gehäusesubstratplatte durch eine zweite Teilmenge der Gehäusefertigungswerkzeuge bewegt, wobei die erste Teilmenge der Gehäusefertigungswerkzeuge wenigstens ein Gehäusefertigungswerkzeug umfasst, das nicht in der zweiten Teilmenge ist, und wobei die zweite Teilmenge der Gehäusefertigungswerkzeuge wenigstens ein Gehäusefertigungswerkzeug umfasst, das nicht in der ersten Teilmenge ist.
  3. Verfahren nach Anspruch 2, wobei der Steuermechanismus die ersten Gehäusesubstratplatten durch die erste Teilmenge in einer spezifischen Reihenfolge bewegt, die für die Halbleitervorrichtungen im Gehäuse vom ersten Typ eindeutig ist, und wobei der Steuermechanismus die zweiten Gehäusesubstratplatten durch die zweite Teilmenge in einer spezifischen Reihenfolge bewegt, die für die Halbleitervorrichtungen im Gehäuse vom zweiten Typ eindeutig ist.
  4. Verfahren nach Anspruch 3, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Ausführen wenigstens eines aus dem Folgenden umfasst: Zusammenschaltung auf erster Ebene, Zusammenschaltung auf zweiter Ebene, Chip-Einkapselung, Nasschemie und Gehäusetrennung unter Verwendung der Gehäusefertigungswerkzeuge.
  5. Verfahren nach Anspruch 4, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Ausführen von Zusammenschaltung auf erster Ebene und Zusammenschaltung auf zweiter Ebene umfasst und wobei das Ausführen der Zusammenschaltung auf erster Ebene und der Zusammenschaltung auf zweiter Ebene eines aus dem Folgenden umfasst: Drahtbonden, Lotperlenbildung, Lotaufschmelzen und Klammerbefestigung.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Chip-Einkapselung umfasst, wobei die Chip-Einkapselung eines aus dem Folgenden umfasst: Formpressen, Spritzpressen, Spritzguss und Laminierung.
  7. Verfahren nach einem der Ansprüche 4 bis 6, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Nasschemie umfasst, wobei die Nasschemie eines aus dem Folgenden umfasst: Galvanisieren, Metallätzen, Fotoresistätzen und Plasmareinigen.
  8. Verfahren nach einem der Ansprüche 4 bis 7, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Gehäusetrennung umfasst, wobei die Gehäusetrennung eines aus dem Folgenden umfasst: Schneiden und Anschlussdrahtbeschneiden.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten und die zweiten Halbleitervorrichtungen im Gehäuse eines aus dem Folgenden sind: VQFN, SON, TON, DS ohne Anschlussdrähte, eWLB, WLB, eingebetteter Chip, ATSLP, TSNP, BGA und Flip-Baustein.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Halbleitervorrichtung im Gehäuse vom ersten Typ der VQFN-Gehäusetyp ist und wobei Bewegen der ersten Gehäusesubstratplatte durch die Fertigungsstraße Folgendes umfasst: Bilden einer strukturierten Kupferschicht auf der ersten Gehäusesubstratplatte; Befestigen eines Chips an einer Chip-Kontaktstelle der strukturierten Kupferschicht; Bilden von elektrischen Verbindungen zwischen dem Chip und den Kontaktstellen der strukturierten Kupferschicht; Einkapseln des Chips und der elektrischen Verbindungen durch eine elektrisch isolierende Gussmasse; Entfernen von Abschnitten der ersten Gehäusesubstratplatte, um die Chip-Kontaktstelle und die Bond-Kontaktstellen freizulegen; und Bilden von Kerben an einer Unterseite der Halbleitervorrichtungen im Gehäuse vom ersten Typ, wobei sich die Kerben durch die Kupferschicht und die Gussmasse erstrecken; Bilden einer lötbaren Edelmetallschicht auf freigelegten Abschnitten der Chip-Kontaktstelle und der Bond-Kontaktstellen; und vollständiges Trennen der Halbleitervorrichtung im Gehäuse entlang den Kerben.
  11. Verfahren nach einem der Ansprüche 1 bis 9, wobei die Halbleitervorrichtung im Gehäuse vom ersten Typ der VQFN-Gehäusetyp ist und wobei Bewegen der ersten Gehäusesubstratplatte durch die Fertigungsstraße Folgendes umfasst: Bilden einer Metallisierungsschicht der zweiten Ebene auf einer Kupferschicht der ersten Gehäusesubstratplatte; Strukturieren der Metallisierungsschicht der zweiten Ebene und der Kupferschicht, um eine Chip-Kontaktstelle und benachbarte Bond-Kontaktstellen zu bilden, wobei die Chip-Kontaktstelle und die Bond-Kontaktstellen sowohl in der Kupferschicht als auch in der Metallisierungsschicht der zweiten Ebene gebildet werden; Befestigen eines Chips an der Chip-Kontaktstelle; Bilden von elektrischen Verbindungen zwischen dem Chip und den Bond-Kontaktstellen; Einkapseln des Chips und der elektrischen Verbindungen durch eine elektrisch isolierende Gussmasse; und Entfernen von Abschnitten der ersten Gehäusesubstratplatte, um die Chip-Kontaktstelle und die Bond-Kontaktstellen freizulegen.
  12. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Bewegen der ersten und der zweiten Gehäusesubstratplatten durch die Fertigungsstraße Folgendes umfasst: Anpassen einer ersten Gruppe von Gehäuseorten auf der ersten Gehäusesubstratplatte an die Halbleitervorrichtung im Gehäuse vom ersten Typ; und Anpassen einer zweiten Gruppe von Gehäuseorten auf der zweiten Gehäusesubstratplatte an die Halbleitervorrichtung im Gehäuse vom zweiten Typ.
  13. Verfahren nach Anspruch 12, wobei das Anpassen der ersten Gruppe von Gehäuseorten und Anpassen der zweiten Gruppe von Gehäuseorten eines aus dem Folgendes umfasst: Aufbringen eines Klebemittels auf den Gehäuseort, Bilden eines Anschlussdrahtrahmenstreifens auf jeder Platte, so dass jeder Gehäuseort einen Einheitsanschlussdrahtrahmen umfasst; und Bilden eines elektrisch leitfähigen Substrats auf jedem aus den Gehäuseorten in der ersten oder zweiten Gruppe.
  14. Verfahren nach einem der vorhergehenden Ansprüche, wobei die ersten und die zweiten Gehäusesubstratplatten wenigstens 60,96cm x 45,72cm (24" x 18") sind.
  15. Verfahren zum Produzieren von Halbleitervorrichtungen im Gehäuse, wobei das Verfahren Folgendes umfasst: Bereitstellen erster und zweiter Gehäusesubstratplatten, wobei jede Platte mehrere Gehäuseorte umfasst; Bereitstellen einer Fertigungsstraße, die mehrere Verarbeitungswerkzeuge umfasst, die konfiguriert sind, Gehäuseverarbeitung für jeden Gehäuseort in den ersten und den zweiten Platten auszuführen; Bereitstellen eines Steuermechanismus, der konfiguriert ist, die ersten und die zweiten Gehäusesubstratplatten zu identifizieren und die ersten und die zweiten Platten in jedes aus den Verarbeitungswerkzeugen in der Fertigungsstraße auf eine nichtlineare Weise zu laden; Bewegen der ersten Platte durch die Fertigungsstraße unter Verwendung des Steuermechanismus, um Gehäuse vom ersten Gehäusetyp zu bilden; Bewegen der zweiten Platte durch die Fertigungsstraße unter Verwendung des Steuermechanismus, um Gehäuse vom zweiten Gehäusetyp zu bilden, die von dem ersten Gehäusetyp verschieden sind, wobei der Steuermechanismus die ersten Platten in nur diejenigen Verarbeitungswerkzeuge in der Fertigungsstraße lädt, die erforderlich sind, um den ersten Gehäusetyp zu produzieren, und die zweiten Platten in nur diejenigen Verarbeitungswerkzeuge in der Fertigungsstraße lädt, die erforderlich sind, um den zweiten Gehäusetyp zu produzieren.
  16. Verfahren nach Anspruch 15, wobei die ersten und die zweiten Gehäusetypen eines aus dem Folgenden umfassen: VQFN, SON, TON, DS ohne Anschlussdrähte, eWLB, WLB, eingebetteter Chip, ATSLP, TSNP, BGA und Flip-Baustein.
  17. Verfahren nach Anspruch 15 oder 16, wobei die ersten und die zweiten Gehäusesubstratplatten wenigstens 60,96cm x 45,72cm (24" x 18") sind.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die mehreren Verarbeitungswerkzeuge Folgendes umfassen: ein Gusswerkzeug, einen Drahtbonder, einen Laminator, ein Sprühreinigungswerkzeug, ein Galvanisierungswerkzeug und ein Werkzeug zum chemischen Ätzen.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei die Verarbeitungswerkzeuge in der Fertigungsstraße, die erforderlich sind, um den ersten Gehäusetyp zu produzieren, von den Verarbeitungswerkzeugen in der Fertigungsstraße, die erforderlich sind, um den zweiten Gehäusetyp zu produzieren, verschieden sind.
  20. Verfahren zum Produzieren von Halbleitervorrichtungen im Gehäuse, wobei das Verfahren Folgendes umfasst: Bereitstellen von mehreren Gehäusesubstratplatten, wobei jede Platte dieselbe Größe aufweist und wenigstens 60,96cm x 45,72cm (24" x 18") ist; Bereitstellen einer Fertigungsstraße, die mehrere Verarbeitungswerkzeuge aufweist, die mit 60,96cm x 45,72cm (24" x 18")-Platten kompatibel sind, wobei eine erste Gruppe der Verarbeitungswerkzeuge in der Fertigungsstraße konfiguriert ist, jeden Gehäuseverarbeitungsschritt für einen ersten Gehäusetyp auszuführen, und wobei eine zweite Gruppe der Verarbeitungswerkzeuge in der Fertigungsstraße, die von der ersten Gruppe verschieden ist, konfiguriert ist, jeden Gehäuseverarbeitungsschritt für einen zweiten Gehäusetyp, der von dem ersten Gehäusetyp verschieden ist, auszuführen; Bereitstellen eines Steuermechanismus, der konfiguriert ist, eine Substratplatte zu identifizieren, die in der Fertigungsstraße ist, und die identifizierte Platte in irgendeines der Verarbeitungswerkzeuge in der ersten und der zweiten Gruppe zu laden; und Verwenden des Steuermechanismus zum: Identifizieren einer Gehäusesubstratplatte und Bestimmen, ob die identifizierte Platte Gehäuseorte vom ersten oder zweiten Gehäusetyp umfasst; Laden der identifizierten Platte in eines der Verarbeitungswerkzeuge in der ersten Gruppe in dem Fall, dass die identifizierte Platte Gehäuseorte vom ersten Gehäusetyp umfasst; und Laden der identifizierten Platte in eines der Verarbeitungswerkzeuge in der zweiten Gruppe in dem Fall, dass die identifizierte Platte Gehäuseorte vom zweiten Gehäusetyp umfasst.
  21. Verfahren nach Anspruch 20, wobei der Steuermechanismus konfiguriert ist, zu bestimmen, welche Folge von Verarbeitungsschritten fertiggestellt worden ist und welche Folge von Verarbeitungsschritten für die identifizierte Platte noch erforderlich ist, wobei das Laden der identifizierten Platte in eines der Verarbeitungswerkzeuge in der ersten Gruppe Verwenden der Bestimmung umfasst, welche Folge von Verarbeitungsschritten für die identifizierte Platte fertiggestellt worden ist, um die identifizierte Platte in das geeignete Verarbeitungswerkzeug in der ersten Gruppe zu laden, und wobei das Laden der identifizierten Platte in eines der Verarbeitungswerkzeuge in der zweiten Gruppe das Verwenden der Bestimmung umfasst, welche Folge von Verarbeitungsschritten für die identifizierte Platte fertiggestellt worden ist, um die identifizierte Platte in das geeignete Verarbeitungswerkzeug in der zweiten Gruppe zu laden.
  22. Verfahren nach Anspruch 20 oder 21, wobei die ersten und die zweiten Gehäusetypen eines aus dem Folgenden umfassen: VQFN, SON, TON, DS ohne Anschlussdrähte, eWLB, WLB, eingebetteter Chip, ATSLP, TSNP, BGA und Flip-Baustein.
  23. Verfahren nach einem der Ansprüche 20 bis 22, wobei die erste und die zweite Gruppe von Verarbeitungswerkzeugen wenigstens zwei aus den Folgenden umfassen: ein Gusswerkzeug, einen Drahtbonder, einen Laminator, ein Sprühreinigungswerkzeug, ein Galvanisierungswerkzeug und ein Werkzeug zum chemischen Ätzen.
DE102017217595.8A 2016-10-04 2017-10-04 Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße Active DE102017217595B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/284,580 2016-10-04
US15/284,580 US10566309B2 (en) 2016-10-04 2016-10-04 Multi-purpose non-linear semiconductor package assembly line

Publications (2)

Publication Number Publication Date
DE102017217595A1 DE102017217595A1 (de) 2018-04-05
DE102017217595B4 true DE102017217595B4 (de) 2022-04-14

Family

ID=61623786

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102017217595.8A Active DE102017217595B4 (de) 2016-10-04 2017-10-04 Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße

Country Status (3)

Country Link
US (3) US10566309B2 (de)
CN (2) CN114582742A (de)
DE (1) DE102017217595B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10566309B2 (en) 2016-10-04 2020-02-18 Infineon Technologies Ag Multi-purpose non-linear semiconductor package assembly line
EP3504710B1 (de) * 2017-06-29 2020-06-24 Sonopress GmbH Vorrichtung zur herstellung n-schichtiger optischer informationsträger und verfahren hierzu
DE102019112778B4 (de) * 2019-05-15 2023-10-19 Infineon Technologies Ag Batchherstellung von Packages durch eine in Träger getrennte Schicht nach Anbringung von elektronischen Komponenten

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402350A (en) 1991-06-28 1995-03-28 Texas Instruments Incorporated Scheduling for multi-task manufacturing equipment
US20020017708A1 (en) 1999-03-24 2002-02-14 Fujitsu Limited Method for manufacturing multi-kind and small quantity semiconductor products in a mass-production line and system thereof
US20050133340A1 (en) 2001-02-06 2005-06-23 Middlesex General Industries, Inc. Conveyorized storage and transportation system
US20160118333A1 (en) 2014-10-24 2016-04-28 Stats Chippac, Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245285A (ja) 1994-03-03 1995-09-19 Dainippon Screen Mfg Co Ltd 基板処理装置
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
US5745364A (en) 1994-12-28 1998-04-28 Nec Corporation Method of producing semiconductor wafer
US5820692A (en) 1996-01-16 1998-10-13 Fsi Interntional Vacuum compatible water vapor and rinse process module
JP3109471B2 (ja) 1998-03-31 2000-11-13 日本電気株式会社 洗浄・乾燥装置及び半導体装置の製造ライン
US6769174B2 (en) * 2002-07-26 2004-08-03 Stmicroeletronics, Inc. Leadframeless package structure and method
US7394148B2 (en) * 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US8759964B2 (en) * 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
TWI372454B (en) * 2008-12-09 2012-09-11 Advanced Semiconductor Eng Quad flat non-leaded package and manufacturing method thereof
TWI469289B (zh) * 2009-12-31 2015-01-11 矽品精密工業股份有限公司 半導體封裝結構及其製法
CN102024870B (zh) 2010-04-19 2013-07-24 福建欧德生光电科技有限公司 半导体薄膜太阳能电池的制造系统和方法
KR20140032087A (ko) 2012-09-05 2014-03-14 삼성전자주식회사 반도체 제조라인 관리 방법
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
TWI539562B (zh) * 2014-03-31 2016-06-21 Quaternary planar pinless package structure and its manufacturing method
US9653445B2 (en) * 2014-10-24 2017-05-16 STATS ChipPAC Pte. Ltd. Semiconductor device and method of fabricating 3D package with short cycle time and high yield
CN105575852A (zh) * 2014-10-31 2016-05-11 细美事有限公司 用于采用彼此不同的操作规定粘接裸芯的装置
US10566309B2 (en) * 2016-10-04 2020-02-18 Infineon Technologies Ag Multi-purpose non-linear semiconductor package assembly line

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5402350A (en) 1991-06-28 1995-03-28 Texas Instruments Incorporated Scheduling for multi-task manufacturing equipment
US20020017708A1 (en) 1999-03-24 2002-02-14 Fujitsu Limited Method for manufacturing multi-kind and small quantity semiconductor products in a mass-production line and system thereof
US20050133340A1 (en) 2001-02-06 2005-06-23 Middlesex General Industries, Inc. Conveyorized storage and transportation system
US20160118333A1 (en) 2014-10-24 2016-04-28 Stats Chippac, Ltd. Semiconductor Device and Method of Fabricating 3D Package with Short Cycle Time and High Yield

Also Published As

Publication number Publication date
US11652084B2 (en) 2023-05-16
US20200203310A1 (en) 2020-06-25
US10566309B2 (en) 2020-02-18
DE102017217595A1 (de) 2018-04-05
US20210043603A1 (en) 2021-02-11
CN107895703A (zh) 2018-04-10
US20180096966A1 (en) 2018-04-05
US11302668B2 (en) 2022-04-12
CN107895703B (zh) 2022-02-11
CN114582742A (zh) 2022-06-03

Similar Documents

Publication Publication Date Title
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102012109374B4 (de) Halbleitergehäuse und Verfahren zum Herstellen desselben
US6462273B1 (en) Semiconductor card and method of fabrication
DE102014102006B4 (de) Halbleitermodul
US8071426B2 (en) Method and apparatus for no lead semiconductor package
DE102017217595B4 (de) Verfahren zum Produzieren von Halbleitervorrichtungen mit einer nichtlinearen Mehrzweck-Halbleitergehäuse-Fertigungsstraße
DE102014116379B4 (de) Leiterrahmenstreifen und verfahren zum elektrischen isolieren gemeinsam benutzter zuleitungen eines leiterrahmenstreifens
DE102014100509B4 (de) Verfahren zur herstellung und testung eines chipgehäuses
DE112006003372T5 (de) Vorrichtung und Verfahren zur Montage eines oben und unten freiliegenden eingehausten Halbleiters
DE112014003808B4 (de) Zuerst geätzte und später eingehauste dreidimensionale normale System-in-Package-Chipstapelgehäusestruktur und entsprechendes Verarbeitungsverfahren
DE112015004444B4 (de) Halbleitervorrichtung und Verfahren diese zu Bilden mit Integration passiver Vorrichtungen auf Wafer-Ebene
DE102018207060A1 (de) Sehr dünnes System-in-Package (SIP) mit Substrat mit eingebetteten Leiterbahnen
DE112021003770T5 (de) Verfahren zur Herstellung eines Verpackungssubstrats
DE102018129433B4 (de) Fan-Out-Gehäuse und Verfahren
DE102013114938A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102016107031B4 (de) Laminatpackung von Chip auf Träger und in Kavität, Anordnung diese umfassend und Verfahren zur Herstellung
DE102010033550B4 (de) Verfahren zur Bildung von lötbaren Seitenflächen-Anschlüssen von QFN-(QUAD NO-LEAD FRAME)-Gehäusen für intregrierte Schaltungen
DE102013111540B4 (de) Höckergehäuse und Verfahren zu seiner Herstellung
DE102010029550A1 (de) Verfahren zur Herstellung von Halbleiter-Bauelementen und entsprechendes Halbleiter-Bauelement
DE112005001962B4 (de) Systeme und Verfahren zum Anbringen von Chips in gestapelten Chipbausteinen
DE10301510A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE102015118631B4 (de) Verfahren zur Ausbildung und zur Verarbeitung von Leiterrahmenstreifen mit Formmassekanälen und Gehäuseanordnungen diese umfassend
DE102014110552A1 (de) Integriertes passivbauteilpackage, halbleitermodul und herstellungsverfahren
DE10310536B4 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102011000120B4 (de) Elektronische lichtemittierende Anordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative