CN101110369A - 半导体封装件及其制法 - Google Patents

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Abstract

一种半导体封装件及其制法，是提供一具多个芯片承载件的芯片承载件模块片，且于该芯片承载件上设有多个电性连接点，并于该芯片承载件模块片上进行接置芯片及封装模压作业，藉以形成用以包覆半导体芯片的封装胶体，并使该电性连接点外露出该封装胶体，接着于该封装胶体上形成图案化线路层，且使该线路层电性耦合至该电性连接点，之后沿各该芯片承载件间进行切割，藉以形成多个半导体封装件，其中各该半导体封装件的封装胶体上即形成有线路层，以供该半导体封装件利用形成于该封装胶体上的线路层提供额外的电性接点，从而提升电子产品电性功能，同时于封装件堆叠时，可使上层堆叠封装件毋须受限于下层堆叠封装件的设计。

Description

半导体封装件及其制法
技术领域
本发明涉及一种半导体封装件及其制法，尤其涉及一种可提供多个额外电性接点的半导体封装件及其制法。
背景技术
现今电子产品朝多功能、高电性及高速运作的方向发展，为配合此一发展方向，半导体业者莫不积极研发能整合有多个芯片或封装件的半导体装置，藉以符合电子产品的需求。
参阅图1，美国专利第5,222,014号揭露一种半导体封装件的堆叠结构，其提供一上表面设置有焊垫110的第一球栅阵列(BGA)基板11，以在该第一球栅阵列基板11上接置半导体芯片10并形成包覆该半导体芯片10的封装胶体13，然后再将另一完成封装的第二球栅阵列基板12，通过焊球14而接置并电性连接至该焊垫110上，藉以形成一半导体封装件的堆叠结构。
但是前述的半导体封装件堆叠结构中，可供该第二球栅阵列基板12电性连接至该第一球栅阵列基板11的焊垫110数目，受制于该封装胶体13的尺寸影响，限制了一可供进行堆叠的封装件类型及电性输入/输出(I/O)数目，亦即仅能从第一球栅阵列基板11的焊垫110布设限制来选择特定的堆叠封装件类型及电性输入/输出(I/O)配置；另外于进行堆叠制造方法时，因受制于焊球14的高度限制，设于第一球栅阵列基板11上的封装胶体13高度需极小化(一般限制0.3mm以下)，从而增加制造方法困难度。另外，美国专利第6,025,648及6,828,665号所揭示的半导体封装件的堆叠结构亦同样面临前述问题。
此外，于前述现有各式半导体封装件堆叠结构中，仅能利用基板表面线路提供与外界作电性连接的电性接点，然而却无法于封装件中占据大部分面积的封装胶体表面提供额外的电性接点，如此不仅无法提升电子产品电性功能，同时亦将限制封装件的使用。
所以，如何提供一种半导体封装件及其制法，可额外提供多个电性接点，藉以避免限制封装件的使用等问题，同时亦可提升电子产品电性功能，以及在进行封装件堆叠时毋需限制被堆叠封装件的尺寸、类型及电性输入/输出数目，确为相关领域上所需迫切面对的课题。
发明内容
鉴于以上所述现有技术的缺点，本发明的主要目的在于提供一种半导体封装件及其制法，可额外提供多个电性接点，进而强化电子产品的电性功能。
本发明的另一目的在于提供一种半导体封装件及其制法，可在封装件的封装胶体表面形成电性接点。
本发明的再一目的在于提供一种半导体封装件及其制法，可供进行半导体封装件的直接电性堆叠。
本发明的又一目的在于提供一种半导体封装件及其制法，从而可在进行封装件的堆叠制造方法中，上层堆叠封装件毋须受限于下层堆叠封装件的设计。
为达成上述及其他目的，本发明的半导体封装件的制法，包括：提供一具多个芯片承载件的芯片承载件模块片，且于该芯片承载件上设有多个电性连接点；于各该芯片承载件上接置并电性连接半导体芯片；于该芯片承载件模块片上形成一用以包覆该半导体芯片的封装胶体；于该封装胶体中对应该电性连接点形成开孔或对应该电性连接点通过路径上形成开槽，藉以使该电性连接点外露出该封装胶体；于该封装胶体上形成线路层，且该线路层电性耦合至外露出该封装胶体的电性连接点；以及沿各该芯片承载件边缘进行切割，以形成多个半导体封装件。
通过前述制法，本发明亦揭露一种半导体封装件，主要包含：芯片承载件，且该芯片承载件设有多个电性连接点；半导体芯片，接置并电性连接至该芯片承载件上；封装胶体，形成于该芯片承载件上，用以包覆该半导体芯片，且使该芯片承载件的电性连接点外露出该封装胶体；以及线路层，形成于该封装胶体上，且该线路层电性耦合至外露出该封装胶体的电性连接点。
该芯片承载件上的电性连接点可形成于相邻芯片承载件的相接处，从而于沿相邻芯片承载件进行切割时，切割路径通过该电性连接点，藉以在分离各该芯片承载件以形成多个半导体封装件时，得以同时于各该半导体封装件的周围留有部分的电性连接点，以供电性耦合至封装胶体上的线路层，进而利用该线路层作为半导体封装件额外的电性接点，以供与外界电性连接；另外这些电性连接点亦可设于各该芯片承载件内部表面周围，以供后续所形成的半导体封装件得以利用这些芯片承载件上的电性连接点及形成于封装胶体上的线路层，供于外界形成电性连接。
该芯片承载件可为基板或导线架，而该电性连接点可为连接垫(pad)或导脚，且半导体芯片可通过覆晶或引线方式而电性连接至该芯片承载件。
因此，本发明的半导体封装件及其制法是提供一具多个芯片承载件的芯片承载件模块片，且于该芯片承载件上设有多个电性连接点，以先后于该芯片承载件模块片上进行置晶及封装模压作业，藉以形成用以包覆半导体芯片的封装胶体，接着于该封装胶体中形成多个外露出该电性连接点的开孔，并于该封装胶体上形成图案化线路层，且使该线路层电性耦合至该电性连接点，之后沿各该芯片承载件间进行切割，藉以形成多个半导体封装件，其中各该半导体封装件的封装胶体上即形成有线路层，藉以使该半导体封装件得以利用形成于该封装胶体上的线路层提供额外的电性接点，以供后续得以进行封装件的垂直堆叠或水平连接等电性耦合作用，藉以提升电子产品电性功能，同时于进行封装件堆叠时，可使上层堆叠封装件毋须受限于下层堆叠封装件的设计。
附图说明
图1为美国专利第5,222,014号所揭露的一种半导体封装件的堆叠结构示意图；
图2A至2G为本发明的半导体封装件及其制法第一实施例示意图；
图3A至3F为本发明的半导体封装件及其制法第二实施例中所使用的基板模块片示意图；
图4A至4F为本发明的半导体封装件及其制法第三实施例中所使用的基板模块片示意图；
图5为本发明的半导体封装件第四实施例示意图；
图6为本发明的半导体封装件第五实施例示意图；以及
图7A及7B为本发明的半导体封装件应用示意图。
主要元件符号说明
7A，7A’半导体封装件
10      半导体芯片
11，12  基板
110     焊垫
13      封装胶体
14      焊球
20      基板
20A     基板模块片
200     连接垫
21      半导体芯片
22      封装胶体
220     开孔
23      线路层
2A      半导体封装件
30      基板
30A     基板模块片
300     连接垫
301     连接线
31      半导体芯片
32      封装胶体
320     开孔
33      线路层
3A      半导体封装件
40      基板
40A     基板模块片
400     连接垫
41      半导体芯片
42      封装胶体
420     凹槽
43      线路层
4A      半导体封装件
51      半导体芯片
52      封装胶体
53      线路层
54      导电凸块
5A      半导体封装件
60      导线架
601     芯片座
602     导脚
61      半导体芯片
62      封装胶体
63      线路层
65      焊线
6A      半导体封装件
72      封装胶体
73      线路层
76，77  半导体封装件
78      导电胶
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例
参阅图2A至2G，为本发明的半导体封装件及其制法第一实施例的示意图。
如图2A及2B所示，其中图2B为对应图2A的剖面示意图，首先，提供一具多个芯片承载件的芯片承载件模块片，各该芯片承载件上设有多个电性连接点，于本实施例中该芯片承载件模块片为基板模块片20A，各该芯片承载件为球栅阵列(BGA)或平面栅格阵列(LGA)的基板20，各该基板20是由多条横向和直向的切割线(如虚线所示)以划分，同时于该两两相邻基板20相接处设有多个如连接垫(connecting pad)200的电性连接点。
如图2C所示，于该基板模块片20A上对应于各基板20上接置并电性连接半导体芯片21，并于该基板模块片20A上形成一覆盖该半导体芯片21及连接垫200的封装胶体22；其中该半导体芯片21是以引线方式而电性连接至该基板20，当然亦可利用倒装芯片方式而将半导体芯片电性连接至该基板。
如图2D所示，通过例如雷射钻孔方式，以于该封装胶体22中对应该基板连接垫200形成开孔220，藉以使该连接垫200外露出该封装胶体22。
如图2E所示，利用图案化线路制造方法，以于该封装胶体22上形成线路层23，同时亦使该线路层23通过该封装胶体22的开孔220电性耦合至外露出该封装胶体22的基板连接垫200。
如图2F及2G所示，沿各该基板20边缘的切割线(如虚线所示)进行切割，以形成多个半导体封装件2A，其中图2G为该半导体封装件2A的上视图，且图2F为对应图2G的剖面示意图；由于该基板20的连接垫200形成于相邻基板20间的相接处，如此在沿相邻基板20间进行切割时，切割路径将通过该连接垫200，藉以在分离各该基板20后以形成多个半导体封装件2A时，得以同时于相邻半导体封装件2A的基板20最外侧周缘上直接留有部分的电性连接垫200，以供各该半导体封装件2A通过该部分的连接垫200电性耦合至封装胶体22上的线路层23，进而利用该线路层23作为半导体封装件2A额外的电性接点。
因此，通过前述的制法，本发明亦揭露一种半导体封装件，主要包括有：一如基板20的芯片承载件，该基板20设有多个如连接垫200的电性连接点；至少一半导体芯片21，可以引线或倒装芯片方式电性连接至该基板20；一封装胶体22，形成于该基板20上，用以包覆该半导体芯片21，且使该基板20的连接垫200外露出该封装胶体22；以及线路层23，形成于该封装胶体22上，且该线路层23得以电性耦合至外露出该封装胶体22的连接垫200，其中该线路层23不仅可分布于该封装胶体22的顶面，亦可同时分布于该封装胶体22的侧面，以供后续该半导体封装件得以利用该外露出该封装胶体22的线路层23与外界作电性连接。
第二实施例
参阅图3A至3F，为本发明的半导体封装件及其制法第二实施例示意图，本实施例与前述实施大致相同，因此对应于相同元件不再详细描述，而仅强调差异点。
如图3A及3B所示，首先提供具多个基板30的基板模块片30A，各该基板30内部表面周围设有多个如连接垫300的电性连接点，该相邻的连接垫300可以连接线301相互电性连接。
如图3C所示，进行接置芯片及封装模压作业，以于该基板模块片30A上对应各基板30接置半导体芯片31，并形成一用以包覆该半导体芯片31的封装胶体32。
如图3D所示，于该封装胶体32中形成多个开孔320，藉以使各该基板30的连接垫300外露出该封装胶体32，从而于该封装胶体32上形成线路层33，并使该线路层33电性耦合至外露出该封装胶体32的连接垫300。
如图3E及3F所示，其中图3F为图3E的上视图，之后再进行切割作业，同时该切割路径通过各该基板30的连接线301，予以分离各该基板30，藉以形成可在封装胶体32的外表面提供线路层33作为额外电性接点的半导体封装件3A。
第三实施例
参阅图4A至4F，为本发明的半导体封装件制法第三实施例的示意图，本实施例与前述实施大致相同，因此对应于相同元件不再详细描述，而仅强调差异点。
如图4A所示，首先，提供一具多个芯片承载件的芯片承载件模块片，各该芯片承载件上设有多个电性连接点，于本实施例中该芯片承载件模块片为基板模块片40A，各该芯片承载件为球栅阵列(BGA)或平面栅格阵列(LGA)的基板40，各该基板40是由多条横向和直向的切割线(如虚线所示)以划分，同时于该两两相邻基板40相接处设有多个如连接垫(connecting pad)400的电性连接点，其中对应于各基板40上接置并电性连接半导体芯片41，并于该基板模块片40A上形成一覆盖该半导体芯片41及连接垫400的封装胶体42。
如图4B及4C所示，其中图4C为对应图4B的剖面示意图，沿该预定切割线路径，亦即该连接垫400的通过路径上进行移除作业，藉以移除该基板模块片40A上对应该切割线(即连接垫400通过路径)的封装胶体42，以在该基板模块片40A上形成多个呈格栅排列的凹槽420，进而外露出该连接垫400。
如图4D所示，利用图案化线路制造方法，以于该封装胶体42上形成线路层43，同时使该线路层43电性耦合至该连接垫400。
如图4E及4F所示，其中图4F为对应图4E的上视图，之后沿各该基板40边缘的切割线(如虚线所示)进行切割，以形成多个半导体封装件4A；由于该基板40的连接垫400形成于相邻基板40间的相接处，如此在沿相邻基板40间进行切割时，切割路径将通过该连接垫400，藉以在分离各该基板40后以形成多个半导体封装件4A时，得以同时于相邻半导体封装件4A的基板40最外侧周缘上直接留有部分的电性连接垫400，以供各该半导体封装件4A通过该部分的连接垫400电性耦合至封装胶体42上的线路层43，进而利用该线路层43作为半导体封装件4A额外的电性接点。
另外与前述实施例中所形成的半导体封装件4A主要不同处即在该封装胶体42对应于基板40外围形成有环状缺口而未全面覆盖该基板40表面，同时使设于基板40外围的连接垫400显露出该封装胶体42，以供与线路层43电性耦合。
第四实施例
参阅图5，为本发明的半导体封装件第四实施例的示意图。
如图所示，本实施例与前述实施例大致相同，主要差异在于本实施例的半导体封装件5A中，半导体芯片51是以倒装芯片方式通过多个导电凸块54而电性连接至芯片承载件50上，接着再形成包覆该半导体芯片51的封装胶体52、以及于该封装胶体52上形成电性连接至该电性连接点500的线路层53，从而供后续利用该线路层53提供额外电性接点。
第五实施例
参阅图6，为本发明的半导体封装件第五实施例示意图。
本实施例的半导体封装件与前述实施例大致相同，主要差异在于本实施例的半导体封装件6A中是使用导线架作为芯片承载件，其中该导线架60设有一芯片座601及多个如导脚602的电性连接点，以将半导体芯片61接置于该芯片座601上，并使该半导体芯片61通过焊线65而电性连接至该导脚602，再形成包覆该半导体芯片61及焊线65的封装胶体62，并使该导脚602得以部分显露于封装胶体62，以利用图案化线路制造方法而于该封装胶体62上形成线路层63，从而供该线路层63得以电性耦合至外露出该封装胶体62的导脚602，以供后续利用该线路层63提供额外电性接点。
参阅图7A及7B，为本发明的半导体封装件的应用实施例示意图；如图7A所示，本发明的半导体封装件7A可利用外露出封装胶体72的线路层73作为电性接点，以于其上电性堆叠另一半导体封装件76。
另外，如图7B所示，本发明的半导体封装件7A除可在其上电性堆叠另一半导体封装件76外，还可在相对外露出该封装胶体72侧边的线路层73上利用导电胶78而水平电性连接本发明的另一半导体封装件7A’，同时于该半导体封装件7A’上还可电性堆叠另一半导体封装件77。
因此，本发明的半导体封装件及其制法提供一具多个芯片承载件的芯片承载件模块片，且于该芯片承载件上设有多个电性连接点，以先后于该芯片承载件模块片上进行接置芯片及封装模压作业，藉以形成用以包覆半导体芯片的封装胶体，接着于该封装胶体中形成多个外露出该电性连接点的开孔，并于该封装胶体上形成图案化线路层，且使该线路层电性耦合至该电性连接点，之后沿各该芯片承载件间进行切割，藉以形成多个半导体封装件，其中各该半导体封装件的封装胶体上即形成有线路层，藉以使该半导体封装件得以利用形成于该封装胶体上的线路层提供额外的电性接点，以供后续得以进行封装件的垂直堆叠或水平连接等电性耦合作用，藉以提升电子产品电性功能，同时于进行封装件堆叠时，可使上层堆叠封装件毋须受限于下层堆叠封装件的设计。
上述的实施例仅用以例示本发明的原理及其功效，而非用于限定本发明，因此任何本领域技术人员均可在不违背本发明的精神及范围下，对上述实施例进行修饰与变化，端视实施型态而定。

Claims (14)

1.一种半导体封装件的制法，包括：
提供一具多个芯片承载件的芯片承载件模块片，且于该芯片承载件上设有多个电性连接点；
于各该芯片承载件上接置并电性连接半导体芯片；
于该芯片承载件模块片上形成一用以包覆该半导体芯片的封装胶体；
将该电性连接点外露出该封装胶体；
于该封装胶体上形成线路层，且该线路层电性耦合至外露出该封装胶体的电性连接点；以及
沿各该芯片承载件边缘进行切割，以形成多个半导体封装件。
2.根据权利要求1所述的半导体封装件的制法，其中，该电性连接点设于相邻芯片承载件连接处。
3.根据权利要求2所述的半导体封装件的制法，其中，于沿各该芯片承载件边缘进行切割时，切割路径通过该电性连接点，藉以在分离各该芯片承载件后以形成多个半导体封装件时，可同时于相邻半导体封装件的芯片承载件上留有部分的电性连接点，以电性耦合至封装胶体上的线路层。
4.根据权利要求1所述的半导体封装件的制法，其中，该电性连接点设于各别芯片承载件内部。
5.根据权利要求1所述的半导体封装件的制法，其中，该电性连接点为连接垫。
6.根据权利要求1所述的半导体封装件的制法，其中，于该封装胶体中对应该电性连接点位置形成开孔，藉以使该电性连接点外露出该封装胶体。
7.根据权利要求1所述的半导体封装件的制法，其中，移除该基板模块片上对应于这些电性连接点通过路径上的封装胶体以形成开槽，进而使该电性连接点外露出该封装胶体。
8.一种半导体封装件，包括：
芯片承载件，且该芯片承载件设有多个电性连接点；
半导体芯片，接置并电性连接至该芯片承载件上；
封装胶体，形成于该芯片承载件上，用以包覆该半导体芯片，且使该芯片承载件的电性连接点外露出该封装胶体；以及
线路层，形成于该封装胶体上，且该线路层电性耦合至外露出该封装胶体的电性连接点。
9.根据权利要求8所述的半导体封装件，其中，该电性连接点设于芯片承载件最外侧周缘。
10.根据权利要求8所述的半导体封装件，其中，该电性连接点设于芯片承载件内部。
11.根据权利要求8所述的半导体封装件，其中，该电性连接点为连接垫。
12.根据权利要求8所述的半导体封装件，其中，该封装胶体中对应该电性连接点位置形成有开孔，藉以使该电性连接点外露出该封装胶体。
13.根据权利要求8所述的半导体封装件，其中，该半导体封装件可利用外露出封装胶体顶面的线路层作为电性接点，以于其上电性堆叠另一半导体封装件。
14.根据权利要求8所述的半导体封装件，其中，该半导体封装件可在外露出该封装胶体侧边的线路层上利用导电胶而水平电性连接另一半导体封装件。
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