DE4238646B4 - Halbleiter-Bauelement mit spezieller Anschlusskonfiguration - Google Patents

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Abstract

Halbleiter-Bauelement mit folgenden Komponenten:
– einem Halbleiter-Chip (3) mit einer Vielzahl von Bondflächen (3a) in einem zentralen Abschnitt seiner unteren Oberfläche;
– einem Anschlussrahmen (10) mit Anschlüssen (11), die mit entsprechenden Bondflächen (3a) für Eingang/Ausgang der Bondflächen verbunden sind und Sammelschienen (12), die mit Stromversorgungsanschlussflächen der Bondflächen (3a) elektrisch verbunden sind;
– isolierende Haftmittel (6) zum Anbringen der Innenteile (11a) der Anschlüsse (11) und der Innenteile (12a) der Sammelschienen (12) auf der unteren Oberfläche des Halbleiter-Chips (3);
– Metalldrähte (7) zur elektrischen Verbindung der Innenteile (11a) der Anschlüsse (11) und der Innenteile (12a) der Sammelschienenanschlüsse (12) mit den jeweiligen Bondflächen (3a);
– ein Gehäusematerial (8), das die Komponenten einhüllt, wobei
– die untere Oberfläche des Halbleiter-Chips (3) zur Unterseite des Halbleiter-Bauelements gerichtet ist,
– die Innenteile der Anschlüsse (11a, 12a) von der Oberfläche des Halbleiter-Chips (3), an der sie mit dem Haftmittel...

Description

  • Die vorliegende Erfindung bezieht sich auf ein Halbleiter-Bauelement, und im Besonderen bezieht sie sich auf ein Halbleiter-Bauelement, das geeignet ist zur Aufnahme eines Speicherchips mit mittigen Anschlussflächen.
  • Allgemein können Halbleiter-Bauelemente hauptsächlich als Halbleiter des SOP-Typs (kleine Gehäuseausmaße, small outline package) und als Halbleiter des SOJ-Typs (kleine Ausmaße mit J-förmigen Anschlüssen, small outline J-lead) klassifiziert werden.
  • In diesem Fall werden die Halbleiter-Bauelemente gemäß den folgenden Verfahren hergestellt. Ein Halbleiterchip wird auf Paddeln eines Anschlussrahmens angebracht, und dann wird Drahtbondieren ausgeführt zwischen den Innenseiten der Anschlüsse des Anschlussrahmens und Anschlussflächen auf dem Halbleiterchip. Der drahtbondierte Halbleiter und der Anschlussrahmen werden mit Gießharz umformt. Danach wird das resultierende Produkt Verfahren zum Abgraten, Zurichten und Formen unterworfen, so dass die Außenseiten der Anschlüsse des Anschlussrahmens aus dem Gießharz hinausragen bzw. dann in eine vorbestimmte Gestalt gebogen werden.
  • In 4 ist eine schematische Ansicht eines Halbleiter-Bauelementes vom SOP-Typ nach dem Stand der Technik gezeigt und in 5 ist eine schematische Ansicht eines Halbleiter-Bauelementes vom SOJ-Typ nach dem Stand der Technik gezeigt.
  • In den 6 und 7 sind ein Schnitt und eine Unterseite eines Halbleiter-Bauelementes des LOC Typs (Anschlüsse auf dem Chip, lead on chip) gezeigt. In dem Halbleiter-Bauelement, gezeigt in 6 und 7, ist ein Halbleiterchip 3 mit einer Vielzahl von Bondflächen 3a in einem zentralen Abschnitt ausgebildet. Innenseiten 4a der Anschlüsse des Anschlussrahmens 4 ohne Paddel sind auf einer Oberfläche des Halbleiterchips 3 angebracht, und zwar auf beiden Seiten der Bondflächen 3a mittels Isolierbändern 6. Die Innenseiten 4a der Anschlüsse sind elektrisch mit den jeweiligen Bondflächen 3a des Halbleiterchips 3 mittels Metalldrähten 7 verbunden. Weiterhin sind Stromversorgungsanschlussflächen der Bondflächen 3a elektrisch jeweils mit Sammelschienen 5 durch Metalldrähte 7 verbunden. Danach werden der resultierende Halbleiterchip 3 und die Innenseiten 4a des Anschlussrahmens 4 mit Gießharz 1 umformt.
  • Die oben erwähnten Halbleiter-Bauelemente nach dem Stand der Technik werden in folgender Weise hergestellt: Ein Halbleiterchip-Verbund wird einem Sägeschritt unterworfen zum Aufteilen des Halbleiterchip-Verbund in getrennte Halbleiterchips 3; der Halbleiterchip 3 wird einem Verbindungsschritt zum Anbringen des getrennten Halbleiterchips 3 an einen Anschlussrahmen 4 unterworfen; folgende Schritte schließen sich an: Ein Drahtbondierschritt zum elektrischen Verbinden von Bondflächen 3a des Halbleiterchips 3 jeweils mit Innenseiten 4a der Anschlüsse des Anschlussrahmens 4, ein Spritzgießschritt zum Einhüllen des drahtbondierten Halbleiterchips 3 und des Anschlussrahmens 4, ein Abgratschritt, ein Lötüberzugsschritt, ein Zurichtungsschritt zum Abschneiden von Dämpferelementen vom Anschlussrahmen 4, ein Formschritt zum Biegen äußerer Anschlüsse in eine bestimmte Gestalt und ein Bestempelungsschritt.
  • Die so hergestellten Halbleiter-Bauelemente weisen Außenseiten der Anschlüsse auf, die aus dem Gießharz herausragen. Diese Außenseiten werden in eine bestimmte Gestalt geformt und dann auf eine Leiterplatte montiert.
  • Jedoch haben die bekannten Halbleiter-Bauelemente verschiedene Nachteile wie folgt. Die Halbleiter-Bauelemente nehmen großen Raum ein, da die Außenseiten der Anschlüsse aus dem Gießharz herausragen, wenn die Halbleiter-Bauelemente auf Leiterplatten montiert werden.
  • Da die Halbleiter-Bauelemente äußerem mechanischem Schock während ihrer Herstellungsschritte ausgesetzt sind, können feine Spalten in Kontaktzonen zwischen äußeren Anschlüssen, die aus den Gehäusen herausragen, und dem Gießharz auftreten, so dass sich die Feuchtigkeitsresistenz verschlechtert.
  • Weiterhin wird wegen des Zurichtungsschritts und des Formschritts nach dem Spritzgießen der Herstellungsvorgang der Gehäuse kompliziert, so dass die Herstellungskosten und die Ausschussrate erhöht werden.
  • Zusätzlich werden im Fall des LOC-Typs von Halbleiter-Bauelementen mit Anschlussrahmen ohne Paddel die elektrischen Eigenschaften wegen der großen Länge zwischen den Innenseiten und Außenseiten der Anschlüsse verschlechtert.
  • Weiterhin wird in der Menge der als Ausschuss identifizierten Halbleiter-Bauelemente die Zahl der an sich einwandfreien Halbleiter-Bauelemente wegen schlechter Anschlusskontakte, die ein schlechtes Bauelement vortäuschen, erhöht.
  • Aus der EP 0 198 194 A1 ist ein Halbleiter-Bauelement des oben erläuterten Standes der Technik bekannt.
  • Aus JP 63-258 050 A ist ein elektronisches Bauteil bekannt, das in einem Gehäusematerial einen Halbleiter-Chip aufweist, der auf einer Chip-Insel angeordnet ist und dessen Bondflächen über Bonddrähte mit Innenflachleitern verbunden sind, wobei die Bonddrähte auch außerhalb der gebogenen Innenflachleiter angeordnet sind.
  • Aus JP 3-131 059 A ist ein Halbleiter-Bauteil bekannt, das einen Halbleiter-Chip auf einer Chip-Insel in einem Gehäusematerial aufweist, wobei sich Bonddrähte von Bondflächen auf der Oberseite des Halbleiter-Chips zu Bondflächen auf Innenflachleitern erstrecken, die Innenflachleiter innerhalb des Gehäusematerials abgebogen sind und Außenseiten der Flachleiter auf der Unterseite des Halbleiter-Bauteils freigelegt sind.
  • Aus JP 63-269 557 A ist eine Flachleiteranordnung bekannt, bei der besonders lange und filigrane Innenflachleiter und Verbindungsdrähte durch eine Klebefolie zusätzlich gestützt werden.
  • Aus JP 2-15 663 A ist eine doppelt beschichtete Klebefolie für eine Flachleiteranordnung bekannt ist, wobei mit einer derartigen Folie ein Halbleiter-Chip mit einer aktiven Oberseite auf die Innenflachleiter einer Flachleiteranordnung geklebt werden kann.
  • Aus F. Goodenough, Mixing Gold and Aluminium Bond Wires On Power IC's Cuts Cost And Ups Reliability, Electronic Design, Okt. 1990, S. 34 ist es bekannt, dass eine Mischung aus Gold- und Aluminiumbonddrähten für Leistungs-ICs besonders geeignet ist.
  • Der Erfindung liegt die Aufgabe zugrunde, die Nachteile der bekannten Halbleiter-Bauelemente zu vermeiden und diese so zu gestalten, dass sie einen kleinen Raum für die Montage auf einer Leiterplatte einnehmen und ihre Herstellungskosten verringert sind. Weiterhin soll die Leitfähigkeit der Anschlüsse verbessert werden.
  • Hierzu weist das erfindungsgemäße Halbleiter-Bauelement folgende Merkmale auf: Ein Halbleiterchip mit einer Vielzahl von Bondflächen an einem zentralen Abschnitt seiner unteren Oberfläche; ein Anschlussrahmen einschließlich Anschlüssen, die mit den jeweiligen Bondflächen für Eingang/Ausgang der Bondflächen verbunden sind und einschließlich Sammelschienen, die mit Stromversorgungsanschlussflächen der Bondflächen verbunden sind; isolierende Haftmittel zum Anbringen der Innenseiten der Anschlüsse und der Innenseiten der Sammelschienenanschlüsse an die untere Oberfläche des Halbleiterchips, der mit den Bondflächen ausgebildet ist; Metalldrähte zum elektrischen Verbinden der Innenseiten der Anschlüsse und der Innenseiten der Sammelschienenanschlüsse mit den jeweiligen Bondflächen; und ein Ausformungsmaterial (Gießharz), das den Halbleiterchip einhüllt, wobei Außenseiten der Anschlüsse des Anschlussrahmens nach außen freigelegt sind.
  • Da die erfindungsgemäßen Anschlüsse in der Länge zwischen ihren Innenseiten die mit den Bondflächen des Halbleiterchips drahtbondiert sind, und ihren Außenseiten, die nach außen freigelegt sind, verkürzt sind, ist es möglich, die Anschlussleitfähigkeit in einem Halbleiter-Bauelement vom LOC-Typ zu verbessern und Wärme, die beim Betrieb des Chips auftritt, wegen ihrer kurzen Anschlüsse gut abzustrahlen. Im besonderen ist das Halbleiter-Bauelement geeignet, einen Halbleiterchip eines 16-Mega-Bit-DRAM oder größer aufzunehmen, der mit Bondflächen in seinem zentralen Abschnitt ausgebildet ist.
  • Die Anschlüsse werden in eine bestimmte Gestalt an ihren Innenseiten bzw. Außenseiten gebogen, und dann werden die Außenseiten an Klebebänder auf Polyimidbasis angebracht. Die Innenseiten der Anschlüsse werden an einer untere Oberfläche des Halbleiterchips über Isolierfilme oder Isoliermasse angebracht, die an der unteren Oberfläche aufgetragen sind bzw. ist. Der angebrachte Anschlussrahmen und der Halbleiterchip werden eingeformt, so dass die Außenseiten der Anschlüsse nicht aus dem geformten Harz herausragen, sondern von außen zugänglich sind.
  • Gemäß der Erfindung sind, wie oben beschrieben, Paddel weggelassen und die Außenseiten der Anschlüsse ragen nicht aus dem Gehäuse heraus, sondern sind von außen zugänglich, so dass die nach außen freigelegten Außenseiten der Anschlüsse mit einem Verbindungsmuster einer Leiterplatte verbunden werden können. Da das Halbleiter-Bauelement keine herausragenden äußeren Anschlüsse aufweist, ist der Raum, der durch das Bauelement eingenommen wird, reduziert, wenn das Bauelement auf einer Leiterplatte montiert wird. Es ist auch möglich, die Verfahren zum Abgraten und Formen nach dem Einformen abzukürzen.
  • Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit der Zeichnung. In der Zeichnung zeigen:
  • 1 eine Ansicht eines vertikalen Schnitts eines Halbleiter-Bauelementes gemäß der vorliegenden Erfindung;
  • 2 eine Grundrissansicht von unten des Halbleiter-Bauelementes gezeigt in 1, wobei sein innerer Aufbau gezeigt ist;
  • 3a eine Seitenansicht eines Halbleiter-Bauelementes gemäß der Erfindung;
  • 3b eine Grundrissansicht von unten des Halbleiter-Bauelementes gemäß in 3a;
  • 4 eine schematische Ansicht eines Halbleiter-Bauelementes vom SOP-Typ nach dem Stand der Technik;
  • 5 eine schematische Ansicht eines Halbleiter-Bauelementes vom SOJ-Typ nach dem Stand der Technik;
  • 6 eine Ansicht eines vertikalen Schnitts eines Halbleiter-Bauelementes vom LOC-Typ nach dem Stand der Technik;
  • 7 eine Draufsicht des Grundrisses eines Halbleiter-Bauelementes gemäß in 6, wobei sein innerer Aufbau gezeigt ist.
  • Die vorliegende Erfindung wird nachstehend beschrieben unter Bezugnahme auf die 1 bis 3.
  • Wie in den Figuren gezeigt, enthält das Halbleiter-Bauelement der vorliegenden Erfindung einen Halbleiterchip 3, der mit einer Vielzahl von Bondflächen 3a an einem zentralen Abschnitt seiner unteren Oberfläche ausgestattet ist, einen Anschlussrahmen 10 einschließlich Anschlüssen 11, die jeweils mit Bondflächen zum Eingang/Ausgang der Bondflächen 3a verbunden sind, und einschließlich Sammelschienen 12, die mit Stromversorgungsanschlussflächen der Bondflächen 3a verbunden sind, weiterhin isolierende Haftmittel 6 zum Anbringen von Innenseiten 11a der Anschlüsse 11 und Innenseiten 12a der Sammelschienenanschlüsse 12 an eine untere Oberfläche des Halbleiterchips 3, der mit den Bondflächen 3a ausgestattet ist, Metalldrähte 7 zum elektrischen Verbinden der Innenseiten 11a der Anschlüsse 11 bzw. der Innenseiten 12a der Sammelschienenanschlüsse 12 mit den Bondflächen 3a und einem Ausformungsmaterial (Gießharz) 8, das die Halbleiterchipanordnung einhüllt, wobei die Außenseiten 11b und 12b nach außen freigelegt sind.
  • In dieser Beschreibung werden die im Wesentlichen identischen oder ähnlichen Elemente des Halbleiter-Bauelementes der Erfindung mit jenen des Standes der Technik, wie dargestellt in 4 bis 7, mit gleichen Bezugszeichen bezeichnet.
  • Die Vielzahl der Innenseiten 11a, 12a und der Außenseiten 11b, 12b der Anschlüsse 11 und der Sammelschienenanschlüsse 12 ist jeweils in einer vorbestimmten Gestalt gebogen und in einer Reihe angeordnet. Dann werden die Außenseiten 11b, 12b mit ihren äußeren Oberflächen an Klebebänder (nicht gezeigt) angebracht, so dass die Anschlüsse 11 und die Sammelschienen 12 einstückig gehalten werden. Die Klebebänder werden nach einem Einformvorgang beseitigt.
  • Der Anschlussrahmen 10 ist an das Halbleiter-Bauelement 3 in einer derartigen Weise angebracht, dass isolierende Haftmittel 6, wie Isolierfilme und Isoliermasse, an der unteren Oberfläche des Halbleiterchips 3, der mit den Bondflächen 3a ausgebildet ist, aufgetragen werden, und dann die Innenseiten 11a, 12a der Anschlüsse 11 und der Sammelschienenanschlüsse 12 an die isolierenden Haftmittel angebracht werden.
  • Die Anschlüsse 11 und die Sammelschienen 12 des Halbleiter-Bauelementes der vorliegenden Erfindung sind auch kürzer als jene eines Halbleiter-Bauelementes des LOC-Typs nach dem Stand der Technik bezüglich der Längen zwischen seinen Innenseiten 11a, 12a und seinen Außenseiten 11b, 12b, so dass die Anschlussleitfähigkeit erhöht wird, wenn ein Speicherchip eines 16-Mega-Bit DRAM oder größer aufgenommen wird. Zusätzlich kann Wärme, die beim Betrieb des Chips auftritt, einfach von den kurzen Anschlüssen abgeleitet werden.
  • 3a zeigt eine Vorderseite des Halbleiter-Bauelementes der Erfindung und 3b zeigt eine untere Oberfläche des Halbleiter-Bauelementes der Erfindung. Wie in 2 gezeigt, ragen die Außenseiten 11b und 12b der Anschlüsse 11 und der Sammelschienenanschlüsse 12 nicht aus dem Halbleiter-Bauelement heraus, sondern fluchten mit der unteren Oberfläche des Halbleiter-Bauelementes,
  • Die Außenseiten 11b und 12b der Anschlüsse 11 und der Sammelschienenanschlüsse 12 sind in einer Reihe an der unteren Oberfläche des Gehäuses angeordnet und weisen nach außen, um mit Elementen einer Leiterplatte verbunden zu werden, wie gezeigt in 3b.
  • Ein Herstellungsverfahren des oben erläuterten Halbleiter-Bauelementes wird im Detail anschließend beschrieben.
  • Zunächst wird an einen Halbleiterchip 3, der separat zugeschnitten worden ist, isolierendes Haftmittel 6, wie Isolierfilm und Isoliermasse, an seiner unteren Oberfläche aufgetragen, die mit Bondflächen 3a ausgebildet ist. Die Innenseiten 11a und 12a der Anschlüsse 11 und Sammelschienen 12 werden an die untere Oberfläche des Chips über das isolierende Haftmittel 6 angebracht, das an die untere Oberfläche aufgetragen ist.
  • Danach wird der Anschlussrahmen 10, der an dem Halbleiterchip 3 angebracht ist, in einen Draht-Bondierer eingebracht (einem Draht-Bondier-Gerät) und einem Draht-Bondier-Verfahren zum elektrischen Verbinden der Innenseiten 11a, 12a der Anschlüsse 11 und der Sammelschienenanschlüsse 12 mit den Bondflächen 3a unterworfen, und zwar durch Metalldrähte 7, wie Gold- und Aluminiumdrähte.
  • Anschließend wird die bekannte Halbleiterchipanordnung einem bekannten Einformverfahren (mit Gießharz) unterzogen, um eingehüllt zu werden. Durch Beseitigung von Klebebändern, die an einer unteren Oberfläche des geformten Harzes angebracht sind, werden die Außenseiten 11b und 12b der Anschlüsse 11 und die Sammelschienenanschlüsse 12 nach außen freigelegt. Nachdem die untere Oberfläche des eingeformten Bauelementes mit den Außenseiten der Anschlüsse freigelegt und abgegratet ist, ist das Herstellungsverfahren des Halbleiter-Bauelementes abgeschlossen.
  • Das oben beschriebene Halbleiter-Bauelement gemäß der Erfindung wird auf eine Leiterplatte montiert, so dass die freigelegten Außenseiten 11b und 12b mit einem Muster der Leiterplatte durch Löten verbunden werden.
  • Wie aus der Beschreibung ersichtlich, kann die vorliegende Erfindung Verfahrensschritte nach einem Spritzgießschritt erübrigen. Da ein Halbleiter-Bauelement nach dem Stand der Technik Anschlüsse aufweist, die davon wegragen, erfordert ein Herstellungsverfahren eines Halbleiter-Bauelementes nach dem Stand der Technik ein Formverfahren zum Biegen der herausragenden Anschlüsse und ein Zurichtverfahren zum Schneiden von Dämpferelementen der Anschlüsse. Da jedoch Anschlüsse gemäß der Erfindung an Klebebändern haften, um einstückig einen Anschlussrahmen zu bilden, und Außenseiten der Anschlüsse nach außen freigelegt sind, erfordert ein Herstellungsverfahren der Erfindung keine Zuricht- und Formverfahren.
  • Daher weist die vorliegende Erfindung Vorteile darin auf, dass wegen der deutlich reduzierten Anzahl von Herstellungsschritten das Auftreten von schlechten Produkten und Herstellungskosten herabgesetzt werden.
  • Da das Halbleiter-Bauelement gemäß der Erfindung keine äußeren Anschlüsse aufweist, die davon wegragen, wird der von dem Halbleiter-Bauelement eingenommene Raum reduziert, wodurch den Bauelementen ermöglicht wird, dicht montiert zu werden.
  • Da das Halbleiter-Bauelement gemäß der Erfindung so weit wie möglich gekürzte Anschlüsse aufweist, ist es möglich, seine elektrischen Eigenschaften zu verbessern und Wärme leicht abzustrahlen im Vergleich mit dem Stand der Technik.
  • Während das Halbleiter-Bauelement nach dem Stand der Technik wegen des äußeren Schocks, der auf die äußeren Anschlüsse während der Zuricht- und Formverfahren einwirkt, Spalte zwischen äußeren Anschlüssen und einem spritzgeformten Harz aufweisen kann, weist das Halbleiter-Bauelement gemäß der Erfindung Außenseiten von Anschlüssen auf, die nach außen freigelegt sind, und erfordert keine Zuricht- und Formverfahren, so dass die Außenseiten der Anschlüsse keinen Schock erfahren. Daher kann das Halbleiter-Bauelement der Erfindung ein Auftreten von Spalten in der Kontaktzone verhindern und damit eine Feuchtigkeitswiderstandsfähigkeit verbessern. Da weiterhin das Halbleiter-Bauelement in einem Zustand der Berührung getestet wird, kann der Test präzise ausgeführt werden ohne einen besonderen Testsockel.

Claims (6)

  1. Halbleiter-Bauelement mit folgenden Komponenten: – einem Halbleiter-Chip (3) mit einer Vielzahl von Bondflächen (3a) in einem zentralen Abschnitt seiner unteren Oberfläche; – einem Anschlussrahmen (10) mit Anschlüssen (11), die mit entsprechenden Bondflächen (3a) für Eingang/Ausgang der Bondflächen verbunden sind und Sammelschienen (12), die mit Stromversorgungsanschlussflächen der Bondflächen (3a) elektrisch verbunden sind; – isolierende Haftmittel (6) zum Anbringen der Innenteile (11a) der Anschlüsse (11) und der Innenteile (12a) der Sammelschienen (12) auf der unteren Oberfläche des Halbleiter-Chips (3); – Metalldrähte (7) zur elektrischen Verbindung der Innenteile (11a) der Anschlüsse (11) und der Innenteile (12a) der Sammelschienenanschlüsse (12) mit den jeweiligen Bondflächen (3a); – ein Gehäusematerial (8), das die Komponenten einhüllt, wobei – die untere Oberfläche des Halbleiter-Chips (3) zur Unterseite des Halbleiter-Bauelements gerichtet ist, – die Innenteile der Anschlüsse (11a, 12a) von der Oberfläche des Halbleiter-Chips (3), an der sie mit dem Haftmittel (6) verbunden sind, in Richtung auf die Unterseite des Halbleiter-Bauelements innerhalb des Gehäusematerials (8) abgebogen sind, – die Metalldrähte (7) sich im Bereich zwischen den abgebogenen Anschlüssen (11a, 12a) zu den Bondflächen (3a) erstrecken, dadurch gekennzeichnet, dass – die Außenseiten (11b, 12b) der Anschlüsse (11) und der Sammelschienen (12) von Gehäusematerial (8) auf der Unterseite des Halbleiter-Bauelements freigelegt sind.
  2. Halbleiter-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass der Anschlussrahmen (10) an dem Halbleiter-Chip (3) angebracht ist, so dass die Innenteile (11a) und Außenseiten (11b) der Anschlüsse (11) und die Innenteile (12a) und Außenseiten (12b) der Sammelschienen (12) in eine vorbestimmte Gestalt gebogen sind und die Anschlüsse (11) und die Sammelschienen (12) in einer Reihe angeordnet sind, wobei die Außenseiten (11b, 12b) der Anschlüsse (11) und der Sammelschienen (12) an Klebebänder angebracht sind, um einen einstückigen Rahmen zu bilden, und wobei die Innenteile (11a, 12a) der Anschlüsse (11) und der Sammelschienen (12) an die untere Oberfläche des Halbleiter-Chips (3) angebracht sind durch die Haftmittel (6), die auf der unteren Oberfläche aufgetragen sind.
  3. Halbleiter-Bauelement nach Anspruch 2, dadurch gekennzeichnet, dass die Klebebänder als Bänder auf Polyimidbasis ausgebildet sind.
  4. Halbleiter-Bauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Haftmittel (6) ein Isolierfilm ist.
  5. Halbleiter-Bauelement nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Haftmittel (6) eine Isoliermasse ist.
  6. Halbleiter-Bauelement nach Anspruch 1, dadurch gekennzeichnet, dass die Metalldrähte (7) aus Gold oder Aluminium bestehen.
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084309A (en) * 1992-10-20 2000-07-04 Fujitsu Limited Semiconductor device and semiconductor device mounting structure
US6165819A (en) 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법
US5812148A (en) * 1993-11-11 1998-09-22 Oki Electric Industry Co., Ltd. Serial access memory
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
TW314650B (de) * 1995-06-21 1997-09-01 Oki Electric Ind Co Ltd
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
JPH09327990A (ja) * 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
US5863805A (en) * 1996-07-08 1999-01-26 Industrial Technology Research Institute Method of packaging semiconductor chips based on lead-on-chip (LOC) architecture
US5907184A (en) * 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US6407333B1 (en) 1997-11-04 2002-06-18 Texas Instruments Incorporated Wafer level packaging
KR100242393B1 (ko) 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
KR100234708B1 (en) * 1996-12-18 1999-12-15 Hyundai Micro Electronics Co Blp type semiconductor package and mounting structure thereof
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
DE19708617C2 (de) * 1997-03-03 1999-02-04 Siemens Ag Chipkartenmodul und Verfahren zu seiner Herstellung sowie diesen umfassende Chipkarte
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
DE19738588B4 (de) * 1997-09-03 2004-11-25 Infineon Technologies Ag Elektrisches Bauelement mit einer Umhüllung und mit einem in der Umhüllung angeordneten Anschlußbereich und Verfahren zur Herstellung eines solchen elektrischen Bauelements
KR100246587B1 (ko) * 1997-09-19 2000-03-15 유무성 볼 그리드 어레이 반도체 팩키지
KR100253376B1 (ko) 1997-12-12 2000-04-15 김영환 칩 사이즈 반도체 패키지 및 그의 제조 방법
KR100259359B1 (ko) * 1998-02-10 2000-06-15 김영환 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
US6420779B1 (en) 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
US20020125568A1 (en) * 2000-01-14 2002-09-12 Tongbi Jiang Method Of Fabricating Chip-Scale Packages And Resulting Structures
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
EP1324386B1 (de) * 2001-12-24 2011-06-15 ABB Research Ltd. Halbleitermodul und Verfahren zum Herstellen eines Halbleitermoduls
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
CN100345296C (zh) * 2002-06-18 2007-10-24 矽品精密工业股份有限公司 具有向下延伸支脚的芯片承载件的多芯片半导体封装件
US6794738B2 (en) 2002-09-23 2004-09-21 Texas Instruments Incorporated Leadframe-to-plastic lock for IC package
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
US20060145312A1 (en) * 2005-01-05 2006-07-06 Kai Liu Dual flat non-leaded semiconductor package
US8093694B2 (en) * 2005-02-14 2012-01-10 Stats Chippac Ltd. Method of manufacturing non-leaded integrated circuit package system having etched differential height lead structures
CN100446231C (zh) * 2006-01-25 2008-12-24 矽品精密工业股份有限公司 半导体封装结构及其制法
CN100446230C (zh) * 2006-01-25 2008-12-24 矽品精密工业股份有限公司 半导体封装结构及其制法
US7489026B2 (en) * 2006-10-31 2009-02-10 Freescale Semiconductor, Inc. Methods and apparatus for a Quad Flat No-Lead (QFN) package
US8035207B2 (en) * 2006-12-30 2011-10-11 Stats Chippac Ltd. Stackable integrated circuit package system with recess
DE102010026312B4 (de) * 2010-07-06 2022-10-20 Phoenix Contact Gmbh & Co. Kg Anschlusskontakt und Verfahren zur Herstellung von Anschlusskontakten
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9666788B2 (en) * 2012-03-20 2017-05-30 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US9812588B2 (en) 2012-03-20 2017-11-07 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US20140027890A1 (en) * 2012-07-27 2014-01-30 Integrated Device Technology Inc. Low Stress Package For an Integrated Circuit
USD759022S1 (en) * 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
US9647997B2 (en) 2013-03-13 2017-05-09 Nagrastar, Llc USB interface for performing transport I/O
USD729808S1 (en) 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
US9888283B2 (en) 2013-03-13 2018-02-06 Nagrastar Llc Systems and methods for performing transport I/O
USD780763S1 (en) 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0198194A1 (de) * 1985-04-18 1986-10-22 International Business Machines Corporation Halbleiterelement in einem Gehäuse
JPS622560A (ja) * 1985-06-27 1987-01-08 Toshiba Corp 樹脂封止型半導体装置
JPS62249464A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体パツケ−ジ
JPS63151058A (ja) * 1986-12-16 1988-06-23 Matsushita Electronics Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
EP0465143A2 (de) * 1990-07-05 1992-01-08 AT&T Corp. Gegossenes Gehäuse für hybride integrierte Schaltung und Leiterrahmen dafür
EP0501830A2 (de) * 1991-02-28 1992-09-02 Texas Instruments Incorporated Isolierter Leiterrahmen für eingekapselte Halbleiteranordnungen

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3877064A (en) * 1974-02-22 1975-04-08 Amp Inc Device for connecting leadless integrated circuit packages to a printed-circuit board
JPS5116701A (en) * 1974-07-31 1976-02-10 Kawasaki Heavy Ind Ltd Sagyodaino shokosochi
JPS57176751A (en) * 1981-04-22 1982-10-30 Toshiba Corp Semiconductor device
JPS5811198A (ja) * 1981-07-15 1983-01-21 共同印刷株式会社 識別カ−ド及びその製法
CA1204213A (en) * 1982-09-09 1986-05-06 Masahiro Takeda Memory card having static electricity protection
FR2547440B1 (fr) * 1983-06-09 1986-02-07 Flonic Sa Procede de fabrication de cartes a memoire et cartes obtenues suivant ce procede
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
JPS6015786A (ja) * 1983-07-06 1985-01-26 Dainippon Printing Co Ltd Icカ−ドおよびその製造法
JPS60117562A (ja) * 1983-11-29 1985-06-25 Japan Storage Battery Co Ltd アルカリマトリックス型水素一酸素燃料電池
US4539472A (en) * 1984-01-06 1985-09-03 Horizon Technology, Inc. Data processing card system and method of forming same
JPS60183745A (ja) * 1984-03-02 1985-09-19 Hitachi Micro Comput Eng Ltd 半導体装置
JPS60257159A (ja) * 1984-06-01 1985-12-18 Nec Corp 半導体装置
JPS61222715A (ja) * 1985-03-28 1986-10-03 Mitsubishi Electric Corp 樹脂成形体の製造方法
JPS6276540A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体装置
JPS62134944A (ja) * 1985-12-06 1987-06-18 Nec Corp 半導体装置
JPS62154769A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd 半導体装置
JPS62298146A (ja) * 1986-06-18 1987-12-25 Hitachi Micro Comput Eng Ltd 電子装置
JPS6367763A (ja) * 1986-09-09 1988-03-26 Nec Corp 半導体装置
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
AU2309388A (en) * 1987-08-26 1989-03-31 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JPH01161724A (ja) * 1987-12-18 1989-06-26 Citizen Watch Co Ltd 表面実装用半導体装置の製造方法
JP2578148B2 (ja) 1988-01-25 1997-02-05 富士通株式会社 リード付き半導体装置
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2724334B2 (ja) * 1988-08-09 1998-03-09 朝日印刷紙器株式会社 紙函の追加印刷方法
JPH0263142A (ja) * 1988-08-29 1990-03-02 Fujitsu Ltd モールド・パッケージおよびその製造方法
JPH02170456A (ja) * 1988-12-22 1990-07-02 Canon Electron Inc 集積回路構体の実装方法
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
JPH02298146A (ja) * 1989-05-11 1990-12-10 Canon Inc Isdn複合端末装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH03131059A (ja) * 1989-10-16 1991-06-04 Mitsubishi Electric Corp 半導体装置
JP2754796B2 (ja) * 1989-11-07 1998-05-20 宇部興産株式会社 竪型粉砕機
US5583375A (en) * 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
US5235207A (en) * 1990-07-20 1993-08-10 Hitachi, Ltd. Semiconductor device
JPH0494565A (ja) * 1990-08-10 1992-03-26 Toshiba Corp 半導体装置
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
KR940007649B1 (ko) * 1991-04-03 1994-08-22 삼성전자 주식회사 반도체 패키지
JPH05166964A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
KR930014916A (ko) * 1991-12-24 1993-07-23 김광호 반도체 패키지
US5436492A (en) * 1992-06-23 1995-07-25 Sony Corporation Charge-coupled device image sensor
JP3151058B2 (ja) 1992-08-05 2001-04-03 パイオニア株式会社 光ディスク
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
JPH06236956A (ja) * 1993-02-09 1994-08-23 Hitachi Constr Mach Co Ltd 半導体装置及びその製造方法
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0198194A1 (de) * 1985-04-18 1986-10-22 International Business Machines Corporation Halbleiterelement in einem Gehäuse
JPS622560A (ja) * 1985-06-27 1987-01-08 Toshiba Corp 樹脂封止型半導体装置
JPS62249464A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体パツケ−ジ
JPS63151058A (ja) * 1986-12-16 1988-06-23 Matsushita Electronics Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
EP0465143A2 (de) * 1990-07-05 1992-01-08 AT&T Corp. Gegossenes Gehäuse für hybride integrierte Schaltung und Leiterrahmen dafür
EP0501830A2 (de) * 1991-02-28 1992-09-02 Texas Instruments Incorporated Isolierter Leiterrahmen für eingekapselte Halbleiteranordnungen

Non-Patent Citations (10)

* Cited by examiner, † Cited by third party
Title
62- 2560 A. E-511, May 30,1987,Vol.11,No.169
62-249464 A. E-601, Apr.16,1988,Vol.12,No.124
63-151058 A. E-676, Oct.31,1988,Vol.12,No.412
BREGMANN, Mark F.; COVAC, Carolin A.: Plastic Packaging for VLSI-Based Computers. In: Solid State Technology, June 1968, H. 6, S. 75-80 *
GOODENOUGH, Frank: Mixing Gold and Aluminium Bond Wires on Power ICs Cuts Cost and UPS Reliability. In: Electronic Design, 11, H. 19, 1990, S. 34 *
Patent Abstracts of Japan & JP 62002560 A. E-511, May 30,1987,Vol.11,No.169 *
Patent Abstracts of Japan & JP 62249464 A. E-601, Apr.16,1988,Vol.12,No.124 *
Patent Abstracts of Japan & JP 63151058 A. E-676, Oct.31,1988,Vol.12,No.412 *
Patent Abstracts of Japan & JP 63258050 A. E-718, Feb.22,1989,Vol.13,No. 78 *
Patent Abstracts of Japan: 63-258050 A. E-718, Feb.22,1989,Vol.13,No. 78

Also Published As

Publication number Publication date
USRE37413E1 (en) 2001-10-16
JPH0546045U (ja) 1993-06-18
KR940007757Y1 (ko) 1994-10-24
USRE36097E (en) 1999-02-16
JPH1093001A (ja) 1998-04-10
US5363279A (en) 1994-11-08
KR930012117U (ko) 1993-06-25
DE4238646A1 (en) 1993-06-03

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