JPH1093001A - 半導体パッケージおよびその製造方法 - Google Patents

半導体パッケージおよびその製造方法

Info

Publication number
JPH1093001A
JPH1093001A JP9254578A JP25457897A JPH1093001A JP H1093001 A JPH1093001 A JP H1093001A JP 9254578 A JP9254578 A JP 9254578A JP 25457897 A JP25457897 A JP 25457897A JP H1093001 A JPH1093001 A JP H1093001A
Authority
JP
Japan
Prior art keywords
lead
semiconductor chip
semiconductor package
leads
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9254578A
Other languages
English (en)
Inventor
Gi Bon Cha
基 本 車
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
LG Semicon Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LG Semicon Co Ltd filed Critical LG Semicon Co Ltd
Publication of JPH1093001A publication Critical patent/JPH1093001A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0612Layout
    • H01L2224/0613Square or rectangular array
    • H01L2224/06134Square or rectangular array covering only portions of the surface to be connected
    • H01L2224/06136Covering only the central area of the surface to be connected, i.e. central arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124Aluminium (Al) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48599Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48699Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/49105Connecting at different heights
    • H01L2224/49109Connecting at different heights outside the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01023Vanadium [V]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06Polymers
    • H01L2924/078Adhesive characteristics other than chemical
    • H01L2924/07802Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49121Beam lead frame or beam lead device
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49169Assembling electrical component directly to terminal or elongated conductor
    • Y10T29/49171Assembling electrical component directly to terminal or elongated conductor with encapsulating
    • Y10T29/49172Assembling electrical component directly to terminal or elongated conductor with encapsulating by molding of insulating material

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 印刷回路基板上に半導体パッケージを装着す
る実装率を向上させ、モールディング以後の半導体製造
工程を省き、原価を低下させた半導体パッケージを提供
する。 【解決手段】 リードフレーム10のインナーリード1
1a,12aのボンディング部位からアウトリード11
b,12b端までの長さを短く形成し、該リードフレー
ム10と半導体チップ3とをモールディングした後、該
モールディング樹脂8の外方側にリードフレーム10の
アウトリード11b,12bを突出形成せずに、そのア
ウトリード11b,12bの端部位をモールディング樹
脂8の底面部位に露出させて構成されている。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
およびその製造方法に関するものであり、詳しくは、リ
ードフレームのパドルを省き、半導体パッケージのモー
ルディング樹脂底面部位にリードフレームのアウトリー
ド端を露出させて、センターパッドレイアウト(Cen
ter Pad Lay Out)タイプのメモリチッ
プパッケージングに適用し得るようにした半導体パッケ
ージおよびその製造方法に関するものである。
【0002】
【従来の技術】一般に、半導体パッケージにおいては、
図3(A)(B)に示したように、SOP(Small
Outline Package)タイプ半導体パッ
ケージとSOJ(Small Outline J−L
ead)タイプ半導体パッケージとに大別され、いずれ
の場合においても、リードフレームのインナーリードが
半導体チップの各パッドにワイヤボンディングされ、そ
れら半導体チップおよびリードフレームがモールディン
グされた後、フォーミングおよびプレーティングされ、
該モールディング樹脂外方側にリードフレームのアウト
リードが突出され、それらアウトリードが所定形状に折
曲形成されて半導体パッケージが構成されていた。ま
た、前記バドルの省かれた従来のLOC(Lead O
n Chip)タイプ半導体パッケージにおいては、図
4(A)(B)に示したように、半導体チップ3の表面
中央部位に複数個のボンドパッド3aが形成され、それ
らボンドパッド3aの両方側前記半導体チップ3表面上
にリードフレーム4のインナーリード4aがそれぞれ絶
縁テープ6により接着され、それらインナーリード4a
と前記各ボンドパッド3aとがそれぞれ金属ワイヤ7に
より電気的に連結され、それらボンドパッド3a中の電
源パッドとバスバー5とがそれぞれ金属ワイヤ7により
電気的に接続された後、エポキシ樹脂等のモールディン
グ樹脂1により前記半導体チップ3およびリードフレー
ム4のインナーリード4aがモールディングされて構成
されていた。すなわち、半導体チップ3をそれぞれ個別
に分離させるソーイング(Sawing)工程と、それ
ら個別に分離された半導体チップ3をリードフレーム4
に接着させるダイボンディング工程と、それら半導体チ
ップ3の各ボンドパッド3aとリードフレーム4の各イ
ンナーリード4aとをそれぞれ電気的に連結するワイヤ
ボンディング工程と、それら半導体チップ3とリードフ
レーム4とを密閉させるモールディング工程と、を行な
った後、通常のデフレーションおよびソルダープレーテ
ィング、リードフレームを切断するトリミング、アウト
リードを折曲するフォーミングおよびマーキング等の過
程を経て、半導体パッケージが製造されていた。そし
て、従来の半導体パッケージの構造においては、モール
ディング樹脂1の外方側にアウトリードがそれぞれ突出
形成され、それらアウトリードを所定形状にフォーミン
グさせて印刷回路基板(PCB)上に、装着させるよう
になっていた。
【0003】
【発明が解決しようとする課題】このように構成された
従来の半導体パッケージにおいては、半導体パッケージ
のモールディング樹脂の外方側に各リードフレームのア
ウトリードが突出形成されているため、それら半導体パ
ッケージを印刷回路基板上に装着する場合、それら半導
体パッケージの占める面積が大きくなって、半導体パッ
ケージの実装率が低下するという不都合な点があった。
【0004】また、半導体パッケージのフォーミング工
程中外部から機械的衝撃を受け、半導体パッケージ外方
側のアウトリードとモールディング樹脂間の接触部位に
微細な隙間が生じ、耐湿性が低下するという不都合な点
があった。
【0005】さらに、モールディング工程を施した後、
トリミングおよびフォーミングの工程を施すので、半導
体パッケージの製造が煩雑であり、原価が上昇するとい
う不都合な点があった。
【0006】また、パドルを省いた従来のLOCタイプ
半導体パッケージにおいて、アウトリードまでの長さが
長くなり、電気的特性が低下しやすいという不都合な点
があった。
【0007】さらに、半導体パッケージテストの際、リ
ードコンタクト不良により不合格とされた製品中、良好
製品の包含率のグッドレート(Good Rate)が
上昇するという不都合な点があった。
【0008】本発明の目的は、上述の問題点を解決し、
印刷回路基板上に半導体パッケージを装着する実装率を
向上させ、モールディング工程以後の半導体製造工程を
省き、原価を低下し得るようにした半導体パッケージを
提供することにある。
【0009】また、本発明の他の目的は、リードフレー
ムのインナーリードからアウトリードまでの長さを短く
形成し、リードフレームの電導率を向上させ電気的特性
を改善させた半導体パッケージを提供することにある。
【0010】
【課題を解決するための手段】本発明による半導体パッ
ケージは、半導体チップの底面中央部位に複数個のボン
ドパッドがそれぞれ形成され、それらボンドパッド中の
各信号入/出力用ボンドパッドに連結される複数個のリ
ードと、それらボンドパッド中の電源パッドに連結され
るバスバーとを有したリードフレームが形成され、リー
ドのインナーリードとバスバーのインナーリードとがそ
れぞれボンドパッドの両方側半導体チップの底面部位に
それぞれ接着剤により接着され、それらボンドパッドと
各インナーリードとがそれぞれ金属ワイヤにより電気的
に接続連結され、半導体チップおよびリードフレームの
すべてがモールディング樹脂によりモールディングさ
れ、該モールディング樹脂の底面部位にリードのアウト
リード折曲端およびバスバーのアウトリード端部位が露
出されるように構成されている。
【0011】好ましくは、リードフレームは、各リード
のインナーリードおよびアウトリードとバスバーのイン
ナーリードおよびアウトリードとがそれぞれ短く所定形
状に折曲された後、一様に揃って並列に整列されるとよ
い。
【0012】また、好ましくは、各アウトリードの接着
される接着テープは、耐温耐圧性のポリイミド系接着テ
ープであるとよい。
【0013】さらに、好ましくは、接着剤は、絶縁フィ
ルムもしくは絶縁ペーストであるとよい。
【0014】また、好ましくは、ワイヤは、ゴールド
(Au)またはアルミニウム(Al)でなるとよい。
【0015】この発明による半導体パッケージは、半導
体チップと、絶縁接着剤により該半導体チップに付着さ
れ、少なくとも1つの第1、第2部分を有する複数の折
曲されたリードと、それらリードの第1部分と半導体チ
ップとを電気的に連結するコネクタと、半導体チップ、
コネクタ、および少なくともリードの第1部分を包含し
て形成されたモールディングコンパウンドと、により構
成され、リードの第2部分は電気的連結部を提供するよ
うに露出されることを特徴としている。
【0016】好ましくは、リードの露出された第2部分
は、半導体チップの底面部位に位置するとよい。
【0017】また、好ましくは、リードは、半導体チッ
プの底面から延長されて折曲されるとよい。
【0018】さらに、好ましくは、コネクタはワイヤを
包含するとよい。また、好ましくは、コネクタは、バン
プを包含するとよい。
【0019】さらに、好ましくは、リードは、半導体チ
ップのワイヤボンディングのための部分を提供するよう
に半導体チップの底面部位から折曲されるとよい。
【0020】また、好ましくは、半導体チップは所定の
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
【0021】さらに、好ましくは、モールディングコン
パウンドは、所定の側面を有し、リードは該モールディ
ングコンパウンドの側面から露出されるとよい。
【0022】また、好ましくは、半導体チップは、回路
要素の形成された主表面を有し、リードが絶縁接着剤に
より該主表面上に付着されるとよい。
【0023】さらに、好ましくは、リードは、主表面の
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
【0024】さらに、好ましくは、絶縁接着剤は、絶縁
フェーストを包含するとよい。また、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
【0025】さらに、好ましくは、電源供給バスバー
は、半導体チップの中央部に付着されるとよい。
【0026】また、好ましくは、コネクタは、ボンディ
ングワイヤを包含するとよい。この発明による半導体パ
ッケージの製造方法は、半導体チップを製造する工程
と、該半導体チップに第1、第2部分を有した複数のリ
ードの第1部分を絶縁接着剤により付着する工程と、リ
ードと半導体チップとを電気的に連結する工程と、リー
ドの第2部分に支持台を付着し、該支持台によりリード
の第2部分に樹脂が覆われるように、半導体チップとリ
ードとを樹脂によりモールディング部を形成する工程
と、リードの第2部分が電気的連結部を提供するように
リードの第2部分から支持台を除去する工程とを備えて
いる。
【0027】好ましくは、支持台は、接着テープを包含
するとよい。また、好ましくは、支持台を除去した後、
印刷回路基板にリードの露出された第2部分を連結する
工程を追加包含するとよい。
【0028】さらに、好ましくは、リードの露出された
第2部分は、半導体チップの底面部位に位置するとよ
い。
【0029】また、好ましくは、リードは、半導体チッ
プの底面から延長されて屈曲されるとよい。
【0030】さらに、好ましくは、リードは、半導体チ
ップのワイヤボンディングのための第1部分を提供する
ように半導体チップの底面部位から屈曲されるとよい。
【0031】また、好ましくは、半導体チップは所定の
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
【0032】さらに、好ましくは、モールディング部は
所定の側面を有し、リードは該モールディング部の側面
から露出されるとよい。
【0033】また、好ましくは、半導体チップは、回路
要素の形成された主表面を有し、リードは絶縁接着剤に
より該主表面に付着されるとよい。
【0034】さらに、好ましくは、リードは、主表面の
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
【0035】また、好ましくは、絶縁接着剤は、絶縁フ
ェーストを包含するとよい。さらに、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
【0036】また、好ましくは、電源供給バスバーは、
半導体チップの中央部に付着されるとよい。
【0037】さらに、好ましくは、リードは、ボンディ
ングワイヤにより半導体チップに電気的に連結されると
よい。
【0038】また、好ましくは、リードは、バンプによ
り半導体チップに電気的に連結されるとよい。
【0039】
【作用】パドルが省かれ、モールディング樹脂外方側に
アウトリードが突出形成されずに、該アウトリードが、
そのモールディング樹脂底面部位に露出されて半導体パ
ッケージが構成され、該半導体パッケージのアウトリー
ド露出部位を印刷回路基板上のソルダーパターンにソル
ダーリングすればよいので、該印刷回路基板上に半導体
パッケージを装着させる実装率が向上される。かつ、半
導体パッケージの製造工程中、モールディング工程以後
のトリミングおよびフォーミングの工程が省かれる。
【0040】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
【0041】図1に示したように、本発明による半導体
パッケージにおいては、半導体チップ3の底面中央部位
に複数個のボンドパッド3aがそれぞれ形成され、それ
らボンドパッド3a中の各信号入/出力用ボンドパッド
に連結される各リード11とそれらボンドパッド中の電
源パッドに連結されるバスバー12とを有したリードフ
レーム10が形成され、それらリード11のインナーリ
ード11aおよびバスバー12のインナーリード12a
が前記ボンドパッド3aの両方側半導体チップ3の底面
部位にそれぞれ絶縁接着剤6により接着されている。こ
の場合、前記複数個のリード11のインナーリード11
aおよびアウトリード11bと前記バスバー12のイン
ナーリード12aおよびアウトリード12bとをそれぞ
れ短く所定形状に折曲形成し、それらリード11のイン
ナーリード11aおよびバスバー12のインナーリード
12aとリード11のアウトリード11bおよびバスバ
ー12のアウトリード12bとをそれぞれ一様に揃えて
並列に並べた後、それらリード11のアウトリード11
bおよびバスバー12のアウトリード12bとの折曲端
部位をそれぞれ一様にポリイミド系の接着テープ(図示
されない)に接着させ、該接着テープを利用しそれらリ
ード11のインナーリード11aおよびバスバー12の
インナーリード12aを前記ボンドパッド3aの両方側
半導体チップ3の底面部位にそれぞれ一様に絶縁フィル
ムまたは絶縁ペーストのような接着剤6により接着させ
る。その後、ワイヤボンダーを利用して前記各ボンドパ
ッド3aと各リード11のインナーリード11aおよび
バスバー12のインナーリード12aとをそれぞれゴー
ルド(Au)またはアルミニウム(Al)のワイヤ7に
より電気的に接続連結させ、それら半導体チップおよび
リードフレーム10のすべてをモールディング樹脂8に
よりモールディングさせた後、該モールディング樹脂8
底面部位の前記各アウトリード11b,12b折曲部位
の接着テープを取り除き、それらアウトリード11b,
12bを半導体パッケージのモールディング樹脂8の底
面に露出させる。
【0042】したがって、図2(A)(B)に示したよ
うに、モールディング樹脂8の底面部位にアウトリード
11bが露出された半導体パッケージが形成され、該半
導体パッケージはインナーリード11aのワイヤボンデ
ィング部位からアウトリード11bの折曲端までの長さ
が従来のLOCタイプ半導体パッケージよりも短く形成
されているため、従来、16M DRAM以上の半導体
パッケージで生じる電導率低下の問題が解決され、チッ
プの発生熱が外方側に速やかに放出される。かつ、この
ように構成された本発明による半導体パッケージは、該
半導体パッケージのアウトリード露出部位を印刷回路基
板上の接続パターンにソルダーにより接続して装着する
ことができる。
【0043】
【発明の効果】以上説明したように、本発明による半導
体パッケージにおいては、リードフレームのインナーリ
ードのボンディング部位からアウトリードの折曲端まで
の長さを従来よりも短く形成し、該リードフレームと半
導体チップのすべてをモールディングして該モールディ
ング樹脂の底面部位に前記アウトリードを露出し構成さ
せているため、従来のモールディング工程後のトリミン
グおよびフォーミングの過程が省かれ、原価が低下され
る効果がある。
【0044】また、半導体パッケージの外方側にアウト
リードが突出形成されないため、該半導体パッケージの
印刷回路基板上における占有面積が減少され、該半導体
パッケージの装着される実装率が向上される効果があ
る。
【0045】さらに、リードフレームの長さが短いの
で、電気的特性が向上され、半導体チップの発熱が速や
かに外方側に放出される効果がある。
【0046】また、従来のトリミングおよびフォーミン
グの工程が省かれるので、リードフレームとモールディ
ング樹脂間に生ずる隙間が防止され、耐湿性が向上され
る効果がある。
【0047】さらに、半導体パッケージのテストが簡便
になるので、グッドレート(Good Rate)が減
少される効果がある。
【図面の簡単な説明】
【図1】本発明の一実施例による半導体パッケージの構
成図であり、(A)は断面図、(B)は底面図である。
【図2】本発明の一実施例による半導体パッケージの外
形表示図であり、(A)は正面図、(B)は底面図であ
る。
【図3】従来の半導体パッケージの外形表示図であり、
(A)はSOP(SmallOutline Pack
age)タイプ表示図、(B)はSOJ(SmallO
utline J−Lead)タイプ表示図である。
【図4】従来のLOCタイプ半導体パッケージの構成図
であり、(A)は縦断面図、(B)は横断面図である。
【符号の説明】
3 半導体チップ 3a ボンドパッド 6 接着剤 7 ワイヤ 8 モールディング樹脂 10 リードフレーム 11 リード 11a インナーリード 11b アウトリード 12 バスバー 12a インナーリード 12b アウトリード なお、各図中、同一符号は同一または相当部分を示す。

Claims (37)

    【特許請求の範囲】
  1. 【請求項1】 半導体パッケージであって、 半導体チップ(3)の底面中央部位に複数個のボンドパ
    ッド(3a)がそれぞれ形成され、 それらボンドパッド(3a)中の各信号入/出力用ボン
    ドパッドに連結される複数個のリード(11)と、それ
    らボンドパッド(3a)中の電源パッドに連結されるバ
    スバー(12)とを有したリードフレーム(10)が形
    成され、 前記リード(11)のインナーリード(11a)と前記
    バスバー(12)のインナーリード(12a)とがそれ
    ぞれ前記ボンドパッド(3a)の両方側半導体チップ
    (3)の底面部位にそれぞれ接着剤(6)により接着さ
    れ、 それらボンドパッド(3a)と各インナーリード(11
    a,12a)とがそれぞれ金属ワイヤ(7)により電気
    的に接続連結され、 前記半導体チップ(3)およびリードフレーム(10)
    のすべてがモールディング樹脂(8)によりモールディ
    ングされ、該モールディング樹脂(8)の底面部位に前
    記リード(11)のアウトリード(11b)折曲端およ
    びバスバー(12)のアウトリード(12b)端部位が
    露出されるように構成された半導体パッケージ。
  2. 【請求項2】 前記リードフレーム(10)は、前記各
    リード(11)のインナーリード(11a)およびアウ
    トリード(11b)と前記バスバー(12)のインナー
    リード(12a)およびアウトリード(12b)とが、
    それぞれ短く所定形状に折曲された後、一様に揃って並
    列に整列されたことを特徴とする、請求項1記載の半導
    体パッケージ。
  3. 【請求項3】 前記各アウトリード(11b,12b)
    の接着される接着テープは、耐温耐圧性のポリイミド系
    接着テープである、請求項1または請求項2記載の半導
    体パッケージ。
  4. 【請求項4】 前記接着剤(6)は、絶縁フィルムであ
    る、請求項1または請求項2記載の半導体パッケージ。
  5. 【請求項5】 前記接着剤(6)は、絶縁ペーストであ
    る、請求項1または請求項2記載の半導体パッケージ。
  6. 【請求項6】 前記ワイヤ(7)は、ゴールド(Au)
    またはアルミニウム(Al)でなる、請求項1または請
    求項2記載の半導体パッケージ。
  7. 【請求項7】 半導体チップと、 絶縁接着剤により該半導体チップに付着され、少なくと
    も1つの第1、第2部分を有する複数の折曲されたリー
    ドと、 それらリードの第1部分と前記半導体チップとを電気的
    に連結するコネクタと、 前記半導体チップ、コネクタ、および少なくともリード
    の第1部分を包含して形成されたモールディングコンパ
    ウンドと、により構成され、 前記リードの第2部分は電気的連結部を提供するように
    露出されることを特徴とする、半導体パッケージ。
  8. 【請求項8】 前記リードの露出された第2部分は、前
    記半導体チップの底面部位に位置する、請求項7記載の
    半導体パッケージ。
  9. 【請求項9】 前記リードは、前記半導体チップの底面
    から延長されて折曲される、請求項8記載の半導体パッ
    ケージ。
  10. 【請求項10】 前記コネクタは、ワイヤを包含する、
    請求項7記載の半導体パッケージ。
  11. 【請求項11】 前記コネクタは、バンプを包含する、
    請求項7記載の半導体パッケージ。
  12. 【請求項12】 前記リードは、半導体チップのワイヤ
    ボンディングのための部分を提供するように半導体チッ
    プの底面部位から折曲される、請求項8記載の半導体パ
    ッケージ。
  13. 【請求項13】 前記半導体チップは所定の側面を有
    し、前記リードは該半導体チップの側面に沿って延長さ
    れる、請求項7記載の半導体パッケージ。
  14. 【請求項14】 前記モールディングコンパウンドは、
    所定の側面を有し、前記リードは該モールディングコン
    パウンドの側面から露出される、請求項7記載の半導体
    パッケージ。
  15. 【請求項15】 前記半導体チップは、回路要素の形成
    された主表面を有し、前記リードが絶縁接着剤により該
    主表面上に付着される、請求項7記載の半導体パッケー
    ジ。
  16. 【請求項16】 前記リードは、前記主表面の中央部に
    付着される、請求項15記載の半導体パッケージ。
  17. 【請求項17】 前記絶縁接着剤は、絶縁フィルムを包
    含する、請求項15記載の半導体パッケージ。
  18. 【請求項18】 前記絶縁接着剤は、絶縁フェーストを
    包含する、請求項15記載の半導体パッケージ。
  19. 【請求項19】 前記リードは、少なくとも1つが電源
    供給バスバーを包含する、請求項7記載の半導体パッケ
    ージ。
  20. 【請求項20】 前記電源供給バスバーは、前記半導体
    チップの中央部に付着される、請求項19記載の半導体
    パッケージ。
  21. 【請求項21】 前記コネクタは、ボンディングワイヤ
    を包含する、請求項7記載の半導体パッケージ。
  22. 【請求項22】 半導体チップを製造する工程と、 該半導体チップに第1、第2部分を有した複数のリード
    の第1部分を絶縁接着剤により付着する工程と、 前記リードと半導体チップとを電気的に連結する工程
    と、 前記リードの第2部分に支持台を付着し、該支持台によ
    りリードの第2部分に樹脂が覆われるように、前記半導
    体チップとリードとを樹脂によりモールディング部を形
    成する工程と、 前記リードの第2部分が電気的連結部を提供するように
    前記リードの第2部分から支持台を除去する工程と、 を備える、半導体パッケージの製造方法。
  23. 【請求項23】 前記支持台は、接着テープを包含す
    る、請求項22記載の半導体パッケージの製造方法。
  24. 【請求項24】 前記支持台を除去した後、印刷回路基
    板に前記リードの露出された第2部分を連結する工程を
    追加包含する、請求項22記載の半導体パッケージの製
    造方法。
  25. 【請求項25】 前記リードの露出された第2部分は、
    前記半導体チップの底面部位に位置する、請求項22記
    載の半導体パッケージの製造方法。
  26. 【請求項26】 前記リードは、前記半導体チップの底
    面から延長されて屈曲される、請求項25記載の半導体
    パッケージの製造方法。
  27. 【請求項27】 前記リードは、前記半導体チップのワ
    イヤボンディングのための第1部分を提供するように半
    導体チップの底面部位から屈曲される、請求項25記載
    の半導体パッケージの製造方法。
  28. 【請求項28】 前記半導体チップは所定の側面を有
    し、前記リードは該半導体チップの側面に沿って延長さ
    れる、請求項22記載の半導体パッケージの製造方法。
  29. 【請求項29】 前記モールディング部は所定の側面を
    有し、前記リードは該モールディング部の側面から露出
    される、請求項22記載の半導体パッケージの製造方
    法。
  30. 【請求項30】 前記半導体チップは、回路要素の形成
    された主表面を有し、前記リードは絶縁接着剤により該
    主表面に付着される、請求項22記載の半導体パッケー
    ジの製造方法。
  31. 【請求項31】 前記リードは、前記主表面の中央部に
    付着される、請求項30記載の半導体パッケージの製造
    方法。
  32. 【請求項32】 前記絶縁接着剤は、絶縁フィルムを包
    含する、請求項30記載の半導体パッケージの製造方
    法。
  33. 【請求項33】 前記絶縁接着剤は、絶縁フェーストを
    包含する、請求項30記載の半導体パッケージの製造方
    法。
  34. 【請求項34】 前記リードは、少なくとも1つが電源
    供給バスバーを包含する、請求項22記載の半導体パッ
    ケージの製造方法。
  35. 【請求項35】 前記電源供給バスバーは、前記半導体
    チップの中央部に付着される、請求項34記載の半導体
    パッケージの製造方法。
  36. 【請求項36】 前記リードは、ボンディングワイヤに
    より前記半導体チップに電気的に連結される、請求項2
    2記載の半導体パッケージの製造方法。
  37. 【請求項37】 前記リードは、バンプにより前記半導
    体チップに電気的に連結される、請求項22記載の半導
    体パッケージの製造方法。
JP9254578A 1991-11-14 1997-09-19 半導体パッケージおよびその製造方法 Pending JPH1093001A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2019910019458U KR940007757Y1 (ko) 1991-11-14 1991-11-14 반도체 패키지
KR19458 1991-11-14

Publications (1)

Publication Number Publication Date
JPH1093001A true JPH1093001A (ja) 1998-04-10

Family

ID=19322207

Family Applications (2)

Application Number Title Priority Date Filing Date
JP078208U Pending JPH0546045U (ja) 1991-11-14 1992-11-13 半導体パツケージ
JP9254578A Pending JPH1093001A (ja) 1991-11-14 1997-09-19 半導体パッケージおよびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP078208U Pending JPH0546045U (ja) 1991-11-14 1992-11-13 半導体パツケージ

Country Status (4)

Country Link
US (3) US5363279A (ja)
JP (2) JPH0546045U (ja)
KR (1) KR940007757Y1 (ja)
DE (1) DE4238646B4 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140146100A (ko) * 2012-03-20 2014-12-24 알레그로 마이크로시스템스, 엘엘씨 스플릿 리드 프레임을 갖는 집적 회로 패키지
US10230006B2 (en) 2012-03-20 2019-03-12 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with an electromagnetic suppressor
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6084309A (en) * 1992-10-20 2000-07-04 Fujitsu Limited Semiconductor device and semiconductor device mounting structure
US6165819A (en) 1992-10-20 2000-12-26 Fujitsu Limited Semiconductor device, method of producing semiconductor device and semiconductor device mounting structure
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
KR0152901B1 (ko) * 1993-06-23 1998-10-01 문정환 플라스틱 반도체 패키지 및 그 제조방법
US5812148A (en) * 1993-11-11 1998-09-22 Oki Electric Industry Co., Ltd. Serial access memory
US5656550A (en) * 1994-08-24 1997-08-12 Fujitsu Limited Method of producing a semicondutor device having a lead portion with outer connecting terminal
TW314650B (ja) * 1995-06-21 1997-09-01 Oki Electric Ind Co Ltd
KR0169820B1 (ko) * 1995-08-22 1999-01-15 김광호 금속 회로 기판을 갖는 칩 스케일 패키지
US5866939A (en) * 1996-01-21 1999-02-02 Anam Semiconductor Inc. Lead end grid array semiconductor package
US6043100A (en) * 1996-04-19 2000-03-28 Weaver; Kevin Chip on tape die reframe process
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
JPH09327990A (ja) * 1996-06-11 1997-12-22 Toshiba Corp カード型記憶装置
KR0179925B1 (ko) * 1996-06-14 1999-03-20 문정환 리드프레임 및 그를 이용한 버텀 리드 반도체 패키지
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법
KR0179924B1 (ko) * 1996-06-14 1999-03-20 문정환 버텀리드 반도체 패키지
US5863805A (en) * 1996-07-08 1999-01-26 Industrial Technology Research Institute Method of packaging semiconductor chips based on lead-on-chip (LOC) architecture
US5763945A (en) * 1996-09-13 1998-06-09 Micron Technology, Inc. Integrated circuit package electrical enhancement with improved lead frame design
US5907184A (en) 1998-03-25 1999-05-25 Micron Technology, Inc. Integrated circuit package electrical enhancement
US6407333B1 (en) 1997-11-04 2002-06-18 Texas Instruments Incorporated Wafer level packaging
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
KR100234708B1 (en) * 1996-12-18 1999-12-15 Hyundai Micro Electronics Co Blp type semiconductor package and mounting structure thereof
US6097098A (en) 1997-02-14 2000-08-01 Micron Technology, Inc. Die interconnections using intermediate connection elements secured to the die face
DE19708617C2 (de) * 1997-03-03 1999-02-04 Siemens Ag Chipkartenmodul und Verfahren zu seiner Herstellung sowie diesen umfassende Chipkarte
KR100214561B1 (ko) * 1997-03-14 1999-08-02 구본준 버틈 리드 패키지
DE19738588B4 (de) * 1997-09-03 2004-11-25 Infineon Technologies Ag Elektrisches Bauelement mit einer Umhüllung und mit einem in der Umhüllung angeordneten Anschlußbereich und Verfahren zur Herstellung eines solchen elektrischen Bauelements
KR100246587B1 (ko) * 1997-09-19 2000-03-15 유무성 볼 그리드 어레이 반도체 팩키지
KR100253376B1 (ko) 1997-12-12 2000-04-15 김영환 칩 사이즈 반도체 패키지 및 그의 제조 방법
KR100259359B1 (ko) * 1998-02-10 2000-06-15 김영환 반도체 패키지용 기판 및 반도체 패키지, 그리고 그 제조방법
US6420779B1 (en) 1999-09-14 2002-07-16 St Assembly Test Services Ltd. Leadframe based chip scale package and method of producing the same
US20020125568A1 (en) * 2000-01-14 2002-09-12 Tongbi Jiang Method Of Fabricating Chip-Scale Packages And Resulting Structures
US6762502B1 (en) * 2000-08-31 2004-07-13 Micron Technology, Inc. Semiconductor device packages including a plurality of layers substantially encapsulating leads thereof
EP1324386B1 (de) * 2001-12-24 2011-06-15 ABB Research Ltd. Halbleitermodul und Verfahren zum Herstellen eines Halbleitermoduls
SG105544A1 (en) * 2002-04-19 2004-08-27 Micron Technology Inc Ultrathin leadframe bga circuit package
CN100345296C (zh) * 2002-06-18 2007-10-24 矽品精密工业股份有限公司 具有向下延伸支脚的芯片承载件的多芯片半导体封装件
US6794738B2 (en) 2002-09-23 2004-09-21 Texas Instruments Incorporated Leadframe-to-plastic lock for IC package
US20040124508A1 (en) * 2002-11-27 2004-07-01 United Test And Assembly Test Center Ltd. High performance chip scale leadframe package and method of manufacturing the package
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US6921860B2 (en) 2003-03-18 2005-07-26 Micron Technology, Inc. Microelectronic component assemblies having exposed contacts
US20060145312A1 (en) * 2005-01-05 2006-07-06 Kai Liu Dual flat non-leaded semiconductor package
US8093694B2 (en) * 2005-02-14 2012-01-10 Stats Chippac Ltd. Method of manufacturing non-leaded integrated circuit package system having etched differential height lead structures
CN100446231C (zh) * 2006-01-25 2008-12-24 矽品精密工业股份有限公司 半导体封装结构及其制法
CN100446230C (zh) * 2006-01-25 2008-12-24 矽品精密工业股份有限公司 半导体封装结构及其制法
US7489026B2 (en) * 2006-10-31 2009-02-10 Freescale Semiconductor, Inc. Methods and apparatus for a Quad Flat No-Lead (QFN) package
US8035207B2 (en) * 2006-12-30 2011-10-11 Stats Chippac Ltd. Stackable integrated circuit package system with recess
DE102010026312B4 (de) * 2010-07-06 2022-10-20 Phoenix Contact Gmbh & Co. Kg Anschlusskontakt und Verfahren zur Herstellung von Anschlusskontakten
US8901747B2 (en) 2010-07-29 2014-12-02 Mosys, Inc. Semiconductor chip layout
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
US9494660B2 (en) 2012-03-20 2016-11-15 Allegro Microsystems, Llc Integrated circuit package having a split lead frame
US20140027890A1 (en) * 2012-07-27 2014-01-30 Integrated Device Technology Inc. Low Stress Package For an Integrated Circuit
US9888283B2 (en) 2013-03-13 2018-02-06 Nagrastar Llc Systems and methods for performing transport I/O
USD729808S1 (en) 2013-03-13 2015-05-19 Nagrastar Llc Smart card interface
USD758372S1 (en) * 2013-03-13 2016-06-07 Nagrastar Llc Smart card interface
USD759022S1 (en) 2013-03-13 2016-06-14 Nagrastar Llc Smart card interface
US9647997B2 (en) 2013-03-13 2017-05-09 Nagrastar, Llc USB interface for performing transport I/O
USD780763S1 (en) 2015-03-20 2017-03-07 Nagrastar Llc Smart card interface
USD864968S1 (en) 2015-04-30 2019-10-29 Echostar Technologies L.L.C. Smart card interface

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3877064A (en) * 1974-02-22 1975-04-08 Amp Inc Device for connecting leadless integrated circuit packages to a printed-circuit board
JPS5116701A (en) * 1974-07-31 1976-02-10 Kawasaki Heavy Ind Ltd Sagyodaino shokosochi
JPS57176751A (en) * 1981-04-22 1982-10-30 Toshiba Corp Semiconductor device
JPS5811198A (ja) * 1981-07-15 1983-01-21 共同印刷株式会社 識別カ−ド及びその製法
CA1204213A (en) * 1982-09-09 1986-05-06 Masahiro Takeda Memory card having static electricity protection
FR2547440B1 (fr) * 1983-06-09 1986-02-07 Flonic Sa Procede de fabrication de cartes a memoire et cartes obtenues suivant ce procede
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
JPS6015786A (ja) * 1983-07-06 1985-01-26 Dainippon Printing Co Ltd Icカ−ドおよびその製造法
JPS60117562A (ja) * 1983-11-29 1985-06-25 Japan Storage Battery Co Ltd アルカリマトリックス型水素一酸素燃料電池
US4539472A (en) * 1984-01-06 1985-09-03 Horizon Technology, Inc. Data processing card system and method of forming same
JPS60183745A (ja) * 1984-03-02 1985-09-19 Hitachi Micro Comput Eng Ltd 半導体装置
JPS60257159A (ja) * 1984-06-01 1985-12-18 Nec Corp 半導体装置
JPS61222715A (ja) * 1985-03-28 1986-10-03 Mitsubishi Electric Corp 樹脂成形体の製造方法
CA1238119A (en) * 1985-04-18 1988-06-14 Douglas W. Phelps, Jr. Packaged semiconductor chip
JPS622560A (ja) * 1985-06-27 1987-01-08 Toshiba Corp 樹脂封止型半導体装置
JPS6276540A (ja) * 1985-09-30 1987-04-08 Toshiba Corp 半導体装置
JPS62134944A (ja) * 1985-12-06 1987-06-18 Nec Corp 半導体装置
JPS62154769A (ja) * 1985-12-27 1987-07-09 Hitachi Ltd 半導体装置
JPS62249464A (ja) * 1986-04-23 1987-10-30 Hitachi Ltd 半導体パツケ−ジ
JPS62298146A (ja) * 1986-06-18 1987-12-25 Hitachi Micro Comput Eng Ltd 電子装置
JPS6367763A (ja) * 1986-09-09 1988-03-26 Nec Corp 半導体装置
JPS63151058A (ja) * 1986-12-16 1988-06-23 Matsushita Electronics Corp 樹脂封止型半導体装置
JPS63258050A (ja) * 1987-04-15 1988-10-25 Mitsubishi Electric Corp 半導体装置
JPS63296252A (ja) * 1987-05-27 1988-12-02 Mitsubishi Electric Corp 樹脂封止型半導体装置
US5122860A (en) * 1987-08-26 1992-06-16 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and manufacturing method thereof
JPH01161724A (ja) * 1987-12-18 1989-06-26 Citizen Watch Co Ltd 表面実装用半導体装置の製造方法
JP2578148B2 (ja) 1988-01-25 1997-02-05 富士通株式会社 リード付き半導体装置
JP2702219B2 (ja) * 1989-03-20 1998-01-21 株式会社日立製作所 半導体装置及びその製造方法
US4937656A (en) * 1988-04-22 1990-06-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
JP2724334B2 (ja) * 1988-08-09 1998-03-09 朝日印刷紙器株式会社 紙函の追加印刷方法
JPH0263142A (ja) * 1988-08-29 1990-03-02 Fujitsu Ltd モールド・パッケージおよびその製造方法
JPH02170456A (ja) * 1988-12-22 1990-07-02 Canon Electron Inc 集積回路構体の実装方法
DE3911711A1 (de) * 1989-04-10 1990-10-11 Ibm Modul-aufbau mit integriertem halbleiterchip und chiptraeger
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
JPH02298146A (ja) * 1989-05-11 1990-12-10 Canon Inc Isdn複合端末装置
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
JPH03131059A (ja) * 1989-10-16 1991-06-04 Mitsubishi Electric Corp 半導体装置
JP2754796B2 (ja) * 1989-11-07 1998-05-20 宇部興産株式会社 竪型粉砕機
US5583375A (en) * 1990-06-11 1996-12-10 Hitachi, Ltd. Semiconductor device with lead structure within the planar area of the device
US5053852A (en) * 1990-07-05 1991-10-01 At&T Bell Laboratories Molded hybrid IC package and lead frame therefore
US5235207A (en) * 1990-07-20 1993-08-10 Hitachi, Ltd. Semiconductor device
JPH0494565A (ja) * 1990-08-10 1992-03-26 Toshiba Corp 半導体装置
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
US5172214A (en) * 1991-02-06 1992-12-15 Motorola, Inc. Leadless semiconductor device and method for making the same
US5146312A (en) * 1991-02-28 1992-09-08 Lim Thiam B Insulated lead frame for semiconductor packaged devices
KR940007649B1 (ko) * 1991-04-03 1994-08-22 삼성전자 주식회사 반도체 패키지
JPH05166964A (ja) * 1991-12-16 1993-07-02 Hitachi Ltd 半導体装置
KR930014916A (ko) * 1991-12-24 1993-07-23 김광호 반도체 패키지
TW332348B (en) * 1992-06-23 1998-05-21 Sony Co Ltd Manufacturing method for solid state motion picture device provides a highly accurate and low cost solid state motion picture device by use of empty package made of resin.
JP3151058B2 (ja) 1992-08-05 2001-04-03 パイオニア株式会社 光ディスク
JP2934357B2 (ja) * 1992-10-20 1999-08-16 富士通株式会社 半導体装置
JPH06236956A (ja) * 1993-02-09 1994-08-23 Hitachi Constr Mach Co Ltd 半導体装置及びその製造方法
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
KR100206910B1 (ko) * 1996-06-14 1999-07-01 구본준 반도체 패키지의 디플래쉬 방법

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140146100A (ko) * 2012-03-20 2014-12-24 알레그로 마이크로시스템스, 엘엘씨 스플릿 리드 프레임을 갖는 집적 회로 패키지
JP2015517098A (ja) * 2012-03-20 2015-06-18 アレグロ・マイクロシステムズ・エルエルシー 分割リードフレームを有する集積回路パッケージ
US10230006B2 (en) 2012-03-20 2019-03-12 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with an electromagnetic suppressor
US10234513B2 (en) 2012-03-20 2019-03-19 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US10916665B2 (en) 2012-03-20 2021-02-09 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with an integrated coil
US11444209B2 (en) 2012-03-20 2022-09-13 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with an integrated coil enclosed with a semiconductor die by a mold material
US11677032B2 (en) 2012-03-20 2023-06-13 Allegro Microsystems, Llc Sensor integrated circuit with integrated coil and element in central region of mold material
US11828819B2 (en) 2012-03-20 2023-11-28 Allegro Microsystems, Llc Magnetic field sensor integrated circuit with integral ferromagnetic material
US11961920B2 (en) 2012-03-20 2024-04-16 Allegro Microsystems, Llc Integrated circuit package with magnet having a channel

Also Published As

Publication number Publication date
KR930012117U (ko) 1993-06-25
DE4238646A1 (en) 1993-06-03
USRE36097E (en) 1999-02-16
JPH0546045U (ja) 1993-06-18
USRE37413E1 (en) 2001-10-16
DE4238646B4 (de) 2006-11-16
US5363279A (en) 1994-11-08
KR940007757Y1 (ko) 1994-10-24

Similar Documents

Publication Publication Date Title
JPH1093001A (ja) 半導体パッケージおよびその製造方法
US6878570B2 (en) Thin stacked package and manufacturing method thereof
US7709937B2 (en) Method of manufacturing semiconductor device
US5554886A (en) Lead frame and semiconductor package with such lead frame
JP2992814B2 (ja) 半導体パッケージ
US5471088A (en) Semiconductor package and method for manufacturing the same
JP2000133767A (ja) 積層化半導体パッケ―ジ及びその製造方法
JP2001313363A (ja) 樹脂封止型半導体装置
KR20030085993A (ko) 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
JP3072291B1 (ja) リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置およびその製造方法
JP2000299423A (ja) リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2954108B2 (ja) 半導体装置およびその製造方法
CN218160365U (zh) 封装结构
JP2001267484A (ja) 半導体装置およびその製造方法
JP2002164496A (ja) 半導体装置およびその製造方法
JP2001135767A (ja) 半導体装置およびその製造方法
JP2002057244A (ja) 半導体装置およびその製造方法
JP4651218B2 (ja) 半導体装置の製造方法
JPS63160262A (ja) リ−ドフレ−ムおよびそれを用いた半導体装置
JPH0855856A (ja) 半導体装置とその製造方法
JPS5972755A (ja) 半導体装置
JPH0777256B2 (ja) 樹脂封止型半導体装置
KR100271640B1 (ko) 반도체 패키지 및 그 적층구조
JPH10125850A (ja) リードフレーム、半導体装置およびその製造方法
JP4839387B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010717