JPH1093001A - 半導体パッケージおよびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 印刷回路基板上に半導体パッケージを装着す
る実装率を向上させ、モールディング以後の半導体製造
工程を省き、原価を低下させた半導体パッケージを提供
する。 【解決手段】 リードフレーム10のインナーリード1
1a,12aのボンディング部位からアウトリード11
b,12b端までの長さを短く形成し、該リードフレー
ム10と半導体チップ3とをモールディングした後、該
モールディング樹脂8の外方側にリードフレーム10の
アウトリード11b,12bを突出形成せずに、そのア
ウトリード11b,12bの端部位をモールディング樹
脂8の底面部位に露出させて構成されている。
る実装率を向上させ、モールディング以後の半導体製造
工程を省き、原価を低下させた半導体パッケージを提供
する。 【解決手段】 リードフレーム10のインナーリード1
1a,12aのボンディング部位からアウトリード11
b,12b端までの長さを短く形成し、該リードフレー
ム10と半導体チップ3とをモールディングした後、該
モールディング樹脂8の外方側にリードフレーム10の
アウトリード11b,12bを突出形成せずに、そのア
ウトリード11b,12bの端部位をモールディング樹
脂8の底面部位に露出させて構成されている。
Description
【0001】
【発明の属する技術分野】本発明は、半導体パッケージ
およびその製造方法に関するものであり、詳しくは、リ
ードフレームのパドルを省き、半導体パッケージのモー
ルディング樹脂底面部位にリードフレームのアウトリー
ド端を露出させて、センターパッドレイアウト(Cen
ter Pad Lay Out)タイプのメモリチッ
プパッケージングに適用し得るようにした半導体パッケ
ージおよびその製造方法に関するものである。
およびその製造方法に関するものであり、詳しくは、リ
ードフレームのパドルを省き、半導体パッケージのモー
ルディング樹脂底面部位にリードフレームのアウトリー
ド端を露出させて、センターパッドレイアウト(Cen
ter Pad Lay Out)タイプのメモリチッ
プパッケージングに適用し得るようにした半導体パッケ
ージおよびその製造方法に関するものである。
【0002】
【従来の技術】一般に、半導体パッケージにおいては、
図3(A)(B)に示したように、SOP(Small
Outline Package)タイプ半導体パッ
ケージとSOJ(Small Outline J−L
ead)タイプ半導体パッケージとに大別され、いずれ
の場合においても、リードフレームのインナーリードが
半導体チップの各パッドにワイヤボンディングされ、そ
れら半導体チップおよびリードフレームがモールディン
グされた後、フォーミングおよびプレーティングされ、
該モールディング樹脂外方側にリードフレームのアウト
リードが突出され、それらアウトリードが所定形状に折
曲形成されて半導体パッケージが構成されていた。ま
た、前記バドルの省かれた従来のLOC(Lead O
n Chip)タイプ半導体パッケージにおいては、図
4(A)(B)に示したように、半導体チップ3の表面
中央部位に複数個のボンドパッド3aが形成され、それ
らボンドパッド3aの両方側前記半導体チップ3表面上
にリードフレーム4のインナーリード4aがそれぞれ絶
縁テープ6により接着され、それらインナーリード4a
と前記各ボンドパッド3aとがそれぞれ金属ワイヤ7に
より電気的に連結され、それらボンドパッド3a中の電
源パッドとバスバー5とがそれぞれ金属ワイヤ7により
電気的に接続された後、エポキシ樹脂等のモールディン
グ樹脂1により前記半導体チップ3およびリードフレー
ム4のインナーリード4aがモールディングされて構成
されていた。すなわち、半導体チップ3をそれぞれ個別
に分離させるソーイング(Sawing)工程と、それ
ら個別に分離された半導体チップ3をリードフレーム4
に接着させるダイボンディング工程と、それら半導体チ
ップ3の各ボンドパッド3aとリードフレーム4の各イ
ンナーリード4aとをそれぞれ電気的に連結するワイヤ
ボンディング工程と、それら半導体チップ3とリードフ
レーム4とを密閉させるモールディング工程と、を行な
った後、通常のデフレーションおよびソルダープレーテ
ィング、リードフレームを切断するトリミング、アウト
リードを折曲するフォーミングおよびマーキング等の過
程を経て、半導体パッケージが製造されていた。そし
て、従来の半導体パッケージの構造においては、モール
ディング樹脂1の外方側にアウトリードがそれぞれ突出
形成され、それらアウトリードを所定形状にフォーミン
グさせて印刷回路基板(PCB)上に、装着させるよう
になっていた。
図3(A)(B)に示したように、SOP(Small
Outline Package)タイプ半導体パッ
ケージとSOJ(Small Outline J−L
ead)タイプ半導体パッケージとに大別され、いずれ
の場合においても、リードフレームのインナーリードが
半導体チップの各パッドにワイヤボンディングされ、そ
れら半導体チップおよびリードフレームがモールディン
グされた後、フォーミングおよびプレーティングされ、
該モールディング樹脂外方側にリードフレームのアウト
リードが突出され、それらアウトリードが所定形状に折
曲形成されて半導体パッケージが構成されていた。ま
た、前記バドルの省かれた従来のLOC(Lead O
n Chip)タイプ半導体パッケージにおいては、図
4(A)(B)に示したように、半導体チップ3の表面
中央部位に複数個のボンドパッド3aが形成され、それ
らボンドパッド3aの両方側前記半導体チップ3表面上
にリードフレーム4のインナーリード4aがそれぞれ絶
縁テープ6により接着され、それらインナーリード4a
と前記各ボンドパッド3aとがそれぞれ金属ワイヤ7に
より電気的に連結され、それらボンドパッド3a中の電
源パッドとバスバー5とがそれぞれ金属ワイヤ7により
電気的に接続された後、エポキシ樹脂等のモールディン
グ樹脂1により前記半導体チップ3およびリードフレー
ム4のインナーリード4aがモールディングされて構成
されていた。すなわち、半導体チップ3をそれぞれ個別
に分離させるソーイング(Sawing)工程と、それ
ら個別に分離された半導体チップ3をリードフレーム4
に接着させるダイボンディング工程と、それら半導体チ
ップ3の各ボンドパッド3aとリードフレーム4の各イ
ンナーリード4aとをそれぞれ電気的に連結するワイヤ
ボンディング工程と、それら半導体チップ3とリードフ
レーム4とを密閉させるモールディング工程と、を行な
った後、通常のデフレーションおよびソルダープレーテ
ィング、リードフレームを切断するトリミング、アウト
リードを折曲するフォーミングおよびマーキング等の過
程を経て、半導体パッケージが製造されていた。そし
て、従来の半導体パッケージの構造においては、モール
ディング樹脂1の外方側にアウトリードがそれぞれ突出
形成され、それらアウトリードを所定形状にフォーミン
グさせて印刷回路基板(PCB)上に、装着させるよう
になっていた。
【0003】
【発明が解決しようとする課題】このように構成された
従来の半導体パッケージにおいては、半導体パッケージ
のモールディング樹脂の外方側に各リードフレームのア
ウトリードが突出形成されているため、それら半導体パ
ッケージを印刷回路基板上に装着する場合、それら半導
体パッケージの占める面積が大きくなって、半導体パッ
ケージの実装率が低下するという不都合な点があった。
従来の半導体パッケージにおいては、半導体パッケージ
のモールディング樹脂の外方側に各リードフレームのア
ウトリードが突出形成されているため、それら半導体パ
ッケージを印刷回路基板上に装着する場合、それら半導
体パッケージの占める面積が大きくなって、半導体パッ
ケージの実装率が低下するという不都合な点があった。
【0004】また、半導体パッケージのフォーミング工
程中外部から機械的衝撃を受け、半導体パッケージ外方
側のアウトリードとモールディング樹脂間の接触部位に
微細な隙間が生じ、耐湿性が低下するという不都合な点
があった。
程中外部から機械的衝撃を受け、半導体パッケージ外方
側のアウトリードとモールディング樹脂間の接触部位に
微細な隙間が生じ、耐湿性が低下するという不都合な点
があった。
【0005】さらに、モールディング工程を施した後、
トリミングおよびフォーミングの工程を施すので、半導
体パッケージの製造が煩雑であり、原価が上昇するとい
う不都合な点があった。
トリミングおよびフォーミングの工程を施すので、半導
体パッケージの製造が煩雑であり、原価が上昇するとい
う不都合な点があった。
【0006】また、パドルを省いた従来のLOCタイプ
半導体パッケージにおいて、アウトリードまでの長さが
長くなり、電気的特性が低下しやすいという不都合な点
があった。
半導体パッケージにおいて、アウトリードまでの長さが
長くなり、電気的特性が低下しやすいという不都合な点
があった。
【0007】さらに、半導体パッケージテストの際、リ
ードコンタクト不良により不合格とされた製品中、良好
製品の包含率のグッドレート(Good Rate)が
上昇するという不都合な点があった。
ードコンタクト不良により不合格とされた製品中、良好
製品の包含率のグッドレート(Good Rate)が
上昇するという不都合な点があった。
【0008】本発明の目的は、上述の問題点を解決し、
印刷回路基板上に半導体パッケージを装着する実装率を
向上させ、モールディング工程以後の半導体製造工程を
省き、原価を低下し得るようにした半導体パッケージを
提供することにある。
印刷回路基板上に半導体パッケージを装着する実装率を
向上させ、モールディング工程以後の半導体製造工程を
省き、原価を低下し得るようにした半導体パッケージを
提供することにある。
【0009】また、本発明の他の目的は、リードフレー
ムのインナーリードからアウトリードまでの長さを短く
形成し、リードフレームの電導率を向上させ電気的特性
を改善させた半導体パッケージを提供することにある。
ムのインナーリードからアウトリードまでの長さを短く
形成し、リードフレームの電導率を向上させ電気的特性
を改善させた半導体パッケージを提供することにある。
【0010】
【課題を解決するための手段】本発明による半導体パッ
ケージは、半導体チップの底面中央部位に複数個のボン
ドパッドがそれぞれ形成され、それらボンドパッド中の
各信号入/出力用ボンドパッドに連結される複数個のリ
ードと、それらボンドパッド中の電源パッドに連結され
るバスバーとを有したリードフレームが形成され、リー
ドのインナーリードとバスバーのインナーリードとがそ
れぞれボンドパッドの両方側半導体チップの底面部位に
それぞれ接着剤により接着され、それらボンドパッドと
各インナーリードとがそれぞれ金属ワイヤにより電気的
に接続連結され、半導体チップおよびリードフレームの
すべてがモールディング樹脂によりモールディングさ
れ、該モールディング樹脂の底面部位にリードのアウト
リード折曲端およびバスバーのアウトリード端部位が露
出されるように構成されている。
ケージは、半導体チップの底面中央部位に複数個のボン
ドパッドがそれぞれ形成され、それらボンドパッド中の
各信号入/出力用ボンドパッドに連結される複数個のリ
ードと、それらボンドパッド中の電源パッドに連結され
るバスバーとを有したリードフレームが形成され、リー
ドのインナーリードとバスバーのインナーリードとがそ
れぞれボンドパッドの両方側半導体チップの底面部位に
それぞれ接着剤により接着され、それらボンドパッドと
各インナーリードとがそれぞれ金属ワイヤにより電気的
に接続連結され、半導体チップおよびリードフレームの
すべてがモールディング樹脂によりモールディングさ
れ、該モールディング樹脂の底面部位にリードのアウト
リード折曲端およびバスバーのアウトリード端部位が露
出されるように構成されている。
【0011】好ましくは、リードフレームは、各リード
のインナーリードおよびアウトリードとバスバーのイン
ナーリードおよびアウトリードとがそれぞれ短く所定形
状に折曲された後、一様に揃って並列に整列されるとよ
い。
のインナーリードおよびアウトリードとバスバーのイン
ナーリードおよびアウトリードとがそれぞれ短く所定形
状に折曲された後、一様に揃って並列に整列されるとよ
い。
【0012】また、好ましくは、各アウトリードの接着
される接着テープは、耐温耐圧性のポリイミド系接着テ
ープであるとよい。
される接着テープは、耐温耐圧性のポリイミド系接着テ
ープであるとよい。
【0013】さらに、好ましくは、接着剤は、絶縁フィ
ルムもしくは絶縁ペーストであるとよい。
ルムもしくは絶縁ペーストであるとよい。
【0014】また、好ましくは、ワイヤは、ゴールド
(Au)またはアルミニウム(Al)でなるとよい。
(Au)またはアルミニウム(Al)でなるとよい。
【0015】この発明による半導体パッケージは、半導
体チップと、絶縁接着剤により該半導体チップに付着さ
れ、少なくとも1つの第1、第2部分を有する複数の折
曲されたリードと、それらリードの第1部分と半導体チ
ップとを電気的に連結するコネクタと、半導体チップ、
コネクタ、および少なくともリードの第1部分を包含し
て形成されたモールディングコンパウンドと、により構
成され、リードの第2部分は電気的連結部を提供するよ
うに露出されることを特徴としている。
体チップと、絶縁接着剤により該半導体チップに付着さ
れ、少なくとも1つの第1、第2部分を有する複数の折
曲されたリードと、それらリードの第1部分と半導体チ
ップとを電気的に連結するコネクタと、半導体チップ、
コネクタ、および少なくともリードの第1部分を包含し
て形成されたモールディングコンパウンドと、により構
成され、リードの第2部分は電気的連結部を提供するよ
うに露出されることを特徴としている。
【0016】好ましくは、リードの露出された第2部分
は、半導体チップの底面部位に位置するとよい。
は、半導体チップの底面部位に位置するとよい。
【0017】また、好ましくは、リードは、半導体チッ
プの底面から延長されて折曲されるとよい。
プの底面から延長されて折曲されるとよい。
【0018】さらに、好ましくは、コネクタはワイヤを
包含するとよい。また、好ましくは、コネクタは、バン
プを包含するとよい。
包含するとよい。また、好ましくは、コネクタは、バン
プを包含するとよい。
【0019】さらに、好ましくは、リードは、半導体チ
ップのワイヤボンディングのための部分を提供するよう
に半導体チップの底面部位から折曲されるとよい。
ップのワイヤボンディングのための部分を提供するよう
に半導体チップの底面部位から折曲されるとよい。
【0020】また、好ましくは、半導体チップは所定の
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
【0021】さらに、好ましくは、モールディングコン
パウンドは、所定の側面を有し、リードは該モールディ
ングコンパウンドの側面から露出されるとよい。
パウンドは、所定の側面を有し、リードは該モールディ
ングコンパウンドの側面から露出されるとよい。
【0022】また、好ましくは、半導体チップは、回路
要素の形成された主表面を有し、リードが絶縁接着剤に
より該主表面上に付着されるとよい。
要素の形成された主表面を有し、リードが絶縁接着剤に
より該主表面上に付着されるとよい。
【0023】さらに、好ましくは、リードは、主表面の
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
【0024】さらに、好ましくは、絶縁接着剤は、絶縁
フェーストを包含するとよい。また、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
フェーストを包含するとよい。また、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
【0025】さらに、好ましくは、電源供給バスバー
は、半導体チップの中央部に付着されるとよい。
は、半導体チップの中央部に付着されるとよい。
【0026】また、好ましくは、コネクタは、ボンディ
ングワイヤを包含するとよい。この発明による半導体パ
ッケージの製造方法は、半導体チップを製造する工程
と、該半導体チップに第1、第2部分を有した複数のリ
ードの第1部分を絶縁接着剤により付着する工程と、リ
ードと半導体チップとを電気的に連結する工程と、リー
ドの第2部分に支持台を付着し、該支持台によりリード
の第2部分に樹脂が覆われるように、半導体チップとリ
ードとを樹脂によりモールディング部を形成する工程
と、リードの第2部分が電気的連結部を提供するように
リードの第2部分から支持台を除去する工程とを備えて
いる。
ングワイヤを包含するとよい。この発明による半導体パ
ッケージの製造方法は、半導体チップを製造する工程
と、該半導体チップに第1、第2部分を有した複数のリ
ードの第1部分を絶縁接着剤により付着する工程と、リ
ードと半導体チップとを電気的に連結する工程と、リー
ドの第2部分に支持台を付着し、該支持台によりリード
の第2部分に樹脂が覆われるように、半導体チップとリ
ードとを樹脂によりモールディング部を形成する工程
と、リードの第2部分が電気的連結部を提供するように
リードの第2部分から支持台を除去する工程とを備えて
いる。
【0027】好ましくは、支持台は、接着テープを包含
するとよい。また、好ましくは、支持台を除去した後、
印刷回路基板にリードの露出された第2部分を連結する
工程を追加包含するとよい。
するとよい。また、好ましくは、支持台を除去した後、
印刷回路基板にリードの露出された第2部分を連結する
工程を追加包含するとよい。
【0028】さらに、好ましくは、リードの露出された
第2部分は、半導体チップの底面部位に位置するとよ
い。
第2部分は、半導体チップの底面部位に位置するとよ
い。
【0029】また、好ましくは、リードは、半導体チッ
プの底面から延長されて屈曲されるとよい。
プの底面から延長されて屈曲されるとよい。
【0030】さらに、好ましくは、リードは、半導体チ
ップのワイヤボンディングのための第1部分を提供する
ように半導体チップの底面部位から屈曲されるとよい。
ップのワイヤボンディングのための第1部分を提供する
ように半導体チップの底面部位から屈曲されるとよい。
【0031】また、好ましくは、半導体チップは所定の
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
側面を有し、リードは該半導体チップの側面に沿って延
長されるとよい。
【0032】さらに、好ましくは、モールディング部は
所定の側面を有し、リードは該モールディング部の側面
から露出されるとよい。
所定の側面を有し、リードは該モールディング部の側面
から露出されるとよい。
【0033】また、好ましくは、半導体チップは、回路
要素の形成された主表面を有し、リードは絶縁接着剤に
より該主表面に付着されるとよい。
要素の形成された主表面を有し、リードは絶縁接着剤に
より該主表面に付着されるとよい。
【0034】さらに、好ましくは、リードは、主表面の
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
中央部に付着されるとよい。また、好ましくは、絶縁接
着剤は、絶縁フィルムを包含するとよい。
【0035】また、好ましくは、絶縁接着剤は、絶縁フ
ェーストを包含するとよい。さらに、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
ェーストを包含するとよい。さらに、好ましくは、リー
ドは、少なくとも1つが電源供給バスバーを包含すると
よい。
【0036】また、好ましくは、電源供給バスバーは、
半導体チップの中央部に付着されるとよい。
半導体チップの中央部に付着されるとよい。
【0037】さらに、好ましくは、リードは、ボンディ
ングワイヤにより半導体チップに電気的に連結されると
よい。
ングワイヤにより半導体チップに電気的に連結されると
よい。
【0038】また、好ましくは、リードは、バンプによ
り半導体チップに電気的に連結されるとよい。
り半導体チップに電気的に連結されるとよい。
【0039】
【作用】パドルが省かれ、モールディング樹脂外方側に
アウトリードが突出形成されずに、該アウトリードが、
そのモールディング樹脂底面部位に露出されて半導体パ
ッケージが構成され、該半導体パッケージのアウトリー
ド露出部位を印刷回路基板上のソルダーパターンにソル
ダーリングすればよいので、該印刷回路基板上に半導体
パッケージを装着させる実装率が向上される。かつ、半
導体パッケージの製造工程中、モールディング工程以後
のトリミングおよびフォーミングの工程が省かれる。
アウトリードが突出形成されずに、該アウトリードが、
そのモールディング樹脂底面部位に露出されて半導体パ
ッケージが構成され、該半導体パッケージのアウトリー
ド露出部位を印刷回路基板上のソルダーパターンにソル
ダーリングすればよいので、該印刷回路基板上に半導体
パッケージを装着させる実装率が向上される。かつ、半
導体パッケージの製造工程中、モールディング工程以後
のトリミングおよびフォーミングの工程が省かれる。
【0040】
【実施例】以下、本発明の実施例に対し、図面を用いて
詳細に説明する。
詳細に説明する。
【0041】図1に示したように、本発明による半導体
パッケージにおいては、半導体チップ3の底面中央部位
に複数個のボンドパッド3aがそれぞれ形成され、それ
らボンドパッド3a中の各信号入/出力用ボンドパッド
に連結される各リード11とそれらボンドパッド中の電
源パッドに連結されるバスバー12とを有したリードフ
レーム10が形成され、それらリード11のインナーリ
ード11aおよびバスバー12のインナーリード12a
が前記ボンドパッド3aの両方側半導体チップ3の底面
部位にそれぞれ絶縁接着剤6により接着されている。こ
の場合、前記複数個のリード11のインナーリード11
aおよびアウトリード11bと前記バスバー12のイン
ナーリード12aおよびアウトリード12bとをそれぞ
れ短く所定形状に折曲形成し、それらリード11のイン
ナーリード11aおよびバスバー12のインナーリード
12aとリード11のアウトリード11bおよびバスバ
ー12のアウトリード12bとをそれぞれ一様に揃えて
並列に並べた後、それらリード11のアウトリード11
bおよびバスバー12のアウトリード12bとの折曲端
部位をそれぞれ一様にポリイミド系の接着テープ(図示
されない)に接着させ、該接着テープを利用しそれらリ
ード11のインナーリード11aおよびバスバー12の
インナーリード12aを前記ボンドパッド3aの両方側
半導体チップ3の底面部位にそれぞれ一様に絶縁フィル
ムまたは絶縁ペーストのような接着剤6により接着させ
る。その後、ワイヤボンダーを利用して前記各ボンドパ
ッド3aと各リード11のインナーリード11aおよび
バスバー12のインナーリード12aとをそれぞれゴー
ルド(Au)またはアルミニウム(Al)のワイヤ7に
より電気的に接続連結させ、それら半導体チップおよび
リードフレーム10のすべてをモールディング樹脂8に
よりモールディングさせた後、該モールディング樹脂8
底面部位の前記各アウトリード11b,12b折曲部位
の接着テープを取り除き、それらアウトリード11b,
12bを半導体パッケージのモールディング樹脂8の底
面に露出させる。
パッケージにおいては、半導体チップ3の底面中央部位
に複数個のボンドパッド3aがそれぞれ形成され、それ
らボンドパッド3a中の各信号入/出力用ボンドパッド
に連結される各リード11とそれらボンドパッド中の電
源パッドに連結されるバスバー12とを有したリードフ
レーム10が形成され、それらリード11のインナーリ
ード11aおよびバスバー12のインナーリード12a
が前記ボンドパッド3aの両方側半導体チップ3の底面
部位にそれぞれ絶縁接着剤6により接着されている。こ
の場合、前記複数個のリード11のインナーリード11
aおよびアウトリード11bと前記バスバー12のイン
ナーリード12aおよびアウトリード12bとをそれぞ
れ短く所定形状に折曲形成し、それらリード11のイン
ナーリード11aおよびバスバー12のインナーリード
12aとリード11のアウトリード11bおよびバスバ
ー12のアウトリード12bとをそれぞれ一様に揃えて
並列に並べた後、それらリード11のアウトリード11
bおよびバスバー12のアウトリード12bとの折曲端
部位をそれぞれ一様にポリイミド系の接着テープ(図示
されない)に接着させ、該接着テープを利用しそれらリ
ード11のインナーリード11aおよびバスバー12の
インナーリード12aを前記ボンドパッド3aの両方側
半導体チップ3の底面部位にそれぞれ一様に絶縁フィル
ムまたは絶縁ペーストのような接着剤6により接着させ
る。その後、ワイヤボンダーを利用して前記各ボンドパ
ッド3aと各リード11のインナーリード11aおよび
バスバー12のインナーリード12aとをそれぞれゴー
ルド(Au)またはアルミニウム(Al)のワイヤ7に
より電気的に接続連結させ、それら半導体チップおよび
リードフレーム10のすべてをモールディング樹脂8に
よりモールディングさせた後、該モールディング樹脂8
底面部位の前記各アウトリード11b,12b折曲部位
の接着テープを取り除き、それらアウトリード11b,
12bを半導体パッケージのモールディング樹脂8の底
面に露出させる。
【0042】したがって、図2(A)(B)に示したよ
うに、モールディング樹脂8の底面部位にアウトリード
11bが露出された半導体パッケージが形成され、該半
導体パッケージはインナーリード11aのワイヤボンデ
ィング部位からアウトリード11bの折曲端までの長さ
が従来のLOCタイプ半導体パッケージよりも短く形成
されているため、従来、16M DRAM以上の半導体
パッケージで生じる電導率低下の問題が解決され、チッ
プの発生熱が外方側に速やかに放出される。かつ、この
ように構成された本発明による半導体パッケージは、該
半導体パッケージのアウトリード露出部位を印刷回路基
板上の接続パターンにソルダーにより接続して装着する
ことができる。
うに、モールディング樹脂8の底面部位にアウトリード
11bが露出された半導体パッケージが形成され、該半
導体パッケージはインナーリード11aのワイヤボンデ
ィング部位からアウトリード11bの折曲端までの長さ
が従来のLOCタイプ半導体パッケージよりも短く形成
されているため、従来、16M DRAM以上の半導体
パッケージで生じる電導率低下の問題が解決され、チッ
プの発生熱が外方側に速やかに放出される。かつ、この
ように構成された本発明による半導体パッケージは、該
半導体パッケージのアウトリード露出部位を印刷回路基
板上の接続パターンにソルダーにより接続して装着する
ことができる。
【0043】
【発明の効果】以上説明したように、本発明による半導
体パッケージにおいては、リードフレームのインナーリ
ードのボンディング部位からアウトリードの折曲端まで
の長さを従来よりも短く形成し、該リードフレームと半
導体チップのすべてをモールディングして該モールディ
ング樹脂の底面部位に前記アウトリードを露出し構成さ
せているため、従来のモールディング工程後のトリミン
グおよびフォーミングの過程が省かれ、原価が低下され
る効果がある。
体パッケージにおいては、リードフレームのインナーリ
ードのボンディング部位からアウトリードの折曲端まで
の長さを従来よりも短く形成し、該リードフレームと半
導体チップのすべてをモールディングして該モールディ
ング樹脂の底面部位に前記アウトリードを露出し構成さ
せているため、従来のモールディング工程後のトリミン
グおよびフォーミングの過程が省かれ、原価が低下され
る効果がある。
【0044】また、半導体パッケージの外方側にアウト
リードが突出形成されないため、該半導体パッケージの
印刷回路基板上における占有面積が減少され、該半導体
パッケージの装着される実装率が向上される効果があ
る。
リードが突出形成されないため、該半導体パッケージの
印刷回路基板上における占有面積が減少され、該半導体
パッケージの装着される実装率が向上される効果があ
る。
【0045】さらに、リードフレームの長さが短いの
で、電気的特性が向上され、半導体チップの発熱が速や
かに外方側に放出される効果がある。
で、電気的特性が向上され、半導体チップの発熱が速や
かに外方側に放出される効果がある。
【0046】また、従来のトリミングおよびフォーミン
グの工程が省かれるので、リードフレームとモールディ
ング樹脂間に生ずる隙間が防止され、耐湿性が向上され
る効果がある。
グの工程が省かれるので、リードフレームとモールディ
ング樹脂間に生ずる隙間が防止され、耐湿性が向上され
る効果がある。
【0047】さらに、半導体パッケージのテストが簡便
になるので、グッドレート(Good Rate)が減
少される効果がある。
になるので、グッドレート(Good Rate)が減
少される効果がある。
【図1】本発明の一実施例による半導体パッケージの構
成図であり、(A)は断面図、(B)は底面図である。
成図であり、(A)は断面図、(B)は底面図である。
【図2】本発明の一実施例による半導体パッケージの外
形表示図であり、(A)は正面図、(B)は底面図であ
る。
形表示図であり、(A)は正面図、(B)は底面図であ
る。
【図3】従来の半導体パッケージの外形表示図であり、
(A)はSOP(SmallOutline Pack
age)タイプ表示図、(B)はSOJ(SmallO
utline J−Lead)タイプ表示図である。
(A)はSOP(SmallOutline Pack
age)タイプ表示図、(B)はSOJ(SmallO
utline J−Lead)タイプ表示図である。
【図4】従来のLOCタイプ半導体パッケージの構成図
であり、(A)は縦断面図、(B)は横断面図である。
であり、(A)は縦断面図、(B)は横断面図である。
3 半導体チップ 3a ボンドパッド 6 接着剤 7 ワイヤ 8 モールディング樹脂 10 リードフレーム 11 リード 11a インナーリード 11b アウトリード 12 バスバー 12a インナーリード 12b アウトリード なお、各図中、同一符号は同一または相当部分を示す。
Claims (37)
- 【請求項1】 半導体パッケージであって、 半導体チップ(3)の底面中央部位に複数個のボンドパ
ッド(3a)がそれぞれ形成され、 それらボンドパッド(3a)中の各信号入/出力用ボン
ドパッドに連結される複数個のリード(11)と、それ
らボンドパッド(3a)中の電源パッドに連結されるバ
スバー(12)とを有したリードフレーム(10)が形
成され、 前記リード(11)のインナーリード(11a)と前記
バスバー(12)のインナーリード(12a)とがそれ
ぞれ前記ボンドパッド(3a)の両方側半導体チップ
(3)の底面部位にそれぞれ接着剤(6)により接着さ
れ、 それらボンドパッド(3a)と各インナーリード(11
a,12a)とがそれぞれ金属ワイヤ(7)により電気
的に接続連結され、 前記半導体チップ(3)およびリードフレーム(10)
のすべてがモールディング樹脂(8)によりモールディ
ングされ、該モールディング樹脂(8)の底面部位に前
記リード(11)のアウトリード(11b)折曲端およ
びバスバー(12)のアウトリード(12b)端部位が
露出されるように構成された半導体パッケージ。 - 【請求項2】 前記リードフレーム(10)は、前記各
リード(11)のインナーリード(11a)およびアウ
トリード(11b)と前記バスバー(12)のインナー
リード(12a)およびアウトリード(12b)とが、
それぞれ短く所定形状に折曲された後、一様に揃って並
列に整列されたことを特徴とする、請求項1記載の半導
体パッケージ。 - 【請求項3】 前記各アウトリード(11b,12b)
の接着される接着テープは、耐温耐圧性のポリイミド系
接着テープである、請求項1または請求項2記載の半導
体パッケージ。 - 【請求項4】 前記接着剤(6)は、絶縁フィルムであ
る、請求項1または請求項2記載の半導体パッケージ。 - 【請求項5】 前記接着剤(6)は、絶縁ペーストであ
る、請求項1または請求項2記載の半導体パッケージ。 - 【請求項6】 前記ワイヤ(7)は、ゴールド(Au)
またはアルミニウム(Al)でなる、請求項1または請
求項2記載の半導体パッケージ。 - 【請求項7】 半導体チップと、 絶縁接着剤により該半導体チップに付着され、少なくと
も1つの第1、第2部分を有する複数の折曲されたリー
ドと、 それらリードの第1部分と前記半導体チップとを電気的
に連結するコネクタと、 前記半導体チップ、コネクタ、および少なくともリード
の第1部分を包含して形成されたモールディングコンパ
ウンドと、により構成され、 前記リードの第2部分は電気的連結部を提供するように
露出されることを特徴とする、半導体パッケージ。 - 【請求項8】 前記リードの露出された第2部分は、前
記半導体チップの底面部位に位置する、請求項7記載の
半導体パッケージ。 - 【請求項9】 前記リードは、前記半導体チップの底面
から延長されて折曲される、請求項8記載の半導体パッ
ケージ。 - 【請求項10】 前記コネクタは、ワイヤを包含する、
請求項7記載の半導体パッケージ。 - 【請求項11】 前記コネクタは、バンプを包含する、
請求項7記載の半導体パッケージ。 - 【請求項12】 前記リードは、半導体チップのワイヤ
ボンディングのための部分を提供するように半導体チッ
プの底面部位から折曲される、請求項8記載の半導体パ
ッケージ。 - 【請求項13】 前記半導体チップは所定の側面を有
し、前記リードは該半導体チップの側面に沿って延長さ
れる、請求項7記載の半導体パッケージ。 - 【請求項14】 前記モールディングコンパウンドは、
所定の側面を有し、前記リードは該モールディングコン
パウンドの側面から露出される、請求項7記載の半導体
パッケージ。 - 【請求項15】 前記半導体チップは、回路要素の形成
された主表面を有し、前記リードが絶縁接着剤により該
主表面上に付着される、請求項7記載の半導体パッケー
ジ。 - 【請求項16】 前記リードは、前記主表面の中央部に
付着される、請求項15記載の半導体パッケージ。 - 【請求項17】 前記絶縁接着剤は、絶縁フィルムを包
含する、請求項15記載の半導体パッケージ。 - 【請求項18】 前記絶縁接着剤は、絶縁フェーストを
包含する、請求項15記載の半導体パッケージ。 - 【請求項19】 前記リードは、少なくとも1つが電源
供給バスバーを包含する、請求項7記載の半導体パッケ
ージ。 - 【請求項20】 前記電源供給バスバーは、前記半導体
チップの中央部に付着される、請求項19記載の半導体
パッケージ。 - 【請求項21】 前記コネクタは、ボンディングワイヤ
を包含する、請求項7記載の半導体パッケージ。 - 【請求項22】 半導体チップを製造する工程と、 該半導体チップに第1、第2部分を有した複数のリード
の第1部分を絶縁接着剤により付着する工程と、 前記リードと半導体チップとを電気的に連結する工程
と、 前記リードの第2部分に支持台を付着し、該支持台によ
りリードの第2部分に樹脂が覆われるように、前記半導
体チップとリードとを樹脂によりモールディング部を形
成する工程と、 前記リードの第2部分が電気的連結部を提供するように
前記リードの第2部分から支持台を除去する工程と、 を備える、半導体パッケージの製造方法。 - 【請求項23】 前記支持台は、接着テープを包含す
る、請求項22記載の半導体パッケージの製造方法。 - 【請求項24】 前記支持台を除去した後、印刷回路基
板に前記リードの露出された第2部分を連結する工程を
追加包含する、請求項22記載の半導体パッケージの製
造方法。 - 【請求項25】 前記リードの露出された第2部分は、
前記半導体チップの底面部位に位置する、請求項22記
載の半導体パッケージの製造方法。 - 【請求項26】 前記リードは、前記半導体チップの底
面から延長されて屈曲される、請求項25記載の半導体
パッケージの製造方法。 - 【請求項27】 前記リードは、前記半導体チップのワ
イヤボンディングのための第1部分を提供するように半
導体チップの底面部位から屈曲される、請求項25記載
の半導体パッケージの製造方法。 - 【請求項28】 前記半導体チップは所定の側面を有
し、前記リードは該半導体チップの側面に沿って延長さ
れる、請求項22記載の半導体パッケージの製造方法。 - 【請求項29】 前記モールディング部は所定の側面を
有し、前記リードは該モールディング部の側面から露出
される、請求項22記載の半導体パッケージの製造方
法。 - 【請求項30】 前記半導体チップは、回路要素の形成
された主表面を有し、前記リードは絶縁接着剤により該
主表面に付着される、請求項22記載の半導体パッケー
ジの製造方法。 - 【請求項31】 前記リードは、前記主表面の中央部に
付着される、請求項30記載の半導体パッケージの製造
方法。 - 【請求項32】 前記絶縁接着剤は、絶縁フィルムを包
含する、請求項30記載の半導体パッケージの製造方
法。 - 【請求項33】 前記絶縁接着剤は、絶縁フェーストを
包含する、請求項30記載の半導体パッケージの製造方
法。 - 【請求項34】 前記リードは、少なくとも1つが電源
供給バスバーを包含する、請求項22記載の半導体パッ
ケージの製造方法。 - 【請求項35】 前記電源供給バスバーは、前記半導体
チップの中央部に付着される、請求項34記載の半導体
パッケージの製造方法。 - 【請求項36】 前記リードは、ボンディングワイヤに
より前記半導体チップに電気的に連結される、請求項2
2記載の半導体パッケージの製造方法。 - 【請求項37】 前記リードは、バンプにより前記半導
体チップに電気的に連結される、請求項22記載の半導
体パッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019910019458U KR940007757Y1 (ko) | 1991-11-14 | 1991-11-14 | 반도체 패키지 |
KR19458 | 1991-11-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1093001A true JPH1093001A (ja) | 1998-04-10 |
Family
ID=19322207
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP078208U Pending JPH0546045U (ja) | 1991-11-14 | 1992-11-13 | 半導体パツケージ |
JP9254578A Pending JPH1093001A (ja) | 1991-11-14 | 1997-09-19 | 半導体パッケージおよびその製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP078208U Pending JPH0546045U (ja) | 1991-11-14 | 1992-11-13 | 半導体パツケージ |
Country Status (4)
Country | Link |
---|---|
US (3) | US5363279A (ja) |
JP (2) | JPH0546045U (ja) |
KR (1) | KR940007757Y1 (ja) |
DE (1) | DE4238646B4 (ja) |
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Legal Events
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