JP4839387B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4839387B2
JP4839387B2 JP2009081042A JP2009081042A JP4839387B2 JP 4839387 B2 JP4839387 B2 JP 4839387B2 JP 2009081042 A JP2009081042 A JP 2009081042A JP 2009081042 A JP2009081042 A JP 2009081042A JP 4839387 B2 JP4839387 B2 JP 4839387B2
Authority
JP
Japan
Prior art keywords
semiconductor device
lead
sealing body
chip
mounting portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009081042A
Other languages
English (en)
Other versions
JP2009177197A (ja
JP2009177197A5 (ja
Inventor
忠敏 団野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2009081042A priority Critical patent/JP4839387B2/ja
Publication of JP2009177197A publication Critical patent/JP2009177197A/ja
Publication of JP2009177197A5 publication Critical patent/JP2009177197A5/ja
Application granted granted Critical
Publication of JP4839387B2 publication Critical patent/JP4839387B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置に関し、特に、封止体の裏面にリードが露出した構造の半導体装置に適用して有効な技術に関する。
従来の半導体装置は、多数の入出力パッドが具備された半導体チップと、半導体チップと接着材で接着されたチップ搭載板と、チップ搭載板から最も遠い端には上向きのバリが形成される内部リードと、半導体チップの入出力パッドと内部リードを電気的に接続する導電性ワイヤとからなり、チップ搭載板および内部リードの下面が外部に露出するように形成される（例えば、特許文献１参照）。
特開２００１−７７２７８号公報（図１）
ＱＦＮ（Quad Flat Non-leaded Package) などの半導体装置では、各リードの一部が封止体の裏面の周縁部に露出して配置され、これらが外部端子となっている。このようなＱＦＮにおいて、更なる小型化の要求により、ＧＮＤピンや電源ピンの共通化を図って入出力ピンの数を減らして半導体装置の小型化を図る構造が考案されている。
すなわち、半導体チップを支持するタブ（チップ搭載部）を封止体の裏面に露出させて共通のグランド端子として使用するものであり、半導体チップのグランド用の複数のパッドそれぞれとタブの半導体チップの外側に迫り出した箇所とをワイヤで接続して（このようなワイヤボンディングを、以降、ダウンボンディングという）共通のグランド端子とする。さらに、ＱＦＮの基板実装時にタブと基板のグランド端子とを直接半田接続するものである。
ところが、このような構造のＱＦＮでは、レジン（封止用樹脂）から吸湿し易く、はんだボール搭載時やＱＦＮの基板実装時などの高温リフロー処理により、タブとレジンの間や、リードとレジンの間で剥離が起こり、さらに、この状態で温度サイクル試験を実施すると、タブにおけるワイヤ接続部まで応力が伸展し、ワイヤ接続部での応力が増加する。その繰り返し応力によってワイヤ接続部付近でのワイヤの断線に至る。
したがって、ＱＦＮの品質が低下することが問題となる。
本発明の目的は、半導体装置の品質の向上を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の低コスト化を図ることができる技術を提供することにある。
また、本発明の他の目的は、半導体装置の耐リフロー性の向上を図ることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、半導体素子、および複数の電極が形成された表面と、前記表面とは反対側にある裏面と、を有する半導体チップと、前記半導体チップの前記表面が同一方向を向くように前記半導体チップがダイボンド材を介して搭載された第１上面と、前記第１上面とは反対側にある第１下面と、を有するチップ搭載部と、第２上面と、前記第２上面とは反対側にある第２下面と、を有し、前記チップ搭載部の角部に連結された複数の吊りリードと、第３上面と、前記第３上面とは反対側にある第３下面と、を有し、前記チップ搭載部の周囲に配置され、その両端が前記複数の吊りリードの一部と連結された共通リードと、第４上面と、前記第４上面とは反対側にある第４下面と、を有し、前記共通リードの周囲に配置された複数のリードと、前記半導体チップの前記複数の電極のうち、前記複数のリードに対応した複数の第１電極と前記複数のリードの前記第４上面とをそれぞれ電気的に接続する複数の第１ワイヤと、前記半導体チップの前記複数の電極のうち、前記共通リードに対応した複数の第２電極と前記共通リードの前記第３上面とをそれぞれ電気的に接続する複数の第２ワイヤと、前記半導体チップの前記表面よりも上方にある第５上面と、前記第５上面とは反対側にある第５下面と、を有する封止体と、を備え、前記封止体は、前記半導体チップ、前記チップ搭載部の一部、前記吊りリードの一部、前記共通リードの一部、前記リードの一部、前記第１ワイヤ、及び前記第２ワイヤを樹脂封止し、前記吊りリードは、前記チップ搭載部と前記共通リードとの間に位置する第１部分と、前記第１部分よりも外側に位置する第２部分と、を有し、前記チップ搭載部の前記第１下面、前記吊りリードの前記第１部分の前記第２下面、前記共通リードの前記第３下面、及び前記リードの前記第４下面は前記封止体の前記第５下面から露出し、前記吊りリードの前記第２部分の第２下面は前記封止体内に配置され、前記チップ搭載部と前記共通リードとの間には、スリットが設けられ、前記半導体チップの外周部は、前記スリット上に配置され、前記封止体の一部は前記半導体チップの前記裏面の一部と密着しているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
半導体装置における封止体が、半導体チップの側面から裏面さらにチップ搭載部の側面に亘って繋がる連続部を有していることにより、半導体チップとチップ搭載部と樹脂の密着度を高めることができ、高温処理時のチップ搭載部と樹脂の剥離を防止することができる。これにより、温度サイクル試験時に共通リードに掛かる応力を低減することができ、共通リードにおけるワイヤ接続部でのワイヤの断線を防ぐことができる。したがって、半導体装置の品質の向上を図ることができる。
本発明の実施の形態１の半導体装置の構造の一例を示す平面図である。 図１に示す半導体装置の構造の一例を示す裏面図である。 図１に示す半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図である。 図１に示す半導体装置の構造の一例を示す断面図である。 図１に示す半導体装置の実装構造の一例を示す部分断面図である。 図１に示す半導体装置のワイヤリング構造の一例を封止体を透過して示す部分平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の共通リードにおけるハーフエッチング領域を示す部分平面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 図９に示す半導体装置の構造を示す裏面図である。 本発明の実施の形態１の変形例の半導体装置における吊りリードの構造を示す部分平面図である。 図１１に示すＡ−Ａ線に沿って切断した断面の構造を示す部分断面図である。 図１２に示す吊りリード構造を採用した際の樹脂モールディング時の金型クランプ状態の構造の一例を示す断面図である。 本発明の実施の形態１の半導体装置の製造方法における防湿梱包の手順の一例を示すプロセスフロー図である。 本発明の実施の形態１の半導体装置の製造方法における非防湿梱包の手順の一例を示すプロセスフロー図である。 本発明の実施の形態２の半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図である。 本発明の実施の形態２の半導体装置のワイヤリング構造の一例を封止体を透過して示す部分平面図である。 本発明の実施の形態２の変形例の半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す平面図、図２は図１に示す半導体装置の構造の一例を示す裏面図、図３は図１に示す半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図、図４は図１に示す半導体装置の構造の一例を示す断面図、図５は図１に示す半導体装置の実装構造の一例を示す部分断面図、図６は図１に示す半導体装置のワイヤリング構造の一例を封止体を透過して示す部分平面図、図７は本発明の実施の形態１の変形例の半導体装置の構造を示す断面図、図８は本発明の実施の形態１の変形例の半導体装置の共通リードにおけるハーフエッチング領域を示す部分平面図、図９は本発明の実施の形態１の変形例の半導体装置の構造を示す断面図、図１０は図９に示す半導体装置の構造を示す裏面図、図１１は本発明の実施の形態１の変形例の半導体装置における吊りリードの構造を示す部分平面図、図１２は図１１に示すＡ−Ａ線に沿って切断した断面の構造を示す部分断面図、図１３は図１２に示す吊りリード構造を採用した際の樹脂モールディング時の金型クランプ状態の構造の一例を示す断面図、図１４は本発明の実施の形態１の半導体装置の製造方法における防湿梱包の手順の一例を示すプロセスフロー図、図１５は本発明の実施の形態１の半導体装置の製造方法における非防湿梱包の手順の一例を示すプロセスフロー図である。
図１〜図４に示す本実施の形態１の半導体装置は、封止体３の裏面３ａの周縁部に複数のリード１ａそれぞれの一部が露出して並べて配置された小型のノンリード型のものであり、本実施の形態１では、前記半導体装置の一例として、ＱＦＮ５を取り上げて説明する。
ＱＦＮ５の構成について説明すると、図４に示すようにその主面２ｂに半導体素子および図６に示す複数のパッド（電極）２ａを有する半導体チップ２と、半導体チップ２と接続するチップ搭載部であるタブ１ｂと、半導体チップ２の外側に配置されており、かつタブ１ｂに連結する共通リードであるバスバー１ｉと、半導体チップ２を樹脂封止する封止体３と、それぞれの被接続面（一部）１ｇが封止体３の裏面３ａの周縁部に露出するように半導体チップ２の周囲に並んで配置された複数のリード１ａと、封止体３の４つの角部に対応した箇所それぞれに配置されており、かつタブ１ｂと連結する吊りリード１ｅと、半導体チップ２の複数のパッド２ａとこれに対応する複数のリード１ａとをそれぞれ接続する複数の第１のワイヤ４ａと、半導体チップ２の所定のパッド２ａとバスバー１ｉとを接続する複数の第２のワイヤ４ｂとからなり、封止体３は、半導体チップ２の側面２ｄから裏面２ｃさらにタブ１ｂの側面１ｈに亘って一体で繋がる連続部３ｂを有している。
すなわち、本実施の形態１のＱＦＮ５は、半導体チップ２の周囲にバスバー１ｉを配置して、このバスバー１ｉにグランド（ＧＮＤ）または電源などの所定の複数のパッド２ａをそれぞれ第２のワイヤ４ｂでダウンボンディングして接続することにより、リード１ａの共通化を図って入出力ピンの数を減らして更なる小型化を図る構造のものである。また共通リードであるバスバー１ｉの製造方法は、例えばエッチングによりリード１ａと吊りリード１ｅと、同時工程で形成される。
さらに、ＱＦＮ５におけるタブ１ｂは、その主面１ｃの面積が、半導体チップ２の主面２ｂの面積より小さく形成されており、ＱＦＮ５は、所謂小タブ構造のものである。なお、ＱＦＮ５において、小タブ構造としては少なくとも封止体３の一部が、図４に示すように半導体チップ２の側面２ｄから裏面２ｃさらにタブ１ｂの側面１ｈに亘って一体で繋がる連続部３ｂを有するような構造を備えていなければならない。
そこで、図３に示すように、タブ１ｂの周囲にスリット１ｍを設け、このスリット１ｍを介してバスバー１ｉが配置されているとともに、バスバー１ｉはその両端が吊りリード１ｅに連結されている。各バスバー１ｉは半導体チップ２とワイヤボンディングされるため、半導体チップ２の外側に配置されていなければならず、さらに小タブ構造であるため、タブ１ｂは半導体チップ２より小さい。したがって、半導体チップ２の外周部は、スリット１ｍ上に配置され、これにより、樹脂封止により、封止体３の一部に、図４に示すように半導体チップ２の側面２ｄから裏面２ｃさらにタブ１ｂの側面１ｈに亘って一体で繋がる連続部３ｂが形成される。
また、小タブ構造により、封止体３の一部と、半導体チップ２の裏面２ｃの一部とが密着した構造となっている。さらに、タブ１ｂにおいて、ダイボンド材６を配置可能な領域は、半導体チップ２の主面２ｂより狭い方が好ましい。これは、ダイボンド材６は吸湿性が高く、高温リフロー時において剥離が生じやすい。また封止体３とリードフレーム１との接着強度は封止体３と半導体チップ２の接着強度よりも低いため、タブ１ｂが半導体チップ２の主面２ｂの面積よりも大きいと、半導体チップ２の裏面２ｃと封止体３が接着できる面が確保できないため、半導体チップ２の剥離を抑制することが困難である。これに対し、封止体３と半導体チップ２との接着強度は高く、半導体チップ２の主面２ｂより狭い面積のタブ１ｂを用いる場合、半導体チップ２の裏面２ｃと封止体３の接着面を確保できる。封止体３と半導体チップ２の接着強度は、封止体３とリードフレーム１との接着強度よりも高いため、たとえダイボンド材６の剥離が生じたとしても、半導体チップ２の裏面２ｃと封止体３が接着する面を確保しているため、半導体チップ２の剥離を抑制できる。
なお、第２のワイヤ４ｂを介してバスバー１ｉに接続される半導体チップ２のパッド２ａは、共通ピンとなり得るグランド電極や電源電極であることが好ましく、例えば、グランドのパッド２ａと接続する場合、バスバー１ｉには、グランド電位が印加される。
さらに、図２、図４に示すように、ＱＦＮ５では、タブ１ｂの裏面１ｄが封止体３の裏面３ａに露出しており、これにより、図５に示すように、ＱＦＮ５を実装基板７に実装する際には、各リード１ａとタブ１ｂを実装基板７の電極であるランド７ａに半田接続することができる。
また、ＱＦＮ５では、図３に示すように、バスバー１ｉは、その両端のみが吊りリード１ｅに連結されており、吊りリード間の領域では他の部材と連結していない。したがって、バスバー１ｉは、吊りリード１ｅの一部を介してタブ１ｂと連結しており、図２、図４に示すように、封止体３の裏面３ａには、タブ１ｂの裏面１ｄと、バスバー１ｉの裏面１ｊと、吊りリード１ｅの一部の裏面１ｆとが繋がった同一面として露出している。
なお、図４に示すように、半導体チップ２は、タブ１ｂの主面１ｃ上にダイボンド材（例えば、銀ペーストなど）６によって固定されており、半導体チップ２の裏面２ｃとタブ１ｂの主面１ｃとがダイボンド材６を介して接続されている。
さらに、ＱＦＮ５の封止体３の裏面３ａの周縁部に並んで配置された各リード１ａは、それぞれの一部が被接続面１ｇとして封止体３の裏面３ａに露出している。この被接続面１ｇには、外装メッキとして、例えば半田メッキまたはパラジウムメッキなどが形成されている。
また、タブ１ｂ、吊りリード１ｅおよび各リード１ａは、例えば、銅合金などの薄板材によって形成されている。
さらに、半導体チップ２のパッド２ａとこれに対応するリード１ａとを接続する第１のワイヤ４ａ、および半導体チップ２のグランドのパッド２ａとバスバー１ｉとを接続する第２のワイヤ４ｂは、例えば、金線などである。
また、封止体３は、モールディング方法による樹脂封止によって形成され、その際用いられる封止用樹脂は、例えば、熱硬化性のエポキシ樹脂などである。
本実施の形態１のＱＦＮ５によれば、封止体３が、半導体チップ２の側面２ｄから裏面２ｃおよびタブ１ｂの側面１ｈに亘って繋がる連続部３ｂを有していることにより、半導体チップ２とタブ１ｂと封止体３の密着度を高めることができる。
すなわち、バスバー１ｉを有したＱＦＮ５において、半導体チップ２よりこれを支持するタブ１ｂを小さくした小タブ構造を採用することにより、リフローなどの高温処理時のタブ１ｂと封止体３の剥離を防止することができる。これにより、温度サイクル試験時にバスバー１ｉに掛かる応力を低減することができ、バスバー１ｉにおけるワイヤ接続部での第２のワイヤ４ｂの断線を防ぐことができる。
その結果、ＱＦＮ５の耐リフロー性の向上を図ることができ、ＱＦＮ５の品質の向上を図ることができる。
また、ＱＦＮ５の耐リフロー性の向上を図ることができるため、２６０℃の高温リフロー処理を行うことができ、したがって、Ｐｂフリー実装を行うことが可能になる。
すなわち、図５に示すように、実装基板７上にＱＦＮ５を実装する際に、Ｐｂフリー半田１０を用いて実装することが可能になる。なお、その際に用いるＰｂフリー半田１０は、例えば、錫−銀−銅の合金からなる半田である。
ただし、ＱＦＮ５を実装基板７に実装する際には、Ｐｂ半田を用いてもよい。
また、ＱＦＮ５では、バスバー１ｉは、その両端のみが吊りリード１ｅに連結されており、吊りリード間の領域では他の部材と連結していない。すなわち、バスバー１ｉは、吊りリード１ｅのみと連結しているため、タブ１ｂにおいて、仮に封止体３との剥離が発生したとしてもこの剥離がバスバー１ｉに進展することを阻止することができ、バスバー１ｉにおける第２のワイヤ４ｂの断線を防ぐことができる。
また、ＱＦＮ５では、吊りリード１ｅは、リード１ａにおける封止体３の裏面３ａに露出する箇所（被接続面１ｇを有する部分）の厚さと同じ厚さで形成されていることが好ましい。すなわち、吊りリード１ｅは、ハーフエッチングなどの加工を行わず薄く形成しないことが好ましい。これにより、吊りリード１ｅの剛性が低くなることを防げるため、タブ１ｂを封止体３の裏面３ａに露出させる構造においては、その樹脂封止時に、図１３に示すように樹脂成形金型９の下型９ｂの金型面９ｄ上に配置されたフィルムシート（封止用シート）８に対してタブ１ｂを強く押し付けることができるため、タブ１ｂとフィルムシート８とが密着した状態で樹脂封止（トランスファモールディング）が行われ、その結果、タブ１ｂの裏面１ｄに樹脂バリが形成されることを防止できる。
なお、樹脂モールディングの際には、複数のデバイス領域を一括して樹脂モールディングする方法で樹脂封止を行ってもよい。
次に、本実施の形態１の変形例について説明する。
図７は、小タブ構造であるが、タブ１ｂおよびバスバー１ｉを封止体３から露出させずに埋め込む構造を採用したものである。この場合、図５に示すようなＱＦＮ５を実装する実装基板７において、封止体３の裏面３ａ側のタブ１ｂやバスバー１ｉに対応した領域に配線を引き回すことができ、ＱＦＮ５の実装性の向上を図ることができる。
また、図８〜図１０に示す変形例は、バスバー１ｉのチップ搭載側と反対側の裏面１ｊをハーフエッチング加工するものである。すなわち、バスバー１ｉの裏面１ｊ側（図８に示すハッチング領域）を、ハーフエッチング加工などにより、例えば、リード１ａの封止体３の裏面３ａに露出する箇所（リード１ａの被接続面１ｇを有する部分）の厚さより薄く形成するものであり、これにより、樹脂封止時に封止用樹脂がバスバー１ｉの裏面１ｊ側に回り込むため、図９に示すようにバスバー１ｉの裏面１ｊ側に封止体３の一部が配置される。
バスバー１ｉを薄く形成することにより、バスバー１ｉの剛性が低くなるため、封止体３が反った場合などの封止体３の変形に応じてバスバー１ｉを追従させることができる。加えて、封止体３の一部がバスバー１ｉの裏面１ｊ側に配置されることにより、封止体３とバスバー１ｉの密着度（レジンロック効果）を高めることができる。
これらにより、バスバー１ｉで発生する応力を低減することができ、バスバー１ｉと封止体３の剥離を防止することができる。その結果、バスバー１ｉにおける第２のワイヤ４ｂの断線を防ぐことができ、ＱＦＮ５の品質の向上を図ることができる。
なお、バスバー１ｉの裏面１ｊ側をハーフエッチング加工したＱＦＮ５の構造では、図１０に示すように、封止体３の裏面３ａにバスバー１ｉは露出せず封止体３内に埋め込まれた構造となる。
図１１および図１２に示す変形例は、タブ１ｂの裏面１ｄを、吊りリード１ｅの樹脂封止時に樹脂成形金型９によってクランプされる面よりタブ１ｂの裏面方向に、図１２に示す長さ（Ｐ）程度を突出させたものである。例えば、吊りリード１ｅのバスバー１ｉとの連結箇所より外側領域において、吊りリード１ｅのチップ搭載側（表面方向）への曲げ部１ｎとその反対方向（裏面方向）への曲げ部１ｏとが形成されており、その際、それぞれの曲げ部１ｎによって形成される段差量を、タブ側を金型クランプ側より（Ｐ）だけ大きくすることにより、タブ１ｂの裏面１ｄを、吊りリード１ｅの樹脂成形金型９によってクランプされる面（裏面１ｆ）より裏面方向に（Ｐ）だけ突出させることができる。
これにより、図１３に示すように、樹脂封止時に樹脂成形金型９によって吊りリード１ｅをクランプした際に、吊りリード１ｅに形成された曲げ部１ｎの段差量の差によるバネ力が発生し、タブ１ｂにその裏面方向に押し付けられる力（Ｆ）が作用するため、樹脂成形金型９の金型面９ｄ上に配置されたフィルムシート８に、タブ１ｂの裏面１ｄを密着させた状態で樹脂封止を行うことができる。
また、単に曲げ部１ｎによって形成される段差量を設けるのではなく、図１２に示すように、曲げ部１ｎの数を多くすることで、吊りリード１ｅの保持力を更に向上できる。
また、単に段差量を（Ｐ）だけしか設けないと、封止体３の裏面３ａに露出する可能性がある。タブ１ｂの近傍で吊りリード１ｅが露出すると、実装基板７への半田実装時におけるリード１ａとのショート不良の原因となる可能性がある。このため、図１２に示すように、タブ１ｂ近傍では、曲げ部１ｎの段差量を大きく取ることで、吊りリード１ｅを封止体３の裏面３ａから露出させない。この結果、半田実装時におけるリード１ａとのショート不良を抑制することができる。
その結果、タブ１ｂの裏面１ｄに樹脂バリが形成されることを防止できる。
また、バスバー１ｉによってグランド共通化が図られており、かつこのバスバー１ｉと連結するタブ１ｂを、ＱＦＮ５の実装基板７への実装時に、基板側の大きな面積のグランドのランド７ａと直接半田接続できるため、グランド電位の強化すなわち安定化を図ることができ、高周波のＱＦＮ５などに適用した場合、さらに効果的である。
次に、本実施の形態１のＱＦＮ５（半導体装置）の製造方法について説明する。
まず、半導体チップ２を搭載可能なタブ１ｂと、タブ１ｂをその角部で支持する吊りリード１ｅと、吊りリード１ｅの一部を介してタブ１ｂと連結しており、かつタブ１ｂの外側に配置されたバスバー１ｉと、タブ１ｂの周囲に配置された複数のリード１ａとを有した図６に示すリードフレーム１を準備する。リードフレーム１では、四角形に配置された４つの枠部１ｐ（１つのデバイス領域）内に各リード１ａと吊りリード１ｅとタブ１ｂとバスバー１ｉとが設けられている。
その後、ダイボンディングを行う。ここでは、リードフレーム１のチップ搭載部であるタブ１ｂの主面１ｃ上にダイボンド材６を介して半導体チップ２を固着する。
その後、ワイヤボンディングを行う。ここでは、図６に示すように、半導体チップ２のパッド２ａとこれに対応するリード１ａとを金線などの第１のワイヤ４ａで接続する。さらに、半導体チップ２のグランド用（電源用でもよい）のパッド２ａとバスバー１ｉとを同じく金線などの第２のワイヤ４ｂで接続する。
その後、樹脂封止（樹脂モールディング）を行う。その際、図４に示すように、半導体チップ２の側面２ｄから裏面２ｃさらにタブ１ｂの側面１ｈに亘って繋がる封止用樹脂による連続部３ｂが形成され、かつ図２に示すように、封止体３の裏面３ａの周縁部に前記複数のリード１ａの一部が露出するように半導体チップ２、第１のワイヤ４ａおよび第２のワイヤ４ｂを樹脂封止して封止体３を形成する。
なお、吊りリード１ｅに図１２に示すような曲げ部１ｎが形成されている場合、図１３に示すように、樹脂成形金型９の上型９ａと下型９ｂによって吊りリード１ｅをクランプした際に、吊りリード１ｅに形成された曲げ部１ｎの段差量の差によるバネ力が発生し、タブ１ｂにその裏面方向に押し付けられる力（Ｆ）が作用する。これにより、樹脂成形金型９の下型９ｂの金型面９ｄ上に配置されたフィルムシート８に、タブ１ｂの裏面１ｄおよび各リード１ａの被接続面１ｇを密着させる。
この状態で樹脂成形金型９のキャビティ９ｃに封止用樹脂を供給して樹脂モールディングを行う。その際、各リード１ａの被接続面１ｇやタブ１ｂの裏面１ｄがフィルムシート８に密着しているため、各リード１ａの被接続面１ｇやタブ１ｂの裏面１ｄに樹脂バリが形成されることを防止できる。
樹脂封止終了後、リード切断を行う。ここでは、図６に示すリードフレーム１の枠部１ｐから各リード１ａや吊りリード１ｅを切断・分離して個片化を行う。
次に、本実施の形態１の半導体装置の製造方法における出荷形態について説明する。
本実施の形態１のＱＦＮ５では、その耐リフロー性の向上を図ることができるため、高温リフロー処理を行うことができるとともに、出荷形態として非防湿梱包を実現することが可能になる。すなわち、耐リフロー性の向上により、多少吸湿が行われたとしても、封止体３とタブ１ｂやリード１ａ（バスバー１ｉも含む）との剥離の発生を抑えることができるため、非防湿梱包を行って出荷することができる。ただし、防湿梱包を行って出荷してもよい。
まず、図１４に示す防湿梱包の手順を説明する。
ＱＦＮ５の組み立て完了後、ステップＳ１に示す選別を行い所定のトレイ１１にＱＦＮ５を収容する。
前記選別後、ステップＳ２に示すベークを行う。ここでは、この段階でのＱＦＮ５内の水分を排除するため、ＱＦＮ５のベーク処理を行う。
前記ベーク後、ステップＳ３に示す外観検査を行う。ここでは、ＱＦＮ５の外観検査を行う。
前記外観検査後、ステップＳ４に示すテーピングを行う。ここでは、ＱＦＮ５を収容物であるキャリアテープ１２に収容し、カバーテープ１３によってテーピングするとともに、これをリール１４に巻き取る。
前記テーピング後、ステップＳ５に示す真空引き／シールを行う。ここでは、ＱＦＮ５が収容されたキャリアテープ１２をシリカゲル（乾燥剤）１５とともに防湿袋１６に一緒に入れ、その後、防湿袋１６内を真空排気し、真空排気後、熱シールして密閉する。
前記熱シール後、ステップＳ６に示す箱詰めを行う。すなわち、ＱＦＮ５が収容された防湿袋１６を内装箱／外装箱１７に箱詰めする。
その後、ステップＳ７に示す出荷を行う。すなわち、箱詰めされたＱＦＮ５を出荷する。
次に、図１５に示す非防湿梱包の手順を説明する。
非防湿梱包では、図１４に示す防湿梱包のうち、ステップＳ２のベークもしくはステップＳ５の真空引き／シールのうちのいずれか一方、またはその両工程を省略するものであり、その他の選別（ステップＳ１１）、外観検査（ステップＳ１２）、テーピング（ステップＳ１３）、箱詰め（ステップＳ１４）および出荷（ステップＳ１５）については図１４に示す防湿梱包と同様である。
このように本実施の形態１のＱＦＮ５は、耐リフロー性の向上を図ることができるため、防湿梱包または非防湿梱包のどちらの出荷形態あっても出荷可能であるが、図１５に示す非防湿梱包の方が、ベークと真空引き／シールの２つの工程を省くことができ、低製造コスト化を図ることができるとともに、製造の手間も省くことができる。
また、ＱＦＮ５はＰｂフリー実装も可能になるため、非防湿梱包によって出荷した後、客先で開梱後、ＱＦＮ５を取り出してＰｂフリー実装を行うこともでき、したがって、低コスト化および使い勝手の向上を図ることができる。
（実施の形態２）
図１６は本発明の実施の形態２の半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図、図１７は本発明の実施の形態２の半導体装置のワイヤリング構造の一例を封止体を透過して示す部分平面図、図１８は本発明の実施の形態２の変形例の半導体装置におけるタブと共通リードと半導体チップの位置関係を示す部分平面図である。
本実施の形態２の半導体装置は、実施の形態１のＱＦＮ５と同様の半導体装置であるが、共通リードであるバスバー１ｉとタブ１ｂとの連結形態を実施の形態１のＱＦＮ５と変えたものである。
図１６および図１７に示す形態では、バスバー１ｉがその両端で吊りリード１ｅと連結するとともに、バスバー１ｉの吊りリード１ｅ間の領域においてもバスバー１ｉとタブ１ｂとが１つもしくは複数の連結部１ｋによって直接連結されているものである。
このような構造では、図１７に示すように、バスバー１ｉにおいて、連結部１ｋおよび吊りリード１ｅとの連結箇所（ハッチング箇所）を除いた領域に第２のワイヤ４ｂを接続する。
これにより、仮にタブ１ｂと封止体３との間で剥離が発生して、この剥離が連結部１ｋを介してバスバー１ｉに進展したとしても、バスバー１ｉの連結部１ｋや吊りリード１ｅとの前記連結箇所に対して第２のワイヤ４ｂの接続を行っていないため、バスバー１ｉにおける第２のワイヤ４ｂの断線の発生を防ぐことができる。
図１８に示す変形例の形態は、バスバー１ｉとタブ１ｂとを連結部１ｋのみによって連結したものであり、タブ１ｂは、吊りリード１ｅとは直接連結しておらず、バスバー１ｉのみによって支持されている。
図１６〜図１８に示す本実施の形態２の形態であっても、図１に示すＱＦＮ５と、ほぼ同様の効果を得ることができる。すなわち、連結部１ｋを介してタブ１ｂからバスバー１ｉへの剥離の進展が行われた場合でも、連結箇所にワイヤ接続を行わないことでワイヤの断線を防止できるため、実施の形態１のＱＦＮ５と同様に、耐リフロー性の向上を図ることができる。
また、バスバー１ｉが連結部１ｋを介してタブ１ｂに連結しているため、各組み立て工程におけるバスバー１ｉのロケーションの安定化を図ることができ、半導体装置の組み立て性を向上させることができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１，２では、半導体装置の一例としてＱＦＮ５を取り上げて説明したが、前記半導体装置は、バスバー１ｉを有しており、かつこのバスバー１ｉにダウンボンディングを行う構造のノンリード型のものであれば、ＱＦＮ以外の他の半導体装置であってもよい。
また、実施の形態１の変形例で説明したバスバー１ｉを薄くする加工方法としては、ハーフエッチング加工に限らず、プレス加工やコイニング加工などのハーフエッチング以外の加工方法を採用してもよい。前記実施の形態１のＱＦＮ５では、バスバー１ｉは、リードフレーム１の製造段階で、その裏面１ｊ側がハーフエッチング加工されて形成されたものである。
本発明は、樹脂封止型の電子装置に好適である。
１ リードフレーム
１ａ リード
１ｂ タブ（チップ搭載部）
１ｃ 主面
１ｄ 裏面
１ｅ 吊りリード
１ｆ 裏面
１ｇ 被接続面（一部）
１ｈ 側面
１ｉ バスバー（共通リード）
１ｊ 裏面
１ｋ 連結部
１ｍ スリット
１ｎ 曲げ部（表面方向）
１ｏ 曲げ部（裏面方向）
１ｐ 枠部
２ 半導体チップ
２ａ パッド（電極）
２ｂ 主面
２ｃ 裏面
２ｄ 側面
３ 封止体
３ａ 裏面
３ｂ 連続部
４ａ 第１のワイヤ
４ｂ 第２のワイヤ
５ ＱＦＮ（半導体装置）
６ ダイボンド材
７ 実装基板
７ａ ランド
８ フィルムシート（封止用シート）
９ 樹脂成形金型
９ａ 上型
９ｂ 下型
９ｃ キャビティ
９ｄ 金型面
１０ Ｐｂフリー半田
１１ トレイ
１２ キャリアテープ（収容物）
１３ カバーテープ
１４ リール
１５ シリカゲル（乾燥剤）
１６ 防湿袋
１７ 内装箱／外装箱

Claims (12)

  1. 半導体素子、および複数の電極が形成された表面と、前記表面とは反対側にある裏面と、を有する半導体チップと、
    前記半導体チップの前記表面が同一方向を向くように前記半導体チップがダイボンド材を介して搭載された第１上面と、前記第１上面とは反対側にある第１下面と、を有するチップ搭載部と、
    第２上面と、前記第２上面とは反対側にある第２下面と、を有し、前記チップ搭載部の角部に連結された複数の吊りリードと、
    第３上面と、前記第３上面とは反対側にある第３下面と、を有し、前記チップ搭載部の周囲に配置され、その両端が前記複数の吊りリードの一部と連結された共通リードと、
    第４上面と、前記第４上面とは反対側にある第４下面と、を有し、前記共通リードの周囲に配置された複数のリードと、
    前記半導体チップの前記複数の電極のうち、前記複数のリードに対応した複数の第１電極と前記複数のリードの前記第４上面とをそれぞれ電気的に接続する複数の第１ワイヤと、
    前記半導体チップの前記複数の電極のうち、前記共通リードに対応した複数の第２電極と前記共通リードの前記第３上面とをそれぞれ電気的に接続する複数の第２ワイヤと、
    前記半導体チップの前記表面よりも上方にある第５上面と、前記第５上面とは反対側にある第５下面と、を有する封止体と、を備え、
    前記封止体は、前記半導体チップ、前記チップ搭載部の一部、前記吊りリードの一部、前記共通リードの一部、前記リードの一部、前記第１ワイヤ、及び前記第２ワイヤを樹脂封止し、
    前記吊りリードは、前記チップ搭載部と前記共通リードとの間に位置する第１部分と、前記第１部分よりも外側に位置する第２部分と、を有し、
    前記チップ搭載部の前記第１下面、前記吊りリードの前記第１部分の前記第２下面、前記共通リードの前記第３下面、及び前記リードの前記第４下面は前記封止体の前記第５下面から露出し、前記吊りリードの前記第２部分の第２下面は前記封止体内に配置され、
    前記チップ搭載部と前記共通リードとの間には、スリットが設けられ、
    前記半導体チップの外周部は、前記スリット上に配置され、
    前記封止体の一部は前記半導体チップの前記裏面の一部と密着していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記半導体チップは、前記表面と前記裏面との間に第１側面をさらに有し、
    前記チップ搭載部は、前記第１上面と前記第１下面との間に第２側面をさらに有し、
    前記封止体は、前記半導体チップの前記第１側面から前記裏面、および前記チップ搭載部の前記第２側面に亘って一体で繋がる連続部を有することを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１上面の面積は、前記半導体チップの表面の面積よりも小さいことを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１下面、前記吊りリードの前記第１部分の前記第２下面、および前記共通リードの前記第３下面は、繋がった同一面で前記封止体の第５下面から露出していることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記吊りリードの前記第２部分は、曲げ部を有することを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記曲げ部は、第１曲げ部と第２曲げ部とを有し、
    前記第１曲げ部は、前記第２下面から前記第２上面の方向に曲げられ、
    前記第２曲げ部は、前記第２上面から前記第２下面の方向に曲げられていることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記吊りリードの前記第１部分の厚さと前記第２部分の厚さは同一であることを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記封止体は四角形状であって、前記封止体の４つの角部に対応した箇所に前記チップ搭載部と連結する前記吊りリードが配置され、前記共通リードは前記吊りリードに連結されていることにより、前記共通リードは、前記吊りリードの一部を介して前記チップ搭載部と連結されていることを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１下面は、前記半導体装置が実装基板に半田実装される際、前記実装基板のランドに半田接続される面であることを特徴とする半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記チップ搭載部の前記第１下面はグランド電位が印加される面であることを特徴とする半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記共通リードは、前記チップ搭載部からグランド電位が印加されるリードであることを特徴とする半導体装置。
  12. 請求項１に記載の半導体装置において、
    前記ダイボンド材は銀ペーストであることを特徴とする半導体装置。
JP2009081042A 2009-03-30 2009-03-30 半導体装置 Expired - Fee Related JP4839387B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009081042A JP4839387B2 (ja) 2009-03-30 2009-03-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009081042A JP4839387B2 (ja) 2009-03-30 2009-03-30 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2003431915A Division JP2005191342A (ja) 2003-12-26 2003-12-26 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2009177197A JP2009177197A (ja) 2009-08-06
JP2009177197A5 JP2009177197A5 (ja) 2009-09-17
JP4839387B2 true JP4839387B2 (ja) 2011-12-21

Family

ID=41031889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009081042A Expired - Fee Related JP4839387B2 (ja) 2009-03-30 2009-03-30 半導体装置

Country Status (1)

Country Link
JP (1) JP4839387B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11168169A (ja) * 1997-12-04 1999-06-22 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JP2001077278A (ja) * 1999-10-15 2001-03-23 Amkor Technology Korea Inc 半導体パッケージと、このためのリードフレーム及び、半導体パッケージの製造方法とそのモールド
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置

Also Published As

Publication number Publication date
JP2009177197A (ja) 2009-08-06

Similar Documents

Publication Publication Date Title
US7709937B2 (en) Method of manufacturing semiconductor device
US6437429B1 (en) Semiconductor package with metal pads
US9385072B2 (en) Method of manufacturing semiconductor device and semiconductor device
US7554179B2 (en) Multi-leadframe semiconductor package and method of manufacture
JPH1093001A (ja) 半導体パッケージおよびその製造方法
US8698294B2 (en) Integrated circuit package system including wide flange leadframe
WO2001003186A9 (en) Semiconductor device, method of manufacturing the same, and structure for mounting semiconductor device
JP2015176907A (ja) 半導体装置
US6849952B2 (en) Semiconductor device and its manufacturing method
JP2001250833A (ja) 半導体装置及びその製造方法
JP4839387B2 (ja) 半導体装置
KR20020085102A (ko) 칩 적층형 반도체 패키지
KR100422608B1 (ko) 적층칩패키지
TWI556359B (zh) 四方扁平無引腳封裝結構與四方扁平無引腳封裝導線架結構
JP6437406B2 (ja) 半導体装置の製造方法、半導体装置、およびリードフレーム
JP2001267484A (ja) 半導体装置およびその製造方法
KR100639700B1 (ko) 칩 스케일 적층 칩 패키지
JP2002164496A (ja) 半導体装置およびその製造方法
JPH03163858A (ja) 樹脂封止型半導体装置
JP4109995B2 (ja) 半導体装置
JP4892418B2 (ja) 半導体装置
KR200235610Y1 (ko) 적층형반도체패키지
CN110838482A (zh) 一种柔性线路板弯折式封装方法
KR20120043867A (ko) 반도체 패키지 및 이의 제조 방법
KR20010060875A (ko) 듀얼 다이 패키지

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090715

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110712

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110811

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110906

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111003

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141007

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4839387

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees