JPS62134944A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62134944A JPS62134944A JP60275417A JP27541785A JPS62134944A JP S62134944 A JPS62134944 A JP S62134944A JP 60275417 A JP60275417 A JP 60275417A JP 27541785 A JP27541785 A JP 27541785A JP S62134944 A JPS62134944 A JP S62134944A
- Authority
- JP
- Japan
- Prior art keywords
- leads
- semiconductor chip
- chip
- package
- resin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体装置、詳しくは、リード上に半導体チ
ップを載置1−で樹脂により封入し、リードの支持強度
を低下させること無く大寸法の半導体チップを搭載でき
るようにした半導体装置に関する。
ップを載置1−で樹脂により封入し、リードの支持強度
を低下させること無く大寸法の半導体チップを搭載でき
るようにした半導体装置に関する。
〈従来の技術〉
従来の半導体装置としては、例えば、M3図に示すよう
なものが知られている。同図において、Ql)は半導体
チップであり、この半導体チップ(11)の周囲には、
複数(4つ)のリード(12a)(12b)(12c)
(12d)(以下、符号(Izテ代表)が所定距離隔て
て配置されでいる。これらリード(121は、それぞれ
が半導体チップ01)上に設定されたボンディングパッ
ドにボンディングワイヤα尋によって接続されている。
なものが知られている。同図において、Ql)は半導体
チップであり、この半導体チップ(11)の周囲には、
複数(4つ)のリード(12a)(12b)(12c)
(12d)(以下、符号(Izテ代表)が所定距離隔て
て配置されでいる。これらリード(121は、それぞれ
が半導体チップ01)上に設定されたボンディングパッ
ドにボンディングワイヤα尋によって接続されている。
これら半導体チップqυ、リードαりおよびボンディン
グワイヤ(13)は押(脂0〜により七−ルドされてパ
ッケージ(151内に収納されている。
グワイヤ(13)は押(脂0〜により七−ルドされてパ
ッケージ(151内に収納されている。
このような半導体装置は、半導体チップαυの縁部とパ
ッケージ住5の縁部との距離(以下、縁部間距離と略す
)(a)を相応の値に設定してリードα2およびボンデ
ィングワイヤ0国を介し水等が浸入することを防止し、
また同様は、リードα2の樹脂α荀への埋込長さくb)
を相応の値に設定してリード(Iりの支持強度を維持す
る。
ッケージ住5の縁部との距離(以下、縁部間距離と略す
)(a)を相応の値に設定してリードα2およびボンデ
ィングワイヤ0国を介し水等が浸入することを防止し、
また同様は、リードα2の樹脂α荀への埋込長さくb)
を相応の値に設定してリード(Iりの支持強度を維持す
る。
くこの発明が解決しようとする問題点〉しかし7ながら
、このような従来の半導体装置にあっては、前記に部間
距離(a)と埋込長さ中)との各最小値を規制して防水
とともにリードHの支持強度の維持を因るため、パッケ
ージαシに収納できる半導体チップaυの寸法も上記縁
部間距離(a)および埋込長さΦ)によって制限されパ
ッケージα1が大型化するという問題点があった。この
結果、例えは、幅寸法か300 [mm)のデュアルイ
ンラインパッケージ(以下、DIFと略す)に収納され
る半導体チップは、幅寸法が最大5(mm)程度に制限
されていた。
、このような従来の半導体装置にあっては、前記に部間
距離(a)と埋込長さ中)との各最小値を規制して防水
とともにリードHの支持強度の維持を因るため、パッケ
ージαシに収納できる半導体チップaυの寸法も上記縁
部間距離(a)および埋込長さΦ)によって制限されパ
ッケージα1が大型化するという問題点があった。この
結果、例えは、幅寸法か300 [mm)のデュアルイ
ンラインパッケージ(以下、DIFと略す)に収納され
る半導体チップは、幅寸法が最大5(mm)程度に制限
されていた。
〈問題点を解決するための手段〉
この発明にかかる半導体装置は、上記問題点を鑑みてな
されたもので、リードを半導体チック側へ延出させて該
半導体チップを延出させたリード上に絶縁膜を介して載
置するとともは、これら半導体チップおよびリードをボ
ンディングワイヤとともに樹脂によシ封入し、リードの
樹脂への埋込長さを増大させてリードの支持残置の向上
を図シ、パッケージの小型化を可能としたことを要旨と
している。
されたもので、リードを半導体チック側へ延出させて該
半導体チップを延出させたリード上に絶縁膜を介して載
置するとともは、これら半導体チップおよびリードをボ
ンディングワイヤとともに樹脂によシ封入し、リードの
樹脂への埋込長さを増大させてリードの支持残置の向上
を図シ、パッケージの小型化を可能としたことを要旨と
している。
〈実施例〉
以下、この発明の実施例を図面に基づいて説明する。
第1図および第2図は、この発明にかかる半導体装置の
一実施例を示し、第1図が一部を破断した斜視図、第2
図が半導体チップの取付詳細を示す分解斜視図である。
一実施例を示し、第1図が一部を破断した斜視図、第2
図が半導体チップの取付詳細を示す分解斜視図である。
なお、第3図に示した従来のものと同一の部分には同一
の符号を付して説明する。
の符号を付して説明する。
第1図および第2図に示すようは、中央の2つのリード
(12b)(12c)は、半導体チップαυ側へ向かっ
て展延するとともに1、半導体チップaυの下方で略し
字状に屈曲している。これらリード(12b)(12c
)上には、第2図中に破線で示す位置に半導体チップC
11)が載置される。半導体チップ0υは、リードa’
a側の面(裏面)に厚さが約3o o □ (A)の酸
化層(絶縁膜)<lE9が形成され、この酸化層(1e
Kよってリードαりと絶縁されている。
(12b)(12c)は、半導体チップαυ側へ向かっ
て展延するとともに1、半導体チップaυの下方で略し
字状に屈曲している。これらリード(12b)(12c
)上には、第2図中に破線で示す位置に半導体チップC
11)が載置される。半導体チップ0υは、リードa’
a側の面(裏面)に厚さが約3o o □ (A)の酸
化層(絶縁膜)<lE9が形成され、この酸化層(1e
Kよってリードαりと絶縁されている。
なお、前述したようは、各リードα2と半導体チップ0
υ上に設定されたボンディングパッドとの間がボンディ
ングワイヤa3によう接続され、これらが樹脂a4によ
シパッケージ(151内に封入されている。
υ上に設定されたボンディングパッドとの間がボンディ
ングワイヤa3によう接続され、これらが樹脂a4によ
シパッケージ(151内に封入されている。
このような半導体装置は、リード(12b) (12c
)の全長が長くなり、また、リード(lzb) (12
C)の84脂α蜀への埋込長さが長くなるため、リード
(12b)(12C)からボンディングワイヤHを経て
半導体チップ住υへ水等が浸入することも無くなるとと
もは、リード(12b)(12C)の支持強度も増大す
る。したがっテ、リード(12b) (12c)の支持
強度を維持し、かつ水等の浸入を防止して、半導体チッ
プαυとパッケージα包との縁部間距離を小さくするこ
とができ、パッケージ(1つの小型化が可能となる。
)の全長が長くなり、また、リード(lzb) (12
C)の84脂α蜀への埋込長さが長くなるため、リード
(12b)(12C)からボンディングワイヤHを経て
半導体チップ住υへ水等が浸入することも無くなるとと
もは、リード(12b)(12C)の支持強度も増大す
る。したがっテ、リード(12b) (12c)の支持
強度を維持し、かつ水等の浸入を防止して、半導体チッ
プαυとパッケージα包との縁部間距離を小さくするこ
とができ、パッケージ(1つの小型化が可能となる。
本願発明者の実験によれば、従来の半導体装置 ・が幅
5(mm)の半導体チップaυの収納に幅300(m、
、)のパッケージQ51を必要とするのに対し、本願発
明にかかる半導体装置では、リード(1zb)(12C
)の支持強度を維持する条件の下で、幅300(mm
)のパッケージα9に幅as(mm)の半導体チップa
υを収納できることが実証された。
5(mm)の半導体チップaυの収納に幅300(m、
、)のパッケージQ51を必要とするのに対し、本願発
明にかかる半導体装置では、リード(1zb)(12C
)の支持強度を維持する条件の下で、幅300(mm
)のパッケージα9に幅as(mm)の半導体チップa
υを収納できることが実証された。
なお、上述した実施例では、半導体チップaυに形成し
た酸化層αeを絶縁膜として用いるが、リード(12a
) (12b)上に絶縁膜を形成しても本発明が達成で
きることは言うまでも無い。
た酸化層αeを絶縁膜として用いるが、リード(12a
) (12b)上に絶縁膜を形成しても本発明が達成で
きることは言うまでも無い。
〈発明の効果〉
以上説明してきたようは、この発明にかかる半導体装置
によれは、リード上に絶縁膜を介し半導体チップを*f
して樹脂で封入したため、リードの全長および樹脂への
埋込長さが長くなり、水の浸入の防止とともにリードの
支持強度を向上させることができ、パッケージの小型化
が図れるという効果を得られる。
によれは、リード上に絶縁膜を介し半導体チップを*f
して樹脂で封入したため、リードの全長および樹脂への
埋込長さが長くなり、水の浸入の防止とともにリードの
支持強度を向上させることができ、パッケージの小型化
が図れるという効果を得られる。
第1図および第2図はこの発明にかかる半導体装置の一
実施例を示し、第1図が一部を破断した全体斜視図、第
2図が分解斜視図である。第3図は従来の半導体装置を
表す全体斜視図である。 αυ・・・・・・半導体チップ、(12) (12a)
(12b) (12c)(12d)・・・・・・リー
ド、αJ・・・・・・ボンディングワイヤ、Q4)・・
・・・・樹脂、α9・・・・・・パッケージ、αD・・
・・・・酸化層(絶縁膜)。 代理人 弁理士 内 原 晋 A第2図
実施例を示し、第1図が一部を破断した全体斜視図、第
2図が分解斜視図である。第3図は従来の半導体装置を
表す全体斜視図である。 αυ・・・・・・半導体チップ、(12) (12a)
(12b) (12c)(12d)・・・・・・リー
ド、αJ・・・・・・ボンディングワイヤ、Q4)・・
・・・・樹脂、α9・・・・・・パッケージ、αD・・
・・・・酸化層(絶縁膜)。 代理人 弁理士 内 原 晋 A第2図
Claims (2)
- (1)半導体チップの周囲に複数のリードを配設し、半
導体チップ上のボンディングパッドとリードとをそれぞ
れボンディングワイヤで結線した半導体装置において、
前記リードを半導体チップ側へ延出させて、この延出さ
せたリード上に半導体チップを絶縁膜を介して載置する
とともに、これら半導体チップ、リードおよび絶縁膜を
樹脂により封入したことを特徴とする半導体装置。 - (2)前記絶縁膜は、半導体チップの裏面を酸化して形
成された厚さが略3000〔Å〕以上の酸化層であるこ
とを特徴とする特許請求の範囲第(1)項記載の半導体
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60275417A JPS62134944A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60275417A JPS62134944A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62134944A true JPS62134944A (ja) | 1987-06-18 |
Family
ID=17555212
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60275417A Pending JPS62134944A (ja) | 1985-12-06 | 1985-12-06 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62134944A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3913221A1 (de) * | 1988-04-22 | 1989-11-02 | Mitsubishi Electric Corp | Halbleiteranordnung |
US4989068A (en) * | 1988-02-12 | 1991-01-29 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
US5122860A (en) * | 1987-08-26 | 1992-06-16 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit device and manufacturing method thereof |
USRE36097E (en) * | 1991-11-14 | 1999-02-16 | Lg Semicon, Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
CN103928431A (zh) * | 2012-10-31 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种倒装封装装置 |
-
1985
- 1985-12-06 JP JP60275417A patent/JPS62134944A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5122860A (en) * | 1987-08-26 | 1992-06-16 | Matsushita Electric Industrial Co., Ltd. | Integrated circuit device and manufacturing method thereof |
US4989068A (en) * | 1988-02-12 | 1991-01-29 | Hitachi, Ltd. | Semiconductor device and method of manufacturing the same |
DE3913221A1 (de) * | 1988-04-22 | 1989-11-02 | Mitsubishi Electric Corp | Halbleiteranordnung |
US4937656A (en) * | 1988-04-22 | 1990-06-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
USRE36097E (en) * | 1991-11-14 | 1999-02-16 | Lg Semicon, Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
USRE37413E1 (en) | 1991-11-14 | 2001-10-16 | Hyundai Electronics Industries Co., Ltd. | Semiconductor package for a semiconductor chip having centrally located bottom bond pads |
CN103928431A (zh) * | 2012-10-31 | 2014-07-16 | 矽力杰半导体技术(杭州)有限公司 | 一种倒装封装装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6967396B1 (en) | Semiconductor device | |
US5331200A (en) | Lead-on-chip inner lead bonding lead frame method and apparatus | |
JPS5936249U (ja) | 少くとも1つの集積回路デバイスのためのフラツト・パツケ−ジ | |
JPS62134944A (ja) | 半導体装置 | |
JPS5992556A (ja) | 半導体装置 | |
JP2905609B2 (ja) | 樹脂封止型半導体装置 | |
JPS622628A (ja) | 半導体装置 | |
JPS60171733A (ja) | 半導体装置 | |
JPH02133942A (ja) | セラミックチップキャリア型半導体装置 | |
JP2885786B1 (ja) | 半導体装置の製法および半導体装置 | |
JPH0382059A (ja) | 樹脂封止型半導体装置 | |
JPS62296528A (ja) | 樹脂封止型半導体装置 | |
JPS6057655A (ja) | 半導体装置 | |
JP2581278B2 (ja) | 半導体装置 | |
JP2587722Y2 (ja) | 半導体装置 | |
JPH06326236A (ja) | 樹脂封止型半導体装置 | |
JPH04267534A (ja) | 半導体装置および半導体装置用リードフレーム | |
JPH065641A (ja) | チップキャリア型半導体装置 | |
JPH01171251A (ja) | ピングリッドアレーパッケージ | |
JP2963952B2 (ja) | 半導体装置 | |
JPS62122253A (ja) | 半導体装置 | |
JP2986983B2 (ja) | 半導体装置 | |
JP2606571B2 (ja) | 半導体装置 | |
JPS59225553A (ja) | 半導体装置 | |
JPH07106462A (ja) | 半導体装置 |